DE3844115C2 - Nichtflüchtige programmierbare Halbleiter-Speicheranordnung und Verfahren zum Löschen einer solchen Speicheranordnung - Google Patents

Description

Die Erfindung betrifft eine nichtflüchtige programmierbare Halbleiter-Speicheranordnung nach dem Oberbegriff des Patentanspruches 1 und ein Verfahren zum Löschen einer solchen Speicheranordnung nach dem Oberbegriff des Patentanspruches 9.

Mit zunehmenden Anforderungen an Hochleistung und Zuverlässigkeit digitaler elektronischer Rechneranlagen ergab sich ein erhöhter Bedarf nach einem Halbleiterspeicher einer so großen Speicherkapazität, daß er bestehende nichtflüchtige Datenspeicheranordnungen, wie magnetische Floppy-Plattengeräte, bei Rechnern zu ersetzen vermag. Im Vergleich zu magnetischen Speicheranordnungen, wie Floppy-Plattengerät und Hartplattengerät, gewährleistet ein derzeit verfügbarer elektrisch löschbarer, programmierbarer Halbleiter-Festwertspeicher hohe Zuverlässigkeit und hohe Dateneinlese/auslesegeschwindigkeit. Eine solche Speicheranordnung besitzt jedoch immer noch keine ausreichend große Datenspeicherkapazität, um die obengenannten magnetischen Datenspeicheranordnungen ersetzen zu können.

Bei einem herkömmlichen elektrisch löschbaren, programmierbaren Festwertspeicher (im folgenden auch als "EEPROM" abgekürzt) besteht jede Speicherzelle typischerweise aus zwei Transistoren; das Dateneinlesen oder -löschen erfolgt dabei wahlfrei auf der Basis von jeweils einem Byte. Demzufolge ist eine hochdichte Integration des EEPROMs, die eine für den Ersatz der peripheren Daten­ speichervorrichtungen ausreichend große Speicherkapazität gewährleisten würde, kaum zu erwarten.

In neuerer Zeit ist als nichtflüchtiger Halbleiterspei­ cher einer großen Integrationsdichte und damit einer großen Speicherkapazität ein löschbarer programmierbarer Festwertspeicher entwickelt worden, der eine sog. "NAND- Zellen"-Struktur aufweist. Diese Art von Speichervorrich­ tung ist typischerweise so ausgelegt, daß erstens jede Spei­ cherzelle einen Transistor mit floating Gate und Steuer­ gate verwendet und zweitens ein einziger Kontakt zwischen einem Array von auf einem Substrat angeordneten Speicherzellen vorgesehen ist, um eine "NAND-Zellenstruktur" und eine entsprechende Bitleitung zu bilden. Im Vergleich zum her­ kömmlichen EEPROM kann damit die von den Speicherzellen eingenommene Fläche unter Verbesserung der Integrations­ dichte erheblich verkleinert sein.

Der NAND-Zellentyp-EEPROM krankt jedoch an geringer Be­ triebszuverlässigkeit. Das Einschreiben oder Einlesen von Daten in eine gewünschte, unter den gesamten Speicherzel­ len gewählte Speicherzelle erfolgt durch Entladen oder Ableiten von Ladungen aus dem floating Gate eines Doppel­ gate-FETs, welcher der gewählten Zelle entspricht. Die Datenlöschung erfolgt gleichzeitig bei allen Speicherzel­ len (als "Simultanlöschung" bezeichnet), wobei in die floating Gates aller Zellen-FETs gleichzeitig Ladungen injiziert werden. Wenn in einem NAND-Zellenblock eine Speicherzelle vorliegt, in die nicht eingelesen, sondern die gelöscht werden soll, steigt der Schwellenwert dieser Zelle nach Wiederholung der Datenlöschoperation in uner­ wünschter Weise allmählich an. In einem von den Erfindern durchgeführten Versuch wurde bestätigt, daß der anfänglich 1 V betragende Schwellenwert des Doppelgate-FETs einer Speicherzelle bei einer Wiederholungszahl der Löschope­ ration von 10 auf 4 V oder mehr und bei 100 Wiederholun­ gen der Löschoperation sogar auf 6 V ansteigt.

Eine derartige Änderung des Schwellenwerts eines Speicherzellen-FETs, der wiederholt einer Löschoperation unterworfen wurde, führt lediglich dazu, daß der NAND-Zellen-EEPROM versagt bzw. ausfällt. Bei einem derartigen EEPROM wird nämlich in einem Datenauslesemodus eine Speisespannung VCC an die Steuergates nichtgewählter Speicherzellen-FETs in einem spezifischen NAND-Zellenblock einschließlich einer gewählten bzw. angesteuerten Zelle angelegt, so daß die nichtgewählten Zellen-FETs durchschalten, während Massepotential VS an das Steuergate des gewählten Speicherzellen-FETs angelegt wird, um festzustellen, ob das auf einer entsprechenden Bitleitung erscheinende Potential einer logischen 1 oder einer logischen 0 entspricht. Wenn unter diesen Bedingungen der Schwellenwert des nichtgewählten Zellen-FETs, wie oben erwähnt, angestiegen ist, wird die einwandfreie Datenauslesung schwierig. Wenn sich der Schwellenwert der nichtgewählten Zellen-FETs auf die Speisespannung VCC oder mehr erhöht, werden diese FETs durch Anlegung der Speisespannung VCC an sie nicht mehr durchgeschaltet, so daß der NAND-Zellen-EEPROM bei der Datenauslesung effektiv versagt oder ausfällt.

Aus der Zeitschrift "IBM Technical Disclosure Bulletin", Band 27, Nr. 6, November 1984, S. 3302 bis 3307, ist ein EEPROM mit NAND-Zellen bekannt, die aus Poly­ silizium-MOS-Feldeffekttransistoren bestehen, welche blockweise in Reihe zueinander geschaltet sind. Auf eine Einstellung von Schwellenwerten der einzelnen Zellen jedes NAND-Blockes oder auf Maßnahmen zur Unterdrückung unerwünschter Schwankungen solcher Schwellenwerte findet sich aber an der angegebenen Stelle dieser Zeitschrift kein Hinweis.

Weiterhin ist es aus der Zeitschrift "IEEE Journal of Solid-State-Circuits", Band SC-22, Nr. 4, August 1987, S. 548 bis 552, bekannt, zum Löschen eine hohe Löschspannung an alle Löschgates eines EEPROMs anzulegen, um so alle Speicherzellen gleichzeitig zu löschen.

Es ist Aufgabe der vorliegenden Erfindung, eine verbesserte nichtflüchtige Halbleiter-Speicheranordnung entsprechend einem NAND-Zellen-EEPROM einer hohen Integrationsdichte zu schaffen, die eine große Speicherkapazität aufweist, eine hohe Betriebszuverlässigkeit bietet und eine Überlöschung nicht-gewählter Zellen und damit unerwünschte inkrementale Änderungen der Schwellwerte nicht-gewählter Speicherzellen zu verhindern vermag. Außerdem soll ein Verfahren zum Löschen einer solchen Speicheranordnung angegeben werden.

Diese Aufgabe wird bei einer nichtflüchtigen programmierbaren Halbleiter-Speicheranordnung nach dem Oberbegriff des Patentanspruches 1 bzw. bei einem Verfahren nach dem Oberbegriff des Patentanspruches 9 erfindungsgemäß durch die in dessen kennzeichnenden Teil enthaltenen Merkmale gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 8.

Die Erfindung betrifft, genauer gesagt, eine spezifische oder spezielle nichtflüchtige dynamische Halbleiter-Spei­ cheranordnung, umfassend ein Halbleiter-Substrat, auf die­ sem ausgebildete parallele Bitleitungen und mit letzteren verbundene, wiedereinschreibbare Speicherzellen. Die Spei­ cherzellen bestehen aus NAND-Zellenblöcken, die jeweils eine Reihenanordnung von Speicherzellen­ transistoren aufweisen, von denen jeder eine Ladungs­ speicherschicht, wie ein floating Gate, und ein Steuergate aufweist. Über dem Substrat sind die Bitleitungen schnei­ dende und mit den Transistoren an deren Steuer­ gates verbundene parallele Wortleitungen vorgesehen. Eine Schwellenwerteinstelleinrichtung dient zur Durchführung einer Zusatz- oder Hilfseinleseoperation an allen Speicher­ zellen vor der Simultanlöschung (gleichzeitigen Löschung) in einem Löschmodus der Speicheranordnung zwecks Unter­ drückung oder Vermeidung einer unerwünschten inkrementalen oder schrittweisen Änderung der Schwellenwerte der Spei­ cherzellentransistoren. Wenn ein bestimmter, eine gewähl­ te Speicherzelle enthaltender Zellenblock bezeichnet oder angesteuert ist und die gewählte Speicherzelle wiederholt der Dateneinleseoperation unterworfen wird, führt die Schwel­ lenwerteinstelleinrichtung die Hilfseinleseoperation an allen Speicherzellen, einschließlich der gewählten Spei­ cherzelle, im bezeichneten Zellenblock in Folge durch, wodurch Ladungen aus den Ladungsspeicherschichten der Speicherzellen in das Substrat entladen bzw. zu diesem ab­ geleitet und damit die Schwellenwerte der Speicherzellen­ transistoren gleich einem festen Potentialpegel eingestellt werden.

Im folgenden sind bevorzugte Ausführungsformen der Erfin­ dung anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Schaltbild eines Hauptteils des Schaltungs­ aufbaus eines elektrisch löschbaren programmier­ baren Festwertspeichers (EEPROMs) gemäß einer Ausführungsform der Erfindung,

Fig. 2 eine Aufsicht auf einen im EEPROM gemäß Fig. 1 vorgesehenen NAND-Zellenblock mit Speicherzel­ lentransistoren, die unter Bildung einer NAND- Zellenstruktur mit einem Ansteuer­ transistor in Reihe geschaltet sind,

Fig. 3 eine in vergrößertem Maßstab gehaltene Schnitt­ ansicht des NAND-Zellenblocks im Schnitt längs der Linie III-III in Fig. 2,

Fig. 4 eine in vergrößertem Maßstab gehaltene Schnitt­ ansicht des NAND-Zellenblocks im Schnitt längs der Linie IV-IV in Fig. 2,

Fig. 5 graphische Wellenformdarstellungen von elektri­ schen Haupt-Signalen, die an Hauptabschnitten des EEPROMs gemäß Fig. 1 in seinem Simultanlöschmodus und dem anschließenden Dateneinlesemodus auftre­ ten,

Fig. 6 eine graphische Darstellung von Versuchsdaten, nach denen der Schwellenwert von nichtgewählten Zellen bei wiederholter Änderung von Daten in einer gewählten Speicherzelle in unerwünschter Weise ansteigt,

Fig. 7 graphische Wellenformdarstellungen von elektri­ schen Haupt-Signalen, die in Hauptabschnitten des EEPROMs nach Fig. 1 bei Durchführung einer Hilfseinlesung (Einlesung oder Einschreiben zur Verhinderung der Schwellenwertänderung) in einem Simultanlöschmodus des EEPROMs auftreten,

Fig. 8A eine schematische Darstellung des Mechanismus eines Durchtunnelns von Elektronen in einer bestimmten Speicherzelle während des Hilfseinlesens,

Fig. 8B eine schematische Darstellung des Mechanismus eines Durchtunnelns von Elektronen in einer be­ stimmten Speicherzelle während des Simultanlösch­ vorgangs,

Fig. 9 ein Schaltbild eines Hauptteils des Schaltungs­ aufbaus eines elektrisch löschbaren, programmier­ baren Festwertspeichers (EEPROMs) gemäß einer an­ deren Ausführungsform der Erfindung,

Fig. 10 eine Aufsicht auf einen beim EEPROM gemäß Fig. 9 vorgesehenen NAND-Zellenblock mit Speicherzellen­ transistoren, die unter Bildung einer NAND-Zellen­ struktur mit ersten und zweiten Wähltransistoren in Reihe geschaltet sind, und

Fig. 11 graphische Wellenformdarstellungen von elektri­ schen Haupt-Signalen, die in Hauptabschnitten des EEPROMs gemäß Fig. 9 während einer Hilfsein­ leseoperation (Einlesen zur Verhinderung der Schwellenwertänderung) im Simultanlöschmodus des EEPROMs auftreten.

Ein in Fig. 1 dargestellter elektrisch löschbarer, program­ mierbarer Festwertspeicher bzw. EEPROM gemäß der Erfindung umfaßt eine Anordnung oder ein Array aus Speicherzellen, die auf einem Halbleiter- bzw. Chip-Substrat 10 (vgl. Fig. 2) ausgebildet sind. Eine gewählte Zahl paralleler Bitleitungen BL1, BL2, . . ., BLm sind unter Isolierung über bzw. auf dem Chip-Substrat 10 ausgebildet. Im folgenden ist eine beliebige bzw. unbestimm­ te dieser Bitleitungen jeweils mit "BLi" bezeichnet. Jede dieser Bitleitungen BLi ist mit einer Anzahl von Speicher­ zellen verbunden, die ihrerseits in Unterarrays (im folgen­ den als "NAND-Zellenblöcke" oder einfach als "Zellenblöcke" bezeichnet) BL11, BL12, . . . unterteilt sind, von denen jedes einen Ansteuer- bzw. Wähltransistor Qs und eine gewählte bzw. be­ stimmte Zahl von Speicherzellen M aufweist. Der Wähltran­ sistor Qs besteht aus einem Einzelgate-MOSFET. Jede Speicher­ zelle M besteht im wesentlichen aus einem Doppelgate-MOSFET mit floating Gate und Steuergate. Bei der Schaltungsanord­ nung nach Fig. 1 sind zur Vereinfachung der Darstellung le­ diglich die mit Bitleitungen BL1, BL2, . . ., BLm verbundenen jeweiligen NAND-Zellenblöcke B11, B21, . . . Bm1 dargestellt.

Die Transistorreihenschaltung aus jedem NAND-Zellenblock Bil ist mit der einen Seite (d.h. der Drainelektrode des Speicherzellentransistors M11) über einen ersten Wähltran­ sistor Qsil an die entsprechende Bitleitung BLi angeschlos­ sen und an der anderen Seite (d.h. der Sourceelektrode des Speicherzellentransistors M14) am Substratpotential Vs an Masse gelegt. Bei der dargestellten Ausführungsform beste­ hen die Speicherzellen M jedes Zellenblocks Bil aus Speicher­ zellentransistoren M1, M2, . . ., Mn, die unter Bildung der sogenannten "NAND-Zellen"-Struktur in Reihe geschaltet sind. In der folgenden Beschreibung ist die Zahl "n" der Speicher­ zellentransistoren in jedem Zellenblock lediglich zum Zwecke der Vereinfachung der Beschreibung zu einer kleinen Zahl von 4 vorausgesetzt. In der Praxis beträgt jedoch die Zahl der Speicherzellentransistoren 8 oder 16.

Über dem Substrat sind unter Isolierung parallele Wortlei­ tungen WL1, WL2, . . ., WL4 so ausgebildet, daß sie die Bit­ leitungen BL unter einem rechten Winkel schneiden. Wie dar­ gestellt, sind Wähltransistoren Qs und Speicherzellentran­ sistoren M unter Bildung einer Zellenmatrix an den Schnitt­ punkten der Bitleitungen BL und Wortleitungen WL angeord­ net. Für die Zwecke der Beschreibung kann dabei eine an den Wähltransistor Qsil jedes Zellenblocks Bil angeschlossene Leitung SG1 als Gatesteuerleitung bezeichnet werden.

Gemäß Fig. 2 weist ein NAND-Zellenblock (z.B. B11) ein Kontaktloch 12 über dem schwachdotierten P-Typ-Silizium­ substrat 10 auf. Dabei sind insbesondere stark dotierte N-Typ-(N+-Typ-)Diffusionsschichten 14, 16, 18, 20, 22, 24 diskontinuierlich bzw. mit Unterbrechung in der Erstreckungs­ richtung des NAND-Zellenblocks B11 ausgebildet. Die Gate­ steuerleitung SG1 sowie Wortleitungen WL11, WL12, WL13, WL14 sind über dem Substrat 10 senkrecht zur Anordnungs­ richtung der N+-Schichten ausgebildet, so daß dadurch der Wähltransistor Qs1 und Speicherzellen M1 bis M4 des NAND- Zellenblocks B11 gebildet werden.

Gemäß den Fig. 3 und 4 ist das Transistorarray des NAND- Zellenblocks B11 in einem Substratoberflächenbereich ausgebildet, der von einer auf dem Substrat 10 ausgebil­ deten Isolierschicht 26 für Anordnungsisolierung umschlos­ sen ist. Wie am besten aus Fig. 3 hervorgeht, weist der eine Speicherzelle bildende MOSFET M11 eine über dem Sub­ strat 10 unter Zwischenfügung einer thermisch oxidierten Schicht 30 angeordnete erste Polysiliziumschicht 28 und eine zweite Polysiliziumschicht 32 auf, die über bzw. auf der Schicht 28 unter Zwischenfügung einer termisch oxi­ dierten Schicht 34 angeordnet ist. Die erste Polysilizium­ schicht 28 dient als floating Gate des MOSFETs M11, während die zweite Polysiliziumschicht 32 als Steuergate des MOSFETs M11 dient. Die anderen Speicherzellen weisen den gleichen, vorstehend beschriebenen Aufbau auf.

Die Steuergateschicht 32 ist mit einer entsprechenden Wort­ leitung (Wortleitung WL1 im Fall der Speicherzelle M11) verbunden. Gemäß Fig. 3 ist das floating Gate 28 unter Über­ lappung der Anordnungsisolierzone ausgebildet, so daß die Koppelkapazität Cfs zwischen floating Gate 28 und Substrat 10 kleiner ist als die Koppelkapazität Cfc zwischen floating Gate 28 und Steuergate 32. Hierdurch wird die Dateneinle­ sung/löschung lediglich durch Ausnutzung der Elektronen­ übertragung zwischen floating Gate 28 und Substrat 10 auf­ grund des Tunneleffekts ermöglicht. Der Wähltransistor Qs11 weist eine unter Isolierung über dem Substrat 10 angeordne­ te Polysiliziumschicht 36 auf, die als Steuergate des Wähl­ transistors Qs11 dient.

Bei der in Fig. 2 dargestellten Ausführungsform besitzen Steuergate und floating Gate jedes Speicherzellentransistors jeweils eine Breite von 1 µm, und die Kanalbreite jedes Speicherzellentransistors ist ebenfalls auf ein 1 µm ein­ gestellt. Das floating Gate ragt über beide Enden einer ent­ sprechenden N+-Schicht um 1 µm hinaus. Die erste Gate-Iso­ lierschicht 30 ist eine thermisch oxidierte Schicht bzw. thermische Oxidschicht einer Dicke von 20 nm, während die zweite Gate-Isolierschicht 34 eine 35 nm dicke thermisch oxidierte Schicht ist. Wenn die Dielektrizitätskonstante dieser thermisch oxidierten Schichten zu ε vorausgesetzt wird, bestimmen sich die oben angegebenen Koppelkapazitäten Cfs und Cfc zu:

Cfs = ε/0,2
Cfc = 3 e/0,035

Ersichtlicherweise genügt somit die NAND-Zellenstruktur gemäß dieser Ausführungsform obiger Bedingung.

Gemäß Fig. 4 sind N+- bzw. N⁺-Typ-Diffusionsschichten 14, 16, 18, 20, 24 im Oberflächenabschnitt des Substrats 10 so ausgebildet, daß sie die Gateelektroden der Transistoren Qs und M etwas überlappen. Die N+-Diffusionsschichten die­ nen als Source und Drain eines entsprechenden Transistors. Beispielsweise bilden die N+-Diffusionsschichten 14 und 16 Drain bzw. Source des Wähltransistors Qs11. Auf ähnliche Weise bilden die N+-Diffusionsschichten 16 und 18 Drain bzw. Source des Zellentransistors M11. Gemäß Fig. 4 sind die N+-Schichten der Speicherzellen M1 bis M4, mit Ausnahme ihrer Oberfläche, jeweils von einer schwach dotierten N- Typ-(N⁻-Typ)-Diffusionsschicht 38 umschlossen, wodurch die Oberflächen-Durchbruchaushaltespannung erhöht wird.

Die oben beschriebene Lagen- oder Schichtstruktur ist vollständig mit einer CVD-Isolierschicht 40 bedeckt. In letzterer ist eine durchgehende Öffnung ausgebildet, die als Kontaktloch 12 für das Reihentransistorarray des Zellen­ blocks B11 dient. Auf die CVD-Isolierschicht 40 ist eine in der Aufsicht von Fig. 2 nicht dargestellte Aluminium- Verdrahtungsschicht 32 aufgedampft oder abgelagert. Die Verdrahtungsschicht 32 erstreckt sich längs der Reihen­ verbindung aus den Transistoren Qs1 und M und überdeckt die Gateelektroden der Transistoren Qs und M im Zellenblock B11. Das Kontaktloch 12 ist an der Source­ diffusionsschicht 14 des Wähltransistors Qs11 angeordnet. Die Aluminium-Verdrahtungsschicht 32 verläuft auf der bzw. über die CVD-Isolierschicht 40 und kontaktiert die Draindiffusionsschicht 14 des Wähltransistors Qs durch das Kontaktloch 12 hindurch. Die Verdrahtungsschicht 42 ist selektiv mit einer Dateneingabeleitung oder einer Da­ tenausgabeleitung verbunden.

Gemäß Fig. 1 sind die Wortleitungen WL1, WL2, WL3, WL4 über Transistoren S1, S2, S3 bzw. S4 an Steuerklemmen oder -anschlüsse CG1, CG2, CG3 bzw. CG4 angeschlossen. Die Gatesteuerleitung SG1 ist mit einer Steuerklemme SD1 über einen Transistor S5 verbunden. Die Transistoren S1 bis S5 sind an ihren Gateelektroden mit einer Steuerlei­ tung CTL verbunden, die mit einem Steuersignal ge­ speist wird.

Über dem Substrat sind Spaltensteuerleitungen CL1, CL2, . . ., CLm so ausgebildet, daß sie die Bitleitungen BL1, ABL2, . . ., BLm unter einem rechten Winkel kreuzen. An den Schnittpunkten dieser Leitungen sind MOSFETs T1, T2, . . ., Tm angeordnet. Die Gateelektroden dieser MOSFETs sind über Spaltensteuerleitungen CL1, CL2, . . ., CLm mit einem Spaltendecodierer 50 verbunden. Unter der Steuerung des Spaltendecodierers 50 werden die MOSFETs selektiv durchgeschaltet. Bitleitungen BL sind über die MOSFETs mit einer Steuerschaltung 52 verbunden, die einen Spannungserzeugungskreisteil und einen Lesekreisteil (nicht dargestellt) enthält und an nicht dargestellte Eingangs- und Ausgangsleitungen angeschlossen ist.

Die Simultanlöschoperation beim EEPROM mit dem beschrie­ benen Aufbau ist nachstehend anhand der graphischen Wel­ lenformdarstellungen von Fig. 5 erläutert. Vor dem Ein­ schreiben oder Einlesen in eine gewünschte gewählte bzw. an­ gesteuerte Speicherzelle ist der EEPROM in einen Zustand für das gleichzeitige Löschen aller Speicher­ zellen M (Simultanlöschmodus) versetzt. Zu diesem Zweck wird gemäß Fig. 5 ein Potential eines hohen Pegels "H" (z.B. 20 V) an die Gatesteuerleitung SG1 (d.h. die Klemme SD1) angelegt, so daß die Wähltransistoren Qs11, Qs21, . . ., Qsm1 durchgeschaltet und damit die NAND-Zellenblöcke B11, B21, . . ., Bm1 jeweils mit den betreffenden Bitlei­ tungen BL1, BL2, . . ., BLm verbunden werden. Unter diesen Bedingungen werden die Bitleitungen BL1, BL2, . . ., BLm mit einem Potential eines niedrigen Pegels "L" (z.B. 0 V) beaufschlagt, während den Wortleitungen WL1 bis WL4 (d.h. Steuergate-Leitungsklemmen CG1 bis CG4) das Potential des Pegels "H" aufgeprägt wird. Infolgedessen wird ein elektrisches Feld zwischen Substrat 10 und Steuergates 32 aller Speicherzellen M erzeugt, so daß aufgrund der Fowler-Nordheim-Durchtunnelung (abgekürzt als "F-N-Durch­ tunnelung") Elektronen vom Substrat 10 in die floating Gates aller Speicherzellentransistoren injiziert werden. Der Schwellenwert jedes Speicherzellentransistors wird in positiver Richtung auf z.B. 2 V verschoben, so daß alle Speicherzellen in den Löschzustand versetzt werden. Das Substratpotential Vs beträgt dabei 0 V.

Anschließend wird der EEPROM in den Dateneinlesemodus ge­ bracht. Unmittelbar nach der Modusumschaltung werden gemäß Fig. 5 die Gatesteuerleitung SG1 und die Wortleitungen WL1 bis WL4 auf 0 V rückgesetzt. Wenn angenommen wird, daß der NAND-Zellenblock BL gewählt bzw. angesteuert ist, erfolgt das Einlesen in die Speicherzellen M11 bis M14 des NAND-Zellenblocks B11 sequentiell wie folgt: Die Speicherzelle M14, die am weitesten von einem elektrischen Verbindungsknotenpunkt (der als Wähltransistor Qs11 be­ trachtet werden kann) zwischen dem NAND-Zellenblock B11 und der betreffenden Bitleitung BL1 entfernt ist, wird zu­ erst der Dateneinlesung unterworfen, worauf die Speicher­ zelle M13, die Speicherzelle M12 und die Speicherzelle M11 in der angegebenen Reihenfolge sequentiell bzw. nacheinan­ der der Dateneinlesung unterworfen werden.

Gemäß Fig. 5 wird die Gatesteuerleitung SG1 (d.h. Anschluß oder Klemme SD1) mit einem angehobenen bzw. verstärkten ("boosted") Potential des Pegels "H" (z.B. 23 V, das durch die Schwellenwertspannung Vth der Speicherzelle im Lösch­ zustand erhöht ist) beschickt, so daß der Wähltransistor QsF11 des gewählten NAND-Zellenblocks B11 durchgeschaltet und damit der NAND-Zellenblock B11 elektrisch mit der be­ treffenden Bitleitung BL1 verbunden wird. Die Anlegung des angehobenen Potentials des Pegels "H" an die Gate­ steuerleitung SG1 erfolgt durch Durchschalten des Tran­ sistors S5 mittels der Anlegung des Signals über die Leitung CTL an diesen Transistor und durch Anlegung des an der Klemme SD1 anliegenden angehobenen Potentials an die Gateelektrode des Wähltransistors Qs11.

Anschließend wird das angehobene Potential des Pegels "H" an die Wortleitungen WL1 bis WL3 angelegt, wodurch die restlichen Speicherzellen M11 bis M13, mit Ausnahme der zuerst der Dateneinlesung unterworfenen Speicherzellen M14, leitend gemacht bzw. durchgeschaltet werden. Das Anlegen des erhöhten Potentials des Pegels "H" an die Wortleitun­ gen WL1 bis WL3 erfolgt durch Durchschalten der Transisto­ ren S1 bis S3, indem an diese über die Leitung CTL das Signal angelegt wird, und durch Anlegung des an den Klemmen CG1 bis CG3 anliegenden angehobenen Potentials an die Steuergates der Zellentransistoren M11 bis M13. In diesem Zustand wird lediglich die Wortleitung WL4 mit einem Potential des logischen Pegels "L" (0 V) beschickt. Infolgedessen wird eine Einschreib- oder Einlesedatenspan­ nung (ein Potential des Pegels "H" für den Fall, daß die einzulesenden Daten einer logischen 1 entsprechen, bzw. ein Potential des Pegels "L" für den Fall einer logischen "0"), die in an sich bekannter Weise über die Bitleitung BL1 geliefert wird, zur Drainelektrode (N+-Diffusions­ schicht 22 gemäß Fig. 4) des gewählten Speicherzellen­ transistors M14 über die Kanäle des Wähltransistors Qs11 und die nicht gewählten Zellentransistoren M11 bis M13 übertragen. Die Steuergateelektrode des Transistors M14 liegt an 0 V, weil die Wortleitung WL4 auf 0 V gesetzt ist. Der Transistor M14 wird damit durchgeschaltet. Auf­ grund der F-N-Durchtunnelung werden Elektronen vom floating Gate des Transistors M14 zum Substrat 10 zurück durchge­ tunnelt. Es fließt also ein Tunnelstrom. Der Schwellen­ wert des Transistors M14 verschiebt sich in negativer Richtung auf z.B. -2 V, mit dem Ergebnis, daß Daten ent­ sprechend einer logischen "1" in die gewählte Speicher­ zelle M14 eingelesen werden. Da während dieses Intervalls kein elektrisches Feld zwischen den Steuergates der ein­ zelnen nicht gewählten Zellen M11 bis M13 und dem Substrat 10 erzeugt wird, verbleiben die nicht gewählten Zellen M11 bis M13 im Löschzustand.

Nach dem Einlesen in die Speicherzelle M14 wird die be­ treffende Bitleitung BL1 zwangsweise auf einen logischen Pegel "0" herabgeführt, bevor die Leitungen SG1 und WL1 bis WL4 vorübergehend auf Massepotential (Substratpoten­ tial) Vs zum Abfallen gebracht werden. Die Zeitdifferenz ist in Fig. 5 mit "τ" bezeichnet. Als Ergebnis kann das Potential am Knotenpunkt zwischen der gewählten Speicher­ zelle M14 und der dieser benachbarten nicht gewählten Speicherzelle M13 während des Intervalls τ herabgesetzt werden. Dieser Vorgang trägt in gewisser Weise zu einer Unterdrückung der Änderung des Schwellenwerts der Spei­ cherzellen M bei.

Anschließend erfolgt die Dateneinlesung in die Speicher­ zelle M13. Zu diesem Zweck wird die betreffende Wort­ leitung WL3 auf ein Potential des Pegels "L" (0 V) ge­ setzt. Dabei wird die Wortleitung WL4, die mit der Spei­ cherzelle M14, in welche Daten eingelesen worden sind, verbunden ist, kontinuierlich auf dem Potential des Pe­ gels "L" gehalten. Die vorstehend beschriebene Datenein­ leseoperation wird sequentiell in der Reihenfolge der Zellen M13, M12 und M11 wiederholt, wodurch die Daten­ einleseoperation für den gewählten NAND-Zellenblock B11 abgeschlossen wird.

Wenn in die gewählte Speicherzelle M14 des NAND-Zellen­ blocks B11 erneut eingeschrieben werden soll, wird die Dateneinleseoperation unter Anwendung der Simultanlöschung und der beschriebenen Einlesetechnik erneut durchge­ führt. Nicht gewählte Speicherzellen M11 bis M13 werden kontinuierlich bzw. ständig im Löschzustand gehalten, während die Dateneinleseoperation für die gewählte Spei­ cherzelle M14 wiederholt wird. Wenn die gewählte bzw. angesteuerte Speicherzelle M14 wiederholt dem Datenein­ lese/Löschvorgang unterworfen wird, erhöht sich der Schwellenwert der nicht gewählten Speicherzellen M11 bis M13 des Zellenblocks B11 allmählich mit zunehmender Zahl der Einleseoperationen für die gewählte Speicher­ zelle M14 (vgl. Fig. 6). Diese unerwünschte Schwellen­ werterhöhung der nicht gewählten Zellen ist darauf zu­ rückzuführen, daß die nicht gewählten Zellen wiederholt nur der Löschoperation unterworfen werden, ohne daß Daten in sie eingelesen werden.

Beim erfindungsgemäßen EEPROM werden daher in einem Simul­ tanlöschmodus, der vor der normalen Dateneinleseoperation stattfindet, alle Speicherzellen M11 bis M14 des NAND- Zellenblocks B11, einschließlich der gewählten Speicher­ zelle M14, einer Einleseoperation unterworfen, die sich von der normalen Einleseoperation unterscheidet und daher im folgenden als "Hilfseinleseoperation" oder "Einlese­ operation für Schwellenwertsteuerung" bezeichnet wird. Die Hilfseinleseoperation ist nachstehend anhand von Fig. 7 im einzelnen erläutert.

Gemäß Fig. 7 werden im Simultanlöschmodus, bevor alle Speicherzellen M11 bis M14 des gewählten NAND-Zellen­ blocks B11 gleichzeitig bzw. simultan gelöscht werden, die Speicherzellen M11 bis M14 zunächst sequentiell bzw. in Folge der Hilfseinleseoperation unterworfen. Genauer ge­ sagt: wenn der EEPROM zum Zeitpunkt t11 in den Simultan­ löschmodus gesetzt ist, wird ein Potential des Pegels "L" (0 V) an die Wortleitung WL4 (Klemme CG4) angelegt, um in die Speicherzelle M14 einzulesen, die am weitesten von einem Anschlußpunkt (der als Wähltransistor Qs11 angesehen werden kann) mit der entsprechenden Bitleitung BL1 unter den Speicherzellen M11 bis M14 des NAND-Zellen­ blocks B11 entfernt ist. Zu diesem Zeitpunkt wird die Steuergateleitung SG1 mit einem Potential des Pegels "H" (20 V) beschickt, so daß der NAND-Zellenblock B11 über den durchgeschalteten Wähltransistor Qs1 mit der Bitleitung BL1 verbunden wird. Die restlichen Speicher­ zellentransistoren M11 bis M13 werden durchgeschaltet. Da an den Wortleitungen WL1 bis WL3 ein Potential des Pegels "H" (20 V) anliegt, wird der Transistor T1 durch den Spaltendecodierer 50 durchgeschaltet, wobei eine Spannung Vp für Hilfseinlesung (entsprechend einer Span­ nung des logischen Pegels "1") unter der Steuerung der Steuerschaltung 52 an die Bitleitung BL angelegt wird. Infolgedessen geht die Drainspannung (d.h. Spannung an der N+-Schicht 22 gemäß Fig. 4) der Speicherzelle M14 auf ein Potential des Pegels "H" (20 V) über, so daß im Intervall zwischen t1 und t2 die Dateneinheit "1" in die Zelle M14 eingelesen wird. Entsprechend dem Einleseme­ chanismus, der im wesentlichen der gleiche ist wie der vorstehend beschriebene normale Dateneinlesevorgang, wer­ den Elektronen aus dem floating Gate der Speicherzelle M14 in das Substrat 10 entladen, mit dem Ergebnis, daß der Schwellenwert der Speicherzelle M14 zu etwa -3 V wird. Anschließend erfolgt der Hilfseinlese­ vorgang sequentiell in der Reihenfolge der Speicherzelle M13 (im Intervall zwischen t2 und t3), der Speicherzelle M12 (im Intervall zwischen t3 und t4) und der Speicherzelle M11 (im Intervall zwischen t4 und t5), wobei dieser Hilfs­ einlesevorgang zum Zeitpunkt t5 abgeschlossen ist.

Wenn zum Zeitpunkt t5 die Hilfseinleseoperation abge­ schlossen ist, wird ein Potential des Pegels "H" (20 V) an alle Wortleitungen WL1 bis WL4 des NAND-Zellenblocks B11 angelegt, und die Source- und Drainspannungen aller Speicherzellen M11 bis M14 werden auf Massepotential Vs gesetzt, so daß alle Speicherzellen M11 bis M14 des NAND-Zellenblocks B11 der Simultanlöschung als der Haupt­ operation dieses Löschmodus unterworfen werden. Zu diesem Zeitpunkt werden die Speicherzellen M11 bis M14 aufgrund der Hilfseinleseoperation in ihrem Schwellenwert gleich­ maßig auf 1 bis 3 V eingestellt. Hierdurch kann zuverläs­ sig eine Überlöschung nicht gewählter Zellen M11 bis M14 vermieden und damit die unerwünschte inkrementale oder schrittweise) Änderung der Schwellenwerte nicht gewählter Speicherzellen ausgeschaltet werden. Auf diese Weise kann das Auftreten von Ausfällen während der anschließenden Leseoperation des NAND-Zellen-EEPROMs vermieden werden, so daß der EEPROM eine hohe Betriebszuverlässigkeit erhält.

Die Simultanlöschung, welche die Hauptoperation im Lösch­ modus darstellt, kann zum Zeitpunkt t5 wie folgt durchge­ führt werden: 1. Durchschalten der Transistoren S1 bis S5; 2. Anlegen eines Potentials des Pegels "H" an die Steuer­ gates aller Speicherzellen M, einschließlich der Speicher­ zellen M11 bis M14 des NAND-Zellenblocks B11; 3. Anlegen eines Potentials des Pegels "H" an die Gatesteuerleitung SG1 zwecks Durchschaltung des Wähltransistors Qs11; und 4. Anlegen eines Potentials des Pegels "L" entsprechend einer logischen "0" an die Bitleitungen BL. Dabei werden Elektronen vom Substrat 10 in die floating Gates aller Zellen M injiziert, so daß diese in den Löschzustand ver­ setzt werden.

Fig. 8A veranschaulicht die Übertragung von Elektronen zum Zeitpunkt der im Simultanlöschmodus durchgeführten Hilfseinleseoperation unter Bezug bei­ spielsweise auf die Speicherzelle M14. Da, wie vorstehend beschrieben, die Koppelkapazität Cfs zwischen floating Gate 28 und Substrat 10 kleiner ist als die Koppelkapa­ zität Cfc zwischen floating Gate 28 und Steuergate 32, werden am floating Gate 28 des Zellentransistors M14 ge­ sammelte Elektronen durch die Gate­ isolierschicht 30 zum Substrat 10 zurück durchgetunnelt. Wie durch einen Pfeil 60 in Fig. 8A angedeutet ist, findet die Übertragung von Elektronen hauptsächlich zwischen floating Gate 28 und N+-Draindiffusionsschicht 22 statt. Der Grund dafür, weshalb in Fig. 8A die der N+-Diffusions­ schicht 28 aufgeprägte Spannung mit "18 V" bezeichnet ist, besteht darin, daß die Bitleitungsspannung Vp durch die Schwellenwertspannung des Wähltransistors Qs11 herabge­ setzt oder zum Abfall gebracht und dann zur Zelle M14 über­ tragen wird. Infolgedessen wird die Schwellenwertspannung des Transistors negativ. Dies bedeutet, daß Daten entspre­ chend einer logischen "1" in den Speicher bzw. die Spei­ cherzelle M14 eingeschrieben worden sind.

Fig. 8B veranschaulicht die Übertragung von Elektronen zum Zeitpunkt der im Simultanlöschmodus stattfindenden Datenlöschung unter beispielhafter Bezug­ nahme auf die Speicherzelle M14. Die N+-Diffusionsschicht 22 der Zelle M14 wird durch die oben beschriebene Span­ nungsanlegung auf Massepotential Vs (0 V) gesetzt, und das Steuergate 32 dieser Zelle wird auf das Potential des Pegels "H" (20 V) gesetzt. Demzufolge wird zwischen Steuer­ gate 32 und Substrat 10 ein intensives bzw. starkes elektrisches Feld erzeugt. Aufgrund des elektrischen Felds werden, wie durch Pfeile 62 angedeutet ist, Elektronen aus dem Substrat 10 in das floating Gate 28 injiziert.

Gemäß Fig. 9 weist bei einem elektrisch löschbaren, programmierbaren Festwertspeicher gemäß einer zweiten Aus­ führungsform der Erfindung jeder NAND-Zellenblock Bi1 acht Speicherzellen M auf, während die Querschnittsstruktur dieselbe ist wie bei der ersten Ausführungsform. Ähnlich wie in Fig. 2, veranschaulicht Fig. 10 einen solchen NAND- Zellenblock in Aufsicht. Jeder NAND-Zellenblock enthält Wähltransistoren Qs1, Qs2 sowie eine gewählte Zahl von Speicherzellen M. Die Wähltransistoren Qs be­ stehen jeweils aus einem Einzelgate-MOSFET. Insbesondere ist die Transistorreihenkombination oder -schaltung in jedem NAND-Zellenblock Bil an der einen Seite (d.h. der Drainelektrode des Zellentransistors M11) über einen ersten Wähltransistors Qsi1 mit der betreffenden Bitlei­ tung BLi verbunden und an der anderen Seite (d.h. Source­ elektrode des Zellentransistors M14) über einen zweiten Wähltransistor Qsi2 an Massepotential Vs gelegt.

Wortleitungen WL1 bis WL8 sind über entsprechende Tran­ sistoren S1 bis S8, deren Gatelektroden an einer Steuer­ leitung CTL zusammengeschaltet sind, mit jeweiligen Steuer­ gateklemmen CG1 bis CG9 verbunden. Die an die Gateelektroden der ersten Wähltransistoren Qs11, Qs21, . . ., Qs81 angeschlossene Gatesteuerleitung SG1 ist mit dem Anschluß bzw. der Klemme SD1 über einen Transistor S9 verbunden, dessen Gateelektrode an die Steuerleitung CTL angeschlossen ist. Eine mit den Gateelektroden von zweiten Wähltransistoren Qs12, Qs22, . . ., Qs82 verbundene zweite Gatesteuerleitung SG2 ist unmittelbar an die Klemme SD1 angeschlossen. Bitleitungen BL1 bis BL8 sind jeweils über Transistoren T1 bis T8 mit der Steuerschaltung 52 verbunden. Die Transistoren T1 bis T8 sind an ihren Gate­ elektroden jeweils mit Spaltenleitungen CL1 bis CL8 ver­ bunden, die ihrerseits an den Spaltendecodierer 50 an­ geschlossen sind.

Wenn bei dieser Anordnung beispielsweise in einem normalen Dateneinlesemodus der NAND-Zellenblock BL11 als ein eine gewählte Speicherzelle enthaltender Zellenblock bezeichnet ist, wird der zweite Wähltransistor Qs12 des NAND-Zellen­ blocks B11 in Abhängigkeit von der Anlegung eines Poten­ tials des Pegels "H" an ihn über eine Leitung 32 durch­ geschaltet. Da zu diesem Zeitpunkt der erste Wähltransistor Qs11 ebenfalls durchgeschaltet hat, wird der gewählte NAND-Zellenblock B11 an seiner einen Seite (Drainelektro­ de der Zelle M11) mit der entsprechenden, zugeordneten Bit­ leitung BL1 und an seiner anderen Seite (Sourceelektrode der Zelle M18) mit Substratpotential (d.h. Massepotential Vs) verbunden. Unter diesen Bedingungen erfolgt die Daten­ einlesung in die gewählte bzw. angesteuerte Zelle auf dieselbe Weise, wie oben beschrieben ist. Im Simultanlösch­ modus des EEPROMs wird der zweite Wähltransistor Ws12 im NAND-Zellenblock B11 in Abhängigkeit von der Anlegung eines Potentials des Pegels "L" an ihn über eine Lei­ tung SG2 zum Sperren gebracht, wodurch der Zellenblock B11 elektrisch vom Substratpotential Vs getrennt oder abge­ schaltet wird.

Erster und zweiter Wähltransistor Qs11 und Qs12 im gewähl­ ten NAND-Zellenblock B11 werden zu der Zeit durchgeschal­ tet, zu der die Hilfseinleseoperation im Simultanlösch­ modus stattfindet. Um unter diesen Bedingungen Daten in die Speicherzelle M11 einzulesen, die unter den Speicher­ zellen M11 bis M18 im NAND-Zellenblock B11 einem Verbin­ dungspunkt (der als Wähltransistor Qs11 betrachtet werden kann) am nächsten liegt, wird gemäß Fig. 11 ein Potential des Pegels "L" (0 V) an die Wortleitung WL1 (Klemme oder Anschluß CG1) angelegt. Die restlichen Speicherzellen­ transistoren M12 bis M18 werden durchgeschaltet, weil die Wortleitungen WL2 bis WL8 mit einem Potential des Pe­ gels "H" (20 V) beaufschlagt werden. Als Ergebnis wird die Hilfseinleseoperation während des Intervalls zwischen den Zeitpunkten t1 und t2 zuerst an der Zelle M11 durch­ geführt. Anschließend werden gemäß Fig. 11 die Speicher­ zellen M12, M13, . . ., M18 in dieser Reihenfolge auf die­ selbe Weise, wie oben beschrieben, der Hilfseinleseopera­ tion unterworfen. Die Hilfseinleseoperationen für alle Speicherzellen M11 bis M18 im Zellenblock B11 sind zum Zeitpunkt t9 abgeschlossen. Anschließend erfolgt, wie bei der vorher beschriebenen Ausführungsform, die Simultan­ löschung.

Durch vorübergehende Einlesung von Daten entsprechend einer logischen "1" in alle Speicherzellen M des NAND- Zellenblocks B vor der gleichzeitigen Löschung bzw. Simultanlöschung wird es somit möglich, die unerwünschte inkrementale Änderung der Schwellenwertspannung nicht ge­ wählter Zellen sicher zu vermeiden, die dann auftreten kann, wenn Daten wiederholt in eine gewählte oder ange­ steuerte Zelle eingelesen werden. Weiterhin werden bei dieser Ausführungsform zum Zeitpunkt der Hilfseinlese­ operation die Speicherzellen M11 bis M18 sequentiell der Einlesung von Daten entsprechend einer logischen "1" in der Reihenfolge von M11, M12, . . ., M18 unterworfen. Dem­ zufolge kann unter Verbesserung des Wirkungsgrads oder der Wirksamkeit die Hilfseinleseoperation einfacher durch­ geführt werden.

Wenn zum Zeitpunkt t9 die Hilfseinleseoperation abge­ schlossen ist, wird ein Potential des Pegels "H" (20 V) an alle Wortleitungen WL1 bis WL4 im NAND- Zellenblock WL angelegt, und Source- und Drainelektroden jeder Speicherzelle M11 bis M18 werden auf Massepotential Vs gesetzt, so daß alle Speicherzellen M11 bis M18 des NAND-Zellenblocks BL der Simultanlöschung als der Haupt­ operation im Löschmodus unterworfen werden. Dabei wird der zweite Wähltransistor Qs12 zum Sperren gebracht, um die Reihenanordnung der Zellentransistoren des NAND-Zel­ lenblocks BL vom Substratpotential Vs elektrisch zu tren­ nen. Diese Maßnahme trägt zur Vermeidung von Ausfall oder Störung in der Simultanlöschoperation bei.

Claims (9)

1. Nichtflüchtige programmierbare Halbleiter-Speicheranordnung mit:

• - einem Halbleiter-Substrat (10),
• - über dem Halbleiter-Substrat (10) vorgesehenen parallelen Bitleitungen (BL) und
• - einer Vielzahl von mit den Bitleitungen verbundenen Speicherzellen (M), die Zellenblöcke aufweisen, deren jeder eine Reihenanordnung von Speicherzellentransistoren hat, von denen wiederum jeder eine Ladungsspeicherschicht (28) (Floating Gate) und ein Steuergate (32) aufweist,
• gekennzeichnet durch
• - eine Schwellenwerteinstelleinrichtung (S, T, 50, 52) zum sequentiellen Durchführen von Hilfseinschreiboperationen an allen Speicherzellen (M11-M14; M11-M18) eines gewählten Zellenblockes (B11), indem für den gewählten Zellenblock (B11) dessen Bitleitungen (BL11) auf einen hohen Pegel ("H") und dessen Wortleitungen (WL1-WL4; WL1-WL8) zu den Speicherzellen sequentiell auf einen niedrigen Pegel ("L") gesetzt werden und indem anschließend gleichzeitig in den Speicherzellen gespeicherte Daten während eines Löschmodus gelöscht werden.

2. Halbleiter-Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß dann, wenn ein eine gewählte Speicherzelle (M) enthaltender Zellenblock bezeichnet ist und eine Datenneueinschreiboperation wiederholt an der gewählten Speicherzelle ausgeführt wird, die Schwellenwerteinstelleinrichtung (S, T, 50, 52) die Hilfseinschreiboperation an allen Speicherzellen (M) im bezeichneten Zellenblock sequentiell ausführt, wodurch Ladungen aus den Ladungsspeicherschichten (28) der Speicherzellen (M) in das Halbleiter-Substrat (10) entladen werden, so daß die Schwellenwerte der Speicherzellentransistoren auf einem festen Potentialpegel bleiben.

3. Halbleiter-Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Schwellenwerteinstelleinrichtung (S, T, 50, 52) die Hilfseinschreiboperation unter den Speicherzellen (M) im bezeichneten Zellenblock zunächst an einer ersten spezifischen Speicherzelle (M14, M18), die von einer entsprechenden, dem bezeichneten Zellenblock zugeordneten Bitleitung am weitesten entfernt ist, anschließend an der ersten spezifischen Speicherzelle benachbarten Speicherzellen (M13, M17) und zuletzt an einer der entsprechenden Bitleitung am nächsten gelegenen zweiten spezifischen Speicherzelle (M11) ausführt.

4. Halbleiter-Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Schwellenwerteinstelleinrichtung (S, T, 50, 52) die Hilfseinschreiboperation unter den Speicherzellen (M) im bezeichneten Zellenblock zunächst an einer ersten spezifischen Speicherzelle (M11), die einer entsprechenden, dem bezeichneten Zellenblock zugeordneten Bitleitung am nächsten liegt, anschließend an der ersten spezifischen Speicherzelle benachbarten Speicherzellen (M12) und zuletzt an einer zweiten spezifischen Speicherzelle (M14, M18), die von der entsprechenden Bitleitung am weitesten entfernt ist, ausführt.

5. Halbleiter-Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß jeder Speicherzellentransistor im Halbleiter-Substrat (10) ausgebildete, stark dotierte Halbleiterschichten (16, 18, 20, 22) sowie letztere umschließende, schwach dotierte Halbleiterschichten (3) aufweist, wobei diese Schichten jeweils einen dem Halbleiter-Substrat (10) entgegengesetzten Leitfähigkeitstyp aufweisen.

6. Halbleiter-Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Schwellenwerteinstelleinrichtung, (S, T, 50, 52) eine Schwellenwertrückstelloperation derart durchführt, daß die Schwellenwerte der Speicherzellen (M) durch Beseitigung von Ladungen aus den Ladungsspeicherschichten (28) aller Speicherzellen (M) initialisiert werden, bevor die Speicherzellen (M) alle gleichtzeitig gelöscht werden, indem ein hohes Potential entsprechend einem "H"-Pegel-Potential an die Steuergates aller Speicherzellen und ein niedriges Potential entsprechend einem "L"-Pegel-Potential an die Bitleitungen (BL) gelegt werden.

7. Halbleiter-Speicheranordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Schwellenwerteinstelleinrichtung (S, T, 50, 52) die Reihenanordnung von Speicherzellentransistoren in jedem NAND-Zellenblock sequentiell initialisiert.

8. Halbleiter-Speicheranordnung nach Anspruch 7, dadurch gekennzeichnet, daß die Schwellenwerteinstelleinrichtung (S, T, 50, 52) die Schwellenwerte der Speicherzellen durch Tunneln von in den Ladungsspeicherschichten (28) der Speicherzellen (M) gesammelten Elektronen in das Halbleiter-Substrat (10) initialisiert.

9. Verfahren zum Löschen einer nichtflüchtigen programmierbaren Halbleiter-Speicheranordnung mit einem Halbleiter-Substrat (10), über dem Halbleiter-Substrat (10) vorgesehenen parallelen Bitleitungen (BL) und einer Vielzahl von mit den Bitleitungen (BL) verbundenen Speicherzellen (M), die Zellenblöcke aufweisen, deren jeder eine Reihenanordnung von Speicherzellentransistoren hat, von denen wiederum jeder eine Ladungsspeicherschicht (28) und ein Steuergate (32) aufweist, gekennzeichnet durch die folgenden Verfahrensschritte:

• - sequentielles Durchführen von Hilfseinschreiboperationen an allen Speicherzellen (M11-M14; M11-M18) eines gewählten Zellenblockes (BL), indem für den gewählten Zellenblock (B11) dessen Bitleitungen (BL) auf einen hohen Pegel ("H") und dessen Wortleitungen (WL1-WL4; WL1-WL8) zu den Speicherzellen sequentiell auf einen niedrigen Pegel ("L") gesetzt werden und indem anschließend gleichzeitig in den Speicherzellen gespeicherte Daten während eines Löschmodus gelöscht werden.