KR890011092A - 불휘발성 반도체 기억장치 - Google Patents

불휘발성 반도체 기억장치 Download PDF

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리이치로 시로타
야스오 이토
사토시 이노우에
후지오 마스오카
료죠 나카야마
료우헤이 기리사와
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아오이 죠이치
가부시키가이샤 도시바
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Abstract

내용 없음

Description

불휘발성 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 전기적으로 소거가 가능한 프로그래머블 ROM의 주요회로구성을 나타낸 도면.
제2도는 상기 제1도에 나타낸 EEPROM에 설치되어 선택트랜지스터와 NAND셀구조를 구성하도록 직렬 접속된 복수의 메모리셀 트랜지스터가 포함된 NAND셀 블록의 평면도를 나타낸 도면.
제3도는 상기 제2도에 나타낸 NAND셀 블록의 III-III선에 따른 단면구성을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 기관 12 : 접촉구명
BL1, BL2, ... BLm : 병렬비트선
B11, B21,... Bm1 : NAND셀블록
Qs : 선택트랜지스터 M : 메모리셀
WL1,WL2,...WL4 : 병렬워드선 14, 16, 18, 20, 24 : N+형확산층
SG1 : 게이트제어선 26 : 절연층
28 : 제1다결정실리콘층(부유게이트층) 30 : 열산화절연층
32 : 제2다결정실리콘층(제어게이트층) 36 : 다결정실리콘층
38 : N-형확산층 40 : CVD절연층
42 : 알루미늄배선층 S1∼S4 : 트랜지스터,
CG1∼CG4,SD1 : 제어단자 CTL : 제어선
: 제어신호 CL1, CL2,…,CLm : 열제어선
T1, T2,…,Tm : MOSFET 50 : 열디코더
52 : 제어회로
Qs11, Qs21,…,Qsm1 : 선택트랜지스터
Vs : 기판전위 SD1 : 단자
Qs11, Qs21,…,Qs81 : 제1선택트랜지스터
Qs12, Qs22,…,Qs82 : 제2선택트랜지스터
CL1∼CL8 : 열선

Claims (15)

  1. (a) 반도체성기판(10)과, (b) 상기 반도체성 기판(10)위에 설치된 복수의 병렬비트선(BL), (c) 이 복수의 병렬비트선(BL)에 접속되어 각각 부유게이트등의 전하축적층(28) 및 제어게이트(32)를 갖는 복수의 메모리셀 트랜지스터의 직렬어레이를 갖춘 NAND셀블록으로 이루어진 데이터의 교환이 가능한 복수의 메모리셀(M) 및, (d) 상기 메모리장치의 소거모우드에 있어서, 상기 복수의 메모리셀(M)에 격납되어 있는 데이터를 동시에 소거하기 전에 모든 복수의 메모리셀(M)에 대해 보조기록을 수행함으로써 상기 복수의 메모리셀 트랜지스터의 임계치의 불필요한 상승변동을 억제시키거나 금지시키는 임계치조정수단(S,T,50,52)이 구비되어 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 제1항에 있어서, 상기 임계치조정수단(S,T,50,52)은 선택된 메모리셀을 포함하는 특정 셀블록이 지정되면서 상기 선택된 메모리셀에 대해 데이터의 교환을 반복해서 수행했을 때 상기 NAND셀블록의 선택된 메모리셀을 포함하는 모든 복수의 메모리셀에 대해 차례로 상기 보조기록을 수행함에 따라 복수의 메모리셀(M)의 전하축전층(28)으로부터 전하를 기판(10)으로 방출함으로써 상기 복수의 메모리셀 트랜지스터의 임계치를 일정 전위레벨로 유지되도록 해주는 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 제2항에 있어서, 상기 임계치조정수단(S,T,50,52)은 상기 지정된 NAND셀블록의 복수의 메모리셀(M)중 상기 NAND셀블록과 관련된 대응하는 비트선으로부터 가장 먼곳에 위치한 제1특정메모리셀(M14,M18)을 최초로 보조기록에 제공하고, 상기 제1특정메모리셀(M14,M18)에 인접하는 메모리셀(M13,M17)을 후속의 보조기록에 제공하며, 상기 대응하는 비트선에서 가장 가까운 곳에 위치한 제2특정메모리셀(M11)을 최종적으로 상기 보기 보조기록에 제공하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 제2항에 있어서, 상기 임계치조정수단(S,T,50,52)은 상기 지정된 셀블록의 복수의 메모리셀(M)중 상기 셀블록과 관계된 대응하는 비트선으로부터 가장 가까운 곳에 위치하고 있는 제1특정메모리셀(M11)을 최초로 상기 보조기록에 제공하고, 상기 제1특정메모리셀(M11)에 인접하는 메모리셀(M12)을 후속의 보조기록에 제공하며, 상기 대응하는 비트선에서 가장 먼 곳에 위치하고 있는 제2특정메모리셀(M14,M18)을 최종적으로 상기 보조기록에 제공하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 제2항에 있어서, 상기 복수의 메모리셀 트랜지스터 각각은 상기 기판(10)에 형성되는 불순물이 다량 도우프된 반도체성 층(16,18,20,22) 및 이층(16,18,20,22)을 에워싼 분순물이 소량 도우프된 반도체성 층(38)을 갖추고, 이 층(38)은 상기 기판(10)과 반대의 도전형을 갖는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  6. (a) 반도체성 기판(10)과, (b) 상기 기판(10)상에 설치된 복수의 병렬비트선 (BL), (c) 이 복수의 병렬비트선(BL)에 접속되어 각각 부유게이트등의 전하축전층(28) 및 제어게이트(32)를 갖는 복수의 메모리셀 트랜지스터의 직렬어레이를 갖춘 NAND셀블록으로 이루어진 데이터의 교환이 가능한 복수의 메모리셀(M) 및, (d) 상기 메모리장치의 데이터 소거 모우드에 있어서, 상기 모든 복수의 메모리셀(M)이 동시에 소거되기 전에 상기 모든 복수의 메모리셀(M)의 전하축전층(28)으로부터 전하를 방출함에 따라 복수의 메모리셀(M)의 임게치를 초기화하는 임계치리세트수단 (S,T,50,52)을 구비해서, 상기 복수의 메모리셀(M)의 모든 제어게이트에 ＂H＂레벨전위에 상당하는 정도로 높은 전위를 인가하고, 상기 복수의 비트선에 ＂L＂레벨전위에 상당하는 정도로 낮은 전위를 인가함에 따라 상기 모든 복수의 메모리셀(M)을 동시에 소거하는 일괄 소거수단이 구비되어 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  7. 제6항에 있어서, 상기 임계치리세트수단(S,T,50,52)은 상기 복수의 NAND셀블록 각각의 메모리셀트랜지스터 직렬어레이에 대해 차례로 임계치초기화를 수행하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  8. 제7항에 있어서, 상기 임계치리세트수단(S,T,50,52)은 상기 모든 복수의 메모리셀(M)의 전하축적층(28)에 축적된 전자를 터널링에 의해 기판(10)으로 전송시킴에 따라 복수의 메모리셀(M)의 임계치를 초기화하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  9. (a) 반도체성 기판(10)과, (b) 상기 기판(10)상에 설치된 복수의 병렬비트선 (BL), (c) 상기 기판 (10)상에서 상기 복수의 병렬비트선(BL)과 교차되도록 설치된 복수의 병렬워드선(WL), (d) NAND셀블록을 구성하는 전하축적층으로서 작용하면서 전기적으로 부유상태인 게이트층(28)과 대응하는 워드선에 접속되는 제어게이트층 (32)을 갖춘 복수의 셀트랜지스터의 직렬회로를 갖는 셀어레이를 포함해서 상기 복수의 병렬비트선(BL) 및 상기 복수의 병렬워드선(WL)의 교점에 각각 설치되어 복수의 메모리셀로서 작용하는 복수의 이중게이트 전계효과 트랜지스터(M) 및, (e) 상기 장치의 데이터 소거 모우드에 있어서, 일괄 소거동작이 수행되기 전에 NAND셀블록을 포함한 모든 복수의 메모리셀(M)의 상기 전하축적층(28)으로부터 전자를 터널링에 의해 상기 기판(10)으로 방출함에 따라 복수의 메모리셀(M)에 대해 미리 결정된 순서로 데이터를 일시적으로 기록함으로써 상기 NAND셀블록에 포함되는 모든 복수의 메모리셀의 임계치를 일정전위레벨로 유지하는 보조기록수단(S,T,50,52)을 구비해서 상기 NAND셀블록에 포함되는 모든 복수의 셀트랜지스터의 상기 제어 게이트층(32)에 접속되어 있는 상기 복수의 워드선에 ＂H＂레벨전위에 상당하는 정도의 높은 전압을 인가함으로써 상기 NAND셀블록에 포함하는 전체의 복수의 메모리셀을 동시에 소거하는 일괄 소거동작을 수행하는 소거수단이 구비되어 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  10. 제9항에 있어서, 보조기록수단이 상기 NAND셀블록중 임의의 메모리셀이 상기 보조기록의 대상이 될 때 상기 임의의 메모리셀의 제어게이트층에 ＂L＂레벨전위를 인가하고, 상기 NAND셀블록의 잔여 메모리셀의 제어게이트층에 ＂H＂레벨전위를 인가하며, 대응하는 비트선에 논리 ＂1＂데이터에 대응하는 전압을 인가하는 전압인가수단인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  11. 제10항에 있어서, 상기 NAND셀블록은 게이트층(36)을 갖추면서 상기 NAND셀블록을 그 일단에서 대응하는 비트선에 선택적으로 접속시키는 제1선택트랜지스터로서 작용하는 전계효과트랜지스터(Qsi1)를 갖고, 상기 전압인가수단은 상기 보조기록시에 상기 제1선택트랜지스터를 도통시킴으로써 상기 NAND셀블록을 상기 대응하는 비트선에 접속시키도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  12. 제11항에 있어서, 상기 NAND셀블록은 게이트층(36)을 갖으면서 상기NAND셀블록을 그 타단에서 기판전위(Vs)에 선택적으로 접속하는 제2선택트랜지스터 (Qsi2)로서 작용하는 전계효과트랜지스터(Qsi2)를 갖추고, 상기 제2트랜지스터 (Qsi2)는 상기 일괄 소거동작이 수행될 때 도통상태로 됨으로써 셀블록을 상기기판전위로부터 전기적으로 분리시키도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  13. 제9항에 있어서, 상기 전하축적층은 부유게이트(32)를 구성하면서 이 부유게이트(32)와 상기 기판(10)사이의 결합용량(Cfs)이 상기 부유게이트(32)와 상기 제어게이트(28)간의 결합용량(Cfs)보다 작도록 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  14. 제9항에 있어서, 상기 보조기록수단은 상기 보조기록이 상기 NAND셀블록의 상기 복수의 메모리셀(M)중 상기 제2선택트랜지스터(Qsi2)에 인접하고 있는 메모리셀 (M14,M18)에서 개시되면서 상기 제1선택트랜지스터(Qsi1)에 인접하고 있는 메모리셀(M11)에서 종료되는 방법에 의해 상기 보조기록을 상기 NAND셀블록의 모든 복수의 메모리셀(M)에 대해 차례로 수행되도록 해주는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  15. 제12항에 있어서, 상기 보조기록수단은 상기 보조기록이 상기 NAND셀블록의 상기 복수의 메모리셀(M)중 상기 제1선택트랜지스터(Qsi1)에 인접하고 있는 메모리셀(M11)에서 개시되면서 상기 제2선택트랜지스터(Qsi2)에 인접하고 있는 메모리셀 (M14,M18)에서 종료되는 방법에 의해 상기 보조기록을 상기 NAND셀블록의 모든 복수의 메모리셀(M)에 대해 차례로 수행되도록 해주는 것을 특징으로 하는 불휘발성 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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