JPS608559B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、半導体記憶装置に関し、特に、電気的に書
き換え可能な高密度かつ大規模な糠緑ゲ−ト電界効果型
不揮発性半導体記憶装置に関するものである。

現在半導体記憶装置としては、１ビットに６個程度のト
ランジスタを必要とするフリツプフロップを基本とした
いわゆるスタティク動作のものと、１ビットに１〜３個
の絶縁ケー−ト電界効果トランジスタ（ＩＧＦＥＴ）を
使用し、常にリフレッシュしながら情報を蓄えているダ
イナミック動作のものと、が広く使用されている。

一方、ＩＧＦＥＴのチャンネル上のゲート絶縁膜中の補
獲準位に電荷を捕獲することにより生ずる闇値変化を利
用した半導体記憶装置として、ＭＡＯＳ（Ｍｅｔａｌ−
山ｕｍｉｎａ−Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ−Ｓｉｌｉ
ｃｏｎ）とかＭＮ〇Ｓ（Ｍｅ地一ＳｉｌｉｃｏｎＮｊｔ
ｒｉｄｅ一ＳｍｃｏｎＯｘｉｄｅ一Ｓｉｌｉｃｏｎ）と
称されている２層絶縁膜をもったものが良く知られてい
る。

また強諺電体でゲート絶縁膜を構成し、シリコンと強諺
電体との界面のシリコン表面に強議電体の自発分極に見
合った電荷を誘起するようにした、強議電体の自発分極
の記憶作用を使った不揮発性半導体メモリーも知られて
いる。これらは、ゲート電極と基板間又はゲート電極と
チャンネル間に電圧を加えることにより、ソース、ドレ
ィン間の伝導度を変えたり、全く伝導性をなくしたり、
しかもゲート絶縁膜の記憶作用により長時間にわたりそ
の伝導性を保持させることができる。

また、ゲート絶縁膜中に「浮遊ゲートを設けておき、何
等かの手段により浮遊ゲート中に電荷を注入してこれと
逆樋性の電荷をシリコン表面に譲起することにより、ソ
ース、ドレィン間の伝導度を変化させるものもある。

浮遊ゲート中に電荷を注入するには、シリコン基板又は
電極側からトンネル現象やショットキー効果を使って注
入することもできるし「基板側に適当なｐ−ｎ接合を作
ることによりアバランシ現象を起し大きなエネルギーを
持ったいわゆるホットエレクトロンやホットホールを作
り出しシリコンとシリコン酸化膜の界面にあるエネルギ
ー障壁を乗り越えさせて注入することもできる。

本発明は、上述の如く絶縁膜中の捕獲準位又は浮遊ゲー
トに電荷を蓄積したり又は強議電体を使ったりしたいわ
ゆる不揮発性の半導体メモリに関するものではあるが、
特別な構造にかぎることなく、ゲート電極と基板間ある
し、はゲ−ト電極とチャンネル間に電圧を加えることに
より、捕獲電荷の極性又は量あるいは自発分極の向きを
変えられる様な、不揮発性メモリのゲート構造を持った
絶縁ゲート電界効果トランジスタを基本としている。

従来、この種の不揮発性メモリーを単一半導体基板上に
マトリックス状に並列に配列する場合、メモリートラン
ジスタがノーマリ−・オン（ｎｏｒｍａｌｌｙ−ｏｎ）
となり読み取りの際ビット選択が不可能になることを防
ぐ目的で、各メモリトランジス外こ直列にノーマリー・
オフ（ｎｏｒｍａｌｌｙ−ｏＨ）の固定ゲート閥値電圧
を持ったトランジスタを接続する方法が良く使用されて
いる。

しかしこの構成は、高密度集積化には不利であり、１チ
ップ上に作り込むことのできるメモリトランジスタの数
を半減せざるを得ない欠点がある。

また、この構成は、仮に最も簡単な１ビット当り１トラ
ンジスタの構成が可能となし得る様な特性を持つ不揮発
性絶縁ゲート電界効果トランジスタが得られたとしても
、それらをマトリックス状に並列に配列し記憶装置を構
成する場合、必然的に各ビットのトランジスタに対しソ
ースとドレィンの配線を必要とする。トランジスタを並
列に配線して集積化した記憶装置においてこの配線の占
有面積は大変大きなものとなり、高密度化を妨げる、大
きな因子の一つとなっている。高密度化を妨げるさらに
もう一つの因子は、特に高速動作可能なｎチャンネル型
の素子の場合に於て問題になることがあるが、配線間又
は素子間の電気的分離が必要なことである。

このため基板と同型の伝導型を有する高濃度の不純物層
を、配線間、素子間あるいは配線と素子間の電気的分離
が必要な基板表面に形成せざるを得なくなる。さらには
配線層と電気的分離層の間の電気的耐圧を保つために、
配線層と電気的分離層の間を充分に離す必要がある。郎
ち、これらの対策を講じて、メモリトランジスタを従来
の如く並列に配置すると、メモリトランジスタ以外の場
所に大きな面積をとられてしまい、高密度化高集積化の
実を上げ得ないことがわかる。この発明の１つの目的は
、モノリシック集積回路記憶装置配列体の密度を向上し
得る、構造の簡単な記憶装置を提供することにある。

この発明のさらに他の１つの目的は、与えられた情報を
半永久的もしくは希望する一定期間、電源の供給ないこ
蓄積可能な記憶装置を提供することにある。

さらにこの発明の他の目的は、この記憶装置によって初
めて可能な特異的な駆動方法を提供することである。

この発明においては、基板と反対の導電型を有するソー
ス領域とドレィン領域との間の半導体基板表面いわゆる
電界効果チャンネル領域上に電荷蓄積機構をもつ絶縁膜
が設けられ、またその絶縁膜上にソースからドレィン方
向（又はドレィンからソース方向でも同じ）に向って複
数個のゲート電極を有し、それらの電極間半導体基板表
面にはソースおよびドレィン領域と同じ導電型を有する
領域が設けられるか、それらのゲート電極がゲート電極
間にソースおよびドレィン領域と同じ導電型を有する領
域がなくともそれぞれのゲート電極下のチャンネル領域
がゲート電極に適当な電圧を印加するのみでつながる程
に密接して置かれた、ことを特徴とする記憶装置（以下
複数個のゲート電極を持つメモリトランジスタと略称す
る）がまず作られる。

ここで、ゲート下の絶縁膜は先述のＭ肘ＯＳの如きもの
で容易に得られ、ゲート電極と半導体基板間あるいはゲ
ート電極とチャンネル部間に電圧を印加することにより
ゲート闇値電圧が可変でき、しかもその闇値電圧をある
許容範囲内に長時間保つことができる。

さらにこの発明によれば、複数個のゲートを持ち、それ
らのゲート閥値電圧がゲート電極とチャンネル又はゲー
ト電極と基板間に電圧を印加することにより可変でき、
しかもその闇値電圧をある許容範囲内に長時間保てるこ
とを特徴とした絶縁ゲート電界効果不揮発性メモリトラ
ンジスタを複数個配列するに於て、上記複数個のゲート
を持つ複数個のメモリトランジスタの同等の位置にある
ゲートを共通接続し、さらに複数個のゲートを持つメモ
リトランジスタのソースにそれぞれ１つの又はデコーダ
機能を持たせた複数個でかつ直列に接続されたスイッチ
ング用の絶縁ゲート電界効果トランジスタのドレィンを
接続し、このスイッチングトランジスタのソースを読み
出し用の絶縁ゲート電界効果トランジスタのゲートに共
通接続し、さらに読み出し用の絶縁ゲート電界効果トラ
ンジスタのゲートに充放電用の絶縁ゲート電界効果トラ
ンジスタを接続し、さらに複数個のゲートを持つメモリ
トランジスタのドレィンを電流制限用絶縁ゲート電界効
果トランジスタを通して共通接続することにより共通接
続することを特徴としたメモリブロックを構成し、この
メモリブロックを少なくとも１つは含むようにした不揮
発性半導体記憶装置を得る。

次に、図面を使ってこの発明による不揮発性半導体記憶
装置の動作を説明する。

それに先だってまず本発明の基本となる複数個のゲート
を持った絶縁ゲート電界効果不樺性トランジス外こつい
て簡単に述べておく。第１図に本発明に使用するに好ま
しい特性を持ったメモリトランジスタの典型例が示され
ている。

ｎ型のシリコン基板１にまずｐ型のソース領域２とドレ
ィン領域３が離れてまず形成され、それぞれにはソース
電極４とドレィン電極５が付着される。ソース領域２と
ドレィン領域３のシリコン基板表面に、典型的にシリコ
ン酸化膜６および比較的厚いシー」コソ窒化膜７が存在
し、このシリコン酸化膜６とシリコン窒化膜７との間に
はタングステンなどの微粒子が挿入されることもある。
このシリコン酸化膜とシリコン窒化膜の界面付近が電荷
の蓄積層を形成する。シリコン蓄化膜７の上に互いに電
気的に分離されかつ可能なかぎり互し、に密接したゲー
ト電極８がｎ個（Ｇ，、Ｇ２、・・・・・・、Ｇｎ）設
けられており、シリコン基板１には基板電極９が設けら
れ、ソースとドレィンとの間以外の基板表面は絶縁膜１
０１こより保護されている。またゲート電極間の間隙直
下の基板表面部分にｐ型層１１が設けられている。この
ようなｐ型層１１を設けることによって、ゲート電極間
の間隙直下チャンネル形成の途絶することを防ぐことが
できる。ここに使用され書き換え可能なメモリ素子とし
て重要な役割をはたす、シリコン酸化膜とをシリコン蓄
化膜の典型的２層構造について、典型的実施例における
数値に触れながらもう少し詳しく説明すると次のようで
ある。

例え号よ、代表的なＭＮＯＳの横体として、ゲート電極
金属にアルミニウム又は不純物を含む低抵抗のポリシリ
コンを使用し、シリコン窒化膜の厚さが４５０Ａシリコ
ン酸化膜の厚さを９０ムとし、さらにシリコン蓄化膜と
シリコン酸化膜との界面にタングステンなどを原子状に
１．５ｘｌｏ１５個挿入した実施の一例は極めて好まし
い特性を示すのである。

このようなＭＮＯＳ機体は、比較的厚いシリコン酸化膜
を持っているため、基板に対してゲート電極に十３５Ｖ
で１００マイクロ秒程度のパルスを加えると、シリコン
基板から電子のみが注入され、シリコン窒化膜とシリコ
ン酸化膜との界面近傍に捕獲されて、ＭＮＯＳ構造のゲ
ート閥値電圧を十３Ｖ以上にすることができる。

この捕獲された電子は、もはや読み出しおよび記憶保持
中に絶縁膜に加わる程度の弱い電界の下では、容易には
動くことが困難であり室温に於ては数１山王もの長期間
にわたって捕獲されたままの状態を保つことができる。

この捕獲された電子は、シリコン基板表面に電子とは逆
極性の電荷であるホールを誘起し、ｎ型基板の場合ｐ型
のチャンネルを形成する。基板に対してゲート電極に一
３５ＶＩＯＯマイクロ砂程度のパルスを加えると、シリ
コン室化膜とシリコン酸化膜との界面にあるタングステ
ンなどの粒子を通して、今度は容易に電子がシリコン蓄
化膜とシリコン酸化膜との界面近傍から放出される。

タングステンなどの粒子を挿入しない場合ではｔ完全に
書き込み前のゲート闇値にまで回復させることが難しく
、無理に高電圧を加えても絶縁膜が破壊されるのみで電
子を放出させて書き換えることは難しい。

シリコン酸化膜が９０ム程度に厚い場合には、電子放出
中に同時にシリコン側からホールが注入されることはな
く、タングステンなどを挿入したものでは、ゲート閥値
電圧が−２Ｖ程度で飽和する。

この飽和する特性は、この発明にとって非常にありがた
いことである。それは、複数個のゲ−トを持った絶縁ゲ
ート電界効果メモリトランジスタが読み出したいゲート
下の導適状態（導通かまたは非導通か）を知るには他の
全てのゲート下チャンネル部を導適状態にする必要があ
り、一方このために必要な他の全てのゲートに加える電
圧は、書き込みト消去に使用する電圧士３５Ｖよりも小
さい電圧でしかも記憶保持特性に影響をもたらさないく
らいに小さい電圧例えばｐチャンネルの場合−５Ｖ程度
であることが要求されるので、前記の如くゲート闇値電
圧が−２Ｖで飽和してくれると、導適状態が記憶保持特
性に問題を残さずに、高々一５Ｖ程度のゲートバイアス
により確保できるからである。第２図に、この発明の実
施の一例でもあるｐチャンネルでｍ個のゲートを持った
メモリトランジスタを一例にｎ個並列にならべたメモリ
ブロックの一例を示す。

先述の如く、ｍ個のゲートを持ったｎ個のメモリトラン
ジスタ２０１のソースを、それぞれノーマリ・オフ（ｎ
ｏｒｍａｌｌｙ−ｏｆｆ）型のスイッチングトランジス
タ２０２を介して〜読み出しトランジスタ２０３のゲー
トに接続する。

さらに、読み出しトランジスタ２０３のゲートには充放
電用トランジスタ２０４が接続され「ダイナミックな読
み出しを行わせる。

この充放電用トランジスタ２０４は、この発明で初めて
採用したこのメモリブロックをそれ程高速の動作を行わ
せる必要のない場合には、負荷トランジス外こ置き換え
てスタティック動作を行わせることもできるが「 ここ
では高速動作可能なダイナミック動作の場合を例示する
。

この発明で初めて採用したこのメモリブロックの重要な
特徴は、この充放電用トランジスタ２０４と複数個のゲ
ートを持つメモリトランジスタのドレィンにそれぞれ直
列に接続された負荷トランジスタ２０鼠こあり、それぞ
れ複数個のゲートを持つメモリトランジスタの各々のゲ
ート配線上を走る配線がなくなることである。

第２図に示した実施例を第２図の縦方向に２つ集積化す
る場合でも、１層の金属配線で製作できるという大きな
メリットがある。

第２図の実施例によれば「１つのメモリトランジスタ２
ＱＩのゲート数を１２８個とすると、点線２０７で囲ん
で示したメモリ部分のみで「２．５柳×２．５物の寸法
の中に３２０００ビット程度の情報を容易に蓄えること
が可能といつことである。

この発明の特徴をさらに明らかにするため、第２図の実
施例をとりあげて、その駆動電圧のかけ方を第３図を参
照しながら説明する。

第２図の２８６は読み出し用の負荷トランジスタであり
「点線２８７で囲んで示したメモリ部とこれら周辺回路
部とは、例えばＳＯＳ（ＳｉｌｉｃｏｎｏｎＳａｐｐｌ
船）とかェピタキシャル基板を使って拡散分離する等々
の方法で基板分離を行い、メモリ部に基板側から−３５
Ｖ程度の消去電圧が加えられる様にされている。

まず読み出し動作について詳述する。

ここでは「各々の複数個のゲートを持つメモリトランジ
スタ２８亀のそれぞれのゲート部は書き込みが既に行わ
れ「全ての番地のゲート部の閥値電圧はも“０”書き込
みすなわち十２Ｖ以上又は５‘１”で書き込みすなわち
ＯＶから−２Ｖ近傍の電圧のいずれかになされているも
のとする。

また周辺回路のトランジスタは−ＩＶの閥値電圧を持つ
ものとする。ここでまず、選択されたＸｉ端子Ｘｋ（ｋ
は１からｍまでの整数）にはｏｙ、非選択のＸｉ端子に
は一５Ｖが印加される。

さらにＹｊ端子の選択された端子Ｙ１（１は１からｎま
での整数）には−５Ｖ、非選択の端子にはＯＶを加える
、さうにＶ，端子に−５Ｖを印加し負荷トランジスタ２
０５を導通させると、もしｋ番目のゲート電極下にあり
、１番目の複数個のゲートを持つメモリトランジス外こ
属するゲート部の閥値電圧が十２Ｖ以上であれば、読み
出しトランジスタ２０３のゲート電圧は一２Ｖから−３
Ｖまでの間の電位になることができ、読み出しトランジ
スタ２０３はｏｎ状態になる。またｋ番目のゲート電極
下にある１番目の複数個のゲートを持つメモリトランジ
ス外こ属するゲート部の閥値電圧がＯＶから−２Ｖ近傍
であれば、１番目の複数個のゲートを持つメモリトラン
ジスタのソース、ドレィン間はｏｆｆ状態になる。従っ
て第３図に示す如く充放電トランジスタ２０４がここで
一時的に導通し、読み出しトランジスタ２０３のゲート
電位を零電位とすれば、読み出しトランジスタ２０３は
長時間にわたって雌状態を保つ。しかもこの実施例の場
合メモリトランジスタのゲート電位を−ＩＶ以下にする
様なりークの遍路はないので、実際上放電後には全くス
タテックに読み出しが可能となる。次にこの実施例の消
去動作をやはり第３図を参照しながら説明する。

消去は、基板側から−３５ＶＩＯＯマイクロ秒程度の負
電圧パルスを印加することによりトそれぞれのゲート電
極単位に行える。

このとき、各々の複数個のゲートを持つメモリトランジ
スタのそれぞれのソース及びドレインに縞がる配線は、
高インピーダンスになる様にされている。

消去したいゲートにはＯＶ「消去したくないゲートには
−１５Ｖ程度の半選択電圧を加えることにより、ゲート
単位のいわゆるブロック消去が可能である。

また、消去したいゲートに十３Ｗの消去電圧を加えても
、ゲート毎のブロック消去が可能である。

消去動作により電子がゲート絶縁物中の捕獲準位に注入
され「消去されたゲート下にはチャンネルが形成される
。

次に書き込み動作を、やはり第３図を参照しながら説明
する。

書き込みにあたっては、Ｖ，にまず半選択の電圧約一１
斑が加えられている。

次に書き込みたいトランジスタを選択するために、書き
込みたいトランジスタのソースにつながつているスイッ
チングトランジスタ２０２のみを導適状態にすると、負
荷トランジスタ２０５で半選択電圧は消費され、メモリ
トランジスタのチャンネルはほぼ零電位にされ、この状
態で書き込みたいゲート線のみに書き込み電圧を加える
と選ばれた番地のみが書き込まれる。もちろんこのとき
Ｖ２はＯＶで充放電トランジスタ２０４は導適状態にあ
る。この発明のメモリブロックにおいては、例えば第２
図の実施例におけるスイッチングトランジスタ２８２は
「さらに複数個の直列接続されたスイッチングトランジ
スタで置き換え、メモリトランジスタのデコード機能を
もたせたセレクターとしても使用することができる。

また負荷用トランジスタ２０５にディプリーショソ型の
負荷を使用すると、読み出し動作に於てＶ，をＯＶ、Ｖ
２を−５Ｖとして放電されている状態のものが充電して
いく様子で選択ビットの情報を読み出す型の他に、逆に
始め、一５Ｖもこ読み出し用トランジスタのゲ−トを充
電しておき放電していく様子で選択ビットの情報を読み
出すことも出来る。

この場合には読み出し可能な時間に制限が強くなるが、
ＭＮＯＳメモリの書き込み消去の閥値電圧差の余裕が大
きくなって記憶保持時間が長くなる利点がある。

また周辺回路等の諾々の設計パラメータの余裕も大きく
なる。

更に、ノーマリ・オフ（ｎｏｎｎａｉｌｙ−ｏ８）側の
−２Ｖというメモリの閥値電圧すなわち書き込みにおけ
る閥値電圧の余裕に対する制限も、ともかくノーマリ・
オフ・（ｎｏｒｍａｌｌｙ−ｏｆｆ）になれば良いとい
う程度に非常に緩くなるという利点があり、ほとんど全
ての記憶横体、たとえばタングステンなどを挿入しない
で２０Ａ程度のシリコン酸化膜と５００Ａ〜７００△の
シリコン窒化膜を用いたＭ肘ＯＳ機体等の如くホール注
入と電子注入が共に生ずるような記憶機体においても、
この発明を適用することにより、充分優秀な不揮発性半
導体記憶装置を得ることができるようになる。

書き込むか書き込まないかのデータを入力する方法とし
ては、メモリトランジスタのゲート電極側から入力する
方法とドレィン又はソース側から入力する方法との２つ
の方法が考えられるが、本実施例に於てはどちらでも可
能である。

この実施例は、消去動作がゲート配線単位のブロック消
去であるが、それぞれのブロックに属するゲートの数を
容易にｌｏｏ個程度にまで作ることができ、実際に集積
化される場合には非常に多くのブロックに分けることが
できるので、優秀なランダムアクセスの不揮発性半導体
記憶装置として事実上使用できる。

以上、この発明の実施例を説明するにあたって、ｐチャ
ンネル型の素子について詳述してきたが、ｎチャンネル
型の素子についても適用し得ることは云うまでもない。

またエンハンスメントモードで動作する例のみを示した
が、適当に電気的にバイアスを行うことによりデイプリ
ーションモードの素子にも適用し得ることもまた当然で
ある。またもちろんのことであるが、エンハンスメント
とディプリーションの両モードで動作するトランジスタ
を混在させた集積回路にすることも当然可能である。

【図面の簡単な説明】

第１図は、本発明の基本となる複数個のゲートを持つメ
モリトランジスタの１例を説明するためのＭＮＯＳ横体
断面図である。 奪‘まｎ型のシリコン基板「 ２および３はそれぞれｐ
型のソースおよびドレィン領域、４および５はそれぞれ
ソース電極およびドレィン電極、６はシリコン酸化膜、
７はシリコン峯化膿、８はゲート電極、９は基板電極、
１川ま保護用の絶縁膜、１ １はゲート間隙下のシリコ
ン表面に作られたＯ型の不純物層をそれぞれ示す。第２
図は、この発明の実施の一例でもあるこの発明で初めて
採用されることとなったメモリブロックの概念を説明す
るための図である。２ＱＩは複数個のゲートを持つメモ
リトランジスタ〜 ２０２はメモリトランジスタを選択
するスイッチングトランジスタ、２０３は読み出し用〆
モリトランジスタ、２０４は読み出し、書き込みのため
に設けた充放電用スイッチングトランジスタ、２０５は
書き込みのために設けた電流制限用負荷トランジスタ、
２０６は読み出しトランジスタの負荷トランジスタ、２
０７‘まメモリ部と周辺回路部との電気的基板分離領域
をそれぞれ示す。 第３図は、第２図の実施例の基本的動作に必要な電圧の
掛け方の一例を示す説明図である。婆’図 多乙図 ＊ご函

Claims (1)

【特許請求の範囲】
1. １ 複数個のゲートを持ち、それらのゲート閾値電圧が
   ゲート電極とチヤンネル又はゲート電極と基板間に電圧
   を印加することにより可変でき、しかもその閾値電圧を
   ある許容範囲内に長時間保てることを特徴とした絶縁ゲ
   ート電界効果不揮発性メモリトランジスタを複数個配列
   するに於て、上記複数個のゲートを持つ複数個のメモリ
   トランジスタの同等の位置にあるゲートを共通接続し、
   さらに各複数個のゲートを持つメモリトランジスタのソ
   ースにそれぞれ１つの又はデコーダ機能をもたせた複数
   個でかつ直列に接続されたスイツチング用の絶縁ゲート
   電界効果トランジスタのドレインを接続し、このスイツ
   チングトランジスタのソースを読み出し用の絶縁ゲート
   電界効果トランジスタのゲートに共通接続し、さらに読
   み出し用の絶縁ゲート電界効果トランジスタのゲートに
   充放電用の絶縁ゲート電界効果トランジスタを接続し、
   さらに複数個のゲートを持つメモリトランジスタのドレ
   インを電流制限用絶縁ゲート電界効果トランジスタを通
   して共通接続することを特徴としたメモリブロツクを構
   成し、このメモリブロツクを少なくとも１つは含むよう
   にした不揮発半導体記憶装置。