KR100373670B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

데이터 기입 속도를 향상시킴과 함께, 데이터 보유 특성의 악화를 방지한다.
불휘발성 반도체 기억 장치에 있어서, 제1 데이터 전송선(1)과 복수의 데이터 선택선(6)의 교점에 각각 설치한 제1 메모리셀 유닛(3: a11, a12)을 갖는다. 제2 데이터 전송선(2)과 복수의 데이터 선택선(6)의 교점에 각각 설치한 제2 메모리셀 유닛(3: a21, a22)을 갖는다. 데이터 전송선(1)의 일단에 접속된 기입 데이터 래치(4)를 갖는다. 데이터 전송선(1)의 타단과 데이터 전송선(2)의 일단 사이에 삽입된 데이터 전송선 스위치(5)를 구비하고 데이터 기입시에 있어서 스위치(5)를 차단 상태로 하고 메모리셀 유닛(a11, a12)을 선택하기 위한 제1 데이터 선택선(6)의 1개와 메모리셀 유닛(a21, a22)을 선택하기 위한 제2 데이터 선택선(6)의 1개를 동시에 선택한다.

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 기억 장치에 관한 것으로, 특히 프로그램 횟수가 증가하더라도 데이터 보유 특성을 유지할 수 있는 불휘발성 반도체 기억 장치에 관한 것이다.
부유 게이트와 제어 게이트를 갖는 2층 게이트 구조의 MOS 트랜지스터를 메모리셀로서 이용하여, 전기적 재기입을 가능하게 한 불휘발성 반도체 메모리가 제안되어 있다. 이 반도체 메모리는 터널 전류에 의해서 부유 게이트에 채널로부터 절연막을 통해 전하를 주입하여 기입한다. 또한, 주입한 전하를 디지털 비트의 정보 저장으로서 이용하고, 그 전하량에 따른 MOSFET의 컨덕턴스 변화를 측정하여, 정보를 판독하도록 하고 있다.
그러나, 이 불휘발성 반도체 메모리의 구성 및 기입 방법에서는 데이터를 고속으로 기입하기 위해서 전류 밀도를 늘려 메모리셀에 전하 주입을 반복하면, 상기 절연막이 열화하여 누설 전류가 커져, 데이터 보유 특성이 악화되는 문제가 있다. 이 문제를, 도 12 및 도 13을 참조하여 이하에 설명한다.
도 12는 종래의 불휘발성 반도체 메모리의 메모리 매트릭스 및 그 주변의 주요부의 회로 블록을 나타내고 있다.
도 12a에 있어서, 참조 번호(1, 1')는 데이터 전송선, 참조 번호(6, 6')는 데이터 선택선을 나타내고 있고, 상호 직교하는 방향으로 배치하고 있다. 참조 번호(3)는 메모리셀 유닛을 나타내고, 데이터 전송선(1, 1')과 데이터 선택선(6, 6')의 교차부에 각각 설치되어 있다.
도 12a에서는 1개의 데이터 전송선(1 또는 1')에 4개의 메모리셀 유닛(3)이 접속되고, 1개의 데이터 선택선(6 또는 6')에는 2개의 메모리셀 유닛(3)이 접속되어 있고, 2×4의 매트릭스로 되어 있다. 또한, 데이터 전송선(1, 1')의 일단에는 기입 데이터를 일시 보유하는 래치(4, 4')를 각각 접속하고 있다.
래치(4, 4')는 메모리셀 유닛(3)의 데이터를 판독하기 위한 감지 증폭기 회로를 통상 겸하고 있다. 또한, 래치(4, 4')에는 기입 및 판독 데이터를 외부 회로와 접속하는 데이터선(10, 10')과 각각 접속하고 있다. 또한, 래치(4, 4')는 데이터를 래치하기 위한 타이밍을 설정하는 신호선(9)에 함께 접속되어 있다. 이 때 하나의 데이터 전송선, 예를 들면 데이터 전송선(1)에 접속된 메모리셀 유닛(a11, a12, a21, a22)을 메모리 블록이라 부르기로 한다.
그리고, 도 12b에 도시한 바와 같이 이들 신호선(9) 및 데이터 선택선(6, 6')에 적절하게 타이밍 조정을 행하여 신호 출력하는 클럭 발생 회로 L1을 설치하고 있다. 또, 이하에서는 통례에 따라서, 데이터 선택선(6, 6')에 따른 방향을 행이라고 부르고, 데이터 전송선(1, 1')에 따른 방향을 열이라고 부르기로 한다.
도 12의 종래 회로에 있어서, 메모리셀 유닛(a11 과 b11)에 데이터를 기입하는 경우, 이들에 접속된 데이터 전송선(1, 1')에 기입 데이터에 따라서 전위를 제공하는 필요가 있다. 이 때문에 데이터 래치(4, 4') 의 출력 전압을 기입 데이터에 따른 전압치가 되도록 조정한다. 동시에, 기입을 행하는 데이터 전송선의 전위보다도 충분히 큰 전위차를 갖는 프로그램 전압 Vpgm을, 데이터 선택선(6)에 인가한다. 이 때 메모리셀 유닛(3) 내에 있는 기억 소자의 상기 절연막 (MOSFET의 게이트 절연막)에 전류가 흐르기 위해 충분한 고전압이 인가되는 바와 같이 프로그램 전압 Vpgm을 인가한다. 이 때의 프로그램 전압 Vpgm은 캐리어 주입에 충분한 시간이지만 펄스형으로 한다.
이 경우, 메모리셀 유닛(a11)과 동일 데이터 전송선(1)에 접속된 비선택의메모리셀 유닛, 예를 들면 메모리셀 유닛(a21)에는 메모리셀 유닛(a11)의 데이터가 오기입되지 않도록 할 필요가 있다. 이 때문에, 비선택 메모리셀 유닛(a21)에 접속된 데이터 선택선(6)의 전위는 상기 프로그램 전압 Vpgm보다도 데이터 전송선(1 , 1')의 전위에 가깝게 할 필요가 있다. 따라서 임의의 데이터를 복수의 행의 메모리셀 유닛에 기입하는 것은 불가능하다. 즉, 하나의 프로그램 펄스 인가시에 기입할 수 있는 행은 1행이다.
도 13에, 이 불휘발성 반도체 메모리에 대해, 복수의 행, 예를 들면 2개의 행에 대해 데이터 기입을 행하는 검증 동작을 포함시킨 플로우차트를 나타낸다.
제1행의 메모리셀 유닛(a11, b11)에 데이터를 기입하는 순서는 제1행의 기입 데이터를 래치(4, 4')에 로드하는 공정(S1), 프로그램 펄스를 제1행의 메모리셀 유닛(a11, b11)이 접속된 데이터 선택선(6)에 인가하는 공정(S2), 제1행의 데이터를 판독하고, 기입된 메모리셀 유닛의 임계치의 판정 결과를 데이터 래치(4, 4')에 수납하는 공정(S3), 제1행의 모든 메모리셀 유닛(a11, bl1)이 기입 종료인지 판정 결과를 판별하는 공정(S4), 및 S4의 판정 결과가 부정인 경우 프로그램 펄스 전압 및 펄스 폭을 재설정하는 공정(S5)으로 구성된다. 또, 이하에서는 행만 다른 동일 시퀀스를, 대쉬를 붙여 나타내도록 한다.
따라서, 복수 (예를 들면 n행) 행의 메모리셀 유닛에 데이터를 기입하는 경우에는 도 13의 S1'∼S5'와 같이 상기 Sl∼S5의 순서와 동일 순서를 n회 시계열로 행할 필요가 있다. 이 경우의 모든 기입 시간은 S1, S2, S3, S4의 동작에 필요한시간을 TS1, TS2, TS3, TS4로서, 최저이더라도 n×(TS1+TS2+TS3+TS4) 필요해진다. 따라서, 행이 n배 증가하면 기입 시간도 n배로 증가한다.
여기서, 모든 기입 시간을 단축시키기 위해서, 가장 시간이 걸리는 프로그램 시간 TS2를 단축하는 방법이 있다. 그러나 불휘발성 반도체 메모리에서는 기입에 필요한 전하량을, 프로그램 시간을 짧게 하여 기입 전류를 늘리면, 프로그램 시간을 길게 하여 기입 전류를 줄이는 것보다도, 터널 절연막의 저전계 누설이 보다 증가하는 문제가 생긴다 (K. Naruke, 1988 IEEE Technical Digest IEDM p.424).
또한, 불휘발성 반도체 메모리에서는 게이트 절연막에 실리콘 산화막을 이용하면, 스트레스 누설 전류가 게이트 절연막에 흐르는 문제가 있다. 기입시에, FN 터널 전류를 흘리기 때문에 10MV/㎝ 이상의 큰 전계 스트레스를 게이트 절연막이 받는다. 이 전계 스트레스를 받음으로써, 예를 들면 5MV/㎝ 이하의 저전계에서 누설 전류가 흐른다. 이 누설 전류는 FN 터널 전류로 추정되는 값보다도 크게 증대한다. 이것이 스트레스 누설 전류이다.
이 때문에, 데이터의 소거나 기입을 반복한 불휘발성 반도체 메모리에 있어서는 전하 보유 상태에서도 부유 게이트와 기판 사이에 전하 축적에 의한 전계가 인가되어 있기 때문에 누설 전류가 흘러, 전하가 소실되기 용이해진다. 불휘발성 반도체 메모리에서는 적어도 85℃까지의 온도 범위에서, 10년간의 고온 방치 상태에서의 정보 보유가 요구되어 있으므로, 전원을 제공하지 않은 상태에서도 전하 소실을 방지할 필요가 있었다.
이상 진술한 바와 같이 종래 구조의 불휘발성 반도체 메모리에서는 복수의행에 데이터를 기입하는 경우에, 데이터 기입 시간이 크게 증대하는 문제가 있었다. 또한, 데이터 기입 속도를 상승시키기 위해서 기입 전류를 늘리면, 스트레스 누설 전류가 증대하여, 메모리의 데이터 보유 특성이 악화하는 문제가 있었다.
본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 데이터 기입 속도를 향상시킴과 함께, 데이터 보유 특성의 악화를 방지시킬 수 있는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
(구성)
상기 목적을 달성하기 위해, 제1 발명은 제1 데이터 전송선과,
상기 제1 데이터 전송선에 접속된 데이터의 재기입 가능한 불휘발성 반도체 메모리로 이루어지는 복수의 제1 메모리셀 유닛과,
상기 제1 메모리셀 유닛에 각각 접속된 제1 데이터 선택선과,
제2 데이터 전송선과,
상기 제2 데이터 전송선에 접속된 데이터의 재기입 가능한 불휘발성 반도체 메모리로 이루어지는 복수의 제1 불휘발성 메모리셀 유닛과,
상기 제2 메모리셀 유닛에 각각 접속된 제2 데이터 선택선과,
상기 제1 데이터 전송선에 접속된 제1 데이터 보유 수단과,
상기 제1 데이터 전송선과 상기 제2 데이터 전송선 사이에 삽입된 스위칭 소자를 구비하고,
프로그램시에, 상기 스위칭 소자를 차단 상태로 하고, 상기 복수의 제1 메모리셀 유닛에 접속된 제1 데이터 선택선의 하나와 상기 복수의 제2 메모리셀 유닛에 접속된 제2 데이터 선택선의 1개를 동시에 선택하는 것을 특징으로 하는 불휘발성 반도체 기억 장치를 제공한다.
이 때, 상기 데이터 전송선 및 상기 데이터 선택선은 상호 직교하도록 배치되고, 상기 데이터 전송선에 직렬로 접속된 상기 메모리셀 유닛, 상기 데이터 보유 수단 및 스위칭 소자로 이루어지는 l열의 메모리 블록이 상기 데이터 선택선의 방향으로 복수 병렬로 배치되어 메모리 매트릭스를 구성하고,
상기 데이터 선택선과 평행하게 배치되고, 상기 스위칭 소자에 대한 제어 입력을 행하는 제어선을 더욱 구비하는 것이 바람직하다.
또한, 제1 데이터 보유 수단은 반도체 소자에 의해서 형성된 플립플롭으로 이루어지는 것이 바람직하다.
또한, 제1 데이터 보유 수단은 기입 데이터를 일시 보유하는 회로를 복수 갖는 것이 바람직하다.
또한, 상기 메모리셀 유닛은 적어도 1개의 전하 축적층과 제어 게이트를 갖는 전계 효과 트랜지스터를 포함하는 것이 바람직하다.
또한, 상기 전계 효과 트랜지스터는 기입 동작에 FN 터널 전류를 이용하는 것이 바람직하다.
또한, 상기 전하 축적층은 폴리실리콘 또는 실리콘 질화막으로 이루어지는 것이 바람직하다.
또한, 상기 메모리셀 유닛은 복수의 불휘발성 반도체 메모리셀을 직렬 접속한 NAND 셀 유닛으로 이루어지는 것이 바람직하다.
또한, 상기 제2 데이터 전송선에 접속된 제2 데이터 보유 수단을 더욱 구비하고, 상기 제2 데이터 보유 수단은 상기 제1 데이터 보유 수단보다도 구성 트랜지스터수가 적은 것이 바람직하다.
또한, 상기 제1 데이터 보유 수단은 감지 증폭기로 이루어지는 것이 바람직하다.
또한, 제2 발명은 데이터 전송선과,
상기 데이터 전송선에 접속된 데이터의 재기입 가능한 불휘발성 메모리로 이루어지는 제1 및 제2 메모리셀 유닛과,
상기 제1 메모리셀 유닛에 접속된 제1 데이터 선택선과,
상기 제2 메모리셀 유닛에 접속된 제2 데이터 선택선과,
상기 데이터 전송선에 접속된 제1 데이터 보유 수단과,
상기 제1 불휘발성 메모리셀 유닛과 상기 데이터 전송선 사이에 삽입된 제1 스위칭 소자와,
상기 제2 불휘발성 메모리셀 유닛과 상기 데이터 전송선 사이에 삽입된 제2 스위칭 소자를 구비하고,
프로그램시에 있어서, 상기 제1 스위칭 소자 및 제2 스위칭 소자의 어느 한쪽을 차단 상태로 하고, 상기 제1 데이터 선택선과 상기 제2 데이터 선택선을 동시에 선택하는 것을 특징으로 하는 불휘발성 반도체 기억 장치를 제공한다.
이 때, 상기 데이터 전송선 및 상기 데이터 선택선은 상호 직교하도록 배치되고, 상기 데이터 전송선에 직렬로 접속된 상기 메모리셀 유닛, 상기 데이터 보유 수단으로 이루어지는 1열의 메모리 블록이 상기 데이터 선택선의 방향으로 복수 병렬로 배치되어 메모리 매트릭스를 구성하고, 상기 데이터 선택선과 평행하게 배치되어, 상기 스위칭 소자에 대한 제어 입력을 행하는 제어선을 더욱 구비하는 것이 바람직하다.
또한, 상기 제1 스위칭 소자와, 상기 제1 스위칭 소자에 접속되어 있는 제1 불휘발성 메모리셀 유닛은 동일한 웰 상에 형성되고, 상기 제2 스위칭 소자와, 상기 제2 스위칭 소자에 접속되어 있는 제2 불휘발성 메모리셀 유닛과는 동일한 웰 상에 형성되어 있는 것이 바람직하다.
또한, 상기 제1 데이터 보유 수단은 감지 증폭기로 이루어지는 것이 바람직하다.
또한, 상기 제1 데이터 보유 수단은 반도체 소자에 의해서 형성된 플립플롭으로 이루어지는 것이 바람직하다.
또한, 상기 불휘발성 메모리 유닛은 적어도 하나의 전하 축적층과 제어 게이트를 갖는 전계 효과 트랜지스터를 포함하는 것이 바람직하다.
또한, 상기 전계 효과 트랜지스터는 기입 동작에 FN 터널 전류를 이용하는 것이 바람직하다.
또한, 상기 전하 축적층은 폴리실리콘 또는 실리콘 질화막으로 이루어지는 것이 바람직하다.
또한, 상기 메모리셀 유닛은 복수의 불휘발성 반도체 메모리셀을 직렬 접속한 NAND 셀 유닛으로 이루어지는 것이 바람직하다.
또한, 상기 제1 데이터 보유 수단은 기입 데이터를 일시 보유하는 회로를 복수 갖는 것이 바람직하다.
(작용)
본 발명에 따르면, 2개로 분할된 제1 데이터 전송선과 제2 데이터 전송선 사이에 스위칭 소자를 삽입하고, 기입시 등의 프로그램시에 있어서 스위칭 소자를 차단함으로써, 데이터 기입에 있어서 제1 데이터 선택선의 1개와 제2 데이터 선택선의 1개를 동시에 선택하는 것이 가능해진다.
따라서, 복수의 행에 데이터를 기입하는 경우에, 1 메모리셀 유닛당의 기록 시간을 변화시키지 않아도, 데이터 기입 시간을 1/2로 감소시킬 수 있다. 데이터 전송선의 분할수가 더욱 많은 경우, 데이터 기입 시간을 최대, 1/(데이터 전송선의 분할수)로 감소시킬 수 있다. 따라서, 보다 고속으로 데이터 기입을 행할 수 있어, 프로그램 펄스를 형성하기 위한 소비 전력을 감소시킬 수 있다. 이 효과는 불휘발성 기억 메모리로서, 2층 게이트 구조의 EEPROM과 같이 기입 속도가 느린 디바이스에 있어서 특히 유효하다.
또한, 행의 분할수를 늘림으로써 모든 데이터 기입 시간을 단축시키고, 하나의 메모리셀 유닛당 기록 시간을 연장시키는 것도 가능하다. 이에 따라, 동일 전하량을 기입하기 위한 데이터 기입 전류를 감소시킬 수 있어, 스트레스 누설 전류에 의한 불휘발성 기억 메모리의 열화나 소비 전력의 증가 및 데이터 보유 특성의 악화를 방지할 수 있다.
또한, 스트레스 누설 전류를 감소시킬 수 있으므로, 불휘발성 반도체 메모리의 게이트 절연막을 보다 박막화할 수가 있어, 기입시의 프로그램 전압도 감소시킬 수 있다. 따라서, 프로그램 전압을 발생시키는 승압 회로의 면적을 축소할 수 있고, 또한 트랜지스터의 면적도 축소할 수 있기 때문에, 칩 면적을 보다 축소시킬 수 있다. 또한, 프로그램 전압 저하에 따라, 소비 전력도 보다 감소시킬 수 있다.
또한, 데이터 전송선 스위치로서 스위칭 소자 대신에, 분할한 각 데이터 전송선에 대하여 감지 증폭기를 형성한 경우와 비교하여, 트랜지스터수를 감소시킬 수 있어, 회로 면적을 감소시킬 수 있다.
또한, 스위칭 소자에는 전원선을 배선할 필요가 없는 구성을 이용할 수 있어, 메모리 매트릭스 영역에 전원 배선을 위한 배선층이나 컨택트를 필요로 하지 않고, 종래예와 동일한 배선층 구성으로 회로를 형성할 수가 있다.
또한, 기입 데이터를 일시 보유하는 회로를 각 감지 증폭기에 복수 형성함으로써, 기입시에 외부 데이터 버퍼로부터 감지 증폭기로 데이터를 수시 보내는 경우와 비교하여, 고속이고, 배선도 짧기 때문에 소비 전력을 줄일 수 있다.
도 1은 제1 실시예에 따른 불휘발성 반도 메모리의 회로 구성을 나타내는블록도.
도 2는 제1 실시예 구조로 2개의 행에 대해 데이터 기입을 행하는 경우의 타이밍도.
도 3은 제1 실시예에 이용한 메모리셀 유닛의 구체예를 나타내는 회로 구성도
도 4는 제1 실시예에 이용한 데이터 전송선 스위치의 구체예를 나타내는 회로 구성도.
도 5는 도 1의 데이터 전송선 스위치를 사이에 둔 메모리셀 유닛의 상면 레이아웃측을 나타내는 도면.
도 6은 제1 실시예에 이용한 기입 데이터 래치의 구체예를 나타내는 회로 구성도.
도 7은 도 1의 실시예 구조로 2개의 행에 대해 검증 판독 동작을 포함시킨 프로그램 동작을 설명하기 위한 플로우차트.
도 8은 도 1의 실시예 구조로 2개의 행에 대해 검증 판독 동작을 포함시킨 프로그램 동작의 다른 예를 설명하기 위한 플로우차트.
도 9는 제2 실시예에 따른 불휘발성 반도체 메모리의 회로 구성을 나타내는블록도.
도 10은 제2 실시예 구조로 4개의 행에 대해 데이터 기입을 행하는 경우의 타이밍도.
도 11은 본 발명의 변형예를 설명하기 위한 것으로, 다이내믹 데이터 보유 회로의 다른 예를 나타내는 회로 구성도.
도 12는 종래의 불휘발성 반도체 메모리의 회로 구성을 나타내는 블록도.
도 13은 도 12의 종래 구조로 2개의 행에 대해 검증 동작을 포함시킨 데이터기입 동작을 설명하기 위한플로우차트.
도 14는 본 발명의 변형예를 설명하기 위한 것으로, 불휘발성 반도체 메모리의 상면도.
도 15는 본 발명의 변형예를 설명하기 위한 것으로 도 15a는 도 14의 B-B'로 절취한 단면도, 도 15b는 도 14의 A-A'로 절취한 단면도.
도 16은 본 발명의 변형예를 나타내는 것으로, 도 16b, 도 16c는 도 15a, 도 15b에 대응하는 NAND 메모리셀 유닛의 B-B' 및 A-A'에 대응하는 단면도로서, 도 16 a는 B-B'동일 방향에 따른 데이터 전송선(27: SL1)의 단면도.
도 17은 본 발명의 변형예를 나타내는 것으로, 도 17a는 불휘발성 반도체 메모리의 상면도, 도 17b는 도 17a에 있어서의 B-B'의 단면도, 도 17c는 도 17a에 있어서의 C-C'의 단면도.
도 18은 제3 실시예에 따른 불휘발성 반도체 메모리의 회로 구성을 나타내는블록도.
도 19는 제3 실시예 구조로 2개의 행에 대해 데이터 기입을 행하는 경우의 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 1', 2, 2' : 데이터 전송선
3 : 메모리셀 유닛
4 : 감지 증폭기 및 기입 데이터 래치
5, 5' : 데이터 전송선 스위치
6, 6' : 데이터 선택선
8, 9 : 신호선
10 : 데이터 입출력선
11 : 클럭 발생 회로
13, 13' : 다이내믹 래치 회로
이하, 본 발명의 상세를 바람직한 실시예에 따라 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 불휘발성 반도체 메모리를 나타내는 블록도이고, 특히 메모리 매트릭스 및 그 주변 주요부의 회로 구성 (a)와, 클럭 발생 회로 (b)를 나타내고 있다.
도 1은 데이터 전송선을 직렬 방향으로 복수로 분할하고, 데이터 전송선 사이에 데이터 전송선 스위치(5, 5')를 형성하고 있는 점이 종래와 다르다. 도 1에있어서, 참조 번호(1, 1') 및 참조 번호(2, 2')는 데이터 전송선을 나타내고 있다. 또한, 예를 들면, 참조 번호(6)는 기입을 행하는 데이터 선택선을 나타내고 있고, 참조 번호(6')는 기입을 행하지 않은 데이터 선택선을 나타내고 있다. 이들은 데이터 전송선(1, 1', 2, 2')과 상호 직교하는 방향으로 배치되어 있다.
참조 번호(3)는 2층 게이트 구조의 불휘발성 반도체 메모리셀로 이루어지는 메모리셀 유닛을 나타내고 있다. 이 메모리셀 유닛(3)은 데이터 전송선(1, 1', 2, 2')과 데이터 선택선(6, 6')과의 교점에 각각 형성되어 있다. 메모리셀 유닛(3)의 제어 입력 단자를 데이터 선택선(6, 6')에 접속하고 있다. 메모리셀 유닛(3)의 데이터 입출력 단자는 데이터 전송선(1, 1', 2, 2')에 접속되어 있다.
도 1에서는 1개의 데이터 전송선(1, 1', 2, 2')에 각각 2개의 메모리셀 유닛(3)이 접속되고, 1개의 데이터 선택선(6, 6')에는 각각 2개의 메모리셀 유닛(3)이 접속되어 있다.
여기서, 메모리셀 유닛(3) 중 메모리셀 유닛(a11, a12)이 제1 발명에 있어서의 제1 메모리셀 유닛이고, 메모리셀 유닛(a21, a 22)이 제2 메모리셀 유닛이다. 그리고, 제1 메모리셀 유닛(a11, a12)을 접속하는 데이터 전송선(1)이 제1 데이터 전송선이고, 제2 메모리셀 유닛(a21, a22)을 접속하는 데이터 전송선(2)이 제2 데이터 전송선이다. 또한, 제1 메모리셀 유닛(a11, a12)에 접속하는 데이터 선택선(6, 6')이 제1 데이터 선택선이고, 제2 메모리셀 유닛(a21, a22)을 접속하는데이터 선택선(6, 6')이 제2 데이터 선택선이다. 또한, 메모리셀 유닛(a11, a12, a21, a22)으로 메모리 블록을 구성하고 있다. 이 중 메모리셀 유닛(al1, a12), 메모리셀 유닛(a21, a22)은 각각 메모리셀 블록을 구성하고 있다. 마찬가지로 메모리셀 유닛(b11, b12, b21, b22)으로 메모리 블록을 구성하고 있다. 이 중 메모리셀 유닛(b11, b12), 메모리셀 유닛(b21, b22)은 각각 메모리셀 블록을 구성하고 있다.
그리고 이들 메모리 블록은 데이터 선택선(6, 6')이 연장하고 있는 방향으로병렬로 배열함으로써, 메모리 매트릭스를 구성하고 있다.
본 실시예에서는 데이터 전송선(1, 2, 1', 2')에는 각각 2개의 메모리셀 유닛(3), 데이터 선택선(6, 6')에는 각각 2개의 메모리셀 유닛(3)을 접속하는 예를 나타내었지만, 데이터 전송선 및 데이터 선택선에 접속하는 메모리셀 유닛의 수는복수이면 좋고, 2n개 (n은 플러스의 정수)인 것이 어드레스 디코드를 하기 위해 바람직하다. 또한, 데이터 전송선의 수와 데이터 선택선의 수는 복수이면 좋고 2n개 (n은 플러스의 정수)인 것이 어드레스 디코드를 하기 위해 바람직하다.
데이터 전송선(1, 1')의 일단에는 기입 데이터를 일시 보유하는 기입 데이터 래치(4, 4')를 각각 접속하고 있다. 래치(4, 4')는 통상, 메모리셀 유닛(3)의 데이터를 판독하기 위한 감지 증폭기 회로를 겸하고 있다. 또한, 래치(4, 4')에는 기입 및 판독 데이터를 외부 회로와 접속하는 데이터선(10, 10')을 각각 접속하고 있다. 또한, 래치(4, 4')에는 데이터를 래치하기 위한 타이밍을 설정하는 제어 신호선(9)을 함께 접속하고 있다.
데이터 전송선(1, 1')의 타단, 즉 래치(4, 4')를 형성하고 있지 않은 일단에는 데이터 전송선 스위치(5, 5')의 입출력 단자의 한쪽을 각각 접속하고 있다. 데이터 전송선 스위치(5, 5')의 입출력 단자의 다른쪽에는 데이터 전송선(2, 2')의 일단과 각각 접속되어 있다. 또한, 데이터 전송선 스위치(5, 5')에는 데이터 전송선(1)과 데이터 전송선(2)과의 접속과, 데이터 전송선(1')과 데이터 전송선(2')과의 접속을 제어하기 위한 제어 신호선(8)을 함께 접속하고 있다.
또한, 상기한 각 제어 신호선(8, 9) 및 데이터 선택선(6, 6')에 적절하게 타이밍 조정을 행하여 신호 출력하기 위한 클럭 발생 회로(11)를 설치하고 있다. 이 회로(11)는 예를 들면 선택되어 있지 않은 데이터 선택선(6')에 접속한 메모리셀 유닛(a12, b12, a22, b22)에, 오기입이나 오판독 및 데이터 파괴를 방지하도록 타이밍 조정을 행한다. 또, 이하에서는 통례에 따라서, 데이터 선택선(6, 6')에 따른 방향을 행이라고 부르고, 데이터 전송선(1, 1', 2, 2')에 따른 방향을 열이라고 부르기로 한다.
본 실시예에서는 기입시에, 데이터 전송선 스위치(5, 5')를 차단 상태로 함으로써, 데이터 전송선(1, 1')의 전위와 데이터 전송선(2, 2')의 전위를 기입 데이터에 따라서 각각 독립적으로 제공할 수 있다. 따라서, 데이터 전송선(1, 1') 및 데이터 전송선(2, 2')에 접속된 메모리셀 유닛(3)을 데이터 전송선의 분할수만큼 동시에 기입을 행할 수 있다. 이 경우 1개의 프로그램 펄스에 의해서, 예를 들면 메모리셀 유닛(a11, b11)과 메모리셀 유닛(a21, b21)의 2개의 행에 있어서의 메모리셀 유닛에 동시에 기입 동작을 행할 수 있다.
도 2에, 도 1의 실시예의 구조로 복수의 행, 예를 들면 2개의 행에 대해 데이터 기입을 행하는 경우의 타이밍도를 나타낸다. 도 2에서는 우선 간단하게 하기 위해서, 검증 기입 동작이 없는 경우를 설명한다. 또, 이하에서 트랜지스터의 온 상태란, 트랜지스터의 임계치보다도 큰 전압을 게이트 전극 외에, MISFET의 소스 전극과 드레인 전극이 도통 상태로 되어 있는 것을 나타낸다. 또한, 트랜지스터의 오프 상태란, 트랜지스터의 임계치보다도 작은 전압을 게이트 전극 외에, MISFET의 소스 전극과 드레인 전극이 차단 상태로 되어 있는 것을 나타낸다.
또, 임계치로서는 소스 전극과 드레인 전극에 흐르는 전류가 예를 들면 40 ㎁×(채널 폭) / (게이트 길이)가 되는 값이 될 때의 게이트 전압으로 한다. 또한, 본 실시예에서는 통상의 CMOS 논리 회로의 구성이 간단하기 때문에, 임계치가 플러스인 트랜지스터를 예로서 이용하여 설명한다. 특히 언급하지 않은 경우에는 예를 들면 0.5V 내지 15V의 범위의 Vcc가 되는 플러스의 전압을 제어 전압으로서 제공한 경우에 회로가 온 상태로 되고, 예를 들면 0V가 되는 전압 GND를 제어 전압으로서 제공한 경우에 회로가 오프 상태가 되도록 한다. 물론, 임계치가 마이너스의 트랜지스터를 이용하여도, 게이트 전압의 가변 범위에 임계치가 포함되도록 하면 좋다.
도 2에서는 메모리셀 유닛(a21)에 "0"을 기입하고, 메모리셀 유닛(b21)에 "1"을 기입하고, 메모리셀 유닛(a11)에 "1"을 기입하고, 메모리셀 유닛(b1l)에 "O"을 기입하는 경우를 나타낸다. 종래예에서는 동일 데이터 전송선에 접속된 메모리셀 유닛에 제공하는 데이터가 다른 본 패턴 데이터에서는 기입하는 경우에는 최저 2회 프로그램 펄스를 제공하지 않으면 안되어, 본 실시예보다도 2배의 기록 시간이 걸린다.
또, 이하에서는 "1"은 메모리셀 유닛(3)의 부유 게이트 전극에 캐리어, 예를 들면 전자를 주입하여 임계치를 상승시킨 상태를 나타낸다. 또한, "0"은 메모리셀 유닛(3)의 부유 게이트 전극에 캐리어를 주입하지 않고서 임계치가 저하한 상대 그대로를 나타낸다. 여기서, 기입을 행하는 메모리셀 유닛은 이미, 예를 들면 부유 게이트의 전하를 인출하는 방법에 의해 데이터 소거되어 있도록 하고, "0" 상태로 되어 있도록 한다. 전압의 반전을 적절하게 이용함으로써, "l" 및 “0"의 조건을 반전시키는 것을 용이하게 할 수 있다.
우선, 도 2에 있어서, 외부 전류 입출력 단자 I/O(1)에 전압 Vcc및 외부 전류 입력 단자 I/O(2)에 전압 GND를 제공한다. 각각 메모리셀 유닛(a21) 및 메모리셀 유닛(b21)의 기입 데이터에 상당하는 전압이다. 여기서는 "0" 데이터에 상당하는 전압으로서 Vcc, "1" 데이터에 상당하는 전압으로서 GND로 하고 있다. 또한, 도 2에서는 기입 데이터 상태를 실선으로, 반전한 기입 데이터 상태를 파선으로 나타내고 있다.
본 실시예에서는 회로 소자가 적고 면적을 작게 할 수 있기 때문에, 제어 신호선(9)의 전압을 오프 상태, 즉 GND로 한 경우에 데이터를 래치하고, Vcc로 한 경우에 데이터 입출력선(10)의 전압이 그대로 데이터 전송선(1)으로 전해지는 예를 나타낸다. 기입 데이터 래치(4, 4')에는 제어 신호선(9)의 하강 엣지로 데이터를 래치하는 회로, 예를 들면 엣지 트리거형 데이터 래치 회로를 이용하여도 좋다. 이 경우, 외부 전류 입력 단자 I/O(1) 및 I/O(2)가 변화하더라도 데이터 전송선의 전압을 기입 데이터의 전압으로 안정시키기 위해 바람직하다.
우선, Φ6의 전위를 Vbc로 하고, 데이터 전송선 스위치(5, 5')를 도통 상태로 한다. 다음에, Φ5의 전압을 상승시켜, 외부 전류 입력 단자 I/O(1) 및 I/O(2)의 데이터를 데이터 전송선 BLal 및 BLb1로 출력한다. 이 후, Φ5를 하강시킴으로써 래치한다. 이 때, 데이터 전송선 스위치(5, 5')는 온 상태로 되어 있으므로, 데이터 전송선 BLa2 및 BLb2도 각각, 데이터 전송선 BLa1 및 BLb1과 동전위로 된다. 여기서, n형 MISFET을 데이터 전송 스위치(5, 5')로서 이용한 경우, Vbc는 데이터 전송선 BLa1의 최대 전압 Vcc에 n형 MISFET의 임계치분을 가한 값 이상으로 하는 것이 데이터 전송선 BLa2의 전위를 Vcc까지 상승시키기 위해 바람직하다.
다음에, 데이터 전송선 BLa2 및 BLb2가 기입시의 소정 전위 Vcc또는 CND로 충방전되는 것을 기다린 후, Φ6의 전위를 CND로 하고, 데이터 전송선 스위치(5, 5')를 차단 상태로 한다. 이 차단 상태로 하는 타이밍(t1)은 데이터 전송선 BLa1에 BLa2와 다른 데이터 전압을 전달하는 제어 신호선(9)의 타이밍(t2)보다도 앞서서 행해지도록 한다. 이에 따라, 데이터 전송선 BLa2 및 BLb2는 전기적으로 부유상태가 되기 때문에, 데이터 전송선 스위치(5, 5)'를 차단 상태로 하기 전에 설정한 전압이 보유된다.
다음에, 외부 전류 입출력 단자 I/O(1)에 CND를 제공한다. 또한 외부 전류 출력 단자 I/O(2)에 Vcc를 제공한다. Vcc및 GND는 각각 메모리셀 유닛(a11) 및 메모리셀 유닛(b11)에 기입 데이터 "1", "O"에 상당하는 전압이다.
다음에, Φ5의 전압을 상승시켜, 외부 전류 출력 단자 I/O(1) 및 I/O(2)의 데이터 전압을, 데이터 전송선 BLa1 및 BLb1에 전달한다. 지금까지의 시퀀스에 의해서, 데이터 전송선 BLa1, BLa2, BLb1, BLb2는 각각, 기입 전압에 상당하는 전압으로 설정된다.
다음에, 데이터 전송선 BLa1 및 BLb1이 예를 들면 1㎱ 내지 1㎲ 사이의 시간, 기입시의 소정 전위에 충전되는 것을 기다린 후, 데이터를 기입하는 메모리셀 유닛(3)에 접속된 데이터 제어선(6)의 전위를, 프로그램 전압 Vpgm이 되도록 전압 펄스를 제공한다. 이 때, 다른 기입을 행하지 않은 데이터 제어선(6')의 전위를 선택 상태가 되지 않은 Vpass로 한다.
여기서, 1OO㎳ 이하의 실용적인 속도로 기입 동작을 종료하기 위해서, 프로그램 전압 Vpgm으로서는 터널 절연막에 10-4A/㎠ 이상의 FN 터널 전류를 흘리기 위해 충분한 전압이 요구된다. 예를 들면, 막 두께 t[㎚]의 실리콘 산화막에서는 프로그램 Vpgm은 t[V] 이상으로 설정할 필요가 있고, t[V] 내지 2.2t[V]의 범위로 하는것이 실용적 속도를 얻기 위해서 바람직하다. 또한, Vpass로서는 OV 이상으로 프로그램 전압 Vpgm이하가 되는 전압으로 하고, Vpass에서는 셀에 오기입되지 않도록 통상, 0.6 Vpgm이하로 설정되는 것이 바람직하다. 또한, 프로그램 전압 Vpgm의 펄스 폭으로서는 1㎲ 내지 1OO㎳ 사이가 되도록 하는 것이 실용적 속도를 얻기 위해서 바람직하다.
데이터 기입 펄스 인가가 종료한 후, Φ6의 전위를 Vbc로 하고, 데이터 전송선 스위치(5, 5')를 도통 상태로 한다. 이것은 이어 판독 동작이 행해지는 경우, 메모리셀 유닛(3)의 데이터를 고속으로 판독하는 것을 가능하게 하기 위해서이다.
이상의 시퀀스에 의해, 1개의 감지 증폭기 [예를 들면 래치(4)]에 접속된 복수의 메모리셀 유닛(3)에 대해, l개의 프로그램 펄스에 의해서 데이터를 기입할 수 있다.
이상에 있어서, 메모리셀 유닛(3)이 1비트인 경우를 설명하였다. 이 경우, 예를 들면, 메모리셀 유닛(3)의 구체적 구조로서, 단독의 EEPROM 메모리셀의 제어 전극을 데이터 선택선(6, 6')에 접속하고, 소스·드레인 전극의 한쪽을 데이터 전송선(1, 2, 1', 2')에 접속한 구조를 예로 들 수 있다. 또한, 그 밖의 구조로서는 예를 들면 도 3에 도시한 바와 같은 메모리셀의 직병렬 구조를 이용하면 좋다.
도 3a는 메모리셀 유닛(3)으로서, 부유 게이트 전극을 갖는 MOS 트랜지스터로 이루어지는 불휘발성 메모리셀 M1 내지 M16을 직렬로 접속하고, 선택 트랜지스터 Q1을 통해 데이터 전송선 BL에 일단을 접속하고 있다. 또한, 다른 일단은 선택트랜지스터 Q2를 통해 소스라고 기록되어 있는 공통 소스선에 접속하고 있다. 또 한, 선택 트랜지스터 Q1, Q2는 메모리셀 M1∼M16과 동일한 웰 상에 형성하고 있다. 각각의 메모리셀 M1∼M16은 제어 전극 WL1∼WL16에 접속하고 있다. 또한, 선택 트랜지스터 Q1의 제어 전극은 선택선 SL1에, 선택 트랜지스터 Q2의 제어 전극은 선택선 SL2에 접속되어 있고, 소위 NAND형 메모리셀 어레이를 형성하고 있다.
도 3b는 메모리셀 유닛으로서, 부유 게이트 전극을 갖는 MOS 트랜지스터로 이루어지는 불휘발성 메모리셀 M1∼M16을 병렬로 접속하고, 소스 또는 드레인 전극의 일단을, 선택 트랜지스터 Q1을 통해 데이터 전송선 BL에 접속하고 있다. 또한, 소스 또는 드레인 전극의 다른 일단은 선택 트랜지스터 Q2를 통해 소스라고 기록되어 있는 공통 소스선에 접속되어 있다. 또한, 선택 트랜지스터 Q1, Q2는 메모리셀 M1∼M16과 동일한 웰 상에 형성되어 있다. 각각의 메모리셀 M1∼M16은 제어 전극 WL1∼WL16에 접속하고 있다. 또한, 선택 트랜지스터 Q1의 제어 전극은 선택선 SL1에, 선택 트랜지스터 Q2의 제어 전극은 선택선 SL2에 접속하고, 소위 AND형 메모리셀 어레이를 형성하고 있다.
도 3c는 부유 게이트 전극을 갖는 MOS 트랜지스터로 이루어지는 불휘발성 메모리셀 M1∼M16이 2개쌍으로서 접속되고, 소스 또는 드레인 전극의 일단이 선택 트랜지스터 Q1을 통해 데이터 선택선 BL에 접속되어 있다. 또한, 소스 또는 드레인 전극의 다른 일단은 소스라고 기록되어 있는 공통 소스선에 접속되어 있다. 또한, 선택 트랜지스터 Q1, Q2는 메모리셀 M1∼M16과 동일한 웰 상에 형성하고 있다. 각각의 메모리셀 M1∼M16은 제어 전극 WL1∼WL16에 접속하고 있다. 또한, 선택 트랜지스터 Q1의 제어 전극은 선택선 SL1에 접속되어 있고, 소위 DINOR 형 메모리셀 어레이를 형성하고 있다.
이들의 구체적 셀 구조에 대해, 메모리셀 M1∼M16의 제어 전극 WL1∼WL16의 하나를 데이터 선택선(6, 6')에 접속하면, 도 3의 점선 내의 구조로 도 1의 메모리셀 유닛(3)을 구성할 수 있다. 또한, 제어 전극 WL1∼WL16의 전부를 데이터 선택선(6, 6')에 접속하면 16비트의 메모리셀 유닛(3)이 된다.
도 14는 도 3a에 도시한 NAND형 메모리셀 유닛의 평면도이고, 메모리셀 유닛(3)을 3개 병렬한 구조를 나타내고 있다. 특히, 셀 구조를 알기 쉽게 하기 위해서, 제어 게이트 전극(27)보다도 아래의 구조만을 나타내고 있다.
또한, 도 15a, b는 도 14의 B-B' 및 A-A' 방향의 단면도이다. 특히 도 15 a는 메모리셀의 단면도를 나타내고 있다.
또한, 도 14에 도시한 바와 같이 유닛 선택선 SL1, SL2는 데이터 선택선 WL1∼WL16과 동일 방향으로 형성하는 것이 고밀도화에는 바람직하다.
본 실시예에서는 메모리셀 유닛에 16=24개의 메모리셀을 접속하고 있는 예를 나타내었지만, 데이터 전송선 및 데이터 선택선에 접속하는 메모리셀의 수는 복수이면 좋고, 2n개 (n은 플러스의 정수)인 것이 어드레스 디코드를 하기 위해서 바람직하다.
도 14, 도 15a 및 도 15b에 있어서, p형 실리콘 영역(23) 상에, 터널 게이트 절연막(25, 25SL1, 25SL2)이 형성되어 있다. 터널 게이트 절연막(25, 25SL1, 25SL2) 상에 전하 축적층(26, 26SL1, 26SL2)이 형성되어 있다.
p형 실리콘 영역(23)은 예를 들면, 붕소 불순물 농도가 1014㎝-3내지 1019㎝-3의 사이이면 좋다. 터널 게이트 절연막(25, 25SL1, 25SL2)은 예를 들면, 두께 3 ㎚ 내지 15㎚, 실리콘 산화막 또는 옥시니트라이드막이면 좋다. 또한, 전하 축적층(26, 26SL1, 26SL2)은 예를 들면, 두께 10㎚ 내지 500㎚, 인 또는 비소를 1O18㎝-3내지 1O21㎝-3첨가한 폴리실리콘으로 형성하고 있다.
이 적층 구조는 p형 실리콘 영역(23) 상에 터널 게이트 절연막(25), 전하 축적층(26)을 전면 피착한다. 다음에, 패터닝하여 p형 실리콘 영역(23)에 도달할 때까지, p형 실리콘 영역(23)을 예를 들면 0.05㎛ 내지 0.5㎛의 깊이로 에칭한다. 다음에, 에칭에 의해 형성된 홈에 소자 분리 절연막(24)을 매립함으로써 형성할 수 있다.
이러한 방법으로 형성하면 게이트 절연막(25) 및 전하 축적층(26)을 단차가 없는 평면에 전면 형성할 수 있기 때문에, 균일성이 좋고, 특성이 갖추어진 막을 형성할 수 있다.
전하 축적층(26) 상에는 유닛 절연막(50, 50SL1, 50SL2)이 형성되어 있다. 유닛 절연막(50, 50SL1, 50SL2)은 예를 들면, 두께 5㎚ 내지 30㎚, 실리콘 산화막 또는 옥시니트라이드막, 또는 실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층 구조로 이루어진다.
유닛 절연막(50, 50SL1, 50SL2) 상에는 제어 전극(27)을 형성하고 있다. 제어 전극(27)은 예를 들면 인, 비소, 또는 붕소를 1018㎝-3∼1O21㎝-3불순물 첨가한 폴리실리콘, 또는 WSi(텅스텐 실리사이드)와 폴리실리콘과의 적층 구조, 또는 NiSi, MoSi, TiSi, CoSi과 폴리실리콘의 스택 구조로 이루어진다. 또한 제어 전극(27)의 두께는 10㎚ 내지 500㎚이다.
또, p형 실리콘 영역 (반도체 영역: 23)은 n형 실리콘 영역(22)에 의해 p형반도체 기판(21)과 독립적으로 전압 인가할 수 있도록 되어 있다. 이렇게 함으로써, 소거시의 승압 회로 부하를 줄여 소비 전력을 억제하기 위해서는 바람직하다.
본 실시예에서는 전하 축적층(26)을 전면에 피착한 후 패터닝하여 홈을 파고, 이 홈 중에 소자 분리 절연막(24)을 매립하고 있다. 따라서 홈의 깊이를 충분히 취함으로써, 전하 축적층(26)과 p형 실리콘 영역(23)을 소자 분리 절연막(24)으로 충분히 분리할 수 있기 때문에, p형 실리콘 영역(23)과 소자 분리 절연막(24) 과의 경계에서, 게이트 전계의 집중이나 임계치가 저하한 기생 트랜지스터가 생기기 어렵다.
또한, 전계 집중에 의한 기입 임계치의 저하 현상, 소위, 사이드 워크(side walk) 현상이 생기기 어렵게 되기 때문에, 보다 신뢰성이 높은 트랜지스터를 형성할 수가 있다.
다음에, 도 15b에 도시한 바와 같이 부유 게이트 전극(26)의 양측에는 예를들면, 두께 5㎚ 내지 200㎚, 실리콘 질화막 또는 실리콘 산화막으로 이루어지는 측벽 절연막(43)을 형성하고 있다. 또한 p형 실리콘 영역(23) 중의 전하 축적층(26)을 사이에 두는 위치에는 소스 또는 드레인 영역이 되는 n형 확산층(28)을 형성하고 있다. 소스 또는 드레인 영역(28), 전하 축적층(26) 및 제어 전극(27)에 의해, 전하 축적층(26)에 축적한 전하량을 정보량으로 하는 부유 게이트형 EEPROM 메모리셀을 구성하고 있다. 게이트 길이는 0.01㎛ 이상 0.5㎛ 이하이면 좋다.
소스 또는 드레인 영역(28)은 예를 들면, 인이나 비소, 안티몬을 표면 농도가 1O17㎝-3내지 1O21㎝-3, 깊이 1O㎚ 내지 5OO㎚의 n형 실리콘 영역이다. 또한, 소스 또는 드레인 영역(28)은 인접하는 메모리셀끼리 공유되고, NAND 접속으로 되어있다.
또한, 선택 트랜지스터 Q1, Q2 (도 3a)의 제어 전극(27SL1, 27SL2)은 각각 유닛 선택선 SL1 및 SL2에 접속하고 있다.
전하 축적층(26SL1, 26SL2)의 게이트 길이는 예를 들면, 0.02㎛ 이상 1㎛ 이하로 함으로써, 유닛 선택시와 비선택시의 온/오프비를 크게 확보할 수 있어, 오기입이나 오판독을 방지할 수 있다.
또한, 제어 전극(27: SL1)의 편측에 형성된 소스 또는 드레인 전극이 되는 n형 확산층(28s)은 데이터 전송선(36: BL)과 BL 컨택트(31d)를 통해 접속하고 있다. 데이터 전송선(36: BL)은 예를 들면, 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄니트라이드 또는 알루미늄으로 이루어진다. 데이터 전송선(36: BL)은 인접하는 메모리셀 유닛으로 접속하도록, 도 14에 있어서 지면 상하 방향으로 유닛 경계까지 형성하고 있다.
제어 전극(27: SL2)의 편측에 형성된 소스 또는 드레인 전극이 되는 n형 확산층(28s)은 SL 컨택트(31s)를 통해 소스선(33: Source)과 접속하고 있다. 이 소스선(33: Source)은 인접하는 메모리셀 유닛으로 접속되는 바와 같이 도 14에 있어서 지면 좌우 방향으로 유닛 경계까지 형성되어 있다. 물론, n형 확산층(28s)을 지면 좌우 방향으로 유닛 경계까지 형성함으로써, 소스선으로 하여도 좋다.
BL 컨택트 및 SL 컨택트는 예를 들면, n형 또는 p형으로 도핑한 폴리실리콘이나 텅스텐, 텅스텐 실리사이드, Al, TiN, Ti 등을 충전하여, 도전체 영역으로 되어있다. 유닛 선택선 SL1, SL2 및 데이터 전송선 BL과, 트랜지스터 사이에는 예를 들면 SiO2이나 SiN으로 이루어지는 층간막(100)을 충전하고 있다. 데이터 전송선 BL 상부에는 예를 들면 SiO2, SiN 또는 폴리이미드로 이루어지는 절연막 보존층(37)이나, 예를 들면, W, Al 또는 Cu로 이루어지는 상부 배선을 형성한다.
도 16은 본 실시예의 변형예이다. 이것은 부유형 게이트를 이용한 NAND 메모리셀 유닛을, MONOS형 게이트를 이용한 NAND 메모리셀 유닛으로 변경한 것이다.
도 16b, c는 각각 도 15a, b에 대응하는 NMNOS 형 게이트를 이용한 AND 메모리셀 유닛의 B-B' 및 A-A'의 단면도이다. 또, 평면도는 도 14와 동일하기 때문에 생략한다. 또한 도 16a는 B-B' 동일 방향에 따른 유닛 선택선(27: SL1)의 단면도이다.
도 16은 전하 축적층(26)을 갖는 NOMOS 트랜지스터로 이루어지는 불휘발성 메모리셀을 직렬로 접속하고, 선택 트랜지스터 Q1을 통해 일단을 데이터 전송선 BL에 접속하고 있다. 또한, 다른 일단을, 선택 트랜지스터 Q1을 통해 공통 소스선 SL에 접속하고 있다. 전하 축적층(26)은 SiN이나 SiON으로 이루어진다. 또한, 선택 트랜지스터 Q1, Q2 및 메모리셀(M1∼M16) (이상 도 3a)을 동일한 웰 상에 형성하고 있다. 도 16a, b, c에 있어서, p형 실리콘 영역(23)에, 터널 게이트 절연막(25)을 통해 전하 축적층(26)을 형성하고 있다. p형 실리콘 영역(23)은 예를 들면, 붕소 불순물 농도가 1O14㎝-3내지 1O19㎝-3이다. 또한, 터널 게이트 절연막(25)은 예를 들면, 두께 1㎚ 내지 1O㎚, 실리콘 산화막 또는 옥시니트라이드막으로 이루어진다. 전하 축적층(26)은 예를 들면, 두께 3㎚ 내지 50㎚, SiN 또는 SiON으로 이루어진다.
전하 축적층(26) 상에, 절연막(50)을 통해 제어 전극(27)을 형성하고 있다. 절연막(50)은 예를 들면, 두께 2㎚ 내지 10㎚, 실리콘 산화막 또는 옥시니트라이드막으로 이루어진다. 또한, 제어 전극(27)은 예를 들면, 두께 10㎚ 내지 500 ㎚, 폴리실리콘이나 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조 또는 NiSi, MoSi, TiSi CoSi과 폴리실리콘의 스택 구조로 이루어진다. 제어 전극(27)은 도 14에 있어서, 인접하는 메모리셀 유닛으로 접속하도록 지면 좌우 방향으로 유닛 경계까지 형성하고 있다. 유닛 선택선 SL1, SL2를 형성하고 있다.
또, p형 실리콘 영역(23)은 n형 실리콘 영역(22)에 의해서 p형 반도체기판(21)과 독립적으로 전압 인가할 수 있도록 되어 있다. 이렇게 함으로써 소거 시의 승압 회로 부하를 감소하여 소비 전력을 억제할 수 있다.
본 변형예에서도, 전하 축적층(26)을 전면에 피착한 후 패터닝하여 홈을 파고, 이 홈 중에 소자 분리 절연막(24)을 매립하고 있다. 따라서 홈의 깊이를 충분히 취함으로써, 전하 축적층(26)과 p형 실리콘 영역(23)을 소자 분리 절연막(24)으로 충분히 분리할 수 있으므로, p형 실리콘 영역(23)과 소자 분리 절연막(24)과의 경계에서, 게이트 전계의 집중이나 임계치가 저하한 기생 트랜지스터가 생기기 어렵다.
또한, 전계 집중에 의한 기입 임계치의 저하 현상, 소위, 사이드 워크 현상이 생기기 어렵게 되기 때문에, 보다 신뢰성이 높은 트랜지스터를 형성할 수가 있다.
또한, 전하 축적층(26)의 양측의 위치에는 절연막(43)을 형성하고 있다. 이 절연막(43)은 두께 5㎚ 내지 200㎚, 실리콘 질화막 또는 실리콘 산화막으로 이루어진다. p형 실리콘 영역(23) 중의 부유 게이트(26)를 사이에 두는 위치에는 소스 또는 드레인 영역이 되는 n형 확산층(28)을 형성하고 있다.
소스 또는 드레인 영역(28)과 전하 축적층(26), 제어 전극(27)에 의해, MONOS형 불휘발성 EEPROM 메모리셀을 형성하고 있다. 부유 게이트(26)의 게이트길이는 0.01㎛ 이상 0.5㎛로 한다. n형 확산층(28)은 예를 들면, 인, 비소 또는 안티몬을 불순물로서 확산시키고, 표면 농도가 1O17㎝-3내지 lO21㎝-3, 깊이 1O㎚ 내지5OO㎚에서 형성한다. n형 확산층(28)은 메모리셀끼리로 직렬로 접속하고, NAND 접속하고 있다.
제어 전극[27(SL1), 27(SL2)]은 게이트 절연막(25SL1, 25SL2)을 통해 p형 실리콘 영역 (p형 웰: 23)과 대향하여, MOS 트랜지스터를 형성하고 있다. 게이트 절연막(25SL1, 25SL2)은 예를 들면, 두께 3㎚ 내지 15㎚, 실리콘 산화막 또는 옥시니트라이드막으로 이루어진다.
선택 트랜지스터의 제어 전극 27SL1, 27SL2의 게이트 길이는 메모리셀의 제어 전극(27: WL1∼WL16)의 게이트 길이보다도 길고, 예를 들면, 0.02㎛ 이상 1㎛ 이하로 함으로써, 유닛 선택시와 비선택시의 온/오프비를 크게 확보할 수 있어, 오기입과 오판독을 방지할 수 있다.
또한, 제어 전극(27: SL1)의 편측에 형성된 소스 또는 드레인 영역이 되는 n형 확산층(28d)은 BL 컨택트(31d)를 통해 데이터 전송선(36: BL)과 접속하고 있다. 데이터 전송선(36: BL)은 예를 들면, 텅스텐이나 텅스텐 실리사이드, 티탄, 티탄니트라이드, 또는 알루미늄으로 이루어진다.
또한, 제어 전극(27: SL2)의 편측에 형성된 소스 또는 드레인 전극이 되는 n형 확산층(28s)은 SL 컨택트(31s)를 통해 소스선 SL과 접속하고 있다.
BL 컨택트 및 SL 컨택트로서는 예를 들면, n형 또는 p형으로 도핑한 폴리실리콘이나 텅스텐, 또는 텅스텐 실리사이드, Al, TiN, Ti 등을 충전하고, 도전체 영역으로 되어 있다. 또한, 소스선 SL 및 데이터 전송선 BL과, 트랜지스터 사이는예를 들면 SiO2이나 SiN으로 이루어지는 층간 절연막(28)에 의해 절연하고 있다.
또한, 데이터 전송선 BL 상부에는 예를 들면 SiO2, SiN, 또는 폴리이미드로 이루어지는 절연막 보호층(37)이나, 예를 들면, W, Al이나 Cu로 이루어지는 상부 배선을 형성하고 있다.
본 변형예는 제1 실시예의 특징 외에 MONOS형 메모리셀을 이용하고 있기 때문에, 제1 실시예의 부유 게이트형 EEPROM 메모리셀보다도 기입 전압 및 소거 전압을 낮게 할 수가 있어, 소자 분리 간격을 좁혀 게이트 절연막 두께를 박막화하여도 내압을 유지할 수가 있다. 따라서, 고전압이 인가되는 회로의 면적을 작게 할 수있어, 보다 칩면적을 축소할 수가 있다. 또한, 제1 실시예와 비교하여, 전하 축적층(26)의 두께를 20㎚ 이하로 작게 할 수 있어, 보다 게이트 형성 시의 어스펙트를 저감할 수 있다. 따라서 게이트 전극의 가공 형상을 향상시키고, 층간 절연막(100)의 게이트 사이의 매립도 향상시킬 수 있다. 그리고 보다 내압을 향상시킬 수 있다.
또한, 전하 축적층을 형성하기 위한 프로세스나 슬릿 작성 프로세스가 불필요하고, 보다 프로세스 공정을 짧게 할 수가 있다. 또한, 전하 축적층(26)이 절연체로, 하나 하나의 전하 트랩에 전하가 포획되어 있으므로, 방사선에 대하여 전하가 빠져나가기 어려워 강한 내성을 갖게 할 수 있다. 또한, 전하 축적층(26)의 측벽 절연막(43)이 박막화하여도, 전하 축적층(26)에 포획된 전하가 전부 빠져 나가지 않아 양호한 보유 특성을 유지할 수 있다.
도 17에 본 발명의 다른 변형예에 따른 불휘발성 메모리의 평면도 및 단면도를 나타낸다. 이것은 도 14, 도 15에 도시한 NAND 메모리셀 유닛을 도 3b에 도시하는 AND 메모리셀 유닛으로 변경한 것이다. 또, 도 14, 도 15의 NAND 메모리셀 유닛과 동일한 부분에는 동일 참조 번호를 붙여 상세한 설명은 생략한다.
도 17a는 도 3a에 도시한 AND 메모리셀 유닛(3)의 평면도, 도 17b, 도 17c는 도 17a의 B-B' 방향 단면도, C-C' 방향 단면도이다. 특히, 도 17a에서는 셀 구조를 알기 쉽게 하기 위해서, 게이트 전극(27)보다도 아래의 구조만을 나타내고 있다.
도 17b, 도 17c에 있어서, p형 실리콘 영역(23) 상에 터널 게이트 절연막(25, 25SL1, 25SL2)을 통해, 전하 축적층(26)을 형성하고 있다. 터널 게이트 절연막(25, 25SL1, 25SL2)은 예를 들면, 두께 3㎚ 내지 15㎚, 실리콘 산화막 또는 옥시니트라이드막으로 이루어진다. 전하 축적층(26)은 예를 들면, 두께 10㎚ 내지 500㎚, 인 또는 비소를 1O18㎝-3내지 1O21㎝-3첨가한 폴리실리콘으로 이루어진다.
또한, 전하 축적층(26) 상에, 절연막(50)이 형성되어 있다. 절연막(50)은 예를 들면, 두께 5㎚ 내지 30㎚, 실리콘 산화막 또는 옥시니트라이드막, 또는 실리콘 산화막, 또는 실리콘 질화막/실리콘 산화막으로 이루어진다.
이 구조는 반도체 영역(23)에 게이트 절연막(25), 전하 축적층(26)을 전면 피착한다. 다음에, 패터닝하여 반도체 영역(23)에 도달할 때까지, 예를 들면 0. 05㎛ 내지 0.5㎛의 깊이로 에칭하여 홈을 형성한다. 이 홈을, 절연막(24)으로 매립함으로써 형성할 수가 있다. 이와 같이 메모리셀부의 게이트 절연막(25) 및 부유 게이트(26)를 단차가 적은 평면에 전면 형성할 수 있으므로, 보다 균일성이 향상된 특성이 일치하는 성막을 행할 수 있다.
또한, 메모리셀부의 층간 절연막(46)과 n형 확산층(28)은 터널 절연막(25)을 형성하기 전에 미리 터널 절연막(25)을 형성하는 부분에 예를 들면, 폴리실리콘에 의한 마스크재를 형성하고, 이온 주입에 의해서 n형 확산층을 형성 후, 전면에 층간 절연막(46)을 피착하여, CMP (케미컬 메카니컬 폴리싱) 및 에치백에 의해서 마스크재를 선택적으로 제거함으로써 자기 정합적으로 형성할 수가 있다.
층간 절연막(46) 상에는 제어 게이트(27)를 형성하고 있다. 제어 게이트(27)는 예를 들면, 두께 10㎚ 내지 500㎚, 폴리실리콘 또는 WSi(텅스텐 실리사이드)와 폴리실리콘과의 스택 구조 또는 CoSi과 폴리실리콘의 스택 구조로 이루어진다. 이 제어 게이트(27)는 도 17a에 있어서 인접하는 메모리셀 유닛으로 접속하도록 지면 좌우 방향으로 유닛 경계까지 형성하고 있고, 데이터 선택선 WL1∼WL16 및 유닛 선택 SL1, SL2를 형성하고 있다.
또, p형 실리콘 영역(23)은 n형 실리콘 영역(22)에 의해서 p형 반도체 기판(21)과 독립적으로 전압 인가할 수 있도록 되어 있다. 이렇게 함으로써, 소거 시의 승압 회로 부하를 감소시켜 소비 전력을 억제할 수 있다.
도 17c에 도시한 바와 같이 메모리셀에 상당하는 C-C' 단면에 있어서, 전하 축적층(26) 아래에는 층간 절연막(46)을 사이에 두고 소스 또는 드레인 전극이 되는 n형 확산층(28)을 형성하고 있다. 층간 절연층(46)은 예를 들면, 두께 5㎚ 내지 200 ㎚, 실리콘 산화막 또는 옥시니트라이드막으로 이루어진다. n형 확산층(28), 전하 축적층(26) 및 제어 게이트(27)에 의해, 전하 축적층(26)에 축적된 전하량을 정보량으로 하는 부유 게이트형 EEPROM 메모리셀을 구성하고 있다. 게이트 길이는 0. 01㎛ 이상 0.5㎛로 한다.
도 17c와 같이 층간 절연막(46)은 소스 또는 드레인 영역(28)을 덮도록, 채널 상에도 형성되는 쪽이 소스 또는 드레인 영역(28) 단에서의 전계 집중에 의한 이상 기입을 방지하기 위해 바람직하다. 소스 또는 드레인 영역 (n형 확산층: 28)으로서는 예를 들면, 인이나 비소, 안티몬을 불순물로 하고, 표면 농도가 1O17㎝-3내지 lO21㎝-3이 되도록, 깊이 10㎚ 내지 500㎚ 사이에서 형성하고 있다. 또한, n형 확산층(28)은 데이터 전송선 BL 방향으로 인접하는 메모리셀끼리 공유하여, AND 접속을 구성하고 있다.
또한, 선택 트랜지스터 Q1, Q2의 제어 전극[27(SL1), 27(SL2)]은 각각 소스선 SL1, SL2에 상당하는 유닛 선택선에 접속되어 있다.
도 17a 및 도 17b에 도시한 바와 같이 유닛 선택 트랜지스터 Q1은 소스 또는 드레인 전극(28, 28d)과, 게이트 전극(27: SL1)으로 이루어지는 MOSFET이다. 유닛 선택 트랜지스터 Q2는 소스 또는 드레인 전극(28, 28s)과, 게이트 전극(27: SL2)으로 이루어지는 MOSFET이다.
게이트 전극[27(SL1), 27(SL2)]의 게이트 길이는 메모리셀 게이트 전극의 게이트 길이보다도 길고, 예를 들면, 0.02㎛ 이상 1㎛ 이하로 함으로써, 유닛 선택시간과 비선택시의 온 오프비를 크게 확보할 수 있어, 오기입과 오판독을 방지할 수 있다.
이 예에서는 도 3b에서 도시한 바와 같이 AND 메모리셀을 이용하고 있기 때문에, 메모리셀 유닛의 직렬 저항을 작고 일정하게 할 수가 있어, 다치화한 경우 의 임계치를 안정시키기 위해 적합하다.
다음에, 데이터 전송 스위치에 대해 설명한다.
도 4에, 도 1에서 도시한 데이터 전송선 스위치(5, 5')의 구체예를 나타낸다. 도 4에 있어서, BLa1은 기입 데이터 래치를 접속한 측의 데이터 전송선을, BLa2는 기입 데이터 래치를 접속하지 않은 측의 데이터 전송선을 나타낸다. 또한, 의 Φ6이라고 기록한 부분에는 도 2에서 도시한 타이밍으로 제어 전압을 인가하고 있다.
도 4a와 같이 n형 MISFET(Q3)를 이용한 구조에서는 전류 구동 능력이 p형 MISFET보다도 크고, 스위치 회로 면적을 매우 작게 할 수 있고, 불휘발성 메모리셀도 통상 n형 MISFET이므로, 메모리셀과의 웰 분리의 필요성도 없다. 또한, 도 4b와 같이 p형 MISFET(Q3)를 이용한 구조여도 좋다. 이 경우, 게이트 전극에는 도 2에서 설명한 Φ6의 반전 신호/Φ6이 입력되면 좋고, 트랜지스터 Q3의 게이트 전극을 Vcc이상으로 승압할 필요가 없어, 저전압 구동을 향한다. 이후, 반전 신호에는 /를 붙여 나타내도록 한다.
또한, 도 4c에 도시한 예에서는 도 4a의 트랜지스터 Q3의 스위치 외에 트랜지스터 Q4, Q6으로 이루어지는 다이내믹형 메모리셀을 데이터 전송선 BLa2측에 형성하고 있다. 여기서, 트랜지스터 Q6은 전하 보유용의 캐패시터로서 작용하여, 디프레션형 트랜지스터에 의해 형성하는 것이 용량을 크게 하기 위해서 바람직하다. 트랜지스터 Q6으로 형성한 캐패시터는 MISFET이 아니라 통상의 캐패시터로 형성하더라도 좋고, 데이터 전송선 BLa2에 접속한 메모리셀로 기입할 때에, 데이터 전송선 BLa2의 전압 변화를 작게 하기 위한 것이다. 트랜지스터 Q4는 트랜지스터 Q6으로부터 형성한 캐패시터에 데이터를 기입하는 타이밍을 제어하기 위한 것이다.
여기서, 플레이트 전압 Vplate로서는 GND와 Vcc사이 특히 Vcc로 하는 것이 트랜지스터를 온 상태로 하고 축적 용량을 크게 확보하기 위해서 바람직하다. 트랜지스터 Q6의 용량으로서는 불휘발성 메모리셀의 제어 전극과 기판 사이의, 통 상태에서의 용량을 CceL1로 하고, 도 3에 도시한 메모리셀 유닛(3) 내의 불휘발성 메모리셀의 병렬 또는 직렬수를 n으로 하여, 데이터 전송선의 전위를 안정시키기 위해서, n×Ccell보다도 충분히, 예를 들면 3배 이상으로 크게 할 필요가 있다.
Φ7의 타이밍은 상기 도 2에 도시한 바와 같이 Φ5가 Vcc로 되어, BLal에 기입 전위가 제공된 후, Vbc의 전위가 제공된다. Vbc의 전위가 제공될 때에 데이터 전송선 스위치(5)는 도통 상태이고, 감지 증폭기 및 기입 데이터 래치(4)의 출력 전위에, 트랜지스터 Q6의 캐패시터에 Vcc또는 GND의 전위를 인가한다. 다음에, 프로그램 펄스를 인가한 후에, Φ7을 Vbc로부터 GND로 한다. 여기서, Φ7은 판독 상태에서는 GND가 되도록 하고, 데이터선의 부가 용량을 감소시켜, 판독 신호 전압이나, 판독 속도를 향상시킬 필요가 있다.
도 4c의 예에서는 데이터 전송선 BLa2의 기입시의 설정 전압이 도 4a보다도 안정되고, 고주파 노이즈는 트랜지스터 Q6의 컨덴서에 의해 Vplate에 바이패스되고 평활화되므로, 데이터 선택선의 용량 결합에 의한 Vpass승압 시의 전위 상승이나 비트선의 누설 전류에 의한 전하의 손실, 또는 스위칭 노이즈 등에 대하여 내성을 갖게 된다.
또한, 도 4d에 도시한 예에서는 도 4a의 트랜지스터 Q3의 스위치 외에 n형 MISFETQ4 및 Q5, 캐패시터 C에 의해서, 소위 액티브 리스토어 회로가 데이터 전송선 BLa2측에 형성되어 있다. 이 용량 C는 데이터 전송선의 용량에 비교하여 충분히 작아지는 것이 Φ8에 대한 펄스 인가에 의해 "1" 레벨의 데이터 전송선 전압을 변동시키지 않기 위해서는 바람직하다.
Φ8의 타이밍은 상기 도 2에 도시한 바와 같이 Φ6이 GND로 되고, 데이터 전송선 스위치(5)를 차단 상태로 한 후에 CND로부터 Vcc로 되어, 프로그램 펄스를 인가한 후에 Vcc로부터 GND가 되도록 한다. 여기서, 트랜지스터 Q4의 임계치를 Vth로 하면, Φ8이 GND일 때에 BLa2의 전위가 Vcc-Vth보다도 높아지면 트랜지스터 Q4가 차단 상태로 되고, 트랜지스터 Q5의 게이트 전압은 Vcc-Vth로 된다.
이 후, Φ8에 Vcc의 펄스가 가해지면, 트랜지스터 Q4가 차단 상태이기 때문에, 부유 상태인 트랜지스터 Q5의 게이트 전압은 거의 2Vcc-Vth까지 상승하고, 트랜지스터 Q5가 온 상태로 되기 때문에 데이터 전송선 BLa2의 전위는 Vcc까지 충전된다. 한편, Φ8이 GND일 때에 데이터 전송선 BLa2의 전위가 Vcc-Vth보다도 낮아져서, 트랜지스터 Q5의 임계치보다도 낮은 전압으로 되면, 트랜지스터 Q4는 도통 상태로 되므로, Φ8에 펄스 전압을 제공하더라도 트랜지스터 Q5의 게이트 전압은 데이터 전송선 BLa2의 전압에 고정되고, 트랜지스터 Q5는 도통 상태가 되지 않는다. 따라서, 펄스 전압을 제공한 전과 후의 전압은 같게 된다.
즉, 이 액티브 리스토어 회로에 의해서, 프로그램 펄스를 제공하고 있는 동안, "O" 레벨의 데이터 전송선 BLa2의 기록 전압을 Vcc라고 하는 일정 전압으로 승압할 수가 있어, 데이터 전송선의 접합 누설 등에 의해 데이터 전송선 BLa2의 전위가 저하하더라도, "1"로 오기입하는 것을 방지할 수 있다.
도 4e는 도 4d에 도시한 회로를 p형 MISFET로 치환한 것이다. 본 회로의 동작은 도 4d와 극성이 반대로 되는 점을 제외하고 마찬가지이므로 생략한다. 본 회로에서는 불휘발성 메모리셀에의 전자 주입이나, 프로그램 전압 펄스의 용량 결합에 의해서, 데이터 전송선 BLa2의 전위가 상승하더라도, 프로그램 펄스를 제공하고 있는 동안, "1" 레벨의 데이터 전송선 BLa2의 기록 전압을 GND라고 하는 일정 전압으로 유지할 수 있어, 보다 터널 절연막에 인가되는 전계를 일정하게 하고, 기입 전류를 일정하게 할 수가 있다. 따라서, 비트선에 누설 전류가 있어도 보다 기입 속도를 균일하게 하고, 셀 특성에 의한 변동을 줄여 고속으로 기입할 수 있다.
도 5에, 도 1에 도시한 본 실시예의 데이터 전송선 스위치(5, 5')를 사이에 둔 메모리셀 유닛(3)의 상면 레이아웃측을 나타낸다. 메모리셀 유닛(3)으로서는 도 3a에 도시한 바와 같은 NAND 셀 유닛을 이용하였다. 본 도면에 있어서, 게이트 전극 이외의 배선층(1, 1', 2, 2')을 굵은 실선으로 나타내고 있고, 도면을 보기 쉽게 하기 위해서, 메모리셀인 트랜지스터 M1∼M16으로 겹치지 않게 그리고 있지만, 실제로는 메모리셀 M1∼M16의 트랜지스터의 반도체 기판 수직 방향으로 데이터 선택선과 직교하여 형성하고 있다.
스위치(5, 5')로서는 도 4a의 회로를 이용하였다. 도 5와 같이 메모리셀 유닛(a12)과 메모리셀 유닛(b12)의 데이터 제어선 WL1∼WL16은 데이터 전송선에 직교하는 방향으로 여러개 병렬로 형성되고, 공유되어 있다. 또한, 메모리셀 유닛 내의 선택 트랜지스터의 게이트 제어선 SL1∼SL4도 공유되고, 데이터 제어선과 동일 방향으로 형성되어 있다. 이와 같이 함으로써, 메모리셀 유닛을 모든 데이터 전송선과 데이터 선택선의 교점에 배치할 수가 있다.
본 실시예에서는 스위치(5, 5')에 대한 제어선 (Φ6)을 공유하고, 데이터 제어선 WL1∼WL16과 동일 방향으로 조밀하게 형성되어 있다. 그래서, 데이터 전송선 스위치(5, 5')를 형성하기 위해서는 게이트 전극 배선과 소스·드레인 확산층만의 접속을 종래예에 추가하는 것만으로 배치할 수가 있어, 전원선에의 배선층 증가에 의한 프로세스의 곤란함이나 비용 상승의 문제가 없다. 또한, 본 셀 어레이부에서는 종래예에 비교하여, 데이터 선택선 방향의 면적 증가가 없이 레이아웃할 수가 있다. 레이아웃에 대한 본 특징은 데이터 전송선 스위치(5, 5')에, 도 4a, 도 4b,및 도 4c의 구조를 이용한 경우에 마찬가지로 얻어진다.
또, 불휘발성 메모리를 복수 포함한 메모리셀 유닛(3)으로서 이용하는 경우에는 복수의 기입 데이터 행은 메모리 매트릭스내에서의 동일 행, 예를 들면 메모리셀 유닛(a12)의 데이터 제어선 WL1과 메모리셀 유닛(a21)의 데이터 제어선 WL1을 선택하는 것이 어드레스 선택 회로 구성을 단순화하여 회로 면적을 작게 하기 위해서 바람직하다. 종래예에서도 메모리셀 매트릭스 내의 동일 행은 병렬 접속되어 있으므로, 이와 같이 선택함으로써, 데이터 선택선에 대하여 새로운 디코더를 설치하지 않고, 게이트 제어선 SL1∼SL4를 제어함으로써 복수의 행의 기록을 행할 수 있다.
도 6에, 본 실시예의 기입 데이터 래치(4)의 회로예를 나타낸다. 참조 번호(4')에 대해서는 데이터 전송선 BLa1을 데이터 전송선 BLb1에, 입출력 단자 I/O(1)를 입출력 단자 I/O(2)로 재판독하면 되므로 생략한다. 도 6에 있어서, Inv1 및 Inv2는 크로스 커플링한 인버터를 나타내고 있고, 이들은 2개로 플립플롭을 형성하고 있다. 이것은 기입 데이터나 판독 데이터를 보유하기 위한 일시 기억 래치로서 기능하고 있다.
Inv1의 입력은 트랜지스터 Q7을 통해 입출력 단자 I/O(1)와 접속하고, Φ5는 입출력 단자 I/O(1)에 제공한 데이터를 입출력하는 타이밍을 조정하고 있다. 또한, Inv1은 트랜지스터 Q8을 통해 데이터 전송선 BLa1에 접속하여, Φ10은 기입 데이터를 출력하는 타이밍을 조정하고 있다. Inv2의 입력은 판독 데이터를 래치하는 타이밍을 조정하는 트랜지스터 Q10의 소스 또는 드레인 전극에 접속되어 있다.
또한, 트랜지스터 Q10에 있어서의 소스 또는 드레인 전극의 다른 한쪽은 감지 트랜지스터인 트랜지스터 Q9의 소스 또는 드레인 전극에 접속하고 있다. 또한, 트랜지스터 Q9에 있어서의 소스 또는 드레인 전극의 다른 한쪽은 GND에 접속하고, 트랜지스터 Q9의 입력은 데이터 전송선 BLa1에 접속하고 있다. 또한, 데이터 전송선 BLa1에는 트랜지스터 Q11로 되는 p형 MOSFET가 접속되고, 메모리셀 판독 시에, 데이터 전송선 BLa1에 판독을 위한 전류를 공급하는 전류원이 되도록, Φi에 의해서 타이밍 조정을 행한다.
이들 회로 블록(4)은 기입 데이터 래치 및 판독 검증 동작을 행할 수 있고, 여기까지의 구성 및 동작에 대해서는 예를 들면 일본국 공개 공보: 특개평7-182886호 공보에 의해 기재하고 있다. 이 경우, 회로 블록(4)에 포함되는 트랜지스터수는 도 6의 파선으로 둘러싸인 영역으로 되어, 최저 9개로 된다.
이것에 대하여, 도 4의 예에 포함되는 데이터 전송선 스위치(5)에 포함되는 트랜지스터는 최대로 3개이고, 이하에서 설명하는 다이내믹 래치 회로(13, 13')와 데이터 전송선 스위치(5)와의 트랜지스터의 총수는 최대 9개로 되어, 감지 증폭기를 포함한 회로 블록(4)의 트랜지스터의 갯수 이하가 된다. 또한, 도 6의 회로에서는 감지 트랜지스터 Q9는 임계치 변동이 작은 것을 이용할 필요가 있기 때문에, 최소 설계 치수의 게이트 길이 및 채널 폭의 트랜지스터보다도 수배 큰 게이트 길이 및 채널 폭을 이용할 필요가 있다. 따라서, 도 6의 감지 증폭기 회로 블록(4)을 여러개 준비하는 것보다도, 도 4에 도시한 바와 같은 데이터 전송선 스위치(5)의 회로를 이용하는 쪽이 회로 면적을 작게 실현할 수 있다.
또, 본 실시예에서는 도 6의 데이터 기입 래치(4)에 회로(13) 및 회로(13')가 신규로 형성되어 있다. 이들 회로는 각각 검증 기입 방식에 대응하여 제1행 및 제2행의 초기 기입 데이터를 보유하기 위한 회로이다. 회로 블록(13)에 있어서, 트랜지스터 Q13을 통해 Inv1의 출력이 트랜지스터 Q14의 게이트 전극에 접속되고, Φs1은 Inv1의 출력 전압을 트랜지스터 Q14의 게이트 전극의 용량에 보유하는 타이밍을 조정하고 있다. 또한, Inv1의 입력은 트랜지스터 Ql4의 소스 또는 드레인 전극에 접속하고 있다.
트랜지스터 Q14에 있어서의 소스 또는 드레인 전극의 다른 한쪽은 트랜지스터 Q12의 소스 또는 드레인 전극의 한쪽과 접속하고 있다. 또한, 트랜지스터 Q12의 소스 또는 드레인 전극에 있어서의 다른 한쪽은 GND에 접속하고 있다. 트랜지스터 Q12의 게이트 전극은 보유된 데이터를 출력하는 타이밍을 조정하는 Φ1 신호에 접속되어 있다. 여기서, Φs1이 Vbc로부터 GND로 저하한 경우에, 트랜지스터 Q 14의 게이트 전극에 Inv1의 출력이 래치된다. 이 시퀀스를, 이후 데이터 스토어라고 부른다.
또한, Inv1의 입력이 Vcc인 경우에, Φr1이 GND로부터 Vcc로 상승하면, 트랜지스터 Q12 및 트랜지스터 Q14의 소스 또는 드레인 전극을 통해, 트랜지스터 Q14에 축적된 데이터의 반전 출력이 Inv1에 입력된다. 따라서, Φi를 GND로 하고 BLa1을 Vccc로 충전한 후에, Φ10에 GND의 전위로부터 Vbc의 펄스를 인가하여, Invl의 입력 노드를 Vcc로 충전하고, 또한 Φr1에 GND의 전위로부터 Vcc의 펄스를 인가하면, 데이터 스토어했을 때의 Inv1의 입력으로 얻은 전압과 같은 전압을 Inv1의 입력으로 얻는다. 이 동작을 이후, 데이터 리콜이라고 부르기로 한다. 여기서, 회로(13')는 입력 단자 Φs1을 Φs2로 재판독하고, Φr1을 Φr2로 재판독하면,참조 번호(13)와 회로 구성은 동일하며, 동작도 마찬가지이므로 설명은 생략한다.
다음에, 도 1의 실시예 구조에서의 복수의 행, 예를 들면 도 2의 타이밍차트로 도시한 2개의 행에 대해 데이터 기입을 행하는 경우의, 검증 판독 동작을 포함시킨 플로우차트를 도 7에 도시한다. 이후, 기입 데이터 래치(4)로부터 먼 셀을 제1행, 기입 데이터 래치(4)로부터 가까운 셀을 제2행으로 한다. 여기서, 제1행과 제2행은 데이터 전송선 스위치(5)를 사이에 두고 다른 서브블록에 존재하는 데이터 행이다.
우선, 데이터 전송선 스위치(5, 5')를 도전 상태로 한 후, 제1행의 기입 데이터를 래치(4, 4')로 로드한다(S1). 또한, 제1행의 데이터를 회로(13)에 데이터 스토어한다(S7). 다음에, 제2행의 기입 데이터를 래치(4, 4')로 로드한다(S1'). 이 후, 제1행, 제2행의 데이터 전송선의 전압을 설정한 후에 프로그램 펄스를 인가한다 (S2). 여기까지의 타이밍에 대해서는 도 2에 도시한 타이밍으로 행하면 좋고, Φs1, Φs2는 BLa1에 해당하는 셀의 기입 데이터가 제공되는 기간에 Vbc의 펄스를 제공하면 좋다.
모든 메모리셀 유닛 기입 종료까지 제2행에 대하여 검증 판독과 프로그램 펄스 재인가를 반복하는 공정은 종래의 1행에 대한 검증 기입과 동일하기 때문에 생략한다. 여기서, 프로그램 펄스를 재인가하는 공정 S6은 1행에 대한 프로그램 펄스 인가이며, 종래 공지의 방법을 이용하면 좋다. 또한, 도 7의 S3 공정 이후에는 데이터 전송선 스위치(5, 5')를 도통 상태로 한 상태 그대로여도 좋다.
다음에, 제1행의 데이터를 회로(13)로부터 데이터 리콜한 후 (S8), 제1행에 대하여 제1행의 모든 메모리셀 유닛 기입 종료까지 검증 판독과 프로그램 펄스 재인가하는 공정을 행한다. 여기서, 검증 판독 S3' 의 시퀀스는 구체적으로는 다음과같이 된다. 데이터 리콜 S8의 시퀀스의 후에는 Inv1의 입력 노드가 "0" 데이터의 셀인 경우 Vcc, "1" 데이터의 셀인 경우 GND로 되어 있다. 이 상태로부터의 10을 GND로 하고, 래치와 데이터 전송선 BLa1을 분리하고, 트랜지스터 Q11을 오프 로 하여 데이터 전송선 BLa1을 Vcc에 충전한다. 이 후, 트랜지스터 Q11을 오프 상태로 한다.
다음에, SL1∼SL4 중, 검증하는 메모리셀 유닛에 세로 접속된 선택 게이트를 온 상태로 하고, 상기 메모리셀의 제어 게이트에 검증 전압 Vref를 인가한다. Vref로서는 메모리셀 유닛의 "0" 상태의 임계치와 "l" 상태의 임계치 사이의 값이 되도록 하고, "1" 상태로서 허용할 수 있는 최저 설계치로 하는 것이 "O"과 "l"의 상태를 분리하기 위해 바람직하다. 이에 따라, "0" 상태, 또는 데이터가 충분히 기입되어 있지 않은 "1" 상태에서는 상기 메모리셀의 임계치가 Vref보다 낮기 때문에, 상기 메모리셀을 통하여 전류가 소스선으로 흘러, 데이터 전송선 BLa1의 전위가 트랜지스터 Q9의 임계치 이하까지 저하한다.
한편, 데이터가 충분히 기입된 "l" 상태에서는 상기 메모리셀 유닛의 임계치가 Vref보다 높기 때문에, 상기 메모리셀에 전류가 흐르지 않고, 데이터 전송선 BLa1의 전위는 Vcc로 보유된다. 이 상태에서, Φ9에 Vcc펄스를 인가하면, Inv1의 입력 노드가 "0" 데이터 셀의 경우와 데이터가 충분히 기입된 "1" 데이터 셀의 경우에서는 Vcc, 데이터가 충분히 기입되어 있지 않은 "1" 데이터 셀의 경우 GND로 된다. 여기까지의 시퀀스가 S3'으로 된다.
계속해서, 트랜지스터 Q7을 온으로 함으로써, Inv1의 입력 노드의 상태, 즉 I/O(1)에 충분히 데이터가 기입되어 있지 않은 경우 GND를, 상기 메모리셀이 기입 종료의 경우 Vcc를 입출력 단자 I/O(1)로 출력할 수가 있다. 상기 메모리셀에 충분히 데이터가 기입되고 있지 않은 경우, 트랜지스터 Q7을 오프로 하고, 트랜지스터 Q10을 온으로 함으로써, 데이터 전송선 BLa1에 Inv1의 입력 노드의 상태를 전송한다. 이 후, 프로그램 펄스가 상기 메모리셀 유닛의 제어 게이트에 인가되지만, 충분히 데이터가 기입되아 있지 않은 경우에만 데이터 전송선 BLa1의 전압은 GND로 되고, 그 이외의 경우에는 Vcc로 되어 있기 때문에, 충분히 데이터가 기입되어 있지 않은 메모리셀만, 제어 게이트와 데이터 전송선 BLal의 전압차가 커져 전하가 부유 게이트 전극에 주입되어, 검증 기입 동작을 행할 수 있다.
도 7에서 도시한 예에서는 데이터 기입 래치에, 종래의 감지 증폭기(4) 외에 제1행의 데이터를 보유하는 회로(13)만 필요하고, 제2행의 데이터를 보유하는회로(13')는 필요 없다. 이 때문에, 회로 면적의 증대를 억제할 수 있다. 또, 1개의 기입 데이터 래치(4)에 접속된 데이터 전송선을 3개 이상의 복수 n개로 분할한 경우에는 회로(13)과 마찬가지의 회로가 (n-1)개 필요해진다. 이들의 접속은 참조 번호(13 및 13')와 같이 Inv1과 Inv2의 출력에 병렬 접속하면 좋다.
도 8에, 도 1의 실시예 구조에서의 복수 행의, 검증 판독 동작을 포함시킨 프로그램 동작에 있어서의 플로우차트의 다른 예를 나타낸다. 이 예에서는 도 6과 같이 제1 데이터를 보유하는 회로(13)와 제2행의 데이터를 보유하는 회로(13')가 동시 프로그램하는 행이 수개 필요하지만, 검증 재기입시에도, 제1행과 제2행의 양쪽을 동시에 프로그램할 수가 있다. 따라서, 모든 프로그램 시간을 더욱 단축시킬 수가 있다.
도 8에 있어서, 우선 데이터 전송선 스위치(5, 5')를 도전 상태로 한 후, 제 1행의 기입 데이터를 래치(4, 4')로 로드한다 (S1). 또한, 제1행의 데이터를 회로(13)에 데이터 스토어한다 (S7). 계속해서, 제2행의 기입 데이터를 래치(4, 4')로 로드한다 (S1'). 또한, 제2행의 데이터를 회로(13')에 데이터 스토어한다 (S7'). 이 후, 제1행, 제2행의 데이터 전송선의 전압을 설정한 후에 프로그램 펄스를 인가한다 (S2). 여기까지의 타이밍에 대해서는 도 2에 도시한 타이밍으로 행하면 좋다.
계속해서, 제1행의 데이터를 회로(13)로부터 데이터 리콜한 후(S8), 제1행에 대하여 검증 판독(S3)를 행하고, "1" 데이터로 재기입이 필요한 셀에 대해 GND를,재기입이 필요 없는 셀에는 Vcc를, 예를 들면 도 1의 입출력 단자 I/O(1), 데이터 전송선 BLa2 및 BLa1로 출력한다. 이 후, 데이터 전송선 스위치(5, 5')를 오프 상태로 하고, 데이터 전송선 BLa2 및 데이터 전송선 BLb2를, 데이터 전송선 BLa1 및 데이터 전송선 BLb1로부터 분리하여, 부유 상태로 한다 (S9).
계속해서, 제2행의 데이터를 회로(13')로부터 데이터 리콜한 후 (S8), 제2행에 대하여 검증 판독 (S3')을 행하고, "1" 데이터로 재기입이 필요한 셀에 대해서 GND를, 재기입이 필요 없는 셀에는 Vcc를, 예를 들면, 도 1의 입출력 단자 I/O(1), 데이터 전송선 BLa1로 출력한다 (S9'). 여기서, S9의 시퀀스의 앞에, 예를 들면 입출력 단자 I/O(1)를 Vcc로 프리차지해 놓고, S9 및 S9' 시퀀스에 의해서 트랜지스터 Q7을 온 상태로 하면, "l" 데이터로 재기입이 필요한 셀이 1개인 경우에는 트랜지스터 Q7을 통하여 입출력 단자 I/O(1)의 전하가 방전된다. 따라서, S 9' 종료 후에 입출력 단자 I/O(1)의 전위가 Vcc보다도 저하하고 있는 경우에는 입출력 단자 I/O(1)에 여러개 회로(4')가 접속된 경우에서도, 제1행과 제2행의 모든 메모리셀 유닛에 기입을 행하고 있지 않다고 판단할 수 있다 (S4).
모든 메모리셀 유닛에 기입을 행하고 있지 않은 경우에는 프로그램 펄스의 전압 및 펄스 폭을 재설정하여 (S5'), 재기입을 행한다. 도 8에 도시한 예의 시퀀스에서는 S8의 시퀀스에 의해서, Inv1의 입력이 "1"을 기입하는 셀은 GND로, "0"을 기입하는 셀은 Vcc로 재설정한다. 따라서, 다음의 검증 판독 시에, "1"을 기입하는셀에 대해, 프로그램 재기입 수에 따르지 않고, 항상 기입 종료가 판정된다.
여기서, "1" 데이터로 재기입이 필요한 셀의 수는 재기입 수가 증가함에 따라서 감소하고, 셀 판독 전류로 소스선에 흐르는 전류에 의한 전압 강하량도 재기입 수가 증가함에 따라서 감소한다. 이 때문에 본 방법을 이용하면, 소스선에 흐르는 전류에 의한 전압 강하 기인의 "1" 상태의 임계치를, 보다 Vref이상으로 할 수가 있기 때문에, "1" 상태의 임계치의 넓이를 작게 할 수가 있다.
본 실시예를 64Mbit의 NAND형 EEPROM에서 면적 평가한 바, 회로(13)에 의한 면적 증가는 1% 이하, 또한 데이터 전송선 스위치 회로(5, 5')에 의한 면적 증가도 l% 이하이고, 큰 회로 면적 증가를 수반하지 않는다. 또한, 데이터 스토어와 데이터 리콜에 걸리는 시간은 각각 1㎲보다 충분히 적고, 35㎲ 정도 있는 프로그램 펄스 폭에 비교하여 충분히 작은 시간밖에 프로그램 시간이 증가하지 않는다.
또, 본 실시예의 도 6의 다이내믹 래치 회로(13)는 데이터를 입출력 단자 I/O(1)로 판독하는 경우의 일시 기억 메모리로서 이용하는 것도 가능해진다. 이것은 판독 조작을 행한 후, 에를 들면 Φs1에 Vbc펄스를 가함으로써 트랜지스터 Q14의 게이트 전극에, 판독 데이터의 반전 데이터를 축적한다. 이 데이터를 입출력 단자 I/O(1)로 판독하는 경우에는 데이터 리콜 조작을 행하면 좋다. 이 래치 회로(13)에 판독한 데이터를 일시 보관하여, 감지 증폭기(4)에서는 다른 메모리셀 유닛의 판독 조작을 시작할 수 있다.
이것에 대하여 종래예에서는 감지 증폭기(4)에 일시 기억 메모리가 없기 때문에, 복수의 감지 증폭기가 형성되어 있는 경우, 모든 감지 증폭기의 데이터를 외부 기억으로 전송한 다음이 아니면, 다음의 판독 조작을 개시하는 것은 불가능하다. 따라서 본 실시예에서는 종래보다도 고속으로 판독하여 조작을 행할 수 있다.
(제2 실시예)
도 9는 본 발명의 제2 실시예에 따른 불휘발성 반도체 메모리를 나타내는 블록도이고, 특히 메모리셀 매트릭스 및 그 주변의 주요부의 회로 구성을 나타내고 있다.
본 실시예는 제1 실시예와 비교하여, 데이터 전송선을 4분할하고, 예를 들면 4개의 메모리셀 유닛(a11, a21, a31, a41)에 대해 1개의 프로그램 펄스로 동시 기입을 행하는 구조를 나타내고 있다. 또, 도 1과 동일한 부분에는 동일 참조 번호를 붙여, 그 자세한 설명은 생략한다.
도 9에 있어서, BLa1, BLa2, BLa3, BLa4, BLb1, BLb2, BLb3, BLb4는 데이터 전송선을 나타내고 있다 . 또한, 예를 들면, 참조 번호(6)는 기입을 행하는 데이터 선택선을 나타내고 있고, 참조 번호(6')는 기입을 행하지 않는 데이터 선택선을 나타내고 있다. 이들의 데이터 선택선(6, 6')은 데이터 전송선과 상호 직교하는 방향으로 배치되어 있다. 참조 번호(3)는 불휘발성 메모리셀로 이루어지는 메모리셀 유닛을 나타내고, 데이터 전송선과 데이터 선택선과의 교점에 형성되어 있고, 메모리셀 유닛(3)의 제어 입력이 데이터 선택선에, 메모리셀 유닛(3)의 데이터 입출력 단자는 데이터 전송선에 접속하고 있다. 또한, 데이터 선택선에는 데이터 전송선 BLax (x=1, 2, 3, 4)와 데이터 전송선 BLbx (x=1, 2, 3, 4)와의 양방에 메모리셀유닛을 접속하고 있다.
데이터 전송선 BLa1 및 BLb1의 일단에는 기입 데이터를 일시 보유하는 래치(4, 4')를 각각 형성하고 있다. 래치(4, 4')는 통상 메모리셀 유닛(3)의 데이터를 판독하기 위한 감지 증폭기 회로를 겸하고 있다. 또한, 래치(4, 4')는 기입 및 판독 데이터를 외부 회로와 접속하는 데이터선(10, 10')에 각각 접속하고 있다. 래치(4, 4')는 데이터를 래치하기 위한 타이밍을 설정하는 신호선(9)에 함께 접속되어 있다. 데이터 전송선 BLa1 및 BLb1의 래치(4, 4')가 형성되어 있지 않은 일단에는 제1 데이터 전송선 스위치(5, 5')에 있어서의 입출력 단자의 한쪽을 각각 접속하고 있다.
제1 데이터 전송선 스위치(5, 5')에 있어서의 입출력 단자의 다른쪽은 데이터 전송선 BLa2 및 BLb2의 일단과 각각 접속하고 있다. 또한, 데이터 전송선 BLa2 및 BLb2의 다른 일단은 제2 데이터 전송선 스위치(5, 5')에 있어서의 입출력 단자의 한쪽을 각각 접속하고 있다. 제2 데이터 전송선 스위치(5, 5')에 있어서의 입출력 단자의 다른쪽은 데이터 전송선 BLa3 및 BLb3의 일단과 각각 접속하고 있다. 또한, 데이터 전송선 BLa3 및 BLb3의 다른 일단은 제3 데이터 전송선 스위치(5, 5')에 있어서의 입출력 단자의 한쪽을 각각 접속하고 있다. 제3 데이터 전송선 스위치(5, 5')에 있어서의 입출력 단자의 다른쪽은 데이터 전송선 BLa4 및 BLb4의 일단과 각각 접속하고 있다.
또한, 제1 데이터 전송선 스위치(5, 5')는 열 방향으로 인접한 데이터 전송선의 접속을 제어하기 위한 신호선(8)에 함께 접속하고 있다. 마찬가지로, 제2 및제3 데이터 전송선 스위치(5, 5')도, 열 방향으로 인접한 데이터 전송선의 접속을 제어하기 위한 신호선(8)에 함께 접속하고 있다. 이들 신호선(8)은 데이터 선택선과 동일 방향으로 배치되는 것이 배선층 수를 늘리지 않고 셀 면적을 축소하기 위해 바람직하다. 또한, 이들 신호선(8, 9) 및 데이터 선택선(6, 6')에 적절하게 타이밍 조정을 행하여 신호 출력하는 클럭 발생 회로(11)를 설치하고 있다.
본 실시예에서는 데이터 전송선 스위치(5)를 차단 상태로 함으로써, 데이터 전송선 BLa1, BLa2, BLa3, BLa4의 전위를 기입 데이터에 따라서 각각 독립적으로 제공할 수 있다. 따라서, 각각의 데이터 전송선에 접속된 메모리셀 유닛을 데이터 전송선분, 예를 들면 1개의 프로그램 펄스에 의해서, 4행의 메모리셀 유닛(a11, a 21, a31, a41)에 동시에 기입 동작을 행할 수 있다.
도 10에, 도 9의 실시예 구조에서의 복수의 행, 예를 들면 4개의 행에 대해서 데이터 기입을 행하는 타이밍도를 나타낸다. 도 10에서는 메모리셀 유닛(a11 )에 "0"을 기입하고, 메모리셀 유닛(a21)에 "1"을 기입하고, 메모리셀 유닛(a31)에 "0"을 기입하고, 메모리셀 유닛(a41)에 "1"을 기입하는 경우를 나타낸다. 여기서, 기입을 행하는 메모리셀 유닛은 이미, 예를 들면 부유 게이트의 전하를 인출하는 방법에 의해서 데이터 소거되어 있도록 하여, "0" 상태로 되어 있도록 한다. 또한, 입출력 단자 I/O(2)에 대해서도 도 1과 마찬가지로, 마찬가지의 타이밍으로 기입이 가능해지는 것은 명백하므로 생략한다.
우선, 도 10에 있어서, 외부 전류 입출력 단자 I/O(1)에, 메모리셀 유닛(a41)의 기입 데이터 "1"에 상당하는 전압 GND를 제공한다. 또한, 도 10에서는 설명한 기입 데이터 상태를 실선으로, 설명과 반전한 기입 데이터 상태를 파선으로 나타내고 있다. 계속해서, 데이터 전송선 스위치의 제어 입력 Φ14, Φ15, Φ16을 Vbc로 하고, 데이터 전송선 BLa1, BLa2, BLa3, BLa4를 도통 상태로 한다. 그 후, Φ5의 전압을 GND로부터 Vcc로 하고, Φ10을 GND로부터 Vcc로 하여 입출력 단자 I/O(1)의 데이터를 데이터 전송선 BLa1로 출력한다.
본 실시예에서는 회로 소자가 적게 면적을 작게 할 수 있기 때문에, 신호선(9)의 전압을 오프 상태, 즉 GND로 한 경우에 데이터를 래치하여, Vcc로 한 경우에 데이터 입출력선(10)의 전압이 그대로 데이터 전송선에 전해지는 경우를 나타내었다. 기입 데이터 래치(4)에는 신호선(9)의 하강 엣지로 데이터를 래치하는 회로, 예를 들면 엣지 트리거형 데이터 래치 회로를 이용하여도 좋고, 입출력 단자 I/O(1)가 변화하더라도 데이터 전송선의 전압을 기입 데이터의 전압으로 안정시키기 위해 바람직하다. 이 때, 데이터 전송선 스위치는 전부 온 상태로 되어 있으므로, 데이터 전송선 BLa2, BLa3, BLa4는 BLa1과 동전위가 된다.
다음에, 데이터 전송선 BLa4가 기입시의 소정 전위 Vcc또는 GND로 충방전되는 것을 기다린 후, Φ16의 전위를 GND로 하고, 제3 데이터 전송선 스위치(5)를 차단 상태로 한다. 이 차단 상태로 하는 타이밍은 데이터 전송선 BLa3으로 데이터 전송선 BLa4와 다른 데이터 전압을 전달하는 제어 신호(9)의 타이밍보다도 앞서서 행해지도록 한다. 이에 따라, 데이터 전송선 BLa4는 전기적으로 부유 상태가 되기때문에, 데이터 전송선 스위치(5)를 차단 상태로 하기 전에 설정한 전압이 보유된다.
다음에, 외부 전류 입출력 단자 I/O(1)에, 메모리셀 유닛(a31)의 기입 데이터 "0"에 상당하는 전압 Vcc를 제공한다. 계속해서, Φ5의 전압을 상승시키고, 입출력 단자 I/O(1)의 데이터 전압을, 데이터 전송선 BLal, BLa2 및 BLa3으로 전달한다. 다음에, 데이터 전송선 BLa3이 기입시의 소정 전위 Vcc또는 GND로 충방전되는 것을 기다린 후, Φ15의 전위를 GND로 하고, 제2 데이터 전송선 스위치(5)를 차단 상태로 한다. 이 차단 상태로 하는 타이밍은 데이터 전송선 BLa2에 BLa3과 다른 데이터 전압을 전달하는 제어 신호(9)의 타이밍보다도 앞서서 행해지도록 한다. 이에 따라, 데이터 전송선 BLa3은 부유 상태가 되기 때문에, 데이터 전송선 스위치(5)를 차단 상태로 하기 전에 설정한 전압이 보유된다.
다음에, 외부 전류 입출력 단자 I/O(1)에, 메모리셀 유닛(a21)의 기입 데이터 "l"에 상당하는 전압 GND를 제공한다. 계속해서, Φ5의 전압을 상승시키고, 입출력 단자 I/O(1)의 데이터 전압을, 데이터 전송선 BLa1 및 BLa2로 전달한다. 다음에, 데이터 전송선 BLa2가 기입시의 소정 전위 Vcc또는 GND로 충방전되는 것을 기다린 후, Φ14의 전위를 GND로 하고, 제1 데이터 전송선 스위치(5)를 차단 상태로 한다. 이 차단 상태로 하는 타이밍은 데이터 전송선 BLa1에 데이터 전송선 BLa2와 다른 데이터 전압을 전달하는 제어 신호(9)의 타이밍보다도 앞서서 행해지 도록 한다. 이에 따라, 데이터 전송선 BLa2는 전기적으로 부유 상태가 되기 때문에, 데이터 전송선 스위치(5)를 차단 상태로 하기 전에 설정한 전압이 보유된다.
다음에, 외부 전류 입출력 단자 I/O(1)에, 메모리셀 유닛(a11)의 기입 데이터 "0"에 상당하는 전압 Vcc를 제공한다. 계속해서, Φ5의 중압을 상승시켜, 입출력 단자 I/O(1)의 데이터 전압을 데이터 전송선 BLa1로 전달한다. 지금까지의 시퀀스에 의해서, 데이터 전송선 BLa1, BLa2, BLa3, BLa4는 각각, 기입 전압에 상당하는 전압으로 설정된다.
다음에, 데이터 전송선 BLa1이 예를 들면 1㎱ 내지 1㎲ 사이의 동안, 기입시의 소정 전위로 충전되는 것을 기다린 후, 데이터를 기입하는 메모리셀 유닛(3)에 접속된 데이터 제어선(6)의 전위를, 프로그램 전압 Vpgm이 되도록 전압 펄스를 제공한다. 이 때, 다른 기입을 행하지 않은 데이터 제어선(6')의 전위를 Vpass가 되도록 한다.
데이터 기입 펄스 인가가 종료한 후, Φ14, Φl5, Φ16의 전위를 Vcc로 하고, 데이터 전송선 스위치(5)를 도통 상태로 한다. 이것은 이어서 판독 동작이 행해지는 경우, 메모리셀 유닛(3)의 데이터를 고속으로 판독하는 것을 가능하게 하기 위해서이다.
이상의 시퀀스에 의해, 1개의 감지 증폭기에 접속된 복수의 메모리셀 유닛에 대해, 1개의 프로그램 펄스에 의해 4개의 행에 데이터를 기입할 수 있다. 본 실시예에서는 4개의 메모리 서브블록에 대하여 기입을 동시에 행할 수 있기 때문에, 제1 실시예에 비교하여, 전 프로그램 시간을 더욱 짧게 할 수가 있다. 또한, 본 실시예에서, 프로그램 펄스 시간을 2배로 하면, 1 메모리셀당 기록 전류를 1/2로하고, 모든 프로그램 시간을 최대 1/2로 삭감할 수 있어, 메모리셀의 기록 전류 삭감과 모든 프로그램 시간 삭감의 양쪽을 실현할 수가 있다.
(제3 실시예)
도 18에 본 발명의 제3 실시예에 있어서의 구조를 나타낸다. 본 실시예는 하나의 데이터 전송선에 접속된 복수의 메모리셀 유닛의 유닛 선택 트랜지스터를, 제1 실시예의 데이터 전송 스위치로 하고, 동일 데이터 전송선에 접속된 다른 메모리셀 유닛에 1개의 프로그램 펄스로 동시 기입을 행하는 구조를 나타내고 있다. 이 때 각 메모리셀 유닛에, 데이터가 되는 전하의 축적을 담당하게 한다. 또, 도 1과 동일한 부분에는 동일한 참조 번호를 붙여 자세한 설명은 생략한다.
도 18은 본 발명의 제3 실시예에 따른 불휘발성 메모리의 회로 블록도이다. 도 18에 도시한 불휘발성 메모리는 도 1에 있어서, 데이터 전송선 사이의 스위칭 소자를 제거한 구조로 되어 있다.
또한, 각각의 메모리셀 유닛(3)은 선택 트랜지스터의 제어선 SL1을 각각 접속하고 있다. 이 제어선 SL1은 제어선(7, 7')에 함께 접속하고 있다. 이들 제어선(7, 7')은 데이터 선택선(10, 10')과 동일 방향으로 배치하는 것이 배선층 수를 늘리지 않고 셀 면적을 축소하기 위해 바람직하다.
또한, 제어선(7, 7') 및 데이터 선택선(6, 6')에 적절하게 타이밍 조정을 행 하고, 신호 출력하는 클럭 발생 회로(11)를 형성하고 있다. 여기서 예를 들면, 제어선(7')은 기입시에 선택되지 않은 메모리셀 유닛(3)의 제어선 SL1을, 제어선(7)은 기입시에 선택되는 메모리셀 유닛(3)의 제어선 SL1을 나타내고 있다.
본 실시예에서는 프로그램 펄스 인가시에, 메모리셀 유닛(3)의 선택 트랜지스터를 차단 상태로 함으로써, 메모리셀 유닛(3) 내에 미리 기입된 전위를 그 셀 유닛(3)의 용량에 의해서, 부유 상태에서 보유하고, 각각의 유닛으로 독립적으로 제공할 수 있다. 따라서, 각각의 데이터 전송선에 접속한 메모리셀 유닛을 데이터 전송선분, 예를 들면, 1개의 프로그램 펄스에 의해서, 2행의 메모리셀 유닛(a11, a21, b11, b21)에 동시에 기입 동작을 행할 수 있다.
도 19는 도 18에 도시한 구조에서의 복수의 행, 예를 들면, 4개의 행에 대하여, 데이터 기입을 행하는 타이밍도를 나타낸다. 여기서, 도 2와 동일 타이밍에 대해서는 생략한다.
도 19에서는 메모리셀 유닛(a21)에 "0"을 기입하고, 메모리셀 유닛(b21)에 "1"을 기입하고, 메모리셀 유닛(a11)에 "l"을 기입하고, 메모리셀 유닛(b11)에 "O"을 기입하는 경우를 나타낸다.
우선, 외부 전류 입출력 단자 I/O(1) 및 I/O(2)에, 각각, 메모리셀 유닛(a21) 및 메모리셀 유닛(b21)의 기입 데이터에 상당하는 전압, 즉, 각각, Vcc와 OV를 제공한다. 여기서는 "0" 데이터에 상당하는 전압으로서 Vcc, "1" 데이터에 상당하는 전압으로서 0V로 하고 있다.
또한, 도 19에서는 기입 데이터 상태를 실선으로, 반전한 기입 데이터 상태를 파선으로 나타내고 있다.
회로 소자가 적어 면적을 작게 할 수 있기 때문에, 신호선(9)의 전압을 오프상태, 즉 OV로 한 경우에, 데이터를 래치하고, Vcc로 한 경우에, 데이터 입출력선(10)의 전압이 그대로 데이터 전송선(1)으로 전해지는 예를 나타내었다. 회로(4, 4')에는 신호선(9)의 하강 엣지로 데이터를 래치하는 회로, 예를 들면 엣지 트리거형 데이터 래치 회로를 이용하여도 좋고, 입출력 단자 I/O(1) 및 I/O(2)가 변화하더라도 데이터 전송선의 전압을 기입 데이터의 전압으로 안정시키기 위해 바람직하다.
또한, Φ21의 전위를 Vcc로 하고, 메모리셀 유닛(a21) 및 메모리셀 유닛(b21)에 포함되는 선택 게이트를 도통 상태로 한 후, Φ5의 전압을 상승시키고, 입출력 단자 I/O(1) 및 I/O(2)의 데이터를 데이터 전송선 BLa1 및 BLb1로 출력한다. 이 후 Φ5를 하강시킴으로써 래치한다. 이 때, 데이터 전송선 스위치는 온 상태로 되어 있기 때문에, 메모리셀 유닛(a21) 및 메모리셀 유닛(b21)의 채널 전위는 각각, 데이터 전송선 BLa1 및 BLb1과 동전위로 된다.
다음에, 데이터 전송선 BLa1 및 BLb1이 기입시의 소정 전위 Vcc또는 GND로 충방전되는 것을 기다린 후, Φ21의 전위를 0V로 하고, 메모리셀 유닛(a21 및 b21) 에 포함되는 선택 게이트를 차단 상태로 한다. 이 차단 상태로 하는 타이밍 (t1)은 데이터 전송선 BLa1에 다른 데이터 전압을 전달하는 제어 신호(9)의 타이밍(t2)보다도 앞서서 행해지도록 한다. 여기서, 메모리셀 유닛(a21 및 b21)의 트랜지스터의 채널 전위는 부유 상태가 되기 때문에, 메모리셀 유닛(a21 및 b21)에 포함되는 선택 게이트를 차단 상태로 하기 전에 설정한 전압을 보유한다.
다음에, Φ20의 전위를 Vcc로 하고, 메모리셀 유닛(a11 및 b11)에 포함되는 선택 게이트를 도통 상태로 한다. 또한, 외부 전류 입출력 단자 I/O(1) 및 I/O(2)에, 각각, 메모리셀 유닛(a11 및 b11)의 "l", "O"의 기입 데이터에 상당하는 전압, 0V와 Vcc를 제공한다.
다음에, Φ5의 전압을 상승시키고, 외부 전류 출력 단자 I/O(1) 및 I/O(2)의 데이터 전압을, 데이터 전송선 BLa1 및 BLb1로 전달한다. 지금까지의 시퀀스에 의해서, 메모리셀 유닛(a21, b21, a11, b11)의 채널 전위에 각각, 기입 전압에 상당하는 전압으로 설정된다.
지금까지의 시퀀스로, Φ22의 전위를 항상 0V로 하고, 비선택 유닛, 예를 들면, 메모리셀 유닛(a12, b12, a22, b22)에 포함되는 선택 게이트를 차단 상태로 하여 오기입을 방지한다.
이 후의 데이터 기입 펄스를 인가하는 시퀀스 이후에는 제1 실시예와 동일하기 때문에 생략한다.
본 실시예에서는 제1 실시예의 특징 외에 선택 스위치 회로(5, 5')를 필요로 하지 않고, 제1 실시예보다도 회로 면적을 작게 유지할 수 있다. 또한, 제1 실시예나 제2 실시예와 같이 기입시에 반드시 감지 증폭기로부터 가장 먼 메모리 서브블록으로부터 데이터를 전송할 필요가 없고, 메모리서브 블록에 대하여 임의의 순서로 데이터를 전송할 수가 있다. 따라서, 기입 데이터의 메모리 서브 블록 사이의 순서 교체 회로나 수순이 필요 없어, 보다 고속으로 기입 시퀀스를 행할 수 있다.
또, 본 발명은 상술한 각 실시예에 한정되는 것은 아니다. 제1 실시예에서 도시한 다이내믹 데이터 보유 회로(13)로서는 예를 들면 도 11에서 도시한 바와 같은 회로를 이용할 수 있다. 도 11a는 도 6의 회로(13)의 트랜지스터 Q12와 트랜지스터 Q14와의 접속 순서를 바꾼 것이다. 도 6의 회로(13)는 트랜지스터 Q14를 통해 있기 때문에, Φr1의 스위칭 노이즈가 Inv1이나 BLa1에 전해지기 어렵고, 플립플롭의 오반전을 방지할 수 있다. 한편, 도 11a에서는 트랜지스터 Q14의 소스 전극이 접지되어 있기 때문에, 트랜지스터 Q14의 게이트 전극에 축적된 전하가 감소한다. 또한, Inv1의 출력 전압이 감소하더라도 확실하게 트랜지스터 Q14를 온 상태로 하고, Inv1의 입력을 GND로 할 수 있다.
또한, 도 11b는 트랜지스터 Q15, Q14, Q12를 직렬 접속함으로써, Inv1의 입력으로 Φr1이나 Φs1의 스위칭 노이즈를 전해지기 어렵게 할 수가 있다. 또한, 도 11c는 도 11a의 n형 MOSFET 구성을 p형 MOSFET로 구성한 예이다. 이 경우, 트랜지스터 Q13의 게이트 입력으로서는 Φs1의 반전 신호인 /Φs1을, 트랜지스터 Q 12의 게이트 입력으로서는 Φr1의 반전 신호인 /Φr1을 제공한다. 또한, 도 11d 는 도 11c에 있어서 트랜지스터 Q12와 트랜지스터 Q14와의 직렬 관계를 바꾼 것이다.
이들 도 11c, d는 각각, 도 11a 및 도 6의 회로(13)에서 설명한 특징 외에, 트랜지스터 Q13의 게이트 전극을 0V로 함으로써, lnv1 입력을 Vcc까지 상승시킬 수있다. 따라서, 보다 저전압 전원하에서 동작시킬 수 있다.
또한, 스위치 소자로서 주로 n형 MISFET를 이용하였지만, 이들은 게이트 입력을 반전하면, p형 n형을 교체하여도 좋다. 또한, n형 MISFET가 아니라, 예를 들면 npn 바이폴라 트랜지스터에서도 좋고, pnp 바이폴라 트랜지스터여도 좋다. 바이폴라 트랜지스터를 이용한 경우에는 드레인 전극을 대신하여 콜렉터 전극, 소스 전극을 대신하여 에미터 전극, 게이트 전극을 대신하여 베이스 전극을 이용하고, 온 상태로 하기 위해, 예를 들면 베이스-에미터 전극 사이에 npn 트랜지스터에서 플러스로 pn 접합의 순방향 전압, 예를 들면 Si에서는 0.6V 이상, pnp 트랜지스터에서 마이너스로 순방향 전압 이상 인가하고, 오프 상태로 하기 위해서는 베이스 전극을 OV로 하면 좋다.
본 실시예에서는 EEPROM으로 이루어지는 불휘발성 반도체 소자를 예로 들었지만, 본 발명의 구성은 복수의 데이터 선택선과 복수의 데이터 전송선으로 이루어지는 메모리 매트릭스이며, 판독 속도에 대하여 프로그램 속도가 느린 기억 소자에 대하여 유효한 것은 명백하다. 예를 들면, 분극 반전에 시간이 걸리는 강유전체 메모리나 자구 반전에 시간이 걸리는 강자성체 메모리에 대해서도, 본 발명을 적용할 수 있는 것은 물론이다.
그 밖에, 본 발명의 요지를 일탈하지 않은 범위에서, 여러가지로 변형하여 실시할 수가 있다.
이상 상술한 바와 같이 본 발명에 따르면, 복수의 행에 데이터를 기입하는경우에, 1 셀당 기록 시간을 변화시키지 않고, 데이터 기입 시간을 최대, 1/( 데이터 전송선의 분할수)로 감소시킬 수 있다. 따라서, 보다 고속으로 데이터 기입을 행할 수 있어, 프로그램 펄스를 형성하기 위한 소비 전력을 감소시킬 수 있다.
또한, 행의 분할수를 늘림으로써 전 데이터 기입 시간을 단축하여, 1 셀당 기록 시간을 연장시키는 것도 가능하다. 이에 따라, 동일 전하량을 기입하기 위한 데이터 기입 전류를 감소시킬 수 있어, 스트레스 누설에 의한 디바이스의 열화, 소비 전력의 증가 및 데이터 보유 특성의 악화를 방지할 수 있다.
또한, 스트레스 누설을 감소시킬 수 있기 때문에, 메모리셀의 터널 절연막을보다 박막화할 수가 있어, 기입시의 프로그램 전압도 감소시킬 수 있다. 따라서, 프로그램 전압을 발생시키는 승압 회로의 면적을 축소할 수 있고, 또한 내압이 작은 면적이 작은 트랜지스터를 이용할 수 있기 때문에, 칩 면적을 보다 축소할 수가 있다. 또한, 프로그램 전압 저하에 따라, 소비 전력도 보다 감소시킬 수 있다.
또한, 데이터 전송선 스위치 대신에 분할한 각 데이터 전송선에 대하여 감지 증폭기를 형성한 경우와 비교하여, 트랜지스터수를 감소시킬 수 있고, 회로 면적을 감소시킬 수 있다. 또한, 데이터 전송선 스위치는 전원선을 배선할 필요가 없는 구성을 이용할 수 있어, 메모리 매트릭스 영역에 전원 배선을 위한 배선층이나 컨택트를 필요로 하지 않고, 종래예와 동일 배선층 구성으로 회로를 형성할 수가 있다. 또한, 기입 데이터를 일시 보유하는 회로를 각 감지 증폭기에 복수 형성하고 있으므로, 기입시에 외부 데이터 버퍼로부터 감지 증폭기로 데이터를 수시 보내는 경우와 비교하여 고속이며, 배선도 짧으므로 소비 전력을 줄일 수 있다.

Claims (20)

  1. 제1 데이터 전송선과,
    상기 제1 데이터 전송선에 접속된 데이터의 재기입 가능한 불휘발성 반도체 메모리로 이루어지는 복수의 제1 메모리셀 유닛과,
    상기 제1 메모리셀 유닛에 각각 접속된 제1 데이터 선택선과,
    제2 데이터 전송선과,
    상기 제2 데이터 전송선에 접속된 데이터의 재기입 가능한 불휘발성 반도체 메모리로 이루어지는 복수의 제1 불휘발성 메모리셀 유닛과,
    상기 제2 메모리셀 유닛에 각각 접속된 제2 데이터 선택선과,
    상기 제1 데이터 전송선에 접속된 제1 데이터 보유 수단과,
    상기 제1 데이터 전송선과 상기 제2 데이터 전송선 사이에 삽입된 스위칭 소자를 구비하고,
    프로그램시에, 상기 스위칭 소자를 차단 상태로 하고, 상기 복수의 제1 메모리셀 유닛에 접속된 제1 데이터 선택선의 1개와 상기 복수의 제2 메모리셀 유닛에 접속된 제2 데이터 선택선의 1개를 동시에 선택하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 데이터 전송선 및 상기 데이터 선택선은 상호 직교하도록 배치되고, 상기 데이터 전송선에 직렬로 접속된 상기 메모리셀 유닛, 상기 데이터 보유 수단 및 스위칭 소자로 이루어지는 1열의 메모리 블록이 상기 데이터 선택선의 방향으로 복수 병렬로 배치되어 메모리 매트릭스를 구성하고,
    상기 데이터 선택선과 평행하게 배치되고, 상기 스위칭 소자에 대한 제어 입력을 행하는 제어선을 더욱 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    제1 데이터 보유 수단은 반도체 소자에 의해서 형성된 플립플롭으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    제1 데이터 보유 수단은 기입 데이터를 일시 보유하는 회로를 복수 갖는 불휘발성 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 메모리셀 유닛은 적어도 1개의 전하 축적층과 제어 게이트를 갖는 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 전계 효과 트랜지스터는 기입 동작에 FN 터널 전류를 이용하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제5항에 있어서,
    상기 전하 축적층은 폴리실리콘 또는 실리콘 질화막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 메모리셀 유닛은 복수의 불휘발성 반도체 메모리셀을 직렬 접속한 NAND 셀 유닛으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 제2 데이터 전송선에 접속된 제2 데이터 보유 수단을 더욱 구비하고, 상기 제2 데이터 보유 수단은 상기 제1 데이터 보유 수단보다도 구성 트랜지스터수가 적은 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항에 있어서,
    상기 제1 데이터 보유 수단은 감지 증폭기로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 데이터 전송선과, 상기 데이터 전송선에 접속된 데이터의 재기입 가능한 불휘발성 메모리로 이루어지는 제1 및 제2 메모리셀 유닛과,
    상기 제1 메모리셀 유닛에 접속된 제1 데이터 선택선과,
    상기 제2 메모리셀 유닛에 접속된 제2 데이터 선택선과,
    상기 데이터 전송선에 접속된 제1 데이터 보유 수단과,
    상기 제1 불휘발성 메모리셀 유닛과 상기 데이터 전송선 사이에 삽입된 제1 스위칭 소자와,
    상기 제2 불휘발성 메모리셀 유닛과 상기 데이터 전송선 사이에 삽입된 제2 스위칭 소자를 구비하고,
    프로그램시에 있어서, 상기 제1 스위칭 소자 및 제2 스위칭 소자 중 어느 한쪽을 차단 상태로 하고, 상기 제1 데이터 선택선과 상기 제2 데이터 선택선을 동시에 선택하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 데이터 전송선 및 상기 데이터 선택선은 상호 직교하도록 배치되고, 상기 데이터 전송선에 직렬로 접속된 상기 메모리셀 유닛, 상기 데이터 보유 수단으로 이루어지는 1열의 메모리 블록이 상기 데이터 선택선의 방향으로 복수 병렬로 배치되어 메모리 매트릭스를 구성하고,
    상기 데이터 선택선과 평행하게 배치되고, 상기 스위칭 소자에 대한 제어 입력을 행하는 제어선을 더욱 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제11항에 있어서,
    상기 제1 스위칭 소자와, 상기 제1 스위칭 소자에 접속되어 있는 제1 불휘발성 메모리셀 유닛과는 동일한 웰 상에 형성되고, 상기 제2 스위칭 소자와, 상기 제2 스위칭 소자에 접속되어 있는 제2 불휘발성 메모리셀 유닛과는 동일한 웰 상에 형성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 제11항에 있어서,
    상기 제1 데이터 보유 수단은 감지 증폭기로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 제11항에 있어서,
    상기 제1 데이터 보유 수단은 반도체 소자에 의해서 형성된 플립플롭으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 제11항에 있어서,
    상기 불휘발성 메모리셀 유닛은 적어도 1개의 전하 축적층과 제어 게이트를 갖는 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 전계 효과 트랜지스터는 기입 동작에 FN 터널 전류를 이용하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 제16항에 있어서,
    상기 전하 축적층은 폴리실리콘 또는 실리콘 질화막으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 제11항에 있어서,
    상기 메모리셀 유닛은 복수의 불휘발성 반도체 메모리셀을 직렬 접속한 NAND 셀 유닛으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제11항에 있어서,
    상기 제1 데이터 보유 수단은 기입 데이터를 일시 보유하는 회로를 복수 갖는 불휘발성 반도체 기억 장치.
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