KR100776080B1 - 프로그래밍가능한 판독 전용 메모리 셀 및 이들 메모리 셀의 구조물, 이들 메모리 셀에 정보를 기록, 판독 및 소거하는 방법 - Google Patents

프로그래밍가능한 판독 전용 메모리 셀 및 이들 메모리 셀의 구조물, 이들 메모리 셀에 정보를 기록, 판독 및 소거하는 방법 Download PDF

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Abstract

본 발명은 트렌치(TR) 내에 배열된 플로팅 게이트(FG)와, 소스 전극(S)을 드레인 전극(D)에 연결하는, 플로팅 게이트(FG) 상에 형성된 에피택셜 채널 층과, 채널 층(EPI) 위에 배열된 선택 게이트(CG)를 포함하는 프로그래밍가능한 판독 전용 메모리 셀(MC)에 관한 것이다.

Description

프로그래밍가능한 판독 전용 메모리 셀 및 이들 메모리 셀의 구조물, 이들 메모리 셀에 정보를 기록, 판독 및 소거하는 방법{FLASH MEMORY CELL WITH ENTRENCHED FLOATING GATE AND METHOD FOR OPERATING SAID FLASH MEMORY CELL}
본 발명은 청구항 1에 따른, 선택 게이트와 플로팅 게이트 사이에 배열된 채널 층을 구비한 프로그래밍가능한 판독 전용 메모리 셀에 관한 것이다.
동적 메모리 셀(DRAMs)과 대조적으로, 플래시 메모리의 원리에 따른 프로그래밍가능한 판독 전용 메모리 셀은 외부 전원 없이도 저장된 정보를 유지할 수 있다.
종래의 플래시 메모리는 일반적으로, FET의 두 개의 소스/드레인 영역을 서로 연결하는 채널 층과 FET의 선택 게이트 사이에 형성된 부가적인 플로팅 게이트를 구비한 전계 효과 트랜지스터(FET)를 포함한다.
이 경우에, 메모리 셀의 프로그래밍 모드에서, 주변으로부터 절연되는 플로팅 게이트에 특정 전하가 인가된다. 채널 층의 도전성, 따라서 FET의 스위칭 상태는 그 다음에 결정된다. 충전된 플로팅 게이트가 FET의 채널을 폐쇄 또는 개방하 느냐에 따라 메모리 셀의 "정상적 온(normally on)"과 "정상적 오프" 사이의 구별이 이루어진다. 이 경우에, 이러한 목적을 위해 채널의 도전성만이 체크되기 때문에, 플래시 메모리를 판독하는 것은 특히 간단하다.
휘발성 메모리보다 나은 이들 장점에도 불구하고, 플래시 메모리는 어디에서나 사용되는 것은 아니다. 특히, 휘발성 메모리의 프로그래밍 및 소거 시간에 비해 이러한 유형의 메모리 셀의 상당히 느린 프로그래밍 및 소거 시간은 플래시 메모리 셀의 확산을 억제한다.
또한, 이 두 개의 메모리 셀 유형의 기술 시퀀스가 서로 다르기 때문에, 예를 들어 DRAM 메모리 셀도 플래시 메모리에 덧붙여 칩 상에 제조되는 경우인 결합된 메모리의 경우에는 구조적인 문제점이 발생한다.
미국 특허 출원 제 60 52 311 호의 "Electrically Erasable Programmable Read only Flash Memory" 및 미국 특허 출원 제 60 11 288 호의 "Flash Memory Cell with Vertical Channels and Source/Drain Bus Lines"는 감소된 측면 범위(reduced lateral extent)를 갖는 플래시 메모리 셀을 개시한다. 이들 메모리 셀은 모두 제각기의 메모리 셀의 소스 및 드레인 영역 사이의 트렌치 내에 형성된 플로팅 게이트와 이 플로팅 게이트 위에 배치된 선택 게이트를 포함한다. 이 경우에, 채널은 플로팅 게이트에 대해 아래로 또는 측면으로 연장된다.
일본 특허 출원 제 59 154071 호는 청구항 1에 따른 판독 전용 메모리를 개시한다. 유사한 판독 전용 메모리가 일본 특허 출원 제 61 078169 A, 미국 특허 출원 제 5,488,243, 미국 특허 출원 제 6,252,275 및 미국 특허 출원 제 6,248,626 호에 개시되어 있다. 미국 특허 제 5,598,367 호는 트렌치 캐패시터 구조를 이용하는 EPROM을 개시한다.
본 발명의 목적은 판독 전용 메모리, 이러한 판독 전용 메모리 셀을 구비한 구조물, 및 높은 저장 밀도와 고속 기록 및 소거 동작을 특징으로 하는 이러한 판독 전용 메모리 셀 동작 방법을 제공하는 것이다.
이 목적은 청구항 1에 따른 판독 전용 메모리 셀, 청구항 7에 따른 구조물 및 청구항 8, 9 및 10에 따른 방법을 통해 달성된다. 바람직한 실시예는 종속 청구항에 개시되어 있다.
본 발명의 목적은 보다 높은 저장 밀도 및 보다 빠른 기록 및 소거 동작을 가능하게 하는 플래시 메모리 셀을 제공하는 것이다. 또한, 이러한 메모리 셀을 동작하는 방법을 제공하는 것도 본 발명의 목적이다.
이 목적은 청구항 1에 따른 플래시 메모리 셀 및 청구항 10, 11 및 12에 따른 방법에 의해 달성된다. 본 발명의 또 다른 바람직한 실시예는 종속 청구항에 개시되어 있다.
본 발명에 따르면, 플래시 메모리 셀은, 플로팅 게이트와 선택 게이트 사이에 배열되고 소스 및 드레인 전극을 서로 연결하는 채널 층을 구비한다.
이 경우에, 선택 게이트 아래에 배열된 플로팅 게이트는 기판 내에 형성된 트렌치 내에 적어도 부분적으로 배치된다. 이 트렌치를 기판 내로 수직으로 연장시키면 플로팅 게이트의 직경이 최소화되고 따라서 메모리 셀의 유효 칩 영역을 최소화할 수 있다.
본 발명의 또 다른 바람직한 실시예에 따르면, 메모리 셀은 기록/소거 및 판독 동작을 위한 두 개의 별개의 산화물 층을 구비한다. 이로 인하여, 두 개의 산화물 층 각각, 즉 제각기의 산화물 층에 연결된 기록/소거 및 판독 동작은 별개로 최적화되어, 개선된 터널 산화물 층뿐만 아니라 특히 보다 짧은 기록 및 소거 시간이 가능해진다.
본 발명의 또 다른 바람직한 실시예에 따르면, 채널 층은 에피택셜 층으로서 형성된다. 이것은 채널 층을 매우 얇게 구성하여 선택 게이트 및 플로팅 게이트에 대해 최대 제어 효과가 달성될 수 있게 해준다.
본 발명의 또 다른 실시예에 따르면, 매립된 플로팅 게이트는 내부 전극을 형성하고, 제 1 확산 영역은 외부 전극을 형성하며, 플로팅 게이트와 제 1 확산 영역 사이에 형성된 절연층은 기판 내로 연장하는 트렌치 캐패시터의 유전체를 형성한다. 트렌치 캐패시터는 DRAM 메모리 셀의 트렌치 캐패시터에 따라 형성되기 때문에, 플래시 및 DRAM 메모리 셀이 반도체 웨이퍼 상에 함께 제조되는 경우의 결합된 애플리케이션의 제조 동안의 공정 단계는 절약될 수 있다. 또한, 종래의 플래시 메모리 셀의 경우에서 습관적인 구조적 문제는 두 개의 메모리 셀 유형의 크기는 조절되기 때문에 이들 결합된 애플리케이션의 경우에서는 제거될 수 있다.
플로팅 게이트가 트렌치 캐패시터의 내부 전극을 형성하고 이 플로팅 게이트는 트레치 캐패시터의 외부 전극을 형성하는 제 1 확산 영역을 통해 용량성으로(capacitively) 충전 및 방전되는, 본 발명에 따른 플래시 메모리 셀의 구조 때문에, 플로팅 게이트와 제 1 확산 영역 사이의 결합 영역은 특히 중요한 것으로 판명된다. 이러한 결과로서, 플로팅 게이트는 용량성으로 충전될 수 있고 특히 효과적으로 방전될 수 있다.
본 발명의 또 다른 바람직한 실시예에 따르면, 워드 라인 방향에 수직인 일련의 구조물의 인접 메모리 셀의 제 1 확산 영역은 서로 오버래핑한다. 이것은 메모리 셀의 행을 따라 제 2 비트 라인을 야기하고, 그 비트 라인을 통해 각 메모리 셀은 프로그래밍 또는 소거될 수 있다.
본 발명의 바람직한 실시예 및 전개는 종속항에서 특징지어진다. 본 발명에 의해 해결될 문제 및 본 발명 자체는 도면을 참조하여 이하에서 보다 자세히 설명된다.
도 1은 매립된 플로팅 게이트를 구비한 본 발명에 따른 플래시 메모리 셀의 단면도,
도 2a 내지 도 2c는 기록, 소거 및 판독 동작 동안 도 1의 본 발명에 따른 플래시 메모리 셀의 동작 방법을 도시하는 도면,
도 3은 제 1 확산 영역을 오버래핑함으로써 형성된 제 2 비트 라인을 갖는 본 발명에 따른 플래시 메모리 셀의 매트릭스식 구조물을 도시하는 도면.
도 1은 본 발명에 따른 플래시 메모리 셀(MC)의 구성을 도시한다. 메모리 셀(MC)은 기판(10) 내에 매립된 플로팅 게이트(FG)와, 매립된 플로팅 게이트(FG) 위에 형성된 전계 효과 트랜지스터를 구비한다. 본 발명의 예시된 실시예는 "정상적 온" 메모리 셀을 도시하되, 전계 효과 트랜지스터는 플로팅 게이트(FG)가 충전되지 않은 경우에 활성화된다.
칩 영역을 감소시키기 위해, 플로팅 게이트(FG)는 기판(10) 내에 형성된 트렌치(TR) 내에 완전히 수용되고, 동시에 트렌치 캐패시터(20)의 내부 전극을 형성한다.
트렌치(TR) 내에 얇은 절연 층(21)이 형성된다. 이 절연 층(21)은 트렌치(TR)의 바닥부 및 측벽부를 일정한 층 두께로 완전히 커버하고 기판 표면까지 도달한다. 바람직하게 ONO 층(산화물-질화물-산화물)으로서 형성되는 절연 층(21)은 트렌치 캐패시터(20)의 유전체로서 역할을 하고 트렌치 캐패시터(20)의 외부 전극을 형성하는 제 1 확산 영역(22)으로부터 플로팅 게이트(FG)를 절연시킨다.
도시되어 있는 예시적인 실시예에서는, 제 1 확산 영역(22)이 n형으로 도핑되어 있고, 플로팅 게이트(FG)를 용량성으로 충전 및 방전하는 역할을 한다. 플로팅 게이트(FG)와 제 1 확산 영역(22) 사이의 결합 캐패시턴스를 가능한 한 최대로 하기 위해, 트렌치(TR)는 그 상부 영역을 제외하고는 제 1 확산 영역(22)에 의해 완전히 포위된다. 이 경우, 제 1 확산 영역(22)은 기판(10) 내에서 웰(well)로서 형성되고, 트렌치(TR) 하측 높이로부터 기판 표면 바로 아래의 높이까지 연장된다.
도 3에 나타낸 바와 같이, 플래시 메모리 셀(MC)의 매트릭스형 배열의 행을 이루는 제 1 확산 영역(22)은 서로 오버래핑하고 플래시 메모리 셀(MC)에 기록 및 소거하기 위한 제 2 비트 라인(BL2)을 형성한다.
제 2 확산 영역(23)은 제 1 확산 영역(22) 바깥에 제공되고 기판 표면으로부터 제 1 확산 영역(22) 아래의 지점까지 그리고 측면적으로는 플래시 메모리 셀(MC)을 넘어서는 지점까지 연장한다. 이 경우에, 제 2 확산 영역(23)은 단일 메모리 셀(MC)만을 포함하는 웰로서 도 1에 도시되어 있다. 도 2a 내지 도 2c에 나타낸 바와 같이, 제 2 확산 영역(23)은 바람직하게 매트릭스형 배열의 또 다른 메모리 셀(MC)까지도 연장된다. 이 경우에, 제 2 확산 영역(23)은 웰로서 형성된 제 3 확산 영역(24) 내에 완전히 형성되거나 또는 국부적으로 기판(10) 내에 형성된다. 이 경우에, 제 2 확산 영역(23)은 p형 도핑을 갖고 제 3 확산 영역은 n형 도핑을 갖는다. 확산 영역(22,23,24)의 특정 배열은 "트리플 웰" 구조를 형성하되, 제 1 확산 영역(22) 및 제 3 확산 영역(24)은 그들의 제각기의 전하 상태와는 무관하게 서로 전기적으로 절연되는데, 그 이유는 확산 영역(22,23,24) 사이의 pn 접합부에서 형성되는 공핍 층 때문이다. 제 1 및 제 2 확산 영역(22,23)을 갖는 n형 도핑된 소스/드레인 전극(S,D)에 의해 유사한 구조가 형성된다. 이 경우에, 제 1 확산 영역(22)도 마찬가지로 소스/드레인 전극(S,D)으로부터 전기적으로 절연되는데, 그 이유는 확산 영역(22,23)과 소스/드레인 영역(S,D) 사이의 pn 접합부에 형성되는 공핍 층 때문이다.
얇은 절연 층(TOX)은 기판 표면의 레벨에서 플로팅 게이트(FG) 위에 형성되고, 플로팅 게이트(FG)를 완전히 커버한다. 절연체 층(TOX)은, 기록 및 소거 동작 동안, 트렌치 캐패시터(20)의 내부 전극을 형성하는 플로팅 게이트(FG)를 충전 및 방전시키는 플래시 메모리 셀(MC)의 터널 산화물을 형성한다. 터널 산화물 층(TOX)의 두께는, 한편으로는 플로팅 게이트(FG) 상에 놓인 전하가 FET의 도전성 채널 층(EPI)으로부터 충분히 잘 절연되고, 다른 한편으로는 충분히 높은 터널링 전류가 메모리 셀(MC)의 기록 및 소거 동작 동안 보장되도록 선택된다.
기판 표면 상에서, 전계 효과 트랜지스터는 매립된 플로팅 게이트(FG) 위에 형성되고, 그 트랜지스터의 소스 전극(S)은 메모리 트렌치(TR)의 한쪽에 배열되며 그 트랜지스터의 드레인 전극(D)은 이 메모리 셀(TR)의 다른쪽에 배열된다. 채널 층(EPI)은 소스 전극(S)과 드레인 전극(D) 사이에서 연장되고 이 두 개의 전극(S,D)을 서로 전기적으로 연결한다. 이 경우에, 채널 층(EPI)은 바람직하게 전체 터널 층(TOX), 절연체 층(21)의 상위 부분적 영역 및 트렌치(TR)에 인접한 기판 표면의 부분적 영역을 커버한다. 이 경우에, 채널 층(EPI)은 바람직하게 에피택셜 실리콘으로 구성되고 N형 도핑을 갖는다.
선택 게이트(CG)는 채널 층(EPI) 위에 형성된다. 선택 게이트(CG) 및 채널 층(EPI)은 그들 사이에 배치된 게이트 산화물 층(GOX)에 의해 서로 격리된다. 얇은 절연체 층으로서 형성된 게이트 산화물 층(GOX)은 전체 채널 층(EPI)을 커버하고 또한 두 개의 소스/드레인 전극(S,D)도 부분적으로 커버한다. 워드 라인(WL)은 선택 게이트(CG) 위에 형성되고 도 3에 도시되어 있는 메모리 셀(MC)의 매트릭스형 구조물의 열을 이루는 메모리 셀(MC)에 서로 연결된다. 이 경우에, 워드 라인(WL)은 메모리 셀(MC)을 y 방향으로 어드레싱하는 역할을 한다.
기판 표면은, 전체 FET 구조체도 내장되는 또 다른 절연체 층(11)으로 커버된다. 소스/드레인 전극(S,D)의 콘택트 접속에 관해, 제 1 및 제 2 콘택트(30,31)는 절연체 층(11) 내에 형성되되, 제 2 콘택트(31)는 바람직하게 제 1 비트 라인(BL1)에 연결된다. 이 경우에, 제 1 비트 라인(BL1)(도시되어 있지 않음)은 바람직하게 도 3에 도시되어 있는 메모리 셀(MC)의 매트릭스형 구조물의 워드 라인(WL)에 대해 수직으로 연장하고, 이 경우에서는 x 방향으로 어드레싱하는 역할을 한다.
도 2a는 도 1에 도시되어 있는 것과 유사한 플래시 메모리 셀(MC)의 기록 동작을 도시한다. 기록 동작 동안, 플로팅 게이트(FG)는 음으로 충전된다. 이렇게 하기 위해, 전자는 채널 층(EPI)으로부터 플로팅 게이트(FG)로 이동하고, 이러한 과정에서, 채널 층(EPI)과 제 1 확산 영역(22) 사이에 형성된 풀링 전압(Uprogram)에 의해 생성된 고전계(high electric field)에 의해 터널 산화물 층(TOX)을 통해 터널링한다.
필요한 풀링 전압(Uprogram)을 생성하기 위해, 소스/드레인 전극(S,D)은 모두 바람직하게 음의 전위(-Фprogram)에 놓여진다. 선택 게이트(CG)에 양의 전위(ФON)를 인가함으로써, 도전성 n-채널(32)이 채널 층(EPI) 내에 생성되고, 그 결과로서 두 개의 터널 전극들 중 하나를 형성하는 채널 층(EPI)도 마찬가지로 소스/드레인 전위(-Фprogram)로 된다. 제 2 터널 전극은 제 1 확산 영역(22)에 의해 형성된다. 풀링 전압(Uprogram)을 생성하기 위해, 제 1 확산 영역(22)은 제 2 비트 라인(BL2)에 의해 양의 전위(+Фprogram)로 된다. 이 경우에, 제 2 비트 라인(BL2)은, 워드 라인 방향에 수직인 구조물의 행을 이루는 메모리 셀(MC)에 직접 인접한 제 1 확산 영역(22)의 오버랩 영역(22a)(도 3에 도시되어 있음)에 의해 형성된다.
트렌치 캐패시터의 큰 결합 영역의 결과로서, 제 1 확산 영역(22)과 플로팅 게이트(FG) 사이의 용량성 상호작용은 플로팅 게이트(FG)에서 매우 커서 그에 따라 높은 양의 전위가 플로팅 게이트(FG)에 유도되어 전자는 터널 산화물 층(TOX)을 통해 터널링할 수 있다.
터널링 전자는 플로팅 게이트(FG)를 음으로 충전한다. 플로팅 게이트(FG)가 그것의 주변으로부터 전기적으로 절연되기 때문에, 전자는 전원이 스위치 오프된 이후에도 플로팅 게이트(FG) 내에 유지된다. 메모리 셀(MC)의 판독 동작 동안 채널 층(EPI)과 플로팅 게이트(FG) 사이에 발생하는 전계 강도는 일반적으로 터널 산화물 층(TOX)을 통해 다시 플로팅 게이트(FG)를 방전시키기에는 부족하다.
그러므로, 메모리 셀(MC)에 기록되는 정보 단위(비트)는 이상적으로 무기한으로 또는 메모리 셀의 의도적인 방전때까지 보전된다.
도 2b는 도 2a에 도시된 플래시 메모리 셀(MC)의 소거 동작을 도시하는 도면이다. 메모리 셀의 정보 단위를 소거하기 위해, 트렌치 캐패시터(20)는 다시 방전된다. 이 경우에, 플로팅 게이트(FG)로부터 터널링된 전자는 터널 산화물 층(TOX)을 통해 채널 층(EPI)으로 터널링된다. 이 경우에, 전자는 제 1 확산 영역(22)과 채널 층(EPI) 사이에 형성된 높은 풀링 전압(Uerase)에 의해 풀링된다. 이렇게 하기 위해, 소스 및 드레인 전극(S,D)은 모두 양의 전위(+Фerase)로 놓여진다. 도 1a에 도시된 기록 동작과 유사하게, 소거 동작 동안 도전성 n-채널(32)은 양의 전위(+ФON)를 선택 게이트(CG)에 인가함으로써 채널 층(EPI)에 생성된다. 이 결과로서, 하나의 터널 전극을 형성하는 채널 층(EPI)은 마찬가지로 양의 전위(+Фerase)를 획득한다. 대조적으로, 제 2 터널 전극을 형성하는 확산 영역(22)은 도 3에 도시되어 있는 제 2 비트 라인(BL2)을 통해 음의 전위(-Фerase)로 놓여진다. 제 1 확산 영역(22)과 플로팅 게이트(FG) 사이의 높은 용량성 상호작용 때문에, 플로팅 게이트(FG)의 상위 영역에 충분히 높은 음의 전위가 유도되어, 전자는 터널 산화물 층(EPI)을 통해 터널링한다. 이 결과로서, 플로팅 게이트(FG)는 다시 완전히 방전되고 메모리 셀(MC)은 다시 초기 상태 "정상적 온"으로 야기된다.
도 2c는 플래시 메모리 셀의 판독 동작을 도시한다. 메모리 셀(MC)에 저장된 정보의 판독 동안, 선택 게이트(CG)와 플로팅 게이트(FG) 사이의 채털 층(EPI)의 도전성이 평가된다. 메모리 셀(MC)은 플로팅 게이트(FG)의 전하 상태 및 채널(32)의 결과적인 컨덕턴스에 따라, 두 개의 로직 데이터 단위 "1" 또는 "0" 중 하나가 할당된다. 본 명세서에서 설명된 "정상적 온" 메모리 셀(MC)의 경우에, 채널(32)은 트렌치 캐패시터(20)가 충전되는 경우 차단되고, 트렌치 캐패시터(20)가 방전되는 경우 개방된다.
플래시 메모리 셀(MC)을 판독하기 위해, 판독 전압(Uread)은 소스 전극(S)과 드레인 전극(D) 사이에서 발생되되, 소스 전극(S)은 바람직하게 접지 전위(Фground)에 놓여지고 드레인 전극(D)은 양의 전위(+Фread)에 놓여진다. 이 경우에, 제 1 확산 영역(22)에서 선택 게이트(CG)는 바람직하게 드레인 전극(D)과 동일한 전위(+Фread)를 획득한다.
선택 게이트(CG)의 전위(+Фread)에 의해 발생되는 유도 전계(influence field) 때문에, 채널(32)은 플로팅 게이트(FG)가 충전되지 않은 경우에도 개방된다. 이 경우에, 소스 전극(S)과 드레인 전극(D) 사이에 존재하는 판독 전압(Uread) 때문에 채널 층(EPI)에는 검출가능한 전류 흐름이 발생한다.
대조적으로, 플로팅 게이트(FG)가 음의 전하를 갖는 경우, 채널 층(EPI) 내의 채널(32)은 음의 전하의 유도 전계에 의해 핀치 오프(pinched off)된다. 따라서 채널 층(EPI)의 도전성은 감소된다. 메모리 셀(MC)의 전하 상태는 소스 전극(S)과 드레인 전극(D) 사이에서 상당히 감소된 또는 전적으로 정지된 전류 흐름에 기초하여 검출된다.
메모리 셀(MC)의 전하 상태에 대응하는 채널 층(EPI)의 도전성은 양 경우 모두, 가장 간단한 경우로 소스 전극(S)과 드레인 전극(D) 사이에 전류가 흐르는지를 체크하는 종래의 평가 회로에 의해 결정된다. 이것이 그 경우인 경우, 메모리 셀(MC)은 메모리 셀 개념에 따라 정보 단위 "1" 또는 "0"이 할당된다.
도 3은 플래시 메모리 셀(MC)의 매트릭스형 구조물의 평면도를 도시한다. 이 경우에, 메모리 셀(MC)은 각각의 경우에 서로 수직으로 연장하는 네 개의 열 및 행으로 배열되되, 열을 이루는 메모리 셀(MC)을 서로 전기적으로 격리시키는 트렌치 격리체(STI)는, 각각의 경우 구조물의 직접적으로 인접한 두 개의 행 사이에서 형성된다. 구조물의 각각의 메모리 셀(MC)은 도 1에 예시된 플래시 메모리 셀(MC)과 유사하게 형성되고 각각의 경우에 기판(10)의 트렌치(TR) 내에 형성된 플로팅 게이트(FG)를 구비한다. 플로팅 게이트(FG)는 절연체 층(21)에 의해 제 1 확산 영역(22)으로부터 전기적으로 절연된다. 채널 층(EPI)은 각각의 경우에서 플로팅 게이트(FG) 위에 형성되되, 플로팅 게이트(FG)는 얇은 터널 산화물 층(TOX)에 의해 채널 층(EPI)으로부터 격리된다. 각 채널 층(EPI)은 바람직하게 에피택셜 층으로서 형성되고 각각의 경우에 채널 층(EPI)의 양쪽에 배열되는 두 개의 소스/게이트 전극(S,G)을 서로 연결한다. 이 경우에, 소스/드레인 전극(S,D) 각각은 각각의 경우에서, 워드 라인 방향에 수직으로 연장하는 구조물의 행을 이루는 두 개의 직접적으로 인접한 메모리 셀(MC)에 할당된다. 채널 층(EPI) 위에, 각 메모리 셀(MC)은 얇은 게이트 산화물 층(GOX)에 의해 채널 층(EPI)으로부터 격리되는 선택 게이트(CG)를 구비한다.
매트릭스형 구조물 내의 메모리 셀은 각각의 경우에 워드 라인(WL)에 의해 y 방향으로 어드레싱된다. 이 경우에, 워드 라인(WL)은 구조물의 열을 이루는 메모리 셀(MC)의 모든 선택 게이트(CG)와의 콘택트를 형성한다.
제 1 비트 라인(BL1)(도 3에는 도시되어 있지 않음)은 워드 라인(WL)에 대해 수직으로 배열되고 각각의 경우에 구조물의 행을 이루는 메모리 셀(MC)의 소스/드레인 전극(S,D)과의 콘택트를 형성한다.
각각의 경우에 각 메모리 셀(MC)의 제 1 확산 영역(22)은, 워드 라인 방향에 대해 수직으로 연장하는 구조물의 제각기의 행을 이루는 두 개의 직접적으로 인접한 메모리 셀(MC)의 제 1 확산 영역(22)과의 오버래핑 부분(22a)을 갖는다. 이러한 방식으로 생성된 전기적으로 도전성의 연결은 제 2 비트 라인(BL2)을 형성하고, 그를 통해 정보가 메모리 셀(MC)에 기록 또는 메모리 셀(MC)로부터 소거된다. 이러한 목적을 위해, 도 2a 및 도 2b의 설명에서 나타낸 바와 같이, 제 1 확산 영역(22)은 제각기의 메모리 셀(MC)에 할당된 제 2 비트 라인(BL2)을 통해 양의 또는 음의 전위(+Фprogram, -Фerase)를 각각 획득한다.
판독 동작을 수행하기 위해, 매트릭스형 구조물의 각 메모리 셀(MC)은 워드 라인(WL) 및 제 1 비트 라인(BL1)의 보조를 통해 개별적으로 어드레싱될 수 있다. 제각기의 제 2 비트 라인(BL2)은 제각기의 메모리 셀(MC)의 기록 또는 소거 동작을 수행하기 위해 부가적으로 필요하다.
위의 설명, 청구항 및 도면에서 개시한 본 발명의 피쳐는, 개별적으로 그리고 임의의 원하는 결합을 통해 그것의 다양한 실시예에서 본 발명의 구현을 위해 필수적일 수 있다.

Claims (12)

  1. 소스 및 드레인 전극(S,D)과, 상기 소스 및 드레인 전극(S,D) 사이에 형성된 채널 층(EPI)과, 제 1 절연체 층(TOX)에 의해 상기 채널 층(EPI)으로부터 격리된 플로팅 게이트(FG)와, 제 2 절연체 층(GOX)에 의해 상기 채널 층(EPI)으로부터 격리된 선택 게이트(CG)를 포함하며, 상기 선택 게이트(CG) 및 상기 플로팅 게이트(FG)가 상기 채널 층(EPI)의 양측에 서로 대향하도록 배치되어 있는 프로그래밍가능한 판독 전용 메모리 셀(MC)에 있어서,
    트렌치의 바닥 및 측벽을 커버하는 절연체 층(21)과 플로팅 게이트(FG)로서 기능하는 내부 전극을 포함하는 트렌치(TR)와, 상기 트렌치 주위에 배치되어 있으며 제 1 확산 영역(22)에 의해 형성되는 외부 전극을 구비하는, 반도체 기판(10) 내에 형성되어 있는 트렌치 캐패시터(20)를 특징으로 하는
    프로그래밍가능한 판독 전용 메모리 셀(MC).
  2. 제 1 항에 있어서,
    상기 트렌치(TR) 내의 상기 절연체 층(21)은 산화물-질화물-산화물 층인 프로그래밍가능한 판독 전용 메모리 셀(MC).
  3. 제 1 항에 있어서,
    상기 제 1 확산 영역(22)은 제 2 확산 영역(23) 내에 형성되고 상기 제 2 확산 영역은 제 3 확산 영역(24) 내에 형성되되, 상기 제 2 확산 영역(23)은 상기 제 1 확산 영역(22) 및 상기 제 3 확산 영역(24)에 대해 상보적으로 도핑되는
    프로그래밍가능한 판독 전용 메모리 셀(MC).
  4. 제 1 항에 있어서,
    상기 채널 층(EPI)는 에피택셜 층으로서 형성되는 프로그래밍가능한 판독 전용 메모리 셀(MC).
  5. 제 1 항에 있어서,
    상기 채널 층(EPI)은 n형 도핑을 갖는 프로그래밍가능한 판독 전용 메모리 셀(MC).
  6. 제 1 항에 있어서,
    상기 소스 및 드레인 전극(S,D)은 상기 반도체 기판(10)의 표면 상에 적어도 부분적으로 형성되는 프로그래밍가능한 판독 전용 메모리 셀(MC).
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 청구된 판독 전용 메모리 셀(MC)을 복수 개 포함하는 구조물에 있어서,
    상기 판독 전용 메모리 셀(MC)은 매트릭스 형태로 정렬되되,
    상기 판독 전용 메모리 셀(MC)의 상기 제 1 확산 영역(22)은, 워드 라인 방향에 대해 직교하는 방향으로 직접 인접한 두개의 판독 전용 메모리 셀(MC)의 상기 제 1 확산 영역과의 오버랩 영역(22a)을 구비하고,
    상기 오버랩 영역(22a)은 상기 일련의 판독 전용 메모리 셀(MC)의 상기 제 1 확산 영역(22) 사이를 도전적으로 접속하는
    구조물.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 청구된 프로그래밍가능한 판독 전용 메모리 셀(MC)에 기록하는 방법에 있어서,
    상기 선택 게이트(CG)와 상기 소스 및 드레인 전극(S,D) 사이에 전압(UON)을 인가함으로써 상기 채널 층(EPI)의 채널(32)을 개방하고,
    상기 제 1 확산 영역(22)과 상기 채널 층(EPI) 사이에 또 다른 전압(Uprogram)을 인가하고,
    상기 소스 및 상기 드레인 전극(S,D)을 음의 전위(-Фprogram)로 하고, 상기 제 1 확산 영역(22)을 양의 전위(+Фprogram)로 하며 상기 선택 게이트(CG)를 양의 전위(+ФON)로 하는
    기록 방법.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에서 청구된 프로그래밍가능한 판독 전용 메모리 셀(MC)의 정보 항목을 소거하는 방법에 있어서,
    상기 선택 게이트(CG)와 상기 소스 및 드레인 전극(S,D) 사이에 전압(UON)을 인가함으로써 채널(32)을 개방하고,
    상기 제 1 확산 영역(22)과 상기 채널 층(EPI) 사이에 또 다른 전압(Uerase)을 인가하며,
    상기 소스 및 상기 드레인 전극(S,D)을 양의 전위(+Фerase)로 하고, 상기 제 1 확산 영역(22)을 음의 전위(-Фerase)로 하며 상기 선택 게이트(CG)를 양의 전위(+ФON)로 하는
    소거 방법.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에서 청구된 프로그래밍가능한 판독 전용 메모리 셀(MC)의 정보 항목을 판독하는 방법에 있어서,
    상기 소스 및 드레인 전극(S,D) 사이에 전압(Uread)을 인가하고,
    상기 소스 전극(S)은 접지 전위(Фground)로 하고, 상기 드레인 전극(D), 상기 선택 게이트(CG) 및 상기 제 1 확산 영역(22)을 양의 전위(+Фread)로 하며,
    상기 판독 전용 메모리 셀(MC)의 전하 상태에 따라 상기 채널 층(EPI)의 도전성을 평가 회로를 사용하여 결정하고,
    상기 판독 전용 메모리 셀(MC)에 상기 채널(32)의 상기 도전성에 따라 정보 항목을 할당하는
    판독 방법.
  11. 삭제
  12. 삭제
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