JP2005505139A - 埋め込みフローティングゲートを有するフラッシュメモリーセルと、このようなフラッシュメモリーセルの作動方法 - Google Patents
埋め込みフローティングゲートを有するフラッシュメモリーセルと、このようなフラッシュメモリーセルの作動方法 Download PDFInfo
- Publication number
- JP2005505139A JP2005505139A JP2003533354A JP2003533354A JP2005505139A JP 2005505139 A JP2005505139 A JP 2005505139A JP 2003533354 A JP2003533354 A JP 2003533354A JP 2003533354 A JP2003533354 A JP 2003533354A JP 2005505139 A JP2005505139 A JP 2005505139A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- diffusion region
- epi
- floating gate
- channel layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 120
- 238000000034 method Methods 0.000 title claims description 10
- 238000009792 diffusion process Methods 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 21
- 239000003990 capacitor Substances 0.000 claims description 14
- 238000011156 evaluation Methods 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 description 9
- 230000005669 field effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 102100032912 CD44 antigen Human genes 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 108010069264 keratinocyte CD44 Proteins 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本発明は、トレンチに配置されているフローティングゲート（ＦＧ）と、ソース電極（Ｓ）をドレイン電極（Ｄ）と接続するフローティングゲート（ＦＧ）に埋め込まれているエピタキシャルチャネル層（ＥＰＩ）と、チャネル層（ＥＰＩ）上に配置されている選択ゲート（ＣＧ）とを有するプログラム可能な読み出し専用メモリー（ＭＣ）に関するものである。
Description
【０００１】
本発明は、特許請求項１に記載の構成に基づく、選択ゲートとフローティングゲートとの間にチャネル層が配置されているプログラム可能な読み出し専用メモリーセルに関するものである。
【０００２】
ダイナミックメモリーセル（ＤＲＡＭ）とは対照的に、フラッシュメモリーの原理に従ったプログラム可能な読み出し専用メモリーセルは、外部から電源が供給されなくても、蓄積された情報を保持できる。
【０００３】
従来のフラッシュメモリーは、通常、電界効果トランジスタ（ＦＥＴ）を備えている。この電界効果トランジスタは、付加的なフローティングゲート（Floating Gate）を有している。また、この付加的なフローティングゲートは、ＦＥＴの選択ゲート（コントロールゲート（Control Gate））と、チャネル層との間に形成されている。なお、このチャネル層は、ＦＥＴの２つのソース／ドレイン領域を相互接続するものである。
【０００４】
この場合、メモリーセルのプログラムモードのときに、特定の電荷を、フローティングゲートに供給する。なお、このフローティングゲートは、その周囲から絶縁されている。続いて、チャネル層の導電性、従ってＦＥＴのスイッチング状態を特定する。充電されたフローティングゲートが、ＦＥＴのチャネルを閉鎖（非導通）しているか開放（導通）しているかによって「ノーマリオン」メモリーセルと「ノーマリオフ」メモリーセルとを区別する。この場合、フラッシュメモリーセルの読み出しは、これのためにチャネルの導電性を試験しさえすればよいので、特に簡単である。
【０００５】
フラッシュメモリーは、揮発性メモリーとは異なり、このような利点があるにも係わらず、広く使用されているわけではない。特に、このメモリー型のプログラム時間および消去時間は、揮発性メモリーのプログラム時間および消去時間よりも明らかに長いので、フラッシュメモリーセルの普及が遅れている。
【０００６】
さらに、フラッシュメモリーセルの他に、例えばＤＲＡＭメモリーセルもチップに製造するというように、複合メモリーの場合は、２種類のメモリーセルの異なる技術的手順が原因で、構造的な問題が生じる。
【０００７】
米国特許公報第６０５２３１１号（ＵＳ６０５２３１１）「電気的に消去可能な読み出し専用フラッシュメモリー」（Electrically Erasable Programmable Read only Flash Memory）と、米国特許公報第６０１１２８８号（ＵＳ６０１１２８８）「垂直チャネルとソース／ドレインバス線とを有するフラッシュメモリーセル」（Flash Memory Cell with vertical Channels and Source/Drain Bus Lines）に、側方への広がりが少ないフラッシュメモリーセルが記載されている。２つのメモリーセルは、各メモリーセルのソース領域とドレイン領域との間に形成されたフローティングゲート、および、フローティングゲートの上側に配置されている選択ゲートをそれぞれ備えている。この場合、チャネルは、フローティングゲートの下側または側方に延びている。
【０００８】
本発明の目的は、記憶密度をより高くでき、書き込みおよび消去動作をより速くできるフラッシュメモリーを提供することである。さらに、本発明の目的は、このようなフラッシュメモリーの作動方法を提供することである。
【０００９】
上記目的は、請求項１に記載のフラッシュメモリーと、請求項１０，１１，１２に記載の方法とによって達成される。さらに、本発明の好ましい実施形態を、従属請求項に記載する。
【００１０】
本発明では、フラッシュメモリーセルが、フローティングゲートと選択ゲートとの間に配置されているチャネル層を備えている。このチャネル層は、ソース電極とドレイン電極とを相互接続している。
【００１１】
この場合、選択ゲートの下側に配置されているフローティングゲートは、少なくとも１部が、基板に形成されているトレンチに配置されている。トレンチを基板の中へ垂直に拡張することにより、フローティングゲートの直径、従ってメモリーセルの有効チップ面を小さくできる。
【００１２】
本発明の他の有利な洗練された形態では、メモリーセルが、書き込み／消去および読み込み動作のために２つの別々の酸化物層を備えている。その結果、２つの酸化物層のそれぞれ、従って各酸化物層と関連している書き込み／消去または読み込み動作を別々に最適化できる。この場合、トンネル酸化物層が改善されるだけではなく、特に、書き込み時間および消去時間を短縮できる。
【００１３】
本発明の他の有利な洗練された形態では、チャネル層をエピタキシャル層として形成する。その結果、チャネル層を非常に薄く形成できるので、選択ゲートとフローティングゲートとの制御効果が最大になる。
【００１４】
本発明の他の洗練された形態では、埋め込まれたフローティングゲートが内部電極を形成し、第１拡散領域が外部電極を形成し、フローティングゲートと第１拡散領域との間に形成された絶縁層が、基板中に延びるトレンチキャパシタの誘電体を形成する。トレンチキャパシタは、ＤＲＡＭメモリーセルのトレンチキャパシタと同様に形成されるので、フラッシュメモリーセルとＤＲＡＭメモリーセルとが共に１つの半導体ウェハ上に製造される組み合わせアプリケーションを製造する場合、プログラム工程を省略できる。さらに、組み合わせアプリケーションの場合、２種類のメモリーセルの寸法が適合しているので、従来のフラッシュメモリーセルの場合に一般的であった構造的な問題を回避できる。
【００１５】
本発明のフラッシュメモリーセルでは、フローティングゲートが、トレンチキャパシタの内部電極を形成している。また、フローティングゲートは、トレンチキャパシタの外部電極を形成している第１拡散領域を介して、容量的に充電または放電される。本発明のフラッシュメモリーセルの上記のような構造では、フローティングゲートと第１拡散領域との間の結合領域が特に大きくなる。その結果、フローティングゲートを、特に効率よく、容量的に充電または放電できる。
【００１６】
本発明の他の有利な洗練された形態では、ワード線方向に直交する方向に連続して配置されるメモリーセルの隣接するものどうしの第１拡散領域が、相互に重なっている。その結果、メモリーセルの行に沿って、第２ビット線が生じる。この第２ビット線を介して、各メモリーセルをプログラミングまたは消去できる。
【００１７】
本発明の有利な洗練された形態および発展形を、従属請求項に記載する。以下に、本発明が解決する問題および本発明自体を、図を参考にしながら詳しく説明する。
【００１８】
図１は、埋め込みフローティングゲートを有する本発明のフラッシュメモリーセルの断面図である。図２Ａ〜図２Ｃは、書き込み、消去および読み込み動作時の図１のフラッシュメモリーセルの作動方法を示す図である。図３は、第１拡散領域の重なりによって形成された第２ビット線を有する本発明のフラッシュメモリーセルのマトリックス状の構造を示す図である。
【００１９】
図１に、本発明のフラッシュメモリーセルＭＣの構造を示す。メモリーセルＭＣは、基板１０の内部に埋め込まれたフローティングゲートＦＧと、埋め込みフローティングゲートＦＧの上側に形成された電界効果トランジスタとを備えている。本発明の記載の実施形態は、「ノーマリオン」メモリーセルを示している。電界効果トランジスタは、フローティングゲートＦＧが充電されていないときは活性化されている。
【００２０】
チップ面を小さくするため、フローティングゲートＦＧは、基板１０の内部に形成されたトレンチＴＲに、完全に埋め込まれて収容されていると共に、トレンチキャパシタ２０の内部電極を形成している。
【００２１】
トレンチＴＲの内部に、薄い絶縁層２１が形成されている。絶縁層２１は、トレンチＴＲの底および側壁を、均一な層厚で完全に被覆しており、基板表面に達している。絶縁層２１は、ＯＮＯ（Oxid-Nitrid-Oxid）層として形成されていることが好ましい。また、絶縁層２１を、トレンチキャパシタ２０の誘電体として使用し、フローティングゲートＦＧを、第１拡散領域２２から絶縁する。なお、この第１拡散領域２２は、トレンチキャパシタ２０の外部電極として形成されているものである。
【００２２】
記載の実施例では、第１拡散領域２２がｎドープされている。この第１拡散領域２２は、フローティングゲートＦＧを容量的に充電または放電するために使用される。フローティングゲートＦＧと第１拡散領域２２との間の結合容量をできるだけ大きくするため、トレンチＴＲは、その上部領域を除いて、第１拡散領域２２によって完全に被覆されている。この場合、第１拡散領域２２は、基板１０の内部にウェルとして形成されており、トレンチＴＲの下側の高さから基板表面のすぐ下の高さまで延びている。
【００２３】
図３に記載のように、マトリックス状の構造の行にあるフラッシュメモリーセルＭＣの第１拡散領域２２は、相互に重なり、フラッシュメモリーセルＭＣに対して書き込みを行うため、および、フラッシュメモリーセルＭＣに対して消去を行うための第２ビット線を形成する。
【００２４】
第１拡散領域２２の外側に、第２拡散領域２３が備えられている。この第２拡散領域２３は、基板表面から、第１拡散領域２２の下側まで延びており、側方は、フラッシュメモリーセルＭＣを越えて延びている。ここでは、第２拡散領域は、ただ１つのメモリーセルＭＣを含むウェルとして図１に示されている。図２Ａ〜図２Ｃに記載のように、第２拡散領域２３は、マトリックス状の構造の他のメモリーセルＭＣの方へ延びていることが好ましい。ここでは、第２拡散領域２３は、ウェルとしてまたは平坦に基板１０に形成された第３拡散領域２４の完全に内部に形成されている。この場合、第２拡散領域２３はｐドープされており、第３拡散領域はｎドープされている。拡散領域２２，２３，２４のこの特徴的な構造が、「三重のウェル」構造を形成している。この構造では、拡散領域２２，２３，２４間のｐｎ接合部に形成される空乏層によって、第１拡散領域２２と第３拡散領域２４とは、そのそれぞれの充電状態とは無関係に相互に電気的に絶縁されている。ｎドープされたソース／ドレイン電極Ｓ，Ｄが、第１および第２拡散領域２２，２３と組み合わされることによっても、同じような構造が形成される。この場合、同じく、拡散領域２２，２３と、ソース／ドレイン電極Ｓ，Ｄとの間のｐｎ接合部に形成される空乏層が、第１拡散領域２２を、ソース／ドレイン電極Ｓ，Ｄから電気的に絶縁している。
【００２５】
薄い絶縁層ＴＯＸが、フローティングゲートＦＧの上側の基板面の高さに形成されている。薄い絶縁層ＴＯＸは、フローティングゲートＦＧを完全に被覆する。絶縁層ＴＯＸは、フラッシュメモリーセルＭＣのトンネル酸化物を形成する。この酸化物を通して、書き込み動作または消去動作のときに、フローティングゲートＦＧを充電または放電する。なお、このフローティングゲートＦＧは、トレンチキャパシタ２０の内部電極を形成するものである。トンネル酸化物層ＴＯＸの厚さは、一方では、フローティングゲートＦＧに存在する電荷を、ＦＥＴの導電性のチャネル層ＥＰＩから十分に良好に絶縁し、他方では、メモリーセルＭＣに書き込みまたは消去動作するときに、十分に高いトンネル電流が確保されるように選択されている。
【００２６】
埋め込みフローティングゲートＦＧの上側の基板表面に、電界効果トランジスタが形成されている。電界効果トランジスタのソース電極Ｓは、メモリートレンチＴＲの一方側に配置されており、電界効果トランジスタのドレイン電極Ｄは、メモリートレンチＴＲの他方側に配置されている。チャネル層ＥＰＩが、ソース電極Ｓとドレイン電極Ｄとの間に延びている。チャネル層ＥＰＩは、２つの電極Ｓ，Ｄを相互に電気的に接続している。この場合、チャネル層ＥＰＩが、トンネル層ＴＯＸ全体、ＯＮＯ層として形成されている絶縁層２１の上部の部分領域、および、トレンチＴＲに境を接する基板表面の部分領域を被覆していることが好ましい。チャネル層ＥＰＩは、エピタキシャルシリコンを含むことが好ましく、ｎドープされている。
【００２７】
選択ゲートＣＧは、チャネル層ＥＰＩの上側に形成されている。選択ゲートＣＧとチャネル層ＥＰＩとは、その間に配置されているゲート酸化物層ＧＯＸによって相互に分離されている。薄い絶縁層として形成されているゲート酸化物層ＧＯＸは、チャネル層ＥＰＩの全体、および、ソース／ドレイン電極Ｓ，Ｄの部分領域を被覆している。選択ゲートＣＧの上側に、ワード線ＷＬが形成されている。このワード線ＷＬは、図３に記載されている、メモリーセルＭＣのマトリックス状の構造の列にあるメモリーセルＭＣを相互接続する。この場合、ワード線ＷＬは、メモリーセルＭＣをｙ方向にアドレッシングするために使用される。
【００２８】
基板表面は、他の絶縁層１１によって被覆されている。この絶縁層１１に、ＦＥＴ構造全体が埋め込まれている。ソース／ドレイン電極Ｓ，Ｄのコンタクト接続を形成するために、第１および第２コンタクト部３０，３１が、絶縁層１１に形成されている。第２コンタクト部３１は、第１ビット線ＢＬ１と接続されていることが好ましい。この場合、第１ビット線ＢＬ１（図示せず）は、メモリーセルＭＣの図３に記載のマトリックス状の構造のワード線ＷＬに対して直交するように延びていることが好ましく、ｘ方向のアドレッシングに使用される。
【００２９】
図２Ａに、図１に記載されているのと類似したフラッシュメモリーセルＭＣへの書き込み工程を図式的に示す。書き込み動作のときに、フローティングゲートＦＧは、負に充電される。このため、電子は、チャネル層ＥＰＩからフローティングゲートＦＧへ移動すると共に、このとき、チャネル層ＥＰＩと第１拡散領域２２との間に生成された引っ張り電圧Ｕprogramによって生じる高い電場により、トンネル酸化物層ＴＯＸをトンネルする。
【００３０】
必要な引っ張り電圧Ｕprogramを生成するために、ソース／ドレイン電極Ｓ，Ｄを、共に負の電位−ΦProgramにする。正の電位ΦONを選択ゲートＣＧに印加して、チャネル層ＥＰＩの内部に、導電性のｎチャネル３２を生成する。その結果、２つのトンネル電極の１つを形成するチャネル層ＥＰＩは、同じくソース／ドレイン電位−ΦProgramになる。第２トンネル電極は、第１拡散領域２２によって形成される。引っ張り電圧Ｕprogramを生成するために、第２ビット線ＢＬ２によって、第１拡散領域２２を正の電位＋ΦProgramにする。この場合、重なり領域２２ａによって、第２ビット線ＢＬ２が形成されている。なお、重なり領域２２ａとは、図３に記載する、ワード線方向に対して垂直に延びている構造の行にある直接隣り合うメモリーセルＭＣの第１拡散領域２２が重なっている領域のことである。
【００３１】
トレンチキャパシタの結合領域が大きい結果、第１拡散領域２２とフローティングゲートＦＧとの間の容量的な相互作用がフローティングゲートＦＧにおいて非常に大きくなるので、電子がトンネル酸化物層ＴＯＸを通ってトンネルできるような非常に高い正の電位が、フローティングゲートＦＧに誘起される。
【００３２】
トンネル電子は、フローティングゲートＦＧを負に充電する。フローティングゲートＦＧは、その周囲から電気的に絶縁されているので、電源電圧を切断した後も、電子がフローティングゲートＦＧの内部に残る。メモリーセルＭＣの読み込み動作のときにチャネル層ＥＰＩとフローティングゲートＦＧとの間に生じる電界強度は、通常、フローティングゲートＦＧを、トンネル酸化物層ＴＯＸを介してもとの状態になるよう放電するには不十分である。
【００３３】
それゆえ、メモリーセルＭＣに書き込まれた情報ユニット（ビット）は、理想的には時間的に限定されずに保持されたままであるか、または、メモリーセルを故意に放電させるまではずっと保持されたままである。
【００３４】
図２Ｂに、図２Ａに記載のフラッシュメモリーセルＭＣの消去動作を概略的に示す。メモリーセルの情報ユニットを消去するため、トレンチキャパシタ２０を、もとの状態になるよう放電する。このとき、フローティングゲートＦＧをトンネルした電子は、トンネル酸化物層ＴＯＸを介して、チャネル層ＥＰＩへトンネルする。このとき、第１拡散領域２２とチャネル層ＥＰＩとの間に生成されている高い引っ張り電圧Ｕeraseによって、電子が引き寄せられる。このため、図１Ａに記載の書き込み動作と同じように、消去動作のときに、選択ゲートＣＧに正の電位ΦONを印加することにより、チャネル層ＥＰＩに導電性のｎチャネル３２を生成する。その結果、トンネル電極を形成するチャネル層ＥＰＩは、同じく正の電位＋Φeraseを得る。これとは対照的に、第２トンネル電極を形成する拡散領域２２を、図３に記載の第２ビット線ＢＬ２によって、負の電位−Φeraseにする。第１拡散領域２２と、フローティングゲートＦＧとの間の容量的な相互作用が大きいので、フローティングゲートＦＧの上部領域に、十分に高い負の電位が誘起される。その結果、電子は、トンネル酸化物層ＥＰＩを通ってトンネルする。従って、フローティングゲートＦＧは、もとの状態になるよう完全に放電され、メモリーセルＭＣは、もとに戻って初期状態「ノーマリオン」になる。
【００３５】
図２Ｃに、フラッシュメモリーセルＭＣの読み込み動作を概略的に示す。メモリーセルＭＣに蓄積されている情報を読み込む場合、選択ゲートＣＧとフローティングゲートＦＧとの間にあるチャンネル層ＥＰＩの導電性を評価する。メモリーセルＭＣに、フローティングゲートＦＧの充電状態、および、その結果生じるチャネル３２のコンダクタンスに応じて、２つの論理的なデータユニット「１」または「０」のどちらかを割り当てる。ここに記載の「ノーマリオン」メモリーセルＭＣでは、チャネル３２は、トレンチキャパシタ２０が充電されている場合は閉鎖（非導通）されており、トレンチキャパシタ２０が放電されている場合は開放（導通）されている。
【００３６】
フラッシュメモリーセルＭＣを読み出すために、ソース電極Ｓとドレイン電極Ｄとの間に、読み電圧Ｕreadを生成する。ただし、ソース電極Ｓは接地電位Φgroundになっており、ドレイン電極Ｄは正の電位＋Φreadになっていることが好ましい。この場合、選択ゲートＣＧおよび第１拡散領域２２は、ドレイン電極Ｄと同じ電位＋Φreadを得ることが好ましい。
【００３７】
選択ゲートＣＧの電位＋Φreadによって影響場が生成されるので、フローティングゲートＦＧが充電されていないときは、チャネル３２が開放される。この場合、ソース電極Ｓとドレイン電極Ｄとの間に読み電圧Ｕreadが存在することにより、チャネル層ＥＰＩの電流の流れを検出できるようになる。
【００３８】
これとは対照的に、フローティングゲートＦＧが負の電荷を備えている場合、チャネル層ＥＰＩの内部のチャネル３２は、負の電荷の影響場によってピンチオフとなる。その結果、チャネル層ＥＰＩの導電性が低下する。次に、ソース電極Ｓとドレイン電極Ｄとの間の、かなり低減された、または、完全に阻止された電流の流れに基づいて、メモリーセルＭＣの充電状態を検出する。
【００３９】
メモリーセルＭＣの充電状態に相当するチャネル層ＥＰＩの導電性を、２つの場合について、従来の評価回路によって特定する。評価回路は、最も簡単な場合、ソース電極Ｓとドレイン電極Ｄとの間に電流が流れるかどうかを試験する。電流が流れる場合、メモリーセルの構想に応じて、メモリーセルＭＣに、情報ユニット「１」または「０」をそれぞれ割り当てる。そうでない場合は、メモリーセルＭＣに、相補的な情報ユニットをそれぞれ割り当てる。
【００４０】
図３に、フラッシュメモリーセルＭＣのマトリックス状の構造の平面図を示す。この図では、メモリーセルＭＣが、相互に垂直に延びる４つの列と行とにそれぞれ配置されている。この場合、構造の相互に隣り合う２つの行の間に、各１つのトレンチ絶縁ＳＴＩが形成されている。このトレンチ絶縁ＳＴＩは、列のメモリーセルＭＣを電気的に相互に絶縁している。この構造の各メモリーセルＭＣは、図１に記載のフラッシュメモリーセルＭＣと同じように形成されており、基板１０のトレンチＴＲに形成されているフローティングゲートＦＧをそれぞれ備えている。フローティングゲートＦＧは、絶縁層２１によって、第１拡散領域２２から電気的に絶縁されている。フローティングゲートＦＧの上側に、各１つのチャネル層ＥＰＩが配置されている。この場合、フローティングゲートＦＧは、薄いトンネル酸化物層ＴＯＸによって、チャネル層ＥＰＩから絶縁されている。各チャネル層ＥＰＩは、エピタキシャル層として形成されていることが好ましく、チャネル層ＥＰＩの両側に配置されている２つのソース／ゲート電極Ｓ，Ｇをそれぞれ相互に接続する。この場合、各ソース／ドレイン電極Ｓ，Ｄは、ワード線に対して垂直に延びる構造の行の２つの直接隣り合うメモリーセルＭＣにそれぞれ割り当てられている。各メモリーセルＭＣは、チャネル層ＥＰＩの上側に、選択ゲートＣＧを備えている。この選択ゲートＣＧは、チャネル層ＥＰＩから、薄いゲート酸化物層ＧＯＸによって分離されている。
【００４１】
マトリックス状の構造の内部のメモリーセルＭＣを、ｙ方向に、ワード線ＷＬによってそれぞれアドレスする。ここでは、ワード線ＷＬは、構造の列のメモリーセルＭＣの全ての選択ゲートＣＧに接触している。
【００４２】
第１ビット線ＢＬ１（図３には記載せず）は、ワード線ＷＬに直交するように配置されており、構造の行のメモリーセルＭＣのソース／ドレイン電極Ｓ，Ｄとそれぞれ接触している。
【００４３】
各メモリーセルＭＣの第１拡散領域２２は、重なり領域２２ａをそれぞれ備えている。積み重なり領域２２ａは、ワード線方向に対して垂直に延びている構造の各行にある２つの直接隣り合うメモリーセルＭＣの第１拡散領域２２が重なっている領域である。このようにして形成された導電性の接続は、第２ビット線ＢＬ２を形成する。この第２ビット線ＢＬ２を介して、情報を、メモリーセルＭＣに書き込み、または、メモリーセルＭＣから消去する。このため、第１拡散領域２２は、図２Ａおよび図２Ｂの説明から分かるとおり、各メモリーセルＭＣに割り当てられている第２ビット線ＢＬ２を介して、正または負の電位＋Φprogram，−Φprogramを得る。
【００４４】
読み込み動作を実行するために、マトリックス状の構造の各メモリーセルＭＣを、ワード線ＷＬと第１ビット線ＢＬ１とを使用して、それぞれアドレスしてもよい。各メモリーセルＭＣの書き込みまたは消去動作を実行するためには、さらに、第２ビット線ＢＬ２がそれぞれ必要である。
【００４５】
上記の説明、請求項、および、図面に開示した本発明の特徴は、単独でも、任意の組み合わせとしても、本発明を実現するために、その様々な実施形態で重要なものである。
【図面の簡単な説明】
【００４６】
【図１】埋め込みフローティングゲートを有する本発明のフラッシュメモリーセルの断面図である。
【図２】Ａ〜Ｃは、書き込み、消去および読み込み動作時の図１のフラッシュメモリーセルの作動方法を示す図である。
【図３】第１拡散領域の重なりによって形成された第２ビット線を有する本発明のフラッシュメモリーセルのマトリックス状の構造を示す図である。
【符号の説明】
【００４７】
ＦＥＴ 電界効果トランジスタ
ＴＲ トレンチ
ＦＧ フローティングゲート
ＥＰＩ エピタキシャルチャネル層
ＣＧ 選択ゲート
Ｓ ソース電極
Ｄ ドレイン電極
ＭＣ メモリーセル
ＴＯＸ トンネル酸化物
ＧＯＸ ゲート酸化物
ＢＬ１ 第１ビット線
ＢＬ２ 第２ビット線
ＳＴＩ トレンチ絶縁
１０ 基板
１１ 絶縁層
２０ トレンチ容量
２１ 誘電体
２２ 第１拡散領域
２２ａ 第１拡散領域の重なり領域
２３ 第２拡散領域
２４ 第３拡散領域
３０ ソースコンタクト部
３１ ドレインコンタクト部
３２ チャネル
Φprogram
Φerase
Φread
Φground
ΦON
Ｕprogram
Ｕerase
Ｕread
本発明は、特許請求項１に記載の構成に基づく、選択ゲートとフローティングゲートとの間にチャネル層が配置されているプログラム可能な読み出し専用メモリーセルに関するものである。
【０００２】
ダイナミックメモリーセル（ＤＲＡＭ）とは対照的に、フラッシュメモリーの原理に従ったプログラム可能な読み出し専用メモリーセルは、外部から電源が供給されなくても、蓄積された情報を保持できる。
【０００３】
従来のフラッシュメモリーは、通常、電界効果トランジスタ（ＦＥＴ）を備えている。この電界効果トランジスタは、付加的なフローティングゲート（Floating Gate）を有している。また、この付加的なフローティングゲートは、ＦＥＴの選択ゲート（コントロールゲート（Control Gate））と、チャネル層との間に形成されている。なお、このチャネル層は、ＦＥＴの２つのソース／ドレイン領域を相互接続するものである。
【０００４】
この場合、メモリーセルのプログラムモードのときに、特定の電荷を、フローティングゲートに供給する。なお、このフローティングゲートは、その周囲から絶縁されている。続いて、チャネル層の導電性、従ってＦＥＴのスイッチング状態を特定する。充電されたフローティングゲートが、ＦＥＴのチャネルを閉鎖（非導通）しているか開放（導通）しているかによって「ノーマリオン」メモリーセルと「ノーマリオフ」メモリーセルとを区別する。この場合、フラッシュメモリーセルの読み出しは、これのためにチャネルの導電性を試験しさえすればよいので、特に簡単である。
【０００５】
フラッシュメモリーは、揮発性メモリーとは異なり、このような利点があるにも係わらず、広く使用されているわけではない。特に、このメモリー型のプログラム時間および消去時間は、揮発性メモリーのプログラム時間および消去時間よりも明らかに長いので、フラッシュメモリーセルの普及が遅れている。
【０００６】
さらに、フラッシュメモリーセルの他に、例えばＤＲＡＭメモリーセルもチップに製造するというように、複合メモリーの場合は、２種類のメモリーセルの異なる技術的手順が原因で、構造的な問題が生じる。
【０００７】
米国特許公報第６０５２３１１号（ＵＳ６０５２３１１）「電気的に消去可能な読み出し専用フラッシュメモリー」（Electrically Erasable Programmable Read only Flash Memory）と、米国特許公報第６０１１２８８号（ＵＳ６０１１２８８）「垂直チャネルとソース／ドレインバス線とを有するフラッシュメモリーセル」（Flash Memory Cell with vertical Channels and Source/Drain Bus Lines）に、側方への広がりが少ないフラッシュメモリーセルが記載されている。２つのメモリーセルは、各メモリーセルのソース領域とドレイン領域との間に形成されたフローティングゲート、および、フローティングゲートの上側に配置されている選択ゲートをそれぞれ備えている。この場合、チャネルは、フローティングゲートの下側または側方に延びている。
【０００８】
本発明の目的は、記憶密度をより高くでき、書き込みおよび消去動作をより速くできるフラッシュメモリーを提供することである。さらに、本発明の目的は、このようなフラッシュメモリーの作動方法を提供することである。
【０００９】
上記目的は、請求項１に記載のフラッシュメモリーと、請求項１０，１１，１２に記載の方法とによって達成される。さらに、本発明の好ましい実施形態を、従属請求項に記載する。
【００１０】
本発明では、フラッシュメモリーセルが、フローティングゲートと選択ゲートとの間に配置されているチャネル層を備えている。このチャネル層は、ソース電極とドレイン電極とを相互接続している。
【００１１】
この場合、選択ゲートの下側に配置されているフローティングゲートは、少なくとも１部が、基板に形成されているトレンチに配置されている。トレンチを基板の中へ垂直に拡張することにより、フローティングゲートの直径、従ってメモリーセルの有効チップ面を小さくできる。
【００１２】
本発明の他の有利な洗練された形態では、メモリーセルが、書き込み／消去および読み込み動作のために２つの別々の酸化物層を備えている。その結果、２つの酸化物層のそれぞれ、従って各酸化物層と関連している書き込み／消去または読み込み動作を別々に最適化できる。この場合、トンネル酸化物層が改善されるだけではなく、特に、書き込み時間および消去時間を短縮できる。
【００１３】
本発明の他の有利な洗練された形態では、チャネル層をエピタキシャル層として形成する。その結果、チャネル層を非常に薄く形成できるので、選択ゲートとフローティングゲートとの制御効果が最大になる。
【００１４】
本発明の他の洗練された形態では、埋め込まれたフローティングゲートが内部電極を形成し、第１拡散領域が外部電極を形成し、フローティングゲートと第１拡散領域との間に形成された絶縁層が、基板中に延びるトレンチキャパシタの誘電体を形成する。トレンチキャパシタは、ＤＲＡＭメモリーセルのトレンチキャパシタと同様に形成されるので、フラッシュメモリーセルとＤＲＡＭメモリーセルとが共に１つの半導体ウェハ上に製造される組み合わせアプリケーションを製造する場合、プログラム工程を省略できる。さらに、組み合わせアプリケーションの場合、２種類のメモリーセルの寸法が適合しているので、従来のフラッシュメモリーセルの場合に一般的であった構造的な問題を回避できる。
【００１５】
本発明のフラッシュメモリーセルでは、フローティングゲートが、トレンチキャパシタの内部電極を形成している。また、フローティングゲートは、トレンチキャパシタの外部電極を形成している第１拡散領域を介して、容量的に充電または放電される。本発明のフラッシュメモリーセルの上記のような構造では、フローティングゲートと第１拡散領域との間の結合領域が特に大きくなる。その結果、フローティングゲートを、特に効率よく、容量的に充電または放電できる。
【００１６】
本発明の他の有利な洗練された形態では、ワード線方向に直交する方向に連続して配置されるメモリーセルの隣接するものどうしの第１拡散領域が、相互に重なっている。その結果、メモリーセルの行に沿って、第２ビット線が生じる。この第２ビット線を介して、各メモリーセルをプログラミングまたは消去できる。
【００１７】
本発明の有利な洗練された形態および発展形を、従属請求項に記載する。以下に、本発明が解決する問題および本発明自体を、図を参考にしながら詳しく説明する。
【００１８】
図１は、埋め込みフローティングゲートを有する本発明のフラッシュメモリーセルの断面図である。図２Ａ〜図２Ｃは、書き込み、消去および読み込み動作時の図１のフラッシュメモリーセルの作動方法を示す図である。図３は、第１拡散領域の重なりによって形成された第２ビット線を有する本発明のフラッシュメモリーセルのマトリックス状の構造を示す図である。
【００１９】
図１に、本発明のフラッシュメモリーセルＭＣの構造を示す。メモリーセルＭＣは、基板１０の内部に埋め込まれたフローティングゲートＦＧと、埋め込みフローティングゲートＦＧの上側に形成された電界効果トランジスタとを備えている。本発明の記載の実施形態は、「ノーマリオン」メモリーセルを示している。電界効果トランジスタは、フローティングゲートＦＧが充電されていないときは活性化されている。
【００２０】
チップ面を小さくするため、フローティングゲートＦＧは、基板１０の内部に形成されたトレンチＴＲに、完全に埋め込まれて収容されていると共に、トレンチキャパシタ２０の内部電極を形成している。
【００２１】
トレンチＴＲの内部に、薄い絶縁層２１が形成されている。絶縁層２１は、トレンチＴＲの底および側壁を、均一な層厚で完全に被覆しており、基板表面に達している。絶縁層２１は、ＯＮＯ（Oxid-Nitrid-Oxid）層として形成されていることが好ましい。また、絶縁層２１を、トレンチキャパシタ２０の誘電体として使用し、フローティングゲートＦＧを、第１拡散領域２２から絶縁する。なお、この第１拡散領域２２は、トレンチキャパシタ２０の外部電極として形成されているものである。
【００２２】
記載の実施例では、第１拡散領域２２がｎドープされている。この第１拡散領域２２は、フローティングゲートＦＧを容量的に充電または放電するために使用される。フローティングゲートＦＧと第１拡散領域２２との間の結合容量をできるだけ大きくするため、トレンチＴＲは、その上部領域を除いて、第１拡散領域２２によって完全に被覆されている。この場合、第１拡散領域２２は、基板１０の内部にウェルとして形成されており、トレンチＴＲの下側の高さから基板表面のすぐ下の高さまで延びている。
【００２３】
図３に記載のように、マトリックス状の構造の行にあるフラッシュメモリーセルＭＣの第１拡散領域２２は、相互に重なり、フラッシュメモリーセルＭＣに対して書き込みを行うため、および、フラッシュメモリーセルＭＣに対して消去を行うための第２ビット線を形成する。
【００２４】
第１拡散領域２２の外側に、第２拡散領域２３が備えられている。この第２拡散領域２３は、基板表面から、第１拡散領域２２の下側まで延びており、側方は、フラッシュメモリーセルＭＣを越えて延びている。ここでは、第２拡散領域は、ただ１つのメモリーセルＭＣを含むウェルとして図１に示されている。図２Ａ〜図２Ｃに記載のように、第２拡散領域２３は、マトリックス状の構造の他のメモリーセルＭＣの方へ延びていることが好ましい。ここでは、第２拡散領域２３は、ウェルとしてまたは平坦に基板１０に形成された第３拡散領域２４の完全に内部に形成されている。この場合、第２拡散領域２３はｐドープされており、第３拡散領域はｎドープされている。拡散領域２２，２３，２４のこの特徴的な構造が、「三重のウェル」構造を形成している。この構造では、拡散領域２２，２３，２４間のｐｎ接合部に形成される空乏層によって、第１拡散領域２２と第３拡散領域２４とは、そのそれぞれの充電状態とは無関係に相互に電気的に絶縁されている。ｎドープされたソース／ドレイン電極Ｓ，Ｄが、第１および第２拡散領域２２，２３と組み合わされることによっても、同じような構造が形成される。この場合、同じく、拡散領域２２，２３と、ソース／ドレイン電極Ｓ，Ｄとの間のｐｎ接合部に形成される空乏層が、第１拡散領域２２を、ソース／ドレイン電極Ｓ，Ｄから電気的に絶縁している。
【００２５】
薄い絶縁層ＴＯＸが、フローティングゲートＦＧの上側の基板面の高さに形成されている。薄い絶縁層ＴＯＸは、フローティングゲートＦＧを完全に被覆する。絶縁層ＴＯＸは、フラッシュメモリーセルＭＣのトンネル酸化物を形成する。この酸化物を通して、書き込み動作または消去動作のときに、フローティングゲートＦＧを充電または放電する。なお、このフローティングゲートＦＧは、トレンチキャパシタ２０の内部電極を形成するものである。トンネル酸化物層ＴＯＸの厚さは、一方では、フローティングゲートＦＧに存在する電荷を、ＦＥＴの導電性のチャネル層ＥＰＩから十分に良好に絶縁し、他方では、メモリーセルＭＣに書き込みまたは消去動作するときに、十分に高いトンネル電流が確保されるように選択されている。
【００２６】
埋め込みフローティングゲートＦＧの上側の基板表面に、電界効果トランジスタが形成されている。電界効果トランジスタのソース電極Ｓは、メモリートレンチＴＲの一方側に配置されており、電界効果トランジスタのドレイン電極Ｄは、メモリートレンチＴＲの他方側に配置されている。チャネル層ＥＰＩが、ソース電極Ｓとドレイン電極Ｄとの間に延びている。チャネル層ＥＰＩは、２つの電極Ｓ，Ｄを相互に電気的に接続している。この場合、チャネル層ＥＰＩが、トンネル層ＴＯＸ全体、ＯＮＯ層として形成されている絶縁層２１の上部の部分領域、および、トレンチＴＲに境を接する基板表面の部分領域を被覆していることが好ましい。チャネル層ＥＰＩは、エピタキシャルシリコンを含むことが好ましく、ｎドープされている。
【００２７】
選択ゲートＣＧは、チャネル層ＥＰＩの上側に形成されている。選択ゲートＣＧとチャネル層ＥＰＩとは、その間に配置されているゲート酸化物層ＧＯＸによって相互に分離されている。薄い絶縁層として形成されているゲート酸化物層ＧＯＸは、チャネル層ＥＰＩの全体、および、ソース／ドレイン電極Ｓ，Ｄの部分領域を被覆している。選択ゲートＣＧの上側に、ワード線ＷＬが形成されている。このワード線ＷＬは、図３に記載されている、メモリーセルＭＣのマトリックス状の構造の列にあるメモリーセルＭＣを相互接続する。この場合、ワード線ＷＬは、メモリーセルＭＣをｙ方向にアドレッシングするために使用される。
【００２８】
基板表面は、他の絶縁層１１によって被覆されている。この絶縁層１１に、ＦＥＴ構造全体が埋め込まれている。ソース／ドレイン電極Ｓ，Ｄのコンタクト接続を形成するために、第１および第２コンタクト部３０，３１が、絶縁層１１に形成されている。第２コンタクト部３１は、第１ビット線ＢＬ１と接続されていることが好ましい。この場合、第１ビット線ＢＬ１（図示せず）は、メモリーセルＭＣの図３に記載のマトリックス状の構造のワード線ＷＬに対して直交するように延びていることが好ましく、ｘ方向のアドレッシングに使用される。
【００２９】
図２Ａに、図１に記載されているのと類似したフラッシュメモリーセルＭＣへの書き込み工程を図式的に示す。書き込み動作のときに、フローティングゲートＦＧは、負に充電される。このため、電子は、チャネル層ＥＰＩからフローティングゲートＦＧへ移動すると共に、このとき、チャネル層ＥＰＩと第１拡散領域２２との間に生成された引っ張り電圧Ｕprogramによって生じる高い電場により、トンネル酸化物層ＴＯＸをトンネルする。
【００３０】
必要な引っ張り電圧Ｕprogramを生成するために、ソース／ドレイン電極Ｓ，Ｄを、共に負の電位−ΦProgramにする。正の電位ΦONを選択ゲートＣＧに印加して、チャネル層ＥＰＩの内部に、導電性のｎチャネル３２を生成する。その結果、２つのトンネル電極の１つを形成するチャネル層ＥＰＩは、同じくソース／ドレイン電位−ΦProgramになる。第２トンネル電極は、第１拡散領域２２によって形成される。引っ張り電圧Ｕprogramを生成するために、第２ビット線ＢＬ２によって、第１拡散領域２２を正の電位＋ΦProgramにする。この場合、重なり領域２２ａによって、第２ビット線ＢＬ２が形成されている。なお、重なり領域２２ａとは、図３に記載する、ワード線方向に対して垂直に延びている構造の行にある直接隣り合うメモリーセルＭＣの第１拡散領域２２が重なっている領域のことである。
【００３１】
トレンチキャパシタの結合領域が大きい結果、第１拡散領域２２とフローティングゲートＦＧとの間の容量的な相互作用がフローティングゲートＦＧにおいて非常に大きくなるので、電子がトンネル酸化物層ＴＯＸを通ってトンネルできるような非常に高い正の電位が、フローティングゲートＦＧに誘起される。
【００３２】
トンネル電子は、フローティングゲートＦＧを負に充電する。フローティングゲートＦＧは、その周囲から電気的に絶縁されているので、電源電圧を切断した後も、電子がフローティングゲートＦＧの内部に残る。メモリーセルＭＣの読み込み動作のときにチャネル層ＥＰＩとフローティングゲートＦＧとの間に生じる電界強度は、通常、フローティングゲートＦＧを、トンネル酸化物層ＴＯＸを介してもとの状態になるよう放電するには不十分である。
【００３３】
それゆえ、メモリーセルＭＣに書き込まれた情報ユニット（ビット）は、理想的には時間的に限定されずに保持されたままであるか、または、メモリーセルを故意に放電させるまではずっと保持されたままである。
【００３４】
図２Ｂに、図２Ａに記載のフラッシュメモリーセルＭＣの消去動作を概略的に示す。メモリーセルの情報ユニットを消去するため、トレンチキャパシタ２０を、もとの状態になるよう放電する。このとき、フローティングゲートＦＧをトンネルした電子は、トンネル酸化物層ＴＯＸを介して、チャネル層ＥＰＩへトンネルする。このとき、第１拡散領域２２とチャネル層ＥＰＩとの間に生成されている高い引っ張り電圧Ｕeraseによって、電子が引き寄せられる。このため、図１Ａに記載の書き込み動作と同じように、消去動作のときに、選択ゲートＣＧに正の電位ΦONを印加することにより、チャネル層ＥＰＩに導電性のｎチャネル３２を生成する。その結果、トンネル電極を形成するチャネル層ＥＰＩは、同じく正の電位＋Φeraseを得る。これとは対照的に、第２トンネル電極を形成する拡散領域２２を、図３に記載の第２ビット線ＢＬ２によって、負の電位−Φeraseにする。第１拡散領域２２と、フローティングゲートＦＧとの間の容量的な相互作用が大きいので、フローティングゲートＦＧの上部領域に、十分に高い負の電位が誘起される。その結果、電子は、トンネル酸化物層ＥＰＩを通ってトンネルする。従って、フローティングゲートＦＧは、もとの状態になるよう完全に放電され、メモリーセルＭＣは、もとに戻って初期状態「ノーマリオン」になる。
【００３５】
図２Ｃに、フラッシュメモリーセルＭＣの読み込み動作を概略的に示す。メモリーセルＭＣに蓄積されている情報を読み込む場合、選択ゲートＣＧとフローティングゲートＦＧとの間にあるチャンネル層ＥＰＩの導電性を評価する。メモリーセルＭＣに、フローティングゲートＦＧの充電状態、および、その結果生じるチャネル３２のコンダクタンスに応じて、２つの論理的なデータユニット「１」または「０」のどちらかを割り当てる。ここに記載の「ノーマリオン」メモリーセルＭＣでは、チャネル３２は、トレンチキャパシタ２０が充電されている場合は閉鎖（非導通）されており、トレンチキャパシタ２０が放電されている場合は開放（導通）されている。
【００３６】
フラッシュメモリーセルＭＣを読み出すために、ソース電極Ｓとドレイン電極Ｄとの間に、読み電圧Ｕreadを生成する。ただし、ソース電極Ｓは接地電位Φgroundになっており、ドレイン電極Ｄは正の電位＋Φreadになっていることが好ましい。この場合、選択ゲートＣＧおよび第１拡散領域２２は、ドレイン電極Ｄと同じ電位＋Φreadを得ることが好ましい。
【００３７】
選択ゲートＣＧの電位＋Φreadによって影響場が生成されるので、フローティングゲートＦＧが充電されていないときは、チャネル３２が開放される。この場合、ソース電極Ｓとドレイン電極Ｄとの間に読み電圧Ｕreadが存在することにより、チャネル層ＥＰＩの電流の流れを検出できるようになる。
【００３８】
これとは対照的に、フローティングゲートＦＧが負の電荷を備えている場合、チャネル層ＥＰＩの内部のチャネル３２は、負の電荷の影響場によってピンチオフとなる。その結果、チャネル層ＥＰＩの導電性が低下する。次に、ソース電極Ｓとドレイン電極Ｄとの間の、かなり低減された、または、完全に阻止された電流の流れに基づいて、メモリーセルＭＣの充電状態を検出する。
【００３９】
メモリーセルＭＣの充電状態に相当するチャネル層ＥＰＩの導電性を、２つの場合について、従来の評価回路によって特定する。評価回路は、最も簡単な場合、ソース電極Ｓとドレイン電極Ｄとの間に電流が流れるかどうかを試験する。電流が流れる場合、メモリーセルの構想に応じて、メモリーセルＭＣに、情報ユニット「１」または「０」をそれぞれ割り当てる。そうでない場合は、メモリーセルＭＣに、相補的な情報ユニットをそれぞれ割り当てる。
【００４０】
図３に、フラッシュメモリーセルＭＣのマトリックス状の構造の平面図を示す。この図では、メモリーセルＭＣが、相互に垂直に延びる４つの列と行とにそれぞれ配置されている。この場合、構造の相互に隣り合う２つの行の間に、各１つのトレンチ絶縁ＳＴＩが形成されている。このトレンチ絶縁ＳＴＩは、列のメモリーセルＭＣを電気的に相互に絶縁している。この構造の各メモリーセルＭＣは、図１に記載のフラッシュメモリーセルＭＣと同じように形成されており、基板１０のトレンチＴＲに形成されているフローティングゲートＦＧをそれぞれ備えている。フローティングゲートＦＧは、絶縁層２１によって、第１拡散領域２２から電気的に絶縁されている。フローティングゲートＦＧの上側に、各１つのチャネル層ＥＰＩが配置されている。この場合、フローティングゲートＦＧは、薄いトンネル酸化物層ＴＯＸによって、チャネル層ＥＰＩから絶縁されている。各チャネル層ＥＰＩは、エピタキシャル層として形成されていることが好ましく、チャネル層ＥＰＩの両側に配置されている２つのソース／ゲート電極Ｓ，Ｇをそれぞれ相互に接続する。この場合、各ソース／ドレイン電極Ｓ，Ｄは、ワード線に対して垂直に延びる構造の行の２つの直接隣り合うメモリーセルＭＣにそれぞれ割り当てられている。各メモリーセルＭＣは、チャネル層ＥＰＩの上側に、選択ゲートＣＧを備えている。この選択ゲートＣＧは、チャネル層ＥＰＩから、薄いゲート酸化物層ＧＯＸによって分離されている。
【００４１】
マトリックス状の構造の内部のメモリーセルＭＣを、ｙ方向に、ワード線ＷＬによってそれぞれアドレスする。ここでは、ワード線ＷＬは、構造の列のメモリーセルＭＣの全ての選択ゲートＣＧに接触している。
【００４２】
第１ビット線ＢＬ１（図３には記載せず）は、ワード線ＷＬに直交するように配置されており、構造の行のメモリーセルＭＣのソース／ドレイン電極Ｓ，Ｄとそれぞれ接触している。
【００４３】
各メモリーセルＭＣの第１拡散領域２２は、重なり領域２２ａをそれぞれ備えている。積み重なり領域２２ａは、ワード線方向に対して垂直に延びている構造の各行にある２つの直接隣り合うメモリーセルＭＣの第１拡散領域２２が重なっている領域である。このようにして形成された導電性の接続は、第２ビット線ＢＬ２を形成する。この第２ビット線ＢＬ２を介して、情報を、メモリーセルＭＣに書き込み、または、メモリーセルＭＣから消去する。このため、第１拡散領域２２は、図２Ａおよび図２Ｂの説明から分かるとおり、各メモリーセルＭＣに割り当てられている第２ビット線ＢＬ２を介して、正または負の電位＋Φprogram，−Φprogramを得る。
【００４４】
読み込み動作を実行するために、マトリックス状の構造の各メモリーセルＭＣを、ワード線ＷＬと第１ビット線ＢＬ１とを使用して、それぞれアドレスしてもよい。各メモリーセルＭＣの書き込みまたは消去動作を実行するためには、さらに、第２ビット線ＢＬ２がそれぞれ必要である。
【００４５】
上記の説明、請求項、および、図面に開示した本発明の特徴は、単独でも、任意の組み合わせとしても、本発明を実現するために、その様々な実施形態で重要なものである。
【図面の簡単な説明】
【００４６】
【図１】埋め込みフローティングゲートを有する本発明のフラッシュメモリーセルの断面図である。
【図２】Ａ〜Ｃは、書き込み、消去および読み込み動作時の図１のフラッシュメモリーセルの作動方法を示す図である。
【図３】第１拡散領域の重なりによって形成された第２ビット線を有する本発明のフラッシュメモリーセルのマトリックス状の構造を示す図である。
【符号の説明】
【００４７】
ＦＥＴ 電界効果トランジスタ
ＴＲ トレンチ
ＦＧ フローティングゲート
ＥＰＩ エピタキシャルチャネル層
ＣＧ 選択ゲート
Ｓ ソース電極
Ｄ ドレイン電極
ＭＣ メモリーセル
ＴＯＸ トンネル酸化物
ＧＯＸ ゲート酸化物
ＢＬ１ 第１ビット線
ＢＬ２ 第２ビット線
ＳＴＩ トレンチ絶縁
１０ 基板
１１ 絶縁層
２０ トレンチ容量
２１ 誘電体
２２ 第１拡散領域
２２ａ 第１拡散領域の重なり領域
２３ 第２拡散領域
２４ 第３拡散領域
３０ ソースコンタクト部
３１ ドレインコンタクト部
３２ チャネル
Φprogram
Φerase
Φread
Φground
ΦON
Ｕprogram
Ｕerase
Ｕread
Claims (12)
- ソースおよびドレイン電極（Ｓ，Ｄ）と、ソース電極とドレイン電極と（Ｓ，Ｄ）の間に形成されているチャネル層（ＥＰＩ）と、チャネル層（ＥＰＩ）から分離されているフローティングゲート（ＦＧ）と、チャネル層（ＥＰＩ）から分離されている選択ゲート（ＣＧ）とを有するプログラム可能な読み出し専用メモリーセル（ＭＣ）であって、
選択ゲート（ＣＧ）とフローティングゲート（ＦＧ）とが、チャネル層（ＥＰＩ）の両側に、相互にほぼ対向するように配置されており、
フローティングゲート（ＦＧ）とチャネル層（ＥＰＩ）との間、および、選択ゲート（ＣＧ）とチャネル層（ＥＰＩ）との間に、各１つの絶縁層（ＴＯＸ，ＧＯＸ）が配置されていることを特徴とする、プログラム可能な読み出し専用メモリーセル。 - 上記フローティングゲート（ＦＧ）は、少なくとも１部が、基板（１０）のトレンチ（ＴＲ）に配置されており、
トレンチ（ＴＲ）は、ソース電極とドレイン電極と（Ｓ，Ｄ）の間に配置されており、
フローティングゲート（ＦＧ）は、基板（１０）から電気的に絶縁されていることを特徴とする、請求項１に記載のプログラム可能な読み出し専用メモリーセル（ＭＣ）。 - 上記フローティングゲート（ＦＧ）は、酸化物−窒化物−酸化物層として形成されていることが好ましい薄い絶縁層（２１）によって、基板（１０）から絶縁されていることを特徴とする、請求項２に記載のプログラム可能な読み出し専用メモリーセル（ＭＣ）。
- 内部電極がフローティングゲート（ＦＧ）によって形成されており、外部電極が第１拡散領域（２２）によって形成されているトレンチキャパシタ（２０）が、上記基板（１０）に形成されていることを特徴とする、請求項２または３に記載のプログラム可能な読み出し専用メモリーセル（ＭＣ）。
- 上記第１拡散領域（２２）は、第２拡散領域（２３）の内部に形成されており、第２拡散領域は、完全に、第３拡散領域（２４）の内部に形成されており、第２拡散領域（２３）は、第１拡散領域（２２）と第３拡散領域（２４）とに対して相補的にドーピングされていることを特徴とする、請求項４に記載のプログラム可能な読み出し専用メモリーセル（ＭＣ）。
- 読み出し専用メモリーセル（ＭＣ）の第１拡散領域（２２）は、ワード線方向に対して直交する方向に直接隣り合う、読み出し専用メモリーセル（ＭＣ）のマトリックス状の構造の２つの読み出し専用メモリーセル（ＭＣ）の、第１拡散領域（２２）による重なり領域（２２ａ）を備え、上記重なり領域（２２ａ）は、一連の読み出し専用メモリーセル（ＭＣ）の第１拡散領域（２２）間を導電的に接続していることを特徴とする、請求項４または５に記載のプログラム可能な読み出し専用メモリーセル（ＭＣ）。
- 上記チャネル層（ＥＰＩ）は、エピタキシャル層として形成されていることを特徴とする、請求項１ないし６のいずれか１項に記載のプログラム可能な読み出し専用メモリーセル（ＭＣ）。
- 上記チャネル層（ＥＰＩ）は、ｎドープされていることを特徴とする、請求項１ないし７のいずれか１項に記載のプログラム可能な読み出し専用メモリーセル（ＭＣ）。
- 上記ソースおよびドレイン電極（Ｓ，Ｄ）は、少なくとも１部が、基板（１０）の表面に形成されていることを特徴とする、請求項１ないし８のいずれか１項に記載のプログラム可能な読み出し専用メモリーセル（ＭＣ）。
- 選択ゲート（ＣＧ）とソースおよび／またはドレイン電極（Ｓ，Ｄ）との間に電圧（ＵON）を印加することにより、チャネル層（ＥＰＩ）のチャネル（３２）を開放し、
第１拡散領域（２２）とチャネル層（ＥＰＩ）との間に他の電圧（Ｕprogram）を印加し、ソースおよび／またはドレイン電極（Ｓ，Ｄ）を負の電位（−Φprogram）にし、第１拡散領域（２２）を正の電位（＋Φprogram）にし、選択ゲート（ＣＧ）を正の電位（＋ΦON）にすることを特徴とする、請求項４ないし９のいずれか１項に記載のプログラム可能な読み出し専用メモリーセル（ＭＣ）に書き込みを行う方法。 - 選択ゲート（ＣＧ）とソースおよび／またはドレイン電極（Ｓ，Ｄ）との間に電圧（ＵON）を印加することにより、チャネル（３２）を開放し、
第１拡散領域（２２）とチャネル層（ＥＰＩ）との間に他の電圧（Ｕerase）を印加し、ソースおよび／またはドレイン電極（Ｓ，Ｄ）を正の電位（＋Φerase（ＣＧ）を正の電位（＋ΦON）にすることを特徴とする、請求項４ないし１０のいずれか１項に記載のプログラム可能な読み出し専用メモリーセル（ＭＣ）の情報を消去する方法。 - ソースおよびドレイン電極（Ｓ，Ｄ）間に電圧（Ｕread）を印加し、
ソース電極（Ｓ）を接地電位（Φground）にし、ドレイン電極（Ｄ）、選択ゲート（ＣＧ）および第１拡散領域（２２）を正の電位（＋Φｒｅａｄ）にし、
読み出し専用メモリーセル（ＭＣ）の充電状態に応じたチャネル層（ＥＰＩ）の導電性を、評価回路を用いて決定し、
読み出し専用メモリーセル（ＭＣ）に、チャネル（３２）の導電性に応じた情報を割り当てることを特徴とする、請求項４ないし１１のいずれか１項に記載のプログラム可能な読み出し専用メモリーセル（ＭＣ）の情報を読み出す方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10146978A DE10146978A1 (de) | 2001-09-24 | 2001-09-24 | Flash-Speicherzelle mit vergrabenem Floating-Gate und Verfahren zum Betreiben einer solchen Flash-Speicherzelle |
| PCT/EP2002/009920 WO2003030268A1 (de) | 2001-09-24 | 2002-09-05 | Flash-speicherzelle mit vergrabenem floating-gate und verfahren zum betreiben einer solchen flash-speicherzelle |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005505139A true JP2005505139A (ja) | 2005-02-17 |
| JP4021410B2 JP4021410B2 (ja) | 2007-12-12 |
Family
ID=7700058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003533354A Expired - Fee Related JP4021410B2 (ja) | 2001-09-24 | 2002-09-05 | 埋め込みフローティングゲートを有するフラッシュメモリーセルと、このようなフラッシュメモリーセルの作動方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7064377B2 (ja) |
| EP (1) | EP1430540A1 (ja) |
| JP (1) | JP4021410B2 (ja) |
| KR (1) | KR100776080B1 (ja) |
| DE (1) | DE10146978A1 (ja) |
| TW (1) | TW565932B (ja) |
| WO (1) | WO2003030268A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7208803B2 (en) * | 2004-05-05 | 2007-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a raised source/drain and a semiconductor device employing the same |
| KR100696766B1 (ko) * | 2004-12-29 | 2007-03-19 | 주식회사 하이닉스반도체 | 차지 트랩 인슐레이터 메모리 장치 |
| KR100600044B1 (ko) * | 2005-06-30 | 2006-07-13 | 주식회사 하이닉스반도체 | 리세스게이트를 구비한 반도체소자의 제조 방법 |
| US7888729B2 (en) * | 2008-08-26 | 2011-02-15 | International Business Machines Corporation | Flash memory gate structure for widened lithography window |
| US20120040504A1 (en) * | 2010-08-10 | 2012-02-16 | Yield Microelectronics Corp. | Method for integrating dram and nvm |
| TWI559459B (zh) * | 2014-12-03 | 2016-11-21 | 力晶科技股份有限公司 | 快閃記憶體及其製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59154072A (ja) * | 1983-02-23 | 1984-09-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPS59154071A (ja) * | 1983-02-23 | 1984-09-03 | Toshiba Corp | 半導体装置 |
| JPS6178169A (ja) * | 1984-09-26 | 1986-04-21 | Hitachi Ltd | 半導体記憶装置 |
| JP3321899B2 (ja) * | 1992-12-04 | 2002-09-09 | 株式会社デンソー | 半導体装置 |
| US5598367A (en) * | 1995-06-07 | 1997-01-28 | International Business Machines Corporation | Trench EPROM |
| US6011288A (en) * | 1997-12-22 | 2000-01-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flash memory cell with vertical channels, and source/drain bus lines |
| US6445032B1 (en) * | 1998-05-04 | 2002-09-03 | International Business Machines Corporation | Floating back gate electrically erasable programmable read-only memory(EEPROM) |
| TW385550B (en) * | 1998-05-27 | 2000-03-21 | United Microelectronics Corp | Electrically erasable programmable read only flash memory |
| US6252275B1 (en) * | 1999-01-07 | 2001-06-26 | International Business Machines Corporation | Silicon-on-insulator non-volatile random access memory device |
-
2001
- 2001-09-24 DE DE10146978A patent/DE10146978A1/de not_active Withdrawn
-
2002
- 2002-09-05 EP EP02800068A patent/EP1430540A1/de not_active Withdrawn
- 2002-09-05 JP JP2003533354A patent/JP4021410B2/ja not_active Expired - Fee Related
- 2002-09-05 WO PCT/EP2002/009920 patent/WO2003030268A1/de active Application Filing
- 2002-09-05 KR KR1020047004189A patent/KR100776080B1/ko not_active IP Right Cessation
- 2002-09-16 TW TW091121157A patent/TW565932B/zh not_active IP Right Cessation
-
2004
- 2004-03-24 US US10/808,219 patent/US7064377B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003030268A1 (de) | 2003-04-10 |
| US7064377B2 (en) | 2006-06-20 |
| DE10146978A1 (de) | 2003-04-10 |
| TW565932B (en) | 2003-12-11 |
| KR100776080B1 (ko) | 2007-11-16 |
| EP1430540A1 (de) | 2004-06-23 |
| JP4021410B2 (ja) | 2007-12-12 |
| KR20040035867A (ko) | 2004-04-29 |
| US20040228187A1 (en) | 2004-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7982256B2 (en) | Semiconductor memory device having DRAM cell mode and non-volatile memory cell mode and operation method thereof | |
| US6922361B2 (en) | Non-volatile memory device | |
| US20060221670A1 (en) | In-service reconfigurable DRAM and flash memory device | |
| US7209389B2 (en) | Trap read only non-volatile memory (TROM) | |
| JP2011009454A (ja) | 半導体装置 | |
| US7449744B1 (en) | Non-volatile electrically alterable memory cell and use thereof in multi-function memory array | |
| US7728378B2 (en) | Nonvolatile semiconductor memory device, manufacturing method thereof and method of programming information into the memory device | |
| JP4021410B2 (ja) | 埋め込みフローティングゲートを有するフラッシュメモリーセルと、このようなフラッシュメモリーセルの作動方法 | |
| US10797063B2 (en) | Single-poly nonvolatile memory unit | |
| US6323517B1 (en) | Non-volatile memory device with single-layered overwriting transistor | |
| US6680507B2 (en) | Dual bit isolation scheme for flash memory devices having polysilicon floating gates | |
| JP2001284473A (ja) | 不揮発性半導体メモリ | |
| JPH11195718A (ja) | 不揮発性半導体記憶装置と、その製造方法及びその駆動方法 | |
| US6355514B1 (en) | Dual bit isolation scheme for flash devices | |
| TWI694590B (zh) | 單層多晶矽非揮發性記憶體單元 | |
| US7151697B2 (en) | Non-volatile semiconductor memory | |
| US6642571B2 (en) | Nonvolatile semiconductor memory | |
| US9019740B2 (en) | Memory and method of operating the same | |
| US6713809B1 (en) | Dual bit memory device with isolated polysilicon floating gates | |
| JP2021019029A (ja) | 不揮発性半導体記憶装置 | |
| JPH08125041A (ja) | 不揮発性半導体メモリ装置およびその読み出し／書き込み方法 | |
| JPH05136376A (ja) | 半導体不揮発性記憶装置とその書き込み方法 | |
| JPH0277169A (ja) | 不揮発性メモリ装置 | |
| JP2001223278A (ja) | 不揮発性半導体メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061010 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070403 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070703 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20070703 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070712 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070801 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070828 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070926 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |