TW565932B - Flash memory cell with buried floating gate and method for operating such a flash memory cell - Google Patents

Description

565932 ⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 本發明係有關於一可程式規劃唯讀記憶體單元，如申請 專利範圍第1項之前文，該可程式規劃唯讀記憶體單元具 有：一通道層，其是配置在一選擇門與一浮動閘極之間。 對照於動態記憶體單元（DRAMs)，根據一快閃記憶體原理 的可程式規劃唯讀記憶體單元可保留儲存資訊，甚至不需 要外部電源供應。 傳統快閃記憶體通常包含一場效電晶體（FET)，該場效電 晶體（FET)具有一額外浮動閘極，其是在FET的選擇閘極（¾ 制閘極）與一通道層之間形成，其中該通道層是將FET的源 電極/汲電極區域彼此連接。 在此情況’在記憶體單元的可程式模式中，一特殊電荷 -是運用在浮動閘極，且該浮動閘極是從它的周圍隔離。通 道層的導電率與此FET的切換狀態可隨後決定。一區別可在 正常’’導通，’與”正常關閉，，記憶體單元之間達成，其是因充 電浮動閘極關閉或開啟FET的通道而定。在此情況，既然只 有通道的導電率是用於此目的的檢查，所以它對於讀取一 快閃記憶體單元是特別簡單。 雖然這些優點超過揮發性記憶體，快閃記憶體未廣泛使 用。在特別是’與揮發性記憶體的可程式與刪除時間相比 車父的此類型記憶體的明顯較慢可程式與刪除時間會抑制快 閃記憶體單元的傳佈。 此外’建設性問題是在組合記憶體的情況發生，其中除 了快閃記憶體單元之外，例如DRAM記憶體單元亦在晶片上

565932 ⑺ 製造，此是因為兩記憶體單元類型的不同技術序列。 美國專利案號 60 52 3 1 1 名稱 ’’Electrically Erasable

Programmable Read only Flash Memory"與美國專利案號 60 11 288 名稱’’Flash Memory Cell with Vertical Channels and Source/Drain Bus Lines’’係揭示具一減少側面範圍的快閃記憶體單元。在每個 情況的兩記憶體單元具有：一浮動閘極，其是在相對記憶 體單兀的源電極與閘極區域與在浮動閘極上面配置的一選 擇閘極之間的溝渠中形成。在此情況，該等通道是位在該 浮動閘極的下面或侧面。 本發明的目的是要提供一快閃記憶體單元，以允許一教 向儲存密度與一更快的寫與刪除操作。此外，本發明的目 的是要提供用以操作此一快閃記憶體單元的方法。 目的可透過由申請專利範圍第1項之快閃記憶體單元及 如申請專利範圍第H)、U、12項之方法達成。此外，本發明 的進步有利具體實施例是在申請專利範圍指定。 根據本發明，快閃記憶體單元具有一通道層，其是配置 在該浮動閘極與該選擇閘極之間，且將源電極與汲電極彼 此連接。 在此情況，配置在選擇閘極下面的浮動閘極是至少部分 配置在基材中形成的溝渠中。將溝渠垂直擴充到基材可使 它減少浮動閘極的直徑，如此亦減少該記憶體單元的有效 晶片面積。 根據本發明的一進—步有利改良，該記憶體單元具有窝/ 刪險與讀取操作的兩分開的氧化物層。由於此結果，兩氧 565932 (3)

化物層的每一者及與氧化物層有關的寫/刪除與讀操作可 最佳化分開，#別是不僅讦獲得-改善的隧道氧化物層’ 且可縮短寫與刪除的時間。 根據本發明的一進一步;T剎改良，通道層是以-晶膜層 jy , &廢，以致於如此選擇閘極與浮 形成。此使它可建構該通道膺 以双瓦3 動閘極的最大控制效果可遠成。 根據本發明的一進一步改良，埋藏浮動閘極是形成内部

電極，該第一擴散區域是形成外部電極，且在浮動閘極與 第一擴散區域之間形成的/溝渠電容器是形成擴充到基一材 的隔離層電介質。既然溝渠電容器是根據一 dram記憶體單 元的溝渠電容器形成，所以處理步騾可在組合應用的製造 期間節省，其中快閃與DRAM記憶體單元是在半導體晶圓上 一起製造。此外，通常在傳統快閃記憶體單元情況發生的 構成問題會因為兩記憶體單元類型的適合尺寸緣故的這些 組合應用情況避免。 因為根據本發明的快閃記 形成一溝渠電容器的内部電 一擴散區域的電容式充電及 外部電極’在浮動閘極與第 向外而特別大。由於此結果 式充電與放電。 憶體單元的結構，浮動閘極是 極，且該浮動閘極可經由一第 放電，以形成該溝渠電容器的 一擴教區域U㈣合區域會 ，浮動閘極可特别有效地電容

根據本發明的一進一步有利 連事配置的相鄰記憶體單元的 此會造成沿著記憶體單元列的 改良直於字線方向的一 第一擴散區域是彼此重疊。 第一位疋線，經由該第二 (4) 565932

位元線，每個記憶體單元可被 iaaji單說明 —本發明的有利改良與發展的特徵如附錄申請專利範園所 、<本發明與本發明本身所解決的問題是在下圖中詳 細說明，其中： 圖1係根據使用一埋藏浮_閘極的本發明而顯示一决閃 記憶體單元的截面區段， 圖到2C係根據圖i的窝、刪♦、讀操作期間的本發明而 顯示快閃記憶體單元的操作方法，及 一 圖3係根據該等第一擴散區域的重疊所形成第二位元的 本發明而顯示快閃記憶體單元的一矩陣類型配置。 里式之詳k 圖1係根據本發明而描述一快閃記憶體單元mc的結構。 1己憶體單7C MC具有在一基材1〇中埋藏的浮動閘極F(}，及在 泫埋藏浮動閘極FG上形成的一場效電晶體。本發明的描述 具體實施例係顯示一，，正常，，記憶體單元，且該記憶體單元 是在一未充電浮動閘極FG的情況激勵。 為了要減少晶片面積，浮動閘極FG可完全適應在基材10 中形成的一溝渠TR，且同時形成一溝渠電容器2〇的内部電 極0 一薄隔離層21是在溝渠TR中形成。隔離層21是以一致性 層厚度而完全覆蓋在溝渠TR的底部與侧壁，且延伸到基材 表面。最好是以ΟΝΟ層（氧化物-氮化物-氧化物）形成的隔離 層21是當作溝渠電容器20的一電介質使用，且從形成溝渠 565932

(5) 電容器20的外部電極的一第一擴散區域22隔離該浮動閘極 FG。 在描述的具體實施例中，第一擴散區域22具有一有η型掺 雜，且用於對浮動閘極FG的電容充電及放電。為了要達成 在浮動閘極FG與第一擴散區域22之間的最大輪合電容，除 了它最高的區域之外，溝渠TR是完全由第一擴散區域22包 圍。在此情況，第一擴散區域22是在基材10以井形成，且 從溝渠TR下面延伸到在基材表面下的地方。 如圖3所示，快閃記憶體單元MC的一矩陣類型配置的身 一擴散區域22是彼此重疊，且形成一第二位元線BL2，以窝 入及刪除快閃記憶體單元MC。 一第二擴散區域23是在第一擴散區域22外部提供，且從 基材表面擴充到低於第一擴散區域22下面地方，及超過快 閃記憶體單元MC的侧面地方。在此情況，第二擴散區域23 是如圖1只包含單一記憶體單元MC的一井所示。如圖2Α到 2C所示，第二擴散區域23最好亦擴充到一矩陣類型配置的 進一步記憶體單元MC。在此情況，第二擴散區域23是在如 同基材10中的井或區域形成的一第三擴散區域24中完全形 成。在此情沉，第二擴散區域23具有一 ρ型摻雜，且第三個 擴散區域具有一 η型摻雜。擴散區域22、23、24的特殊配置 是形成一，，三倍井’，配置，第一擴散區域22與第三擴散區域 24是彼此電隔離，且因為消耗層是在擴散區域22、23、24 之間的ρη接合形成的緣故，所以與他們相對的電荷狀態無 關。一類似配置η摻雜源電極/汲電極S、D具第一及第二擴 -10 - 565932

散區域22、23。在此情況，同樣是因為消耗層是在擴散區 域22、23與源電極/汲電極S、D之間的pn接合形成，所以第 一擴散區域22是從源電極/汲電極S、D電隔離。 一薄隔離層TOX是在基材表面層級的浮動閘極FG上面形 成，而且完全覆蓋浮動閘極FG。隔離層TOX係形成快閃記 憶體單元MC的隧道氧化物，且對浮動閘極FG充電及放電， 以便在寫與刪除操作期間形成溝渠電容器20的内部電極。 一方面，隨道氧化物層TOX的厚度可被選擇，以致於位在 浮動閘極FG上的電荷會充份從FET 的一傳導通道層EPI左 全隔離，且在另一方面，一充份高的透納電流會在記憶體 單元MC的寫與刪除操作期間删除。 在基材表面上，一場效電晶體是在埋藏浮動閘極FG上面 形成，且其電晶體的源電極S是配置在記憶體溝渠TR的一 端，且該電晶體的汲電極D是配置在該記憶體溝渠TR的另一 端。一通道層EPI是在源電極與汲電極S、D之間擴充，且將 兩電極S、D彼此電連接。在此情況，通道層EPI最好覆蓋整 個隧道層TOX，且隔離層21的上面部分區域是以一 ΟΝΟ層形 成，且基材表面的部分區域是鄰接溝渠TR。在此情況，通 道層ΕΡΙ最好是由晶膜石夕組成，且具有η型摻雜。 一選擇閘極CG是在通道層ΕΡΙ的上面形成。選擇閘極CG 與通道層ΕΡΙ是透過位在其間的一閘氧化物層G0X而從彼此 隔離。以一薄隔離層形成的閘氧化物層G0X是覆蓋整個通 道ΕΡΙ與兩源電極/汲電極S、D的部分區域。一字線WL是在 選擇閘極CG的上面形成，且連接到如圖3所示的一欄記憶體 565932

⑺ 單元的矩陣類型配置的記憶體單元MC彼此。在此情況，字 線WL是用於y方向的記憶體單元MC的定址。 基材表面是覆蓋進一步隔離層11，其中整個FET結構亦嵌 入。為了源電極/汲電極S、D的接觸連接，一第一及一第二 接觸30、31是在隔離層11形成，第二接觸31最好是連接到一 第一位元線BL1。在此情況，第一位元線BL1 (未在圖中描述） 最好是與圖3所示的記憶體單元MC的矩陣類型配置的字線 WL成正交，且在此情沉，用於X方向的定址。 圖2A係顯示類似圖1所示的一快閃記憶體單元MC的寫潘 作。在一窝操作期間，浮動閘極FG是負電荷。為了此目的， 電子會從通道層EPI移到浮動閘極FG移，且在處理上，在於 一高電場下，會隧通經由在通道層EPI與第一擴散區域22之 間形成的拉戈電壓UprQgram 所產生的隧道氧化物層TOX。 為了要產生必需的拉曳電壓UprQgram，源電極/汲電極s、D 最好是以負電位-(Dpr()gram共同連接。透過將正電位φ〇Ν應用 在選擇閘極CG，一傳導η通道32是在通道層ΕΡΙ中產生，形 成兩隱道電極線的通道層ΕΡΙ同樣會在源電極/汲電極電位 ^program。第二隧道電極是由第一擴散區域22形成。為了要 產生拉曳電壓UprQgram，第一擴散區域22是透過一第二位元線 BL2而在一正電位。在此情況，第二位元線bL2是透 過在一列與字線方向垂直配置的直接相鄰記憶體單元MC 的第一擴散區域22的圖3中所述的重疊區域22a而形成。 由於溝渠電容器的大搞合區域，在第一擴散區域22與浮 動間極FG之間的電容互作用在浮動閘極fg是如此大，以致 565932 ⑻ 於此一高正電位是在電子可隧通該隧道氧化物層TOX的浮 動閘極FG上產生。 透納電子是對浮動閘極FG做負電荷充電。既然浮動閘極 FG是從它的周圍做電隔離，所以甚至在供應電壓關閉之 後，電子會保留在浮動閘極FG。通常在記憶體單元MC的讀 操作中，在通道層EPI與浮動閘極FG之間的發生的電場強度 不足以經由隧道氧化物層TOX而重對浮動閘極FG放電。 因此，在記憶體單元MC寫入的資訊單元（位元）理想是不 確定受保護，或直到記憶體單元放電為止。 - 圖2B係顯示在圖2A描述的快閃記憶體單元MC的刪除操 作。為了要刪除記憶體單元的資訊單元，溝渠電容器20會 重新放電。在此情況，從浮動閘極FG隧通的電子是經由隧 道氧化物層TOX而隧通到通道層EPI。在此情況，電子會受 到在第一擴散區域22與通道層EPI之間形成的一高拉曳電 壓Uerase的拉曳。為了此目的，源電極與汲電極S、D是以一 正電位+cDerase而共同連接。類似在圖1A描述的窝操作，在刪 除操作期間，一傳導η通道32是透過將一正電位Φ0Ν應用到 選擇閘極CG而在通道層ΕΡΙ產生。由於此結果，通道層ΕΡΙ， 形成一隧道電極的通道層ΕΡΙ同樣可獲得正電位+d>erase。對 照下，形成第二隧道電極的擴散區域22是經由圖3描述的第 二位元線BL2而連接在負電位-Oerase。因為在第一擴散區域 22與浮動閘極FG之間的高電容互作用，一足夠高負電位會 在浮動閘極FG的上面區域產生，所以電子會隧通該隧道氧 化物層EPI。由於此結果，浮動閘極FG是完全重新放電，且 565932

記憶體單元MC會重新回到初始狀態的”正常導通”。 圖2係顯示快閃記憶體單元MC的讀操作。在讀取於記憶 體單元MC中儲存的資訊期間’在選擇與浮動閘極cg、FG 之間的通道層EPI的導電率可估計。記憶體單元MC是指定兩 、 邏輯資料單元”1”或”〇"其中之一，此是因浮動閘極FG的電 ' 荷狀態與通道3 2的結果電導而定。在此描述”正常導通”記 憶體早元MC的情況，當溝渠電容器20充電時，通道32會受 阻塞，且當溝渠電容器20放電時，通道32會開啟。 為了要讀取快閃記憶體單元MC ’ 一讀電壓uread會在源嘴 春 極與沒電極S、D之間產生，源電極S最好是在接地電位 Oground ’且沒電極D是在一正電位+①read。在此情況，在第一 擴散區域22的選擇閘極CG最好獲得與沒電極D相同的電位 + Φ read。 因為感應場是透過選擇閘極CG的電位+ cj)read產生，所以通 道32在一無電荷浮動閘極FG的情況是開啟。在此情況，一 可偵測的電流會因為在源電極與汲電極S、D之間出現讀電 壓Uread的緣故而在通道層EPI發生。 · 對照下，如果浮動閘極FG具有一負電荷，那麼在通道層 EPI中的通道32可透過負電荷的感應場移除。通道層EPI的導 電率藉此減少。記憶體單元MC的電荷狀態然後可在源電極 、 與汲電極S、D之間的一明顯減少或整個停止電流的基礎上 。 偵測。 對應記憶體單元MC的電荷狀態的通道層EPI的導電率在 兩情況可透過一傳統估計電路決定，在最簡單的情況，檢 -14- 565932 (ίο) 查電流是否在源電極與汲電極s

D之間的流動。如果是此 情況，那麼記憶體單元MC可指定資訊單元” Γ’或”〇”，此是 因記憶體單元觀念而定。否則，記憶體單元MC是指定相對 的互補資訊單元。 圖3係顯示快閃記憶體單元MC的一矩陣類型配置平面 圖。在此情況，記憶體單元MC在每個情況是以彼此垂直的 4個攔與列配置，從彼此電隔離一攔記憶體單元的溝渠隔離 STI在每個情況是在配置的兩直接相鄰列之間形成。配置的 該等記憶體單元MC的每一者是形成類似在圖1描述快閃4己 憶體單元MC，且在每個情況具有在基材10的溝渠TR中形成 的一浮動閘極FG。浮動閘極FG是透過一隔離層21而從一第 一擴散區域22電隔離。一通道層EPI於每個情況是在浮動閘 極FG的上面配置，浮動閘極FG是透過一薄隧道氧化物層 TOX而從通道層EPI隔離。每個通道層EPI最好是以一晶膜層 形成，且在每個情況是將源電極/閘極S、G彼此連接，且該 爭源電極/閘極S、G是配置在通道層EPI的兩端。在此情況， 源電極/汲電極S、D的每一者於每個情況是指定給一列配置 的兩直接相鄰記憶體單元MC，其中該列配置是垂直於字線 方向。在通道層EPI的上方，每記憶體單元MC具有一選擇閘 極CG ’且該選擇閘極CG是透過一薄閘氧化物層g〇x而從通 道層EPI隔離。 在矩陣類型配置中的記憶體單元MC在每個情況是透過 一字線WL而以y方向定址。在此情況，字線WL是與一欄配 置記憶體單元MC的所有選擇閘極CG接觸。 -15· 565932

第一位元線BL 1(未在圖3描述）是與字線WL正交配置’且 在每個情況是與一列配置記憶體單元MC的源電極/汲電極 S、D觸。 在每個情況，每個記憶體單元MC的第一擴散區域22具有 一重疊區域22a、及與垂直於字線方向的相對列配置的兩直 〜 接相鄰記憶體單元MC的第一擴散區域22。以此方式產生的 電傳導連接是形成一第二位元線BL2，且經由該第二位元線 BL2而將資訊寫到記憶體單元MC，或從記憶體單元MC刪 除。為了此目的，如圖示2A和2B的描述，第一擴散區域召2 ® 可經由指定給相對記憶體單元MC的第二位元線BL2而分別 獲得一正或負電位+cDpn)gram、。 為了要實施一讀操作，矩陣類型配置的每個記憶體單元 MC能藉由字線WL與第一位元線BL1的幫助而個別定址 L相對第二位元線BL2對於實施相對記憶體單元MC的寫 或刪除操作是額外必需的。 在上述、申請專利與圖式中所揭示的本發明特徵對於在 個別與任何想要組合的各種不同具體實施例中實施本發明_ 是重要的。 -16 - 565932 (12) 參考符號清單

FET 場 效 電 晶 體 TR 溝 渠 FG 浮 動 閘 極 EPI 晶 膜 通 道 層 CG 選 擇 閘 極 S 源 電 極 D 汲 電 極 MC 記 憶 體 單 元 TOX 隧 道 氧 化 物 GOX 閘 極 氧 化 物 BL1 第 一 位 元 線 BL2 第 二 位 元 線 STI 溝 渠 隔 絕 10 基 材 11 隔 離 層 20 溝 渠 容 器 21 電 介 質 22 第 — 擴 散 區 域 22a 第 一 擴 散 區 域的重疊區域 23 第 •— 擴 散 區 域 24 第 二 擴 散 區 域 30 源 極 接 觸 31 汲 電 極接 觸

-17- 565932 ⑼ 32 通道 Φ program

Φ Φ read Φ ground Φ〇Ν U program U erase U read

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Claims (1)

1. 年\。月 第091121157號專利申請案 中文申請專利範圍替換本(92年10月） 拾、申請專利範圍 1. 一種可程式規劃唯讀記憶體單元（MC)，其具有··一源電 極及一汲電極是（S、D); —通道層（EPI)，其被形成在該 源電極與汲電極（S、D)之間；一浮動閘極（fg)，其隔離於 該通道層（EPI);及一選擇閘極（CG)，其隔離於該通道層 (EPI)隔離， 其中該選擇閘極（CG)與該浮動閘極（FG)是在該通道層 (EPI)兩端上實質彼此相對配置，而且其中在每個情沉 下，一隔離層（TOX、GOX)被配置在該浮動閘極（fg)與該 通道層（EPI)之間及在該選擇閘極（CG)與該通道層（EPI)之 間。 2·如申請專利範圍第1項之可程式規劃唯讀記憶體單元 (MC)， 其中該浮動閘極（FG)至少部分配置在一基材（1〇)的溝 渠（TR)中，其中該溝渠（TR)是在源電極與汲電極（s、D) 之間形成’而且其中該浮動閘極（FG)係電隔離於該基材 (10) 〇 3. 如申請專利範圍第2項之可程式規劃唯讀記憶體單元 (MC)， 其中該浮動閘極（FG)是透過一薄隔離層（21)而從該基 材（10)隔離，且該薄隔離層（21)最好被形成為一氧化物-氮化物-氧化物層。 4. 如申請專利範圍第2項之可程式規劃唯讀記憶體單元 (MC)， 565932

   其中/溝渠電容器（20)是在該等基材（ίο)上形成，該溝 洛電容器的内部電極是透過該浮動閘極（FG)形成，且該 命容器的外部電極是由一第一擴散區域（22)形成。 七嗜專利範圍第4項之可程式規劃唯讀記憶體單元 5.如甲⑽ (MC) ’ 其中該第一擴散區域（22)是在一第二擴散區域（23)中 來成，JL該第二擴散區域是在一第三擴散區域（24)中整 個形成，該第二擴散區域（23)具有與第一擴散區域（22)有 關及與第三個擴散區域（24)有關的一互補摻雜。 6如申請專利範圍第4項之可程式規劃唯讀記憶體單元 (MC)， 其中該唯讀記憶體單元（MC)的第一擴散區域（22)具有 一重疊區域（22a)，且該重疊區域具唯讀記憶體單元（MC) 的一矩陣類型配置的兩唯讀記憶體單元（MC)的該等第一 擴散區域（22)，其中該等唯讀記憶體單元（MC)是直接垂直 相鄰於該字線方向，而且其中該重疊區域（22a)是在一連 串的唯讀記憶體單元（MC)的該等第一擴散區域（22)之間 形成一電傳導連接。 7.如申請專利範圍第1項之可程式規劃唯讀記憶體單元 (MC)， 其中該通道層（EPI)是以一晶膜層形成。 8·如申請專利範圍第1項之可程式規劃唯讀記憶體單元 (MC)， 其中通遒層（EPI)具有一 n型摻雜。 -2- 565932 9·如申請專利範圍第丨項之可程式規劃唯讀記憶體單元 (MC)， 其中孩等源電極與汲電極（s、D)是至少部分形成在該 基材（10)的表面上。 10. —種用於寫入如申請專利範圍第4項之可程式規劃唯讀 記憶體單元（MC)之方法， 其中一通道（32)是透過在通道層（EPI)的該選擇閘極（CG) 與源電極及/或汲電極（s、D)之間施加一電壓（u〇n)而開 啟’而且其中一進一步電壓（Upr〇gram)被施加在該第一擴散 區域（22)與該通道層（EPI)之間，源電極及/或汲電極（s、 D)是在一負電位（-Oprogram)，該第一擴散區域（22)是在一正 電位（+CDpr()gram) ’且該選擇閘極（CG)是在一正電位（+φ〇Ν)。 11· 一種用於刪除如申請專利範圍第4項之可程式規劃唯讀 1己憶體單元（MC)中一資訊項目之方法， 其中一通道（32)是透過在該選擇閘極（CG)與源電極及/ 或汲電極（S、D)之間施加一電壓（υ〇Ν)而開啟，而且其中 一進一步包壓（uerase)被施加在該第一擴散區域（22)與該 通道層（EPI)，該源電極及/或汲電極（s、D)是在一正電位 (+0erase)，該第一擴散區域（22)是在一負電位（·φ^^),且 該選擇閘極（CG)是在一正電位（+φ〇Ν)。 12· —種用於讀取如申請專利範圍第4項之可程式規劃唯讀 1己te體單元（MC)中一資訊項目之方法， 其中一電壓（Uread)被施加在源電極與汲電極（s、D)之 間，其中該源電極⑻是在接地電位冲㈣咖）；該汲電極

   565932 (D)、該選擇閘極（CG)、與該第一擴散區域（22)是在一正 電位（+(Dread)，其中導電率取決於該唯讀記憶體單元（MC) 之電荷狀態的該通道層（EPI)導電率是使用一估計電路的 輔助來決定，而且其中該唯讀記憶體單元（MC)是被指派 一取決於該通道（32)導電率的資訊項目。

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