WO2003030268A1 - Flash-speicherzelle mit vergrabenem floating-gate und verfahren zum betreiben einer solchen flash-speicherzelle - Google Patents

Flash-speicherzelle mit vergrabenem floating-gate und verfahren zum betreiben einer solchen flash-speicherzelle Download PDF

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WO2003030268A1
WO2003030268A1 PCT/EP2002/009920 EP0209920W WO03030268A1 WO 2003030268 A1 WO2003030268 A1 WO 2003030268A1 EP 0209920 W EP0209920 W EP 0209920W WO 03030268 A1 WO03030268 A1 WO 03030268A1
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diffusion region
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floating gate
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Peter Hagemeyer
Wolfram Langheinrich
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Infineon Technologies Ag
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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation

Definitions

  • US 60 52 311 “Electrically Erasable Programmable Read only Flash Memory” and US 60 11 288 “Flash Memory Cell with vertical Channels and Source / Drain Bus Lines” show flash memory cells with a reduced lateral extent. Both memory cells each have a floating gate formed in a trench between the source and drain regions of the respective memory cell and a selection gate arranged above the floating gate. The channels run below or to the side of the floating gate.
  • the flash memory cell has a channel layer arranged between the floating and the selection gate, which connects the source and the drain electrode to one another.
  • the floating gate arranged under the selection gate is at least partially arranged in a trench formed in the substrate. By extending the trench vertically the substrate, the diameter of the floating gate and thus also the effective chip area of the memory cell can be minimized.
  • the first diffusion regions of adjacent memory cells of a row of the arrangement perpendicular to the word line direction overlap with one another. This creates a second bit line along the row of memory cells, via which each memory cell can be programmed or erased.
  • FIG. 3 shows a matrix-type arrangement of flash memory cells according to the invention with second bit lines formed by overlapping the first diffusion regions.
  • Figure 1 illustrates the structure of a flash memory cell MC according to the invention.
  • the memory cell MC has a floating gate FG buried within a substrate 10 and a field effect transistor formed above the buried floating gate FG.
  • the illustrated embodiment of the invention shows a "normally on" memory cell, the Field effect transistor is turned on with an uncharged floating gate FG.
  • Trench TR accommodates and forms the inner electrode of a trench capacitor 20.
  • the first diffusion region 22 is separated from the source / drain electrodes S, D electrically isolated.
  • the capacitive interaction between the first diffusion region 22 and the floating gate FG in the floating gate FG is so large that such a high positive potential is induced in the floating gate FG that electrons can tunnel through the tunnel oxide layer TOX.
  • the tunneling electrons negatively charge the floating gate FG. Since the floating gate FG is electrically rically isolated, the electrons remain within the floating gate FG even after the supply voltage has been switched off.
  • the electrical field strengths that occur in the reading mode of the memory cell MC between the channel layer EPI and the floating gate FG are generally not sufficient to do this
  • the information unit (bit) written in the memory cell MC is therefore ideally retained indefinitely or until the intended discharge of the memory cell.
  • FIG. 2C schematically shows the read operation of the flash memory cell MC.
  • the conductivity of the channel layer EPI between the selection gate and the floating gate CG, FG is evaluated.
  • the memory cell MC is assigned one of the two logical data units “1” or “0” depending on the charge state of the floating gate FG and the resulting conductance of the channel 32.
  • the channel 32 is blocked when the trench capacitor 20 is charged and opened when the trench capacitor 20 is discharged.
  • a read voltage U read is generated between the source and drain electrodes S, D, the source electrode S preferably having a ground potential das gr0 and the drain electrode D having a positive one Potential + ⁇ re ad is placed.
  • the selection gate CG and the first diffusion region 22 preferably receive the same electrical potential + ⁇ read as the drain electrode D.
  • the channel 32 Due to the influence field, which is generated by the electrical potential + ⁇ read of the selection gate CG, the channel 32 is open with an uncharged floating gate FG. This results in a detectable current flow in the channel layer EPI due to the read voltage U read present between the source and drain electrodes S, D.
  • the floating gate FG has a negative charge
  • the channel 32 within the channel layer EPI is cut off by the influence field of the negative charge. This reduces the conductivity of the channel layer EPI.
  • the state of charge of the memory cell MC is then determined using a significantly reduced or completely prevented current flow between the source and drain electrodes S, D is detected.
  • FIG. 3 shows a top view of a matrix-like arrangement of flash memory cells MC.
  • the memory cells MC are each arranged in four columns and rows running perpendicular to one another, a trench isolation STI being formed between two immediately adjacent rows of the arrangement, which electrically separates the memory cells MC of a column from one another.
  • Each of the memory cells MC of the arrangement is designed analogously to the flash memory cell MC shown in FIG. 1 and in each case has a floating gate FG formed in a trench TR of the substrate 10.
  • the floating gate FG is electrically insulated from a first diffusion region 22 by an insulator layer 21.
  • a channel layer EPI is arranged above each of the floating gate FG, the floating gate FG being separated from the channel layer EPI by a thin tunnel oxide layer TOX.
  • Each channel layer EPI is preferably designed as an epitaxial layer and connects two source / gate electrodes S, G to one another, which are arranged on both sides of the channel layer EPI.
  • Each of the source / drain electrodes S, D is in each case assigned to two immediately adjacent memory cells MC of a row of the arrangement that runs perpendicular to the word line direction.
  • each memory cell MC has a selection gate CG which is Layer EPI is separated by a thin gate oxide layer GOX.

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Abstract

Die Erfindung betrifft eine programmierbare Festwertspeicherzelle (MC) mit einem in einem Graben angeordneten Schwebegate (FG), einer auf dem Schwebegate (FG) ausgebildeten epitaktischen Kanalschicht (EPI), die eine Source (S)- mit einer Drain (D)-Elektrode verbindet und einem über der Kanalschicht (EPI) angeordneten Auswahlgate (CG).

Description

Flash-Speicherzelle mit vergrabenem Floating-Gate und Verfahren zum Betreiben einer solchen Flash-Speicherzelle.
Die vorliegende Erfindung betrifft eine programmierbare Festwertspeicherzelle mit einem zwischen einer Auswahl- und einem Schwebegate angeordneten Kanalschicht gemäß dem Oberbegriff des Patentanspruchs 1. _
Programmierbare Festwertspeicherzellen nach dem Prinzip eines Flash-Speichers, können im Gegensatz zu dynamischen Speicherzellen (DRAMs) die gespeicherte Information auch ohne externe Stromversorgung halten.
Herkömmliche Flash-Speicher bestehen in der Regel aus einem Feldeffekt-Transistor (FET) mit einem zusätzlichen Schwebegate (Floating Gate) , das zwischen dem Auswahlgate (Control Gate) des FET's und einer, die beiden Source/Drain-Gebiete des FETs miteinander verbindenden Kanalschicht ausgebildet ist .
Hierbei wird im Programmiermodus der Speicherzelle eine spezifische Ladung auf das, von seiner Umgebung isolierte Schwebegate gebracht. Anschließend wird die Leitfähigkeit der Kanalschicht und damit der Schaltzustand des FET's bestimmt. Je nachdem ob das geladene Schwebegate den Kanal des FET's schließt oder öffnet wird zwischen "Normally on" und "Normally off" Speicherzellen unterschieden. Das Auslesen einer Flash-Speicherzelle gestaltet sich dabei besonders einfach, da hierzu lediglich die Leitfähigkeit des Kanals geprüft wird.
Trotz dieser Vorteile gegenüber flüchtigen Speichern kommen Flash-Speicher nicht überall zum Einsatz . Insbesondere die deutlich langsamere Programmier- und Löschzeiten dieses Spei- chertypes im Vergleich zu den Programmier- und Löschzeiten flüchtiger Speicher hemmen die Verbreitung der Flash-Speicherzellen. Darüber hinaus ergeben sich bei kombinierten Speichern, wobei neben den Flash-Speicherzellen z.B. auch DRAM-Speicherzellen auf einem Chip hergestellt werden, aufgrund der verschiedenen Technologieabfolge beider Speicherzellenarten konstruktive Probleme.
Aus US 60 52 311 „Electrically Erasable Programmable Read on- ly Flash Memory" und US 60 11 288 „Flash Memory Cell wi th vertical Channels and Source/Drain Bus Lines " gehen Flash- Speicherzellen mit einer reduzierten lateralen Ausdehnung hervor. Beide Speicherzellen weisen jeweils ein in einem Graben zwischen den Source- und Drain-Gebieten der jeweiligen Speicherzelle ausgebildetes Schwebegate und ein über dem Schwebegate angeordnetes Auswahlgate auf. Die Kanäle verlaufen dabei unterhalb bzw. seitlich des Schwebegates.
Die Aufgabe der Erfindung besteht darin, eine Flash-Speicherzelle zur Verfügung zu stellen, die eine höhere Speicher- dichte sowie eine schnellere Schreib- und Löschoperation ermöglicht. Weiterhin ist es Aufgabe der Erfindung Verfahren zum Betreiben einer solchen Flash-Speicherzelle zur Verfügung zu stellen.
Die Aufgabe wird durch eine Flash-Speicherzelle gemäß Anspruch 1 und durch Verfahren gemäß den Ansprüchen 10, 11 und 12 gelöst. Weitere vorteilhafte Ausführungsformen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Gemäß der Erfindung weist die Flash-Speicherzelle eine zwischen dem Schwebe- und dem Auswahlgate angeordneten Kanal- Schicht auf, die die Source- und die Drain-Elektrode miteinander verbindet .
Das unter dem Auswahlgate angeordnete Schwebegate ist hierbei zumindest teilweise in einem im Substrat ausgebildeten Graben angeordnet. Durch eine vertikale Erweiterung des Grabens in das Substrat kann der Durchmesser des Schwebegates und damit auch die effektive Chipfläche der Speicherzelle minimiert werden .
Gemäß einer weiteren vorteilhaften Ausgestaltung der Erfindung weist die Speicherzelle für die Schreib-/Lösch- und Leseoperation zwei getrennte Oxid-Schichten auf. Hierdurch lässt sich jede der beiden Oxid-Schichten und damit auch die mit der jeweiligen Oxidschicht verbundene Schreib-/Lösch- bzw. Leseoperation separat optimieren, wobei neben einer verbesserten Tunneloxidschicht insbesondere auch kürzere Schreib- und Löschzeiten möglich werden.
Gemäß einer weiteren vorteilhaften Ausgestaltung der Erfin- düng wird die Kanalschicht als eine epitaktische Schicht ausgebildet. Hierdurch lässt sich die Kanalschicht derart dünn gestalten, dass eine maximale Steuerwirkung von Auswahl- und Schwebegate erreicht wird.
Gemäß einer weiteren Ausgestaltungsform der Erfindung bildet das vergrabene Schwebegate die innere Elektrode, ein erstes Diffusionsgebiet die äußere Elektrode und eine zwischen dem Schwebegate und dem ersten Diffusionsgebiet ausgebildete Isolatorschicht das Dielektrikum eines sich in das Substrat erstreckenden Grabenkondensators. Da der Grabenkondensator entsprechend einem Grabenkondensator einer DRAM-Speicherzelle ausgebildet ist, lassen sich bei der Herstellung von kombinierten Anwendungen, wobei Flash- und DRAM-Speicherzellen gemeinsam auf einer Halbleiterscheibe hergestellt werden, Pro- zeßschritte einsparen. Darüber hinaus entfallen bei diesen kombinierten Anwendungen aufgrund der angepassten Dimensionen beider Speicherzellenarten die bei herkömmlichen Flash-Speicherzellen üblichen konstruktiven Probleme.
Aufgrund des Aufbaus der erfindungsgemäßen Flash-Speicherzelle, bei der das Schwebegate die innere Elektrode eines Grabenkondensators bildet und das Laden bzw. Entladen des Schwebegates kapazitiv über ein die äußere Elektrode des Grabenkondensators bildendes erstes Diffusionsgebiet erfolgt, fällt die Koppelfläche zwischen dem Schwebegate und dem ersten Diffusionsgebiet besonders groß aus. Hierdurch lässt sich das Schwebegate besonders effektiv kapazitiv laden bzw. entladen.
Gemäß einer weiteren vorteilhaften Ausgestaltung der Erfindung überlappen sich die ersten Diffusionsgebiete benachbar- ter Speicherzellen einer zur Wortleitungsrichtung senkrechten Reihe der Anordnung untereinander. Dadurch entsteht entlang der Zeile von Speicherzellen eine zweite Bitleitung, über die jede Speicherzelle programmiert bzw. gelöscht werden kann.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Das mit der Erfindung zu lösende Problem und die Erfindung selbst werden nachstehend anhand von Zeichnungen näher erläutert. Es zeigen:
Fig. 1 einen Querschnitt durch eine erfindungsgemäße Flash- Speicherzelle mit einem vergrabenen Schwebegate,
Fig. 2A bis 2C die Arbeitsweise der erfindungsgemäßen Flash- Speicherzelle aus Figur 1 bei einer Schreib-, einer Lösch- und einer Leseoperation, und
Fig. 3 eine matrixför ige Anordnung von erfindungsgemäßen Flash-Speicherzellen mit durch Überlappung der ersten Diffu- sionsgebiete gebildeten zweiten Bitleitungen.
Figur 1 verdeutlicht den Aufbau einer erfindungsgemäßen Flash-Speicherzelle MC. Die Speicherzelle MC weist ein innerhalb eines Substrates 10 vergrabenes Schwebegate FG und einen oberhalb des vergrabenen Schwebegates FG ausgebildeten Feldeffekt-Transistor auf. Die dargestellte Ausführungsform der Erfindung zeigt eine "Normally on"-Speicherzelle, wobei der Feldeffekt-Transistor bei einem ungeladenen Schwebegate FG durchgeschaltet ist.
Zur Reduzierung der Chipfläche ist das Schwebegate FG voll- ständig in einem innerhalb des Substrates 10 ausgebildeten
Graben TR untergebracht und bildet dabei die innere Elektrode eines Grabenkondensators 20.
Innerhalb des Grabens TR ist eine dünne Isolatorschicht 21, ausgebildet. Die Isolatorschicht 21 bedeckt vollständig den Boden sowie die Seitenwände des Grabens TR mit einer gleichmäßigen Schichtdicke und reicht bis zur Substratoberfläche Die Isolatorschicht 21, die vorzugsweise als eine ONO-Schicht (Oxid-Nitrid-Oxid) ausgebildet ist, dient als Dielektrikum des Grabenkondensators 20 und isoliert das Schwebegate FG von einem die äußere Elektrode des Grabenkondensators 20 bildenden ersten Diffusionsgebiet 22.
Das erste Diffusionsgebiet 22 weist in dem dargestellten Aus- führungsbeispiel eine n-Dotierung auf und dient dem kapazitiven Laden bzw. Entladen des Schwebegates FG. Um eine möglichst große Kopplungskapazität zwischen dem Schwebegate FG und dem ersten Diffusionsgebiet 22 zu erreichen ist der Graben TR bis auf seinen obersten Bereich vollständig vom ersten Diffusionsgebiet 22 umgeben. Das erste Diffusionsgebiet 22 ist dabei wannenförmig innerhalb des Substrates 10 ausgebildet und erstreckt sich von einem Niveau unterhalb des Grabens TR bis zu einem Niveau kurz unterhalb der Substratoberfläche.
Wie aus Figur 3 hervorgeht, überlagern sich die ersten Diffusionsgebiete 22 einer Zeile einer matrixförmigen Anordnung von Flash-Speicherzellen MC gegenseitig und bilden eine zweite Bitleitung BL2 zum Beschreiben und Löschen der Flash- Speicherzelle MC.
Außerhalb des ersten Diffusionsgebietes 22 ist ein zweites Diffusionsgebiet 23 vorgesehen, das sich von der Substrat- Oberfläche bis unterhalb des ersten Diffusionsgebietes 22 und lateral bis über die Flash-Speicherzelle MC hinaus erstreckt. Dabei ist das zweite Diffusionsgebiet 23 in Figur 1 als eine Wanne dargestellt, die lediglich eine einzige Speicherzelle MC beinhaltet. Vorzugsweise erstreckt sich das zweite Diffusionsgebiet 23, wie in den Figuren 2A bis 2C angedeutet, auch auf weitere Speicherzellen MC einer matrixförmigen Anordnung. Das zweite Diffusionsgebiet 23 ist dabei vollständig innerhalb eines dritten Diffusionsgebietes 24 ausgebildet, das wannenförmig oder flächig im Substrat 10 ausgebildet ist. Dabei weist das zweite Diffusionsgebiet 23 eine p- und das dritte Diffusionsgebiet eine n-Dotierung auf. Die spezielle Anordnung der Diffusionsgebiete 22, 23, 24 bildet eine "tripple well"-Anordnung, wobei aufgrund von Sperrschichten, die sich an den pn-Übergängen zwischen den Diffusionsgebieten 22, 23, 24 ausbilden, das erste Diffusionsgebiet 22 und das dritte Diffusionsgebiet 24 unabhängig von ihren jeweiligen Ladungszuständen voneinander elektrisch isoliert sind. Eine ähnliche Anordnung bilden die n-dotierten Source/Drain-Elekt- roden S, D mit dem ersten und dem zweiten Diffusionsgebiet
22, 23. Dabei wird ebenfalls aufgrund von Sperrschichten, die sich an den pn-Übergängen zwischen den Diffusionsgebieten 22, 23 und den Source/Drain-Elektroden S, D ausbilden, das erste Diffusionsgebiet 22 von den Source/Drain-Elektroden S, D e- lektrisch isoliert.
Oberhalb des Schwebegates FG ist auf dem Niveau der Substratoberfläche eine dünne Isolatorschicht TOX ausgebildet, die das Schwebegate FG vollständig bedeckt. Die Isolatorschicht TOX bildet das Tunneloxid der Flash-Speicherzelle MC, durch das bei Schreib- bzw. Löschoperationen das Schwebegate FG, das die innere Elektrode des Grabenkondensators 20 bildet, ge- bzw. entladen wird. Die Dicke der Tunneloxid-Schicht TOX ist so gewählt, dass einerseits die auf dem Schwebegate FG befindliche Ladung von einer leitenden Kanalschicht EPI des FETs hinreichend gut isoliert ist, andererseits ein ausrei- chend hoher Tunnelstrom bei Schreib- bzw. Löschoperationen der Speicherzelle MC gewährleistet ist.
Auf der Substratoberfläche ist über dem vergrabenen Schwebe- gate FG ein Feldeffekt-Transistor ausgebildet, dessen Source- Elektrode S auf der einen und Drain-Elektrode D auf der anderen Seite des Speichergrabes TR angeordnet sind. Zwischen der Source- und der Drain-Elektrode S, D erstreckt sich eine Kanalschicht EPI, die die beiden Elektroden S, D miteinander elektrisch verbindet. Die Kanalschicht EPI überdeckt dabei vorzugsweise die gesamte Tunnelschicht TOX, die oberen Teilbereiche der als ONO-Schicht ausgebildeten Isolatorschicht 21 sowie Teilbereiche der an den Graben TR grenzenden Substratoberfläche. Die Kanalschicht EPI besteht dabei vorzugsweise aus epitaktischem Silizium und weist eine n-Dotierung auf.
Oberhalb der Kanalschicht EPI ist ein Auswahlgate CG ausgebildet. Das Auswahlgate CG und die Kanalschicht EPI sind durch eine dazwischen liegende Gateoxid-Schicht GOX voneinan- der getrennt. Die als eine dünne Isolatorschicht ausgebildete Gateoxid-Schicht GOX überdeckt die gesamte Kanalschicht EPI sowie Teilbereiche der beiden Source-/Drain-Elektroden S, D. Oberhalb des Auswahlgates CG ist eine Wortleitung WL ausgebildet, die die Speicherzellen MC einer Spalte der in Figur 3 dargestellten matrixförmigen Anordnung von Speicherzellen MC miteinander verbindet. Die Wortleitung WL dient dabei der Adressierung der Speicherzellen MC in y-Richtung.
Die Substratoberfläche ist mit einer weiteren Isolatorschicht 11 bedeckt, in der auch die gesamte FET-Struktur eingebettet ist. Zur Kontaktierung der Source/Drain-Elektroden S, D sind ein erster und ein zweiter Kontakt 30, 31 in der Isolatorschicht 11 ausgebildet, wobei der zweite Kontakt 31 vorzugsweise mit einer ersten Bitleitung BLl verbunden ist. Die nicht dargestellte erste Bitleitung BLl verläuft dabei vorzugsweise orthogonal zu den Wortleitungen WL der in Figur 3 dargestellten matrixförmigen Anordnung von Speicherzellen MC und dient dabei der Adressierung in x-Richtung.
Figur 2A zeigt schematisch den Schreibvorgang einer zu der in Figur 1 dargestellten analogen Flash-Speicherzelle MC. Bei einer Schreiboperation wird das Schwebegate FG negativ geladen. Hierzu wandern Elektronen aus der Kanalschicht EPI in das Schwebegate FG und durchtunneln dabei unter einem hohen elektrischen Feld, das durch die zwischen der Kanalschicht EPI und dem ersten Diffusionsgebiet 22 ausgebildeten Zugspannung Uprogram erzeugt wird, die Tunneloxid-Schicht TOX.
Zur Erzeugung der notwendigen Zugspannung Uprθgram werden die Source/Drain-Elektroden S, D vorzugsweise gemeinsam auf ein negatives Potential -Φprogram gelegt. Durch Anlegen eines positiven Potentials Φ0N an das Auswahlgate CG wird innerhalb der Kanalschicht EPI ein leitender n-Kanal 32 erzeugt, wodurch die Kanalschicht EPI, die eine der beiden Tunnelektroden bildet, ebenfalls auf das Source/Drain-Potential -Φprθgram ge- bracht wird. Die zweite Tunnelelektrode bildet das erste Diffusionsgebiet 22. Zur Erzeugung der Zugspannung Uprogram wird das erste Diffusionsgebiet 22 durch eine zweite Bitleitung BL2 auf ein positives Potential +Φprogram gelegt. Dabei wird die zweite Bitleitung BL2 durch in Figur 3 dargestellte Über- lappungsbereiehe 22a der ersten Diffusionsgebiete 22 unmittelbar benachbarter Speicherzellen MC einer zur Wortleitungsrichtung senkrechten Zeile der Anordnung gebildet.
Bedingt durch die große Koppelfläche des Grabenkondensators ist die kapazitive Wechselwirkung zwischen dem ersten Diffusionsgebiet 22 und dem Schwebegate FG im Schwebegate FG so groß, dass im Schwebegate FG ein so hohes positives Potential induziert wird, dass Elektronen durch die Tunneloxid-Schicht TOX tunneln können.
Die tunnelnden Elektronen laden das Schwebegate FG negativ auf. Da das Schwebegate FG gegenüber seiner Umgebung elekt- risch isoliert ist, verbleiben die Elektronen auch nach Abschalten der Versorgungsspannung innerhalb des Schwebegates FG. Die im Lesebetrieb der Speicherzelle MC zwischen der Kanalschicht EPI und dem Schwebegate FG auftretenden elektri- sehen Feldstärken reichen in der Regel nicht aus, um das
Schwebegate FG über die Tunneloxid-Schicht TOX wieder zu entladen.
Die in der Speicherzelle MC geschriebene Informationseinheit (Bit) bleibt daher idealerweise zeitlich unbegrenzt bzw. bis zum beabsichtigten Entladen der Speicherzelle erhalten.
Figur 2B zeigt schematisch die Löschoperation der in Figur 2A dargestellten Flash-Speicherzelle MC. Zum Löschen der Infor- mationseinheit der Speicherzelle wird der Grabenkondensator 20 wieder entladen. Dabei tunneln Elektronen vom Schwebegate FG getunnelten Elektronen über die Tunneloxid-Schicht TOX in die Kanalschicht EPI. Die Elektronen werden dabei von einer hohen Zugspannung Uerase, die zwischen dem ersten Diffusions- gebiet 22 und der Kanalschicht EPI ausgebildet ist, gezogen. Hierzu werden die Source- und die Drain-Elektrode S, D gemeinsam auf ein positives elektrisches Potential +Φerase gelegt. Analog zu der in Figur 1A dargestellten Schreiboperation wird bei der Löschoperation in der Kanalschicht EPI durch Anlegen eines positiven elektrischen Potentials Φ0N an das Auswahlgate CG ein leitender n-Kanal 32 erzeugt. Hierdurch erhält die Kanalschicht EPI, die eine Tunnelelektrode bildet, ebenfalls das positive elektrische Potential +Φerase- Das die zweite Tunnelelektrode bildende Diffusionsgebiet 22 wird dagegen über die zweite Bitleitung BL2 , die in Figur 3 dargestellt ist, auf ein negatives Potential -Φerase gelegt. Aufgrund der hohen kapazitiven Wechselwirkung zwischen dem ersten Diffusionsgebiet 22 und dem Schwebegate FG wird im o- beren Bereich des Schwebegates FG ein ausreichend hohes ne- gatives Potential induziert, so dass Elektronen durch die
Tunneloxid-Schicht EPI tunneln. Hierdurch wird das Schwebe- gate FG wieder vollkommen entladen und die Speicherzelle MC wieder in den Ausgangszustand "Normally on" gebracht.
Figur 2C zeigt schematisch die Leseoperation der Flash-Spei- cherzelle MC. Beim Lesen der in der Speicherzelle MC gespeicherten Information wird die Leitfähigkeit der Kanalschicht EPI zwischen dem Auswahl- und dem Schwebegate CG, FG bewertet. Der Speicherzelle MC wird je nach Ladungszustand des Schwebegates FG und dem daraus resultierenden Leitwert des Kanals 32 eine der beiden logischen Dateneinheiten "1 " oder "0" zugeordnet wird. Bei der hier dargestellten "Normally on"-Speicherzelle MC ist der Kanal 32 bei geladenem Grabenkondensator 20 gesperrt und bei entladenem Grabenkondensator 20 geöffnet.
Zum Auslesen der Flash-Speicherzelle MC wird zwischen der Source- und der Drain-Elektrode S, D eine Lesespannung Uread erzeugt, wobei die Source-Elektrode S vorzugsweise auf das Massepotential Φgr0und und die Drain-Elektrode D auf ein posi- tives Potential +Φread gelegt wird. Das Auswahlgate CG und das erste Diffusionsgebiet 22 erhalten dabei vorzugsweise das gleiche elektrische Potential +Φread wie die Drain-Elektrode D.
Aufgrund des Influenzfeldes, das durch das elektrische Potential +Φread des Auswahlgates CG erzeugt wird, ist der Kanal 32 bei einem ungeladenen Schwebegate FG geöffnet. Hierbei kommt es aufgrund der zwischen der Source- und der Drain-Elektrode S, D anliegende Lesespannung Uread zu einem detektierbaren Stromfluss in der Kanalschicht EPI.
Weist das Schwebegate FG dagegen eine negative Ladung auf, so wird der Kanal 32 innerhalb der Kanalschicht EPI durch das Influenzfeld der negativen Ladung abgeschnürt. Dadurch wird die Leitfähigkeit der Kanalschicht EPI herabgesetzt. Der Ladungszustand der Speicherzelle MC wird dann anhand eines deutlich reduzierten bzw. ganz unterbundenen Stromflusses zwischen der Source- und der Drain-Elektrode S, D detektiert .
Die Leitfähigkeit der Kanalschicht EPI die dem Ladungszustand der Speicherzelle MC entspricht, wird in beiden Fällen durch eine herkömmliche Auswerteschaltung bestimmt, die im einfachsten Fall überprüft, ob ein Strom zwischen der Source- und der Drain-Elektrode S, D fließt. Ist dies der Fall, so wird der Speicherzelle MC je nach Speicherzellenkonzept eine Informationseinheit "1 " oder "0" zugeordnet. Andernfalls wird der Speicherzelle MC die jeweils komplementäre Informationseinheit zugeordnet.
Figur 3 zeigt eine Aufsicht auf eine matrixförmige Anordnung von Flash-Speicherzellen MC. Dabei sind die Speicherzellen MC in jeweils vier senkrecht zueinander verlaufenden Spalten und Zeilen angeordnet, wobei zwischen zwei unmittelbar benachbarten Zeilen der Anordnung jeweils eine Grabenisolation STI ausgebildet ist, die die Speicherzellen MC einer Spalte e- lektrisch voneinander trennt. Jede der Speicherzellen MC der Anordnung ist analog zu der in Figur 1 dargestellten Flash- Speicherzelle MC ausgebildet und weist jeweils ein in einem Graben TR des Substrates 10 ausgebildetes Schwebegate FG auf. Das Schwebegate FG ist durch eine Isolatorschicht 21 von ei- nem ersten Diffusionsgebiet 22 elektrisch isoliert. Oberhalb des Schwebegates FG ist jeweils eine Kanalschicht EPI angeordnet, wobei das Schwebegate FG durch eine dünne Tunneloxid- Schicht TOX von der Kanalschicht EPI getrennt ist. Jede Kanalschicht EPI ist vorzugsweise als eine epitaktische Schicht ausgebildet und verbindet jeweils zwei Source/Gate-Elektroden S, G miteinander, die beidseitig der Kanalschicht EPI angeordnet sind. Jede der Source/Drain-Elektroden S, D ist dabei jeweils zwei unmittelbar benachbarten Speicherzellen MC einer zur Wortleitungsrichtung senkrecht verlaufenden Zeile der An- Ordnung zugeordnet. Oberhalb der Kanalschicht EPI weist jede Speicherzelle MC ein Auswahlgate CG auf, das von der Kanal- Schicht EPI durch eine dünne Gateoxid-Schicht GOX getrennt ist .
Die Speicherzellen MC innerhalb der matrixförmigen Anordnung werden in y-Richtung jeweils durch eine Wortleitung WL adressiert. Die Wortleitung WL kontaktiert dabei alle Auswahlgates CG der Speicherzellen MC einer Spalte der Anordnung.
In Figur 3 nicht dargestellte erste Bitleitungen BLl sind or- thogonal zu den Wortleitungen WL angeordnet und kontaktieren dabei jeweils die Source/Drain-Elektroden S, D der Speicherzellen MC einer Zeile der Anordnung.
Die ersten Diffusionsgebiete 22 jeder Speicherzelle MC weisen jeweils einen Überlappungsbereich 22a mit den ersten Diffusionsgebieten 22 der beiden unmittelbar benachbarten Speicherzellen MC der jeweiligen zur Wortleitungsrichtung senkrecht verlaufenden Zeile der Anordnung auf. Die auf diese Weise hergestellte elektrisch leitende Verbindung bildet eine zwei- te Bitleitung BL2 , über die Information in die Speicherzelle MC geschrieben bzw. aus der Speicherzelle MC gelöscht wird. Dazu erhält das erste Diffusionsgebiet 22, wie aus der Beschreibung der Figuren 2A und 2B hervorgeht, über die der jeweiligen Speicherzelle MC zugeordnete zweite Bitleitung BL2 ein positives bzw. negatives elektrisches Potential +Φprogram,
—Φerase •
Zur Durchführung einer Leseoperation kann jede Speicherzelle MC der matrixförmigen Anordnung mit Hilfe der Wortleitungen WL und der ersten Bitleitungen BLl einzeln adressiert werden. Für die Durchführung der Schreib- bzw. Löschoperation der jeweiligen Speicherzelle MC ist zusätzlich die jeweilige zweite Bitleitung BL2 notwendig.
Die in der vorangehenden Beschreibung, den Ansprüchen und den Zeichnungen offenbarten Merkmale der Erfindung können sowohl einzeln als auch in beliebiger Kombination für die Verwirk- lichung der Erfindung in ihren verschiedenen Ausführungsfor- men wesentlich sein.

Claims

Patentansprüche
1. Programmierbare Festwertspeicherzelle (MC) mit einer Source- und einer Drain-Elektrode (S, D) , mit einer zwischen der Source- und der Drain-Elektrode (S, D) ausgebildeten Kanalschicht (EPI) , mit einem von der Kanalschicht (EPI) getrennten Schwebegate (FG) und einem von der Kanalschicht (EPI) getrennten Auswahlgate (CG) , d a d u r c h g e k e n n z e i c h n e t, dass das Auswahlgate (CG) und das Schwebegate (FG) im wesentlichen einander gegenüberliegend beidseits der Kanalschicht (EPI) angeordnet sind, und dass zwischen dem Schwebegate (FG) und der Kanalschicht (EPI) und zwischen dem Auswahlgate (CG) und der Kanalschicht (EPI) jeweils eine Isolatorschicht (TOX, GOX) angeordnet ist.
2. Programmierbare Festwertspeicherzelle (MC) nach Anspruch
1, d a d u r c h g e k e n n z e i c h n e t, dass das Schwebegate (FG) zumindest teilweise in einem Graben (TR) eines Substrats (10) angeordnet ist, dass der Graben (TR) zwischen der Source- und der Drain-Elektrode (S, D) ausgebildet ist, und dass das Schwebegate (FG) gegenüber dem Substrat (10) elektrisch isoliert ist.
3. Programmierbare Festwertspeicherzelle (MC) nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t, dass das Schwebegate (FG) durch eine dünne Isolatorschicht (21) vom Substrat (10) isoliert ist, die vorzugsweise als eine Oxid-Nitrid-Oxid Schicht ausgebildet ist.
4. Programmierbare Festwertspeicherzelle (MC) nach einem der Ansprüche 2 oder 3 , d a d u r c h g e k e n n z e i c h n e t, dass im Substrat (10) ein Grabenkondensator (20) ausgebildet ist, dessen innere Elektrode durch das Schwebegate (FG) und dessen äußere Elektrode durch ein erstes Diffusionsgebiet (22) gebildet wird.
5. Programmierbare Festwertspeicherzelle (MC) nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, dass das erste Diffusionsgebiet (22) innerhalb eines zweiten Diffusionsgebietes (23) und das zweite Diffusionsgebiet vollständig innerhalb eines dritten Diffusionsgebietes (24) aus- gebildet ist, wobei das zweite Diffusionsgebiet (23) eine zum ersten Diffusionsgebiet (22) und zum dritten Diffusionsgebiet (24) komplementäre Dotierung aufweist.
6. Programmierbare Festwertspeicherzelle (MC) nach einem der Ansprüche 4 oder 5, d a d u r c h g e k e n n z e i c h n e t, dass das erste Diffusionsgebiet (22) der Festwertspeicherzelle (MC) mit den ersten Diffusionsgebieten (22) der zwei senkrecht zur Wortleitungsrichtung unmittelbar benachbarten FestwertSpeicherzellen (MC) einer matrixförmigen Anordnung von Festwertspeicherzellen (MC) einen Überlappungsbereich (22a) aufweist, und dass durch den Überlappungsbereich (22a) eine elektrisch leitende Verbindung zwischen den ersten Diffusionsgebieten (22) der Festwertspeicherzellen (MC) einer Reihe gebildet ist.
7. Programmierbare Festwertspeicherzelle (MC) nach einem der Ansprüche 1 bis 6, d a d u r c h g e k e n n z e i c h n e t, dass die Kanalschicht (EPI) als epitaktische Schicht ausgebildet ist.
8. Programmierbare Festwertspeicherzelle (MC) nach einem der Ansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, dass die Kanalschicht (EPI) eine n-Dotierung aufweist.
9. Programmierbare Festwertspeicherzelle (MC) nach einem der Ansprüche 1 bis 8, d a d u r c h g e k e n n z e i c h n e t, dass die Source- und die Drain-Elektrode (S, D) zumindest teilweise auf der Oberfläche des Substrates (10) ausgebildet sind.
10. Verfahren zum Beschreiben einer programmierbaren Festwertspeicherzelle (MC) nach einem der Ansprüche 4 bis 9, d a d u r c h g e k e n n z e i c h n e t, dass ein Kanal (32) durch Anlegen einer elektrischen Spannung (UON) zwischen dem Auswahlgate (CG) und der Source- und/oder Drain-Elektrode (S, D) in der Kanalschicht (EPI) geöffnet wird, und dass eine weitere elektrische Spannung (Uprogram) zwischen dem ersten Diffusionsgebiet (22) und der Kanalschicht (EPI) angelegt wird, wobei die Source- und/oder die Drain-Elektrode (S, D) auf ein negatives elektrisches Potential (-Φprogram) - das erste Diffusionsgebiet (22) auf ein positives elektrisches Potential (+Φprogram) und das Auswahlgate (CG) auf ein positives elektrisches Potential (+Φ0N) gelegt werden.
11. Verfahren zum Löschen einer Information einer programmierbaren Festwertspeicherzelle (MC) nach einem der Ansprüche 4 bis 10, d a d u r c h g e k e n n z e i c h n e t, dass ein Kanal (32) durch Anlegen einer elektrischen Spannung (U0N) zwischen dem Auswahlgate (CG) und der Source- und/oder Drain-Elektrode (S, D) geöffnet wird, und dass eine weitere elektrische Spannung (Uerase) zwischen dem ersten Diffusionsgebiet (22) und der Kanalschicht (EPI) angelegt wird, wobei die Source- und/oder die Drain-Elektrode (S, D) auf ein positives elektrisches Potential (+Φerase) / das erste Diffusionsgebiet (22) auf ein negatives elektrisches Potential (-Φerase) und das Auswahlgate (CG) auf ein positives elektrisches Potential (+ΦON) gelegt werden.
12. Verfahren zum Auslesen einer Information einer programmierbaren Festwertspeicherzelle (MC) nach einem der Ansprüche 4 bis 11, d a d u r c h g e k e n n z e i c h n e t, dass zwischen der Source- und der Drain-Elektrode (S, D) eine elektrische Spannung (Uread) angelegt wird, dass die Source- Elektrode (S) auf Massepotential (Φground) die Drain-Elektrode (D) , das Auswahlgate (CG) und das erste Diffusionsgebiet (22) auf ein positives elektrisches Potential (+Φread) gelegt wer- den, dass die von dem Ladungszustand der Festwertspeicherzelle (MC) abhängige Leitfähigkeit der Kanalschicht (EPI) mit Hilfe einer Auswerteschaltung ermittelt wird, und dass der Festwertspeicherzelle (MC) eine Information zugeordnet wird, die von der Leitfähigkeit des Kanals (32) abhängt.
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