EP1240670A1 - Nichtflüchtige nor-halbleiterspeichereinrichtung und verfahren zu deren programmierung - Google Patents

Nichtflüchtige nor-halbleiterspeichereinrichtung und verfahren zu deren programmierung

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Publication number
EP1240670A1
EP1240670A1 EP99968315A EP99968315A EP1240670A1 EP 1240670 A1 EP1240670 A1 EP 1240670A1 EP 99968315 A EP99968315 A EP 99968315A EP 99968315 A EP99968315 A EP 99968315A EP 1240670 A1 EP1240670 A1 EP 1240670A1
Authority
EP
European Patent Office
Prior art keywords
drain
source
predetermined
semiconductor memory
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP99968315A
Other languages
English (en)
French (fr)
Inventor
Elard Stein Von Kamienski
Peter Wawer
Christoph Ludwig
Christoph Kutter
Georg Georgakos
Andreas Liebelt
Jakob Kriz
Kai Huckels
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of EP1240670A1 publication Critical patent/EP1240670A1/de
Withdrawn legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Definitions

  • Nonvolatile NOR semiconductor memory device and method for programming it
  • the present invention relates to a memorized NOR semiconductor memory device and a method for programming and more particularly to a Flash EEPROM memory having a novel NOR gate transistor field Architecture, customers.
  • non-volatile semiconductor memory devices such as are known, for example, as flash memories, EEPROM, EPROM and the like, have recently become increasingly popular.
  • the so-called NAND and NOR semiconductor memory devices are known as the most important representatives of such electrically erasable and electrically programmable memory devices.
  • the memory cells have so-called single-transistor memory cells, a drain region and a source region usually being formed in a semiconductor substrate, and an insulated charge-storing layer and an insulated control layer arranged above it being located above the channel section located therebetween.
  • To the Programming such a single transistor cell relatively high voltages are applied to the control layer and the drain region, while the source region is usually grounded.
  • charge carriers are introduced into the charge storage layer by means of channel injection, injection of hot charge carriers and / or Fowler-Nordheim tunnels. The charge carriers remain in the charge storage layer and permanently change the switching behavior of the respective field effect transistor.
  • the present invention relates exclusively to such NOR semiconductor memory devices.
  • FIG. 1 shows a simplified representation of an equivalent circuit diagram of a nonvolatile NOR semiconductor memory device according to the prior art.
  • a large number of single-transistor memory cells SZ are arranged in a matrix, ie in rows and columns.
  • each single-transistor memory cell SZ consists of spaced-apart drain and source regions D and S, which are formed in a semiconductor substrate.
  • a control layer CG is in each case connected line by line to an associated word line WL1, WL2 and WL3.
  • the drain regions D of the respective one-transistor memory cells SZ are connected to a respective bit line BL1 and BL2 in columns.
  • the source regions S of the non-volatile NOR semiconductor memory device are all connected to ground or are all connected to one another, which is why Such a NOR semiconductor memory device is referred to as a memory device with “common source * architecture”.
  • the disadvantage of such conventional semiconductor memory devices is the relatively high power consumption during a programming process.
  • This current consumption or current consumption is essentially determined from the sum of a programming current of the selected (i.e. to be programmed) memory cells and from a leakage current from non-selected memory cells.
  • the leakage current of the non-selected memory cells is far below a respective leakage or programming current of a selected memory cell for each individual memory cell, but the sum of the leakage currents of all unselected memory cells is, in particular in the case of large arrays or memory cell fields, of a similar magnitude to the programming current for the selected memory cell.
  • the object of the invention is therefore to create a non-volatile NOR semiconductor memory device and a method for programming it, in which a leakage current in the non-selected memory cells and thus a total current consumption is reduced.
  • the respective source and drain lines are preferably meandering, zigzag or wave-shaped / which results in a substantial saving of space and enables highly integrated semiconductor memory devices.
  • a further reduction in the space requirement results from the formation of the source and drain lines in different electrically conductive layers.
  • Semiconductor memory devices are preferably applied to predetermined voltages both on the source line and on the drain line.
  • the programming voltages can also be applied only to the drain lines or source lines, while their associated source lines or drain lines are floating or have a floating voltage.
  • FIG. 1 shows a simplified representation of an equivalent circuit diagram of a non-volatile NOR semiconductor memory device according to the prior art
  • FIG. 2 shows a simplified representation of an equivalent circuit diagram of the non-volatile NOR semiconductor storage device according to the invention
  • FIG. 3 shows a simplified illustration of a layout of the NOR semiconductor memory device according to the invention in accordance with a first exemplary embodiment
  • FIG. 4 shows a simplified sectional view along a section A / A ⁇ in FIG. 3;
  • FIG. 5 shows a simplified sectional view along a section B / B ⁇ in FIG. 3;
  • FIG. 6 shows a simplified illustration of a layout of the NOR semiconductor memory device according to the invention in accordance with a second exemplary embodiment
  • FIG. 7 shows a simplified sectional view along a section C / C in FIG. 6.
  • FIG. 2 shows a simplified representation of an equivalent circuit diagram of a non-volatile NOR semiconductor memory device according to the present invention.
  • the same reference numerals designate the same or similar elements, which is why their description is omitted below.
  • the non-volatile NOR semiconductor memory device in turn consists of a large number of single-transistor memory cells SZ arranged in a matrix in a semiconductor substrate, which are controlled via a large number of word lines WL1, WL2 and WL3 and a large number of bit lines BL1 and BL2.
  • the one-transistor memory cells SZ according to the present invention are a Sour- ce effet Sl, S2 and so on and driven via a drain line Dl, D2, etc. selectively. This selective control is carried out, for example, via a respective bit line controller BLC, which realizes, so to speak, the common bit lines BL1 and BL2 etc.
  • the non-inventive volatile NOR semiconductor memory device preferably referred to as SNOR flash (selective NOR).
  • a voltage of -9 V to the control layer CG is for example applied through the word line WLl, while the grasphö ⁇ membered source and drain regions S and D via the associated source-drain lines Sl and Dl to a potential of for example +6 V.
  • a "1 * is written to the one-transistor memory cell SZ or loaded the charge storing layer positively. Since a lateral field, in particular between the source region S and the drain region D, is greatly reduced due to the equally high voltages (+6 V), there is a leak current which is substantially lower than in the prior art, particularly in the non-selected one-transistor memory cells of the word lines WL2 and WL3 to observe.
  • the unselected word lines WL2, WL3, ... have a voltage of 0V.
  • this voltage of the unselected word lines WL2, WL3,... Is preferably at a voltage which corresponds to the arithmetic mean (for example 3 V) of a voltage of the selected bit line BL1 and a voltage of the non-selected bit line, which results in a leakage current can further reduce.
  • a gate-induced drain leakage current (GIDL, gate induced drain leakage) is to be considered as leakage current, which in the case of the SNOR architecture shown in FIG. 2 is significantly reduced compared to the conventional NOR architecture with a common source line (common source) according to FIG. 1 is.
  • GIDL gate-induced drain leakage current
  • Figure 1 namely because of the common potential in the source regions S strong lateral fields between the source and drain are generated in the non-selected memory cells (WL2, WL3), which are several orders of magnitude above that in the SNOR architecture according to the invention.
  • the current consumption especially during a programming process (writing, erasing), is thus sentlich reduced since a 7Anteil particular gateindu ⁇ ed drain leakage currents in the unselected memory cells is substantially reduced.
  • a construction of very large arrays or memory cell arrays can therefore be implemented in a simple manner with the SNOR architecture according to the invention.
  • FIG. 3 shows a simplified illustration of a layout of the NOR semiconductor memory device according to the invention in accordance with a first exemplary embodiment.
  • the same reference symbols again designate the same or similar elements, which is why their detailed description is omitted below.
  • the single-transistor memory cells SZ are formed in active areas AA of a semiconductor substrate.
  • Such active areas AA are preferably formed by means of diffusion or implantation and, according to FIG. 3, have an essentially strip-like structure.
  • the plurality of stripe-shaped active areas AA arranged in columns are overlaid row by row by likewise stack-shaped layer stacks, an uppermost layer representing the control layer CG of the single-transistor memory cells SZ.
  • Each crossing point of such a stripe-shaped active region AA with a stripe-shaped control layer CG thus represents a field-effect transistor or a single-transistor memory cell SZ.
  • Contacts Kl are formed for contacting respective drain regions D and source regions S, which are arranged essentially in a straight line, however, they can also extend into an adjacent isolation area 2 (STI, shallow trench isolation).
  • drain lines D1, D2 etc. are now located in a further layer, which preferably represents a first metallization layer.
  • the drain lines D1, D2 are in this case connected to the associated drain regions D of the active region via corresponding contacts Kl AA in connection, the source lines S1, S2 in the same way via corresponding contact Kl are connected to the associated source areas S.
  • the source regions S of a single-transistor memory cell SZ are each connected to the source regions S of an adjacent single-transistor memory cell SZ.
  • the drain regions D of adjacent single-transistor memory cells are connected directly to one another, which results in a particularly space-saving design.
  • the source lines S1, S2 and the drain lines D1, D2 are preferably designed in a wave shape. However, they can also be meandering or zigzag-shaped, provided that this saves space and the respective contacts K1 can be switched on.
  • FIG. 4 shows a simplified sectional view of the single-transistor memory cell SZ along a section A / A x in FIG. 3.
  • the single-transistor memory cell SZ consists of a non-volatile semiconductor memory cell which is formed in a substrate 1 or an active region AA of the substrate 1 ,
  • the drain region D is spaced from the source region S by a channel region, on the surface of which a first insulating layer II, a charge-storing layer FG (floating gate), a second insulating layer 12 and the final control layer CG (control gate) are formed.
  • the drain region D and the source region S are contacted via contacts K1.
  • FIG. 5 shows a further simplified sectional view of the NOR semiconductor memory device according to the invention along a section B / B ⁇ in FIG. shallow trench isolation) isolated from each other.
  • the contacts can be placed slightly offset on the active areas AA and partially extend into the trench insulation 2.
  • the source and drain lines S1, S2, D1 and D2 are formed in accordance with FIG. 5 in a first metallization level or electrically conductive layer 4 and are each at the same level.
  • the source and drain lines are preferably formed in the common electrically conductive layer 4, which can also represent, for example, a highly doped polysilicon layer.
  • the source and drain lines S1 to D2 are thus formed in the same electrically conductive layer 4.
  • the source and drain lines S1 to D2 can also be implemented in different layers, which is described below with reference to FIG. 6.
  • FIG. 6 shows a simplified illustration of a layout of the NOR semiconductor memory device according to a second embodiment. ⁇ > ÜJ M IV) h- 1 t— ⁇

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Die Erfindung betrifft eine nichtflüchtige NOR-Halbleiterspeichereinrichtung sowie ein Verfahren zu deren Programmierung, wobei eine Vielzahl von matrixförmig angeordneten Eintransistor-Speicherzellen (SZ) sowohl über Wortleitungen (WL) als auch über Bitleitungen (BL) angesteuert werden. Jede Eintransistor-Speicherzelle (SZ) besitzt hierbei sowohl eine Sourceleitung (S1, S2) als auch eine Drainleitung (D1, D2), wodurch man eine selektive Ansteuerung der jeweiligen Drain-und Sourcegebiete 8D, S) erhält. Auf diese Weise kann ein Leckstrom in der Halbleiterspeichereinrichtung bei minimalem Platzbedarf optimal reduziert werden.

Description

Beschreibung
Nichtflüchtige NOR-Halbleiterspeichereinrichtung und Verfahren zu deren Programmierung
Die vorliegende Erfindung bezieht sich auf eine nichtflüchti¬ ge NOR-Halbleiterspeichereinrichtung und ein Verfahren zu deren Programmierung und insbesondere auf einen Flash EEPROM- Speicher mit einer neuartigen NOR-Gatetransistorfeld-Archi- tektur.
Die meisten Rechnereinheiten bzw. Computer benutzen derzeit magnetische Plattenlaufwerke zum Speichern von größeren Datenmengen. Derartige Plattenlaufwerke bzw. mechanische Spei- chervorrichtungen benötigen jedoch einen relativ großen Platz und weisen eine Vielzahl von beweglichen Teilen auf. Folglich sind sie störanfällig und besitzen einen beträchtlichen Stromverbrauch. Darüber hinaus werden die zukünftigen Rechnereinheiten bzw. Computer sowie andere digitale Geräte wie beispielsweise digitale Kameras oder Palmgeräte bzw. PTAs immer kleiner, weshalb herkömmliche mechanische Speichereinrichtungen ungeeignet sind.
Als Alternative zu derartigen herkömmlichen mechanischen Speichereinrichtungen haben sich in letzter Zeit nichtflüchtige Halbleiterspeichereinrichtungen immer mehr durchgesetzt, wie sie beispielsweise als Flash-Speicher, EEPROM, EPROM und dergleichen bekannt sind. Als wichtigste Vertreter derartiger elektrisch löschbarer und elektrisch programmierbarer Spei- chereinrichtungen sind die sogenannten NAND- sowie NOR-Halb- leiterspeichereinrichtungen bekannt. In beiden Halbleiterspeichereinrichtungen weisen die Speicherzellen sogenannte Eintransistor-Speicherzellen auf, wobei üblicherweise in einem Halbleitersubstrat ein Draingebiet und ein Sourcegebiet ausgebildet ist und sich über dem dazwischen liegenden Kanalabschnitt eine isolierte ladungsspeichernde Schicht sowie eine darüber angeordnete isolierte Steuerschicht befindet. Zum Programmieren einer derartigen Eintransistor-Zelle werden an die Steuerschicht und das Draingebiet relativ hohe Spannungen angelegt, während das Sourcegebiet üblicherweise auf Masse liegt. Unter derartigen Umständen erfolgt ein Einbringen von Ladungsträgern in die ladungsspeichernde Schicht mittels Kanalinjektion, Injektion heißer Ladungsträger und/oder Fowler- Nordheim-Tunneln. Die Ladungsträger verbleiben hierbei in der ladungsspeichernden Schicht und ändern nachhaltig das Schaltverhalten des jeweiligen Feldeffekttransistors.
Während in den vorstehend beschriebenen NAND-Halbleiterspei- chereinrichtungen eine Vielzahl von Eintransistor-Speicher- zellen seriell miteinander verbunden sind und über ein gemeinsames Auswahlgatter angesteuert werden, sind die jeweili- gen Eintransistor-Speicherzellen in NOR-Halbleiterspeicher- einrichtungen parallel bzw. atrixförmig organisiert, wodurch jede Speicherzelle einzeln angewählt werden kann.
Die vorliegende Erfindung bezieht sich ausschließlich auf derartige NOR-Halbleiterspeichereinrichtungen.
Figur 1 zeigt eine vereinfachte Darstellung eines Ersatzschaltbildes einer nichtflüchtigen NOR-Halbleiterspeicherein- richtung gemäß dem Stand der Technik. Gemäß Figur 1 sind eine Vielzahl von Eintransistor-Speicherzellen SZ matrixförmig, d. h. zeilen- und spaltenweise angeordnet. Wie bereits vorstehend beschrieben wurde, besteht jede Eintransistor-Spei- cherzelle SZ aus voneinander beabstandeten Drain- und Source- gebieten D und S, die in einem Halbleitersubstrat ausgebildet sind. Eine Steuerschicht CG ist hierbei jeweils zeilenweise mit einer dazugehörigen Wortleitung WL1, WL2 und WL3 verbunden. Demgegenüber sind die Draingebiete D der jeweiligen Eintransistor-Speicherzellen SZ mit einer jeweiligen Bitleitung BL1 und BL2 spaltenweise verbunden. Die Sourcegebiete S der nichtflüchtigen NOR-Halbleiterspeichereinrichtung liegen alle auf Masse bzw. sind alle miteinander verbunden, weshalb man eine derartige NOR-Halbleiterspeichereinrichtung als Speichereinrichtung mit „common source* -Architektur bezeichnet.
Nachteilig bei derartigen herkömmlichen Halbleiterspeicher- einrichtungen ist jedoch die relativ hohe Stromaufnähme während eines Programmiervorgangs. Diese Stromaufnahme bzw. dieser Stromverbrauch bestimmt sich nämlich im wesentlichen aus der Summe eines Programmierstroms der selektierten (d. h. zu programmierenden) Speicherzellen und aus einem Leckstrom von nicht selektierten Speicherzellen. Der Leckstrom der nicht selektierten Speicherzellen liegt zwar für jede einzelne Speicherzelle weit unter einem jeweiligen Leck- bzw. Programmierstrom einer selektierten Speicherzelle, die Summe der Leckströme aller unselektierten Speicherzellen ist jedoch insbesondere bei großen Arrays bzw. Speicherzellenfeldern in einer ähnlichen Größenordnung wie der Programmierstrom für die selektierte Speicherzelle.
Der Erfindung liegt daher die Aufgabe zugrunde, eine nicht- flüchtige NOR-Halbleiterspeichereinrichtung sowie ein Verfahren zu deren Programmierung zu schaffen, bei der ein Leckstrom in den nicht selektierten Speicherzellen und damit ein Gesamtstromverbrauch verringert wird.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der Halbleiterspeichereinrichtung durch die Merkmale des Patentanspruchs 1 und hinsichtlich des Verfahrens durch die Maßnahmen der Patentansprüche 9, 10 und 11 gelöst.
Insbesondere durch die Verwendung von selektiv ansteuerbaren Sourceleitungen und Drainleitungen für jeweilige Bitleitungen wird eine selektive Ansteuerung der jeweiligen Sourcegebiete ermöglicht, wodurch sich der Stromverbrauch bei der Programmierung bzw. das Auftreten von Leckströmen wesentlich verrin- gern läßt. Vorzugsweise sind die jeweiligen Source- und Drainleitungen mäander-, Zickzack- oder wellenförmig ausgebildet/ wodurch sich eine wesentliche Flächenersparnis ergibt und hochintegrierte Halbleiterspeichereinrichtungen ermöglicht werden.
Eine weitere Verringerung des Platzbedarfs ergibt sich durch die Ausbildung der Source- und Drainleitungen in unterschiedlichen elektrisch leitenden Schichten.
Beim Verfahren zur Programmierung der nichtflüchtige NOR-
Halbleiterspeichereinrichtung werden vorzugsweise vorbestimm- te Spannungen sowohl an die Sourceleitung als auch an die Drainleitung angelegt. Alternativ dazu können jedoch die Programmierspannungen auch nur an den Drainleitungen oder Sour- celeitungen angelegt werden, während ihre dazugehörigen Sour- celeitungen oder Drainleitungen floatend sind bzw. eine schwebende Spannung aufweisen.
In den Unteransprüchen sind vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Figur 1 eine vereinfachte Darstellung eines Ersatzschalt- bilds einer nichtflüchtigen NOR-Halbleiterspei- chereinrichtung gemäß dem Stand der Technik;
Figur 2 eine vereinfachte Darstellung eines Ersatzschaltbilds der erfindungsgemäßen nichtflüchtigen NOR- Halbleiterspeiehereinrichtung;
Figur 3 eine vereinfachte Darstellung eines Layouts der erfindungsgemäßen NOR-HalbleiterSpeichereinrichtung gemäß einem ersten Ausführungsbeispiel; Figur 4 eine vereinfachte Schnittansicht entlang eines Schnitts A/Aλ in Figur 3;
Figur 5 eine vereinfachte Schnittansicht entlang eines Schnitts B/B λ in Figur 3;
Figur 6 eine vereinfachte Darstellung eines Layouts der erfindungsgemäßen NOR-Halbleiterspeichereinrichtung gemäß einem zweiten Ausführungsbeispiel; und
Figur 7 eine vereinfachte Schnittansicht entlang eines Schnitts C/C in Figur 6.
Figur 2 zeigt eine vereinfachte Darstellung eines Ersatzschaltbilds einer nichtflüchtigen NOR-Halbleiterspeicherein- richtung gemäß der vorliegenden Erfindung. Gleiche Bezugszeichen bezeichnen hierbei gleiche oder ähnliche Elemente, weshalb auf ihre Beschreibung nachfolgend verzichtet wird.
Die erfindungsgemäße nichtflüchtige NOR-Halbleiterspeicher- einrichtung besteht wiederum aus einer Vielzahl von in einem Halbleitersubstrat ausgebildeten matrixförmig angeordneten Eintransistor-Speicherzellen SZ, die über eine Vielzahl von Wortleitungen WLl, WL2 und WL3 und eine Vielzahl von Bitleitung BL1 und BL2 angesteuert werden. Im Gegensatz zur herkömmlichen NOR-Halbleiterspeichereinrichtung mit „common source* -Architektur können die Eintransistor-Speicherzellen SZ gemäß der vorliegenden Erfindung selektiv über eine Sour- celeitung Sl, S2 usw. und über eine Drainleitung Dl, D2 usw. angesteuert werden. Diese selektive Ansteuerung wird beispielsweise über eine jeweilige Bitleitungssteuerung BLC durchgeführt, welche sozusagen die gemeinsamen Bitleitungen BL1 und BL2 usw. realisieren. Aufgrund der selektiven Ansteu- erung der jeweiligen Sourcegebiete S von jeweiligen Eintransistor-Speicherzellen SZ wird die erfindungsgemäße nicht- flüchtige NOR-Halbleiterspeichereinrichtung vorzugsweise als SNOR-Flash (selective NOR) bezeichnet.
Zum Programmieren der Eintransistor-Speicherzelle SZ wird beispielsweise über die Wortleitung WLl eine Spannung von -9 V an die Steuerschicht CG angelegt, während die dazugehö¬ rigen Source- und Draingebiete S und D über die dazugehörigen Source- Drainleitungen Sl und Dl auf ein Potential von beispielsweise +6 V gelegt wird. Auf diese Weise wird eine „1* in die Eintransistor-Speicherzelle SZ eingeschrieben bzw. die ladungsspeichernde Schicht positiv geladen. Da ein laterales Feld insbesondere zwischen dem Sourcegebiet S und dem Draingebiet D aufgrund der gleich hohen Spannungen (+6 V) stark verringert ist, ist insbesondere in den nicht selektierten Eintransistor-Speicherzellen der Wortleitungen WL2 und WL3 ein gegenüber dem Stand der Technik wesentlich verringerter Leckstrom zu beobachten. Gemäß Figur 2 weisen die nicht selektierten Wortleitungen WL2, WL3, ... eine Spannung von 0V auf. Vorzugsweise liegt jedoch diese Spannung der nicht se- lektierten Wortleitungen WL2, WL3, ... auf einer Spannung, die dem arithmetischen Mittel (z.B. 3V) von einer Spannung der selektierten Bitleitung BL1 und einer Spannung der nicht selektierten Bitleitung entspricht, wodurch sich ein Leckstrom weiter verringern läßt.
Als Leckstrom ist hierbei insbesondere ein gateinduzierter Drain-Leckstrom (GIDL, gate induced drain leakage) zu betrachten, der bei der in Figur 2 dargestellten SNOR- Architektur im Vergleich zur herkömmlichen NOR-Architektur mit gemeinsamer Sourceleitung (common source) gemäß Figur 1 wesentlich verringert ist. In Figur 1 werden nämlich aufgrund des gemeinsamen Potentials in den Sourcegebieten S starke laterale Felder zwischen Source und Drain in den nicht selektierten Speicherzellen (WL2, WL3) erzeugt, die um mehrere Größenordnungen oberhalb der in der erfindungsgemäßen SNOR- Architektur liegen. Die Stromaufnahme insbesondere während eines Programmiervorgangs (Schreiben, Löschen) wird somit we- sentlich verringert, da ein 7Anteil insbesondere der gateindu¬ zierten Drain-Leckströme in den nicht selektierten Speicherzellen wesentlich verringert wird. Ein Aufbau von sehr großen Arrays bzw. Speicherzellenfeldern läßt sich daher mit der er- findungsgemäßen SNOR-Architektur auf einfache Weise realisieren.
Figur 3 zeigt eine vereinfachte Darstellung eines Layouts der erfindungsgemäßen NOR-Halbleiterspeichereinrichtung gemäß ei- nem ersten Ausführungsbeispiel. Gleiche Bezugszeichen bezeichnen wiederum gleiche oder ähnliche Elemente, weshalb auf ihre detaillierte Beschreibung nachfolgend verzichtet wird.
Gemäß Figur 3 werden die Eintransistor-Speicherzellen SZ in aktiven Gebieten AA eines Halbleitersubstrats ausgebildet.
Derartige aktive Gebiete AA werden vorzugsweise mittels Diffusion oder Implantation ausgebildet und besitzen gemäß Figur 3 eine im wesentlichen streifenförmige Struktur. Die Vielzahl von spaltenweise angeordneten streifenförmigen aktiven Gebie- ten AA werden zeilenweise von ebenfalls streifenförmig ausgebildeten Schichtstapeln überlagert, wobei eine oberste Schicht die Steuerschicht CG der Eintransistor-Speicherzellen SZ darstellt. Jeder Kreuzungspunkt eines derartigen streifenförmigen aktiven Gebietes AA mit einer streifenförmig ausge- bildeten Steuerschicht CG stellt somit einen Feldeffekttransistor bzw. eine Eintransistor-Speicherzelle SZ dar. Zum Kontaktieren von jeweiligen Draingebieten D und Sourcegebieten S sind Kontakte Kl ausgebildet, die im wesentlichen geradlinig angeordnet sind, jedoch auch in ein angrenzendes Isolations- gebiet 2 (STI, shallow trench isolation) reichen können. In einer weiteren darüberliegenden Schicht, die vorzugsweise eine erste Metallisierungsschicht darstellt, befinden sich nunmehr die Sourceleitungen Sl, S2 usw. sowie die Drainleitungen Dl, D2 usw. Die Drainleitungen Dl, D2 stehen hierbei über entsprechende Kontakte Kl mit den dazugehörigen Draingebieten D des aktiven Gebietes AA in Verbindung, wobei in gleicher Weise die Sourceleitungen Sl, S2 über entsprechende Kontakt Kl mit den dazugehörigen Sourcegebieten S in Verbindung stehen.
Gemäß Figur 3 sind jeweils die Sourcegebiete S einer Eintran- sistor-Speicherzelle SZ mit den Sourcegebieten S einer benachbarten Eintransistor-Speicherzelle SZ verbunden. In gleicher Weise sind die Draingebiete D von jeweils benachbarten Eintransistor-Speicherzellen unmittelbar miteinander verbunden, wodurch sich eine besonders flächensparende Ausführung ergibt. Zur weiteren Flächenreduzierung der Eintransistor- Speicherzelle SZ werden die Sourceleitungen Sl, S2 und die Drainleitungen Dl, D2 vorzugsweise wellenförmig ausgebildet. Sie können jedoch auch mäander- oder zickzack örmig ausgebildet werden, sofern sich dadurch eine Platzersparnis ergibt und die jeweiligen Kontakte Kl angeschaltet werden können.
Zur weiteren Reduzierung eines Flächenbedarfs sind die Source- und Drainleitungen Sl, S2, Dl, und D2 im wesentlichen parallel zueinander angeordnet. Auf diese Weise erhält man eine hochintegrierbare Speichereinrichtung, die eine optimierte Zellenbreite von lediglich B = 4F aufweist.
Figur 4 zeigt eine vereinfachte Schnittansicht der Eintransistor-Speicherzelle SZ entlang eines Schnitts A/Ax in Figur 3. Demzufolge besteht die Eintransistor-Speicherzelle SZ aus einer nichtflüchtigen Halbleiterspeicherzelle, die in einem Substrat 1 bzw. einem aktiven Gebiet AA des Substrats 1 ausgebildet ist. Das Draingebiet D ist hierbei vom Sourcegebiet S über ein Kanalgebiet beabstandet, an dessen Oberfläche eine erste Isolierschicht II, eine ladungsspeichernde Schicht FG (floating gate) , eine zweite Isolierschicht 12 und die abschließende Steuerschicht CG (control gate) ausgebildet ist. Das Draingebiet D sowie das Sourcegebiet S wird über Kontakte Kl kontaktiert. Eine weitere Isolierschicht bzw. Passivie- rungsschicht 3 isoliert hierbei jeden Schichtstapel bzw. jede Eintransistor-Speicherzelle SZ von seiner benachbarten. Figur 5 zeigt eine weitere vereinfachte Schnittansicht der erfindungsgemäßen NOR-Halbleiterspeichereinrichtung entlang eines Schnitts B/B Λ in Figur 3. Gemäß dieser Schnittansicht werden die aktiven Gebiete AA im Halbleitersubstrat 1, welche beispielsweise ein Silizium-Halbleitersubstrat darstellt, mittels flacher Grabenisolierung 2 (STI, shallow trench iso- lation) voneinander isoliert. Die Kontakte können hierbei leicht versetzt auf die aktiven Gebiete AA aufgesetzt sein und zum Teil in die Grabenisolierung 2 reichen. Die Source- und Drainleitungen Sl, S2, Dl und D2 werden gemäß Figur 5 in einer ersten Metallisierungsebene bzw. elektrisch leitenden Schicht 4 ausgebildet und befinden sich jeweils auf dem gleichen Niveau. Wesentlich für die vorliegende Erfindung ist hierbei, daß nur die Drainleitungen Dl und D2 mit den dazuge- hörigen Kontakten K in Verbindung stehen, während die dazugehörigen Sourceleitungen Sl und S2 von der weiteren Isolierschicht 3 beabstandet keinen Kontakt mit dem aktiven Gebiet AA aufweisen und seitlich versetzt sind. Vorzugsweise sind die Source- und Drainleitungen demzufolge in der gemeinsamen elektrisch leitenden Schicht 4 ausgebildet, die beispielsweise auch eine hochdotierte Polysiliziumschicht darstellen kann. Ein wesentlicher Vorteil bei der Verwendung derartiger elektrisch leitender Schichten beispielsweise im Vergleich zu herkömmlichen vergrabenen Schichten (buried layer) im Halb- leitersubstrat 1 besteht darin, daß der Widerstand wesentlich verringert ist, wodurch sich insbesondere die Zugriffszeiten bzw. die Zugriffsgeschwindigkeit auf die Halbleiterspeichereinrichtung verbessert.
Gemäß Figuren 3 bis 5 werden somit die Source- und Drainleitungen Sl bis D2 in der gleichen elektrisch leitenden Schicht 4 ausgebildet. Die Source- und Drainleitungen Sl bis D2 können jedoch auch in unterschiedlichen Schichten realisiert werden, was nachfolgen anhand von Figur 6 beschrieben wird.
Figur 6 zeigt eine vereinfachte Darstellung eines Layouts der NOR-Halbleiterspeichereinrichtung gemäß einem zweiten Ausfüh- κ > ÜJ M IV) h-1 t— ■
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Claims

Patentansprüche
1. Nichtflüchtige NOR-Halbleiterspeichereinrichtung mit einer Vielzahl von in einem Halbleitersubstrat (1) ausgebil- deten matrixförmig angeordneten Eintransistor-Speicherzellen (SZ) bestehend aus voneinander beabstandeten Draingebieten (D) und Sourcegebieten (S), einer ersten Isolierschicht (II), einer ladungsspeichernden Schicht (FG) , einer zweiten Isolierschicht (12), und einer Steuerschicht (CG) ; einer Vielzahl von Wortleitungen (WLl bis WL3) zum zeilenweisen Ansteuern der Eintransistor-Speicherzellen (SZ) ; und einer Vielzahl von Bitleitungen (BLl, BL2) zum spaltenweisen Ansteuern der Eintransistor-Speicherzelle (SZ) , d a d u r c h g e k e n n z e i c h n e t, daß die Wortleitungen (WLl bis WL3) im wesentlichen durch die Steuer- schicht (CG) ausgebildet werden und die Bitleitungen (BLl, BL2) jeweils eine Sourceleitung (Sl,
S2) und eine Drainleitung (Dl, D2) aufweisen, die eine selektive Ansteuerung von jeweiligen Drain- und Sourcegebieten (D, S) der Eintransistor-Speicherzelle (SZ) ermöglichen.
2. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach Patentanspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2) mäander-, Zickzack- oder wellenförmig ausgebildet sind.
3. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2) in einer gemeinsamen elektrisch leitenden Schicht (4) ausgebildet sind.
4. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach Patentanspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2 ) in unter- schiedlichen elektrisch leitenden Schicht (4, 6) ausgebildet sind.
5. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach Patentanspruch 3, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2) im wesentlichen parallel zueinander angeordnet sind.
6. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach Patentanspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2) im wesentlichen überlappend angeordnet sind.
7. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach einem der Patentansprüche 1 bis 6, g e k e n n z e i c h n e t d u r c h Drain-/Sourcekontakte (Kl, K2), die zum Herstellen einer Verbindung zwischen den Drain-/Sourceleitungen (Dl, D2, Sl, S2) mit den Drain-/Sour- cegebieten (D, S) der jeweiligen Eintransistor-Speicherzellen (SZ) im wesentlichen geradlinig angeordnet sind.
8. Nichtflüchtige NOR-Halbleiterspeichereinrichtung nach einem der Patentansprüche 1 bis 7, d a d u r c h g e k e n n z e i c h n e t, daß die jeweiligen Source- und Drainleitungen (Sl, S2, Dl, D2) in einer und/oder mehreren Metallisierungsschichten ausgebildet sind.
9. Verfahren zur Programmierung einer Speicherzelle in ei- ner nichtflüchtigen NOR-Halbleiterspeichereinrichtung gemäß einem der Patentansprüche 1 bis 8, mit den Schritten: a) Anlegen einer vorbestimmten Gatespannung (-9V) an eine vorbestimmte Wortleitung (WLl) ; b) Anlegen einer vorbestimmten Sourcespannung (+6V) an eine vorbestimmte Sourceleitung (Sl) ; und c) Anlegen einer vorbestimmten Drainspannung (+6V) an eine vorbestimmten Drainleitung (Dl), die im wesentlichen der Sourcespannung entspricht.
10. Verfahren zur Programmierung einer Speicherzelle in ei- ner nichtflüchtigen NOR-Halbleiterspeichereinrichtung gemäß einem der Patentansprüche 1 bis 8 mit den Schritten: a) Anlegen einer vorbestimmten Gatespannung (-9V) an eine vorbestimmte Wortleitung (WLl); b) Schwebenlassen des elektrischen Potentials der vorbe- stimmten Sourceleitung (Sl) ; und c) Anlegen einer vorbestimmten Drainspannung (+6V) an eine vorbestimmte Drainleitung (Dl) .
11. Verfahren zur Programmierung einer Speicherzelle in ei- ner nichtflüchtigen NOR-Halbleiterspeichereinrichtung gemäß einem der Patentansprüche 1 bis 8 mit den Schritten: a) Anlegen einer vorbestimmten Gatespannung (-9V) an eine vorbestimmte Wortleitung (WLl) ; b) Anlegen einer vorbestimmten Sourcespannung (+6V) an eine vorbestimmte Sourceleitung (Sl); und c) Schwebenlassen des elektrischen Potentials der vorbestimmten Drainleitung (Dl) .
12. Verfahren nach Patentanspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß eine Potentialdifferenz zwischen der vorbestimmten Source- und Drainleitung (Sl, Dl) zu keinem Zeitpunkt eine höhere Potentialdifferenz als in einem Lesemodus aufweist.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3546036B2 (ja) 2001-10-17 2004-07-21 松下電器産業株式会社 不揮発性半導体記憶装置
DE10240436C1 (de) * 2002-09-02 2003-12-18 Infineon Technologies Ag Bitleitungsstruktur sowie Verfahren zu deren Herstellung
TWI244165B (en) * 2002-10-07 2005-11-21 Infineon Technologies Ag Single bit nonvolatile memory cell and methods for programming and erasing thereof
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
DE10324612B4 (de) * 2003-05-30 2005-08-11 Infineon Technologies Ag Halbleiterspeicher mit Charge-Trapping-Speicherzellen und Virtual-Ground-Architektur
JP2005191413A (ja) * 2003-12-26 2005-07-14 Toshiba Corp 不揮発性半導体記憶装置
US6992359B2 (en) * 2004-02-26 2006-01-31 Grandis, Inc. Spin transfer magnetic element with free layers having high perpendicular anisotropy and in-plane equilibrium magnetization
US7638878B2 (en) 2006-04-13 2009-12-29 Micron Technology, Inc. Devices and systems including the bit lines and bit line contacts
US7692253B2 (en) * 2006-04-27 2010-04-06 Spansion Llc Memory cell array with low resistance common source and high current drivability
US7773412B2 (en) 2006-05-22 2010-08-10 Micron Technology, Inc. Method and apparatus for providing a non-volatile memory with reduced cell capacitive coupling
US8819326B1 (en) * 2006-12-12 2014-08-26 Spansion Llc Host/client system having a scalable serial bus interface
US8716779B2 (en) * 2009-07-30 2014-05-06 Hynix Semiconductor Inc. Flash memory device and mask for fabricating the same
US20110042722A1 (en) * 2009-08-21 2011-02-24 Nanya Technology Corp. Integrated circuit structure and memory array
US10461396B2 (en) 2015-04-03 2019-10-29 Fit Pay, Inc. System and method for low-power close-proximity communications and energy transfer using a miniature multi-purpose antenna
US20220392909A1 (en) * 2021-06-04 2022-12-08 Globalfoundries U.S. Inc. Memory device with staggered isolation regions

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53108247A (en) 1976-12-27 1978-09-20 Texas Instruments Inc Electrically programmable floating gate semiconductor memory
US4734345A (en) * 1982-10-07 1988-03-29 Matsushita Electric Industrial Co., Ltd. Semiconductor IC and method of making the same
US4603341A (en) 1983-09-08 1986-07-29 International Business Machines Corporation Stacked double dense read only memory
US5557569A (en) * 1993-10-12 1996-09-17 Texas Instruments Incorporated Low voltage flash EEPROM C-cell using fowler-nordheim tunneling
KR100256322B1 (ko) * 1994-03-03 2000-05-15 제니 필더 파울러-노드하임 프로그래밍 및 이레이즈를 이용한 저전압 단일트랜지스터 플래쉬 이이피롬셀
EP0690452A3 (de) * 1994-06-28 1999-01-07 Advanced Micro Devices, Inc. Elektrisch löschbarer Speicher und Löschverfahren
US5680347A (en) 1994-06-29 1997-10-21 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP3564610B2 (ja) 1994-07-26 2004-09-15 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JPH0982921A (ja) 1995-09-11 1997-03-28 Rohm Co Ltd 半導体記憶装置、その製造方法および半導体記憶装置の仮想グランドアレイ接続方法
JPH0982929A (ja) 1995-09-19 1997-03-28 Seiko Epson Corp 半導体集積回路
JPH0982926A (ja) * 1995-09-19 1997-03-28 Toshiba Corp 半導体記憶装置
US5608672A (en) * 1995-09-26 1997-03-04 Advanced Micro Devices, Inc. Correction method leading to a uniform threshold voltage distribution for a flash eprom
JP3171122B2 (ja) * 1995-11-27 2001-05-28 ソニー株式会社 半導体記憶装置および半導体記憶装置の情報読出方法
JP3951443B2 (ja) * 1997-09-02 2007-08-01 ソニー株式会社 不揮発性半導体記憶装置及びその書き込み方法
JP3225916B2 (ja) 1998-03-16 2001-11-05 日本電気株式会社 不揮発性半導体記憶装置とその製造方法
US6212103B1 (en) * 1999-07-28 2001-04-03 Xilinx, Inc. Method for operating flash memory
US6198658B1 (en) * 1999-10-08 2001-03-06 Hyundai Electronics America, Inc. High density flash memory architecture with columnar substrate coding

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO0147019A1 *

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