JP2005537649A - 非コンタクト形態のトンネル分離ｐウェルを有する不揮発性メモリアレイの構造、製造方法及び操作方法 - Google Patents

非コンタクト形態のトンネル分離ｐウェルを有する不揮発性メモリアレイの構造、製造方法及び操作方法 Download PDF

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Abstract

分離されたウェル内にフローティングゲート電界効果トランジスタ又はメモリセルは、不揮発性メモリアレイ及びデバイスを作製する上で有益である。フローティングゲートメモリセルの１つの列は、当該列における各メモリセルに関するソース／ドレイン領域を含むウェルに対応する。これらウェルは、アレイの他の列におけるソース／ドレイン領域から分離されている。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネルは、このようなフローティングゲートセルを個別ベースで、あるいはバルクベースで、あるいはブロックベースでプログラム及び消去する際に使用される。

Description

この発明は、不揮発性メモリセルに関し、具体的にはフラッシュメモリに関する。
メモリ装置は、様々な形態及びサイズを有する。いくつかのメモリ装置は、通常において揮発性であって、電力の供給がないとデータを保持することができない。揮発性メモリの代表例としてＤＲＡＭがあり、これは、容量として形成されたメモリセルを含む。これら容量に電荷を有するあるいは電荷を有さないによって、メモリセルに保存されたデータの２値を表すこととなる。ダイナミックメモリ装置は、不揮発性メモリと比して、データを保持するために電力を必要とするが、データの読み出し、プログラミングは速い。
不揮発性メモリ装置は、様々な異なった形態を有する。例えば、フローティングゲートメモリ装置は、データを保存するためのフローティングゲートトランジスタを用いた不揮発性メモリである。データは、トランジスタのしきい値電圧を変更することによってメモリセルにプログラムされ、電力が取り除かれても保持される。トランジスタに保持されたデータは、トランジスタのしきい値電圧を元の状態に戻すことによって消去される。メモリは、例えば複数の消去ブロック内に配置される。１つの消去ブロック内の全てのメモリセルは、同時に消去される。このような不揮発性メモリ装置は、通常、フラッシュメモリと称される。
不揮発性メモリセルは、フローティングゲートメモリセルとして構成され、ソース領域とドレイン領域を有する。ドレイン領域は、ソース領域から横方向に中央のチャネル領域を介して形成されている。ソース領域とドレイン領域は、シリコン基体の共通の水平面に形成されている。フローティングゲートは、一般に、ドープされた多結晶シリコンによって形成され、チャネル領域上に配されており、絶縁体によって他のセルを構成する部位から電気的に絶縁されている。例えば、ゲート絶縁膜は、フローティングゲートとチャネル領域間に形成されている。フローティングゲート上に位置されている制御ゲートは、ドープされた多結晶シリコン形成することができる。制御ゲートは、別の絶縁層によってフローティングゲートから電気的に分離されている。従って、フローティングゲートは、チャネル領域と制御ゲートの両者から絶縁されて、電気的に「浮遊」した状態となっている。
半導体デバイスは小型化傾向にあり、設計者はメモリセルの製造、すなわち、設計基準に合致する表面領域の大きさに対して十分に小さい範囲を占有し、小型であるにも拘わらず十分な機能を維持するメモリセルの製造に関する問題に直面している。
以上の理由、並びに以下に述べる理由は、当業者がこの明細書を読み、理解することによって明らかになるであろう。また、当該技術分野においてメモリデバイスのアーキテクチャに変更が必要であることがわかるであろう。
不揮発性メモリセルに関する上述した問題と他の問題を解決するために本発明によって取り組まれ、それは以下に示す明細書を読み、検討することによって理解されるであろう。
いくつかの実施の形態は、不揮発性の半導体メモリセル、アレイ、それらの製造、構造に関する。このようなメモリセルは、ランダムアクセス能力を維持している間において、プログラム操作期間と消去操作期間に、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネルを使用することができる。ＦＮトンネルの性質によって、メモリセルは、比較的低消費電力で動作する。加えて、ホットエレクトロン処理と比して低消費電力であるＦＮトンネルによって、たくさんの、例えば数１０００のセルは並列にプログラムあるいは消去され得る。並列のプログラム操作及び消去操作は複数のメモリセルを含む大きなブロックに対して適しているが、セルは、個別にプログラムされ、あるいは消去され得、その上、一般的な電気的に消去（書き換え）できる読出し専用メモリ（ＥＥＰＲＯＭ）よりもセルサイズを小さくすることができる。
本発明の１つの実施の形態は、フローティングゲートを有する電界効果トランジスタのアレイを提供する。このアレイは、フローティングゲートを有する電界効果トランジスタの２以上の列を含み、各列の電界効果トランジスタは、第１のソース／ドレイン領域と第２のソース／ドレイン領域が当該列の他の電界効果トランジスタと共有している。１つの列の第１のソース／ドレイン領域は、第１の導電型を有する第１のウェル内に含まれている。各列における第１のウェルは、他の列の第１のウェルから分離されている。
本発明の他の実施の形態は、メモリセルのアレイにおけるメモリセルを消去する方法を提供する。この方法は、メモリセルにつながるワード線に第１の電位を印加すること、メモリセルの第１のソース／ドレイン領域と第２のソース／ドレイン領域に第２の電位を印加すること、並びに第１及び第２のソース／ドレイン領域を含む第１のウェルに前記第２の電位を印加することを含む。前記方法は、さらに、第２のウェルに第３の電位を印加することを含む。第２のウェルは、第１のウェルの下層にあり、第１のウェルとＰＮ接合によって結合されている。
本発明のさらに他の実施の形態は、メモリセルのアレイにおけるメモリセルへのプログラム方法を提供する。この方法は、メモリセルにつながるワード線に第１の電位を印加すること、メモリセルの第１のソース／ドレイン領域と第２のソース／ドレイン領域に第２の電位を印加すること、並びに第１及び第２のソース／ドレイン領域を含む第１のウェルに第３の電位を印加することを含む。前記方法は、さらに、第１のウェルの下層にある第２のウェルに前記第３の電位を印加することを含む。第２のウェルは、第１のウェルとＰＮ接合によって結合されており、前記第３の電位は第２の極性を有する。
本発明のさらに他の実施の形態は、不揮発性メモリデバイスを提供する。このメモリデバイスは、複数の行と複数の列に配列された不揮発性のフローティングゲートメモリセルのアレイと、メモリセルのアレイへのアクセスを制御する制御回路とを有する。メモリセルの各列は、ソースとドレインを共有し、メモリセルの各列のソースとドレインは、メモリセルの当該列に関する第１のウェル内に存在する。メモリセルの各列に関する第１のウェルは、メモリセルの他の列における他の第１のウェルから分離されている。各第１のウェルは、第２のウェル上に、多対一の関係で存在し、各第１のウェルは第１の導電型を有する。第２のウェルは第１の導電型と異なる第２の導電型を有する。
本発明のさらなる実施の形態は、特許請求の範囲に応じた様々の製造方法及び構成を含む。
フローティングゲート電界効果トランジスタ又はメモリセル、及びこれらの製造方法を説明した。フローティングゲートメモリセルを用いた１つの実施例は、不揮発性メモリセルとデバイスである。フローティングゲートメモリセルの列は、該列におけるメモリセルのソース／ドレイン領域を含むウェルにつながっている。これらのウェルは、アレイの他の列のソース／ドレイン領域から分離されている。ＦＮトンネルは、このようなフローティングゲートセルを個別ベースで、あるいはバルクベースで、あるいはブロックベースでプログラム及び消去する際に使用される。
以下に示す本発明の詳細な説明において、図面は、この明細書の一部を構成する添付図面であり、本発明を実現する特定の実施の形態を図示する目的のものである。同じ番号は、いくつかの図面を通じて、実質的に同じ部材を示す。これら実施の形態は、当業者が本発明を実施することができる程度に十分に詳細に説明される。他の実施の形態も利用でき、本発明の要旨から逸脱することなく、構成上の変更、論理的な変更、電気的な変更もできる。
以下の詳細な記述と特許請求の範囲を解釈する上で役立てるために、用語「半導体基体」は、半導体材料を有するいくつかの構成を意味するために定義されるものであって、半導体ウェハ（それ単体あるいはその上の別の材料を含む構造）のようなバルクの半導体材料と、半導体材料層（それ単体あるいは別の材料を含む構造）を含むがこれに限定されるものではない。用語「基体」は、いくつかの支持体を示し、上述した半導体基体を含むが、これに限定されるものではない。また、用語「基体」は、処理中における半導体基体を示すために使用され、半導体基体上に形成される他の層を含む。ウェハと基体は、不純物がドープされた半導体、ドープされていない半導体、ベースとなる半導体あるいは絶縁体によって支持されたエピタキシャルによる半導体層、その他、同様に当業者によって知られた他の半導体を含む。
加えて、本発明に係る実施の形態によって構成される構造がこの明細書において示されるが、共通の半導体の専門用語は、ｎタイプ、ｐタイプ、ｎ＋及びｐ＋は、いくつかの構造及び領域を説明するために利用される不純物の導電型のタイプを説明するために使用される。ドーピングの特定のレベルが、本発明の実施の形態に密接な関係があるとは思えない。従って、ドーパントの種類と濃度は言及しないが、本発明の目的に適したドーパントの種類と濃度が選ばれることが理解できよう。
また、用語「導体」は、半導体を含むことは当然であり、用語「絶縁体」は、導体として示される材料とりも導電性が低い材料を含む意である。従って、以下に示す詳細な記述は、本発明の方向性を制限するものではなく、また、本発明が添付された特許請求の範囲のみによって定義されるものではなく、権利化された特許請求の範囲の均等の全範囲を含めて定義されるべきである。
最後に、添付図面に描かれた部材の数、相対的なサイズ、配置は、本発明の説明と理解を容易にするために、１つの典型例を示したに過ぎない。つまり、このような描写は、本発明に係る実施の形態に有効な実際の部材の数、相対的なサイズ、配置を示したものではない。
図１Ａは、本発明の１つの実施の形態に係るメモリセル１０１のアレイ１００を示す概略図である。メモリセル１０１は、基体１０２によって支持されている。各メモリセル１０１はそれぞれＦＥＴであり、ＦＥＴは、ワード線１２０によって図１Ａに示された制御ゲート、フローティングゲート１１６、第１のソース／ドレイン領域１０８及び第２のソース／ドレイン領域１１０を含む。
メモリセル１０１の列は、同じソース／ドレイン領域１０８及び１１０を共有する複数のメモリセル１０１によって定義され、例えばメモリセル１０１11と１０１12は同一の列に存在する。メモリセル１０１の行は、同じワード線１２０を共有する複数のメモリセル１０１によって定義され、例えばメモリセル１０１11と１０１21は同一の行に存在する。図１Ａには、２つの列と２つの行が描かれているが、実際のアレイは数１００、さらには数１０００の列及び行を含む。
メモリセル１０１の列における各メモリセル１０１の基体は、第１のノード１０６に結合されている。メモリセル１０１の第１の列の第１のノード１０６は、アレイ１００内のメモリセル１０１の他の列における他の第１のノード１０６から分離され、第１のノード１０６と異なる導電型の第２のノード１１２の一部となっている。第１のノード１０６は、第２のノード１１２にＰＮ接合を通じて結合されている。
表１は、本発明の１つの実施の形態に係るメモリセル１００の動作例を示す。表１には、特定の電位が表示されているが、他の電位が指定され得ることは当業者によって理解されるであろう。他の電位とは、読出し操作期間に指定メモリセルのしきい値電圧を上回るのに必要な電位差を生成するための電位、あるいは、指定メモリセルのフローティングゲートに電荷を蓄積する、あるいはフローティングゲートから電荷を離脱させるためのＦＮトンネルを促進させる上で必要な電位差を提供するための電位である。つまり、いくつかの実施の形態は、表１において特定された電位に制限されるものではない。
Figure 2005537649
表１に関し、ノード１２０2は、指定メモリセル１０１11を含まない行に関する全てのワード線１２０を示し、ノード１０８2は、指定メモリセル１０１11を含まない列に関する全ての第１のソース／ドレイン領域１０８を示し、ノード１１０2は、指定メモリセル１０１11を含まない列に関する全ての第２のソース／ドレイン領域１１０を示し、ノード１０６2は、指定メモリセル１０１11を含まない列に関する全ての第１のノード１０６を示す。
表１に示すように、１つの実施の形態において、アレイ１００の指定メモリセル１０１１１の読出しは、指定メモリセルのワード線１２０1に読出し電圧Ｖｗｒ（例えば４．５ｖ）を印加し、指定メモリセルの第１のソース／ドレイン領域１０８1にバイアス電圧Ｖｄｒ（例えば１Ｖ）を印加し、第１のソース／ドレイン領域１０８1に流れる電流、あるいは第２のソース／ドレイン領域１１０1に流れる電流、あるいは第２のソース／ドレイン領域１１０1に発生する電圧を検出することによって行われる。読出し電圧は、導通セルのしきい値を上回る電圧であり、例えばセルのデータ値を変更するような読出し不良の原因とならない電圧である。読出し操作期間において、指定メモリセルの第１のノード１０６1と第２のメモリセル１１２は、それぞれ接地電位とされている。残りのワード線１２０2、第１のソース／ドレイン領域１０８2、第２のソース／ドレイン領域１１０2、第１のノード１０６2及び基体１０２もまた接地電位とされている。
消去は、例えばメモリセルのグループを一様な状態、すなわち、通常、次のプログラム操作に向けた第１の論理状態にすることを示す。表１に示すように、１つの実施の形態において、アレイ１００の指定メモリセル１０１11の消去は、指定メモリセルのワード線１２０1に第１の極性を有する第１のプログラム電圧（Ｖ１）、例えば８Ｖを印加し、指定メモリセルの第１のソース／ドレイン領域１０８1に、第２のソース／ドレイン領域１１０1及び第１のノード１０６1に第２の極性を有する第２のプログラム電圧（Ｖ２）、例えば−８Ｖを印加することによって行われる。残りのノード、すなわち、第２のノード１１２、ワード線１２０2、第１のソース／ドレイン領域１０８2、第２のソース／ドレイン領域１１０2、第１のノード１０６2及び基体１０２は接地電位とされている。アレイ１００の全てのメモリセルを消去するためには、ワード線１２０２は接地電位に代えて第１のプログラム電圧とされ、第１のソース／ドレイン領域１０８２、第２のソース／ドレイン領域１１０２及び第１のノード１０６２は、接地電位に代えて第２のプログラム電圧とされる。
プログラミングは、例えば処理の最終段階でメモリセル又はメモリセルのグループを物理状態、すなわち、アレイにデータパターンを格納するという第２の論理状態にする。従って、データパターンは、全てのメモリセルを第１の論理状態に設定し、その後、１以上のメモリセルを第２の論理状態に設定することによって、アレイ１００内に格納される、表１に示すように、１つの実施の形態において、アレイ１００の指定メモリセル１０１11へのプログラミングは、指定メモリセルのワード線１２０1に第２の極性を有する第２のプログラム電圧、例えば−８Ｖを印加し、指定メモリセルの第１のソース／ドレイン領域１０８1、第２のソース／ドレイン領域１１０1及び第１のノード１０６1、並びに第２のノード１１２に第１の極性を有する第１のプログラム電圧、例えば８Ｖを印加することによって行われる。残りのノード、すなわち、ワード線１２０2、第１のソース／ドレイン領域１０８2、第２のソース／ドレイン領域１１０2、第１のノード１０６2及び基体１０２は接地電位とされる。アレイ１１０の全てのメモリセルをプログラムするために、ワード線１２０２が接地電位に代えて第２のプログラム電圧とされ、第１のソース／ドレイン領域１０８２、第２のソース／ドレイン領域１１０２及び第１のノード１０６２が接地電位に代えて第１のプログラム電圧とされる。
表２は、１つの極性の電圧を使用する本発明の他の実施の形態に係るメモリアレイ１００の動作例を示す。表１には、特定の電位が表示されているが、他の電位が指定され得ることは当業者によって理解されるであろう。他の電位とは、読出し操作期間に指定メモリセルのしきい値電圧を上回るのに必要な電位差を生成するための電位、あるいは、指定メモリセルのフローティングゲートに電荷を蓄積する、あるいはフローティングゲートから電荷を離脱させるためのＦＮトンネルを促進させる上で必要な電位差を提供するための電位である。つまり、いくつかの実施の形態は、表２において特定された電位に制限されるものではない。
Figure 2005537649
表２において、ノード１２０2は、指定メモリセル１０１11に対応しない行の全てのワード線１２０を示し、ノード１０８2は、指定メモリセル１０１11に対応しない列の全ての第１のソース／ドレイン領域１０８を示し、ノード１１０2は、指定メモリセル１０１11に対応しない列の全ての第２のソース／ドレイン領域１１０を示し、ノード１０６２は、指定メモリセル１０１11に対応しない列の全ての第１のノード１０６を示す。
表２に示すように、１つの実施の形態において、アレイ１００の指定メモリセル１０１11からの読出しは、指定メモリセルのワード線１２０1に読出し電圧Ｖｗｒ、例えば４．５Ｖを印加し、指定メモリセルの第１のソース／ドレイン領域１０８1にバイアス電圧Ｖｄｒ、例えば１Ｖを印加し、第１のソース／ドレイン領域１０８1に流れる電流、あるいは第２のソース／ドレイン１１０1に流れる電流、あるいは第２のソース／ドレイン領域１１０1において発生する電圧を検出することにより行われる。読出し電圧は、導通セルのしきい値を上回る電圧であり、例えばセルのデータ値を変更するような読出し不良の原因とならない電圧である。読出し操作期間において、指定メモリセルの第１のノード１０６1と第２のメモリセル１１２は、それぞれ接地電位とされている。残りのワード線１２０2、第１のソース／ドレイン領域１０８2、第２のソース／ドレイン領域１１０2、第１のノード１０６2及び基体１０２もまた接地電位とされている。
表２に示すように、１つの実施の形態において、アレイ１００の指定メモリセル１０１1の消去は、指定メモリセルのワード線１２０1に第１のプログラム電圧（Ｖｈｉ）、例えば１６Ｖを印加し、指定メモリセルの第１のソース／ドレイン領域１０８1、第２のソース／ドレイン領域１１０1及び第１のノード１０６1に第２のプログラム電圧（Ｖｌｏ）、例えば０Ｖを印加することによって行われる。第２のノード１１２、第１のソース／ドレイン領域１０８2、第２のソース／ドレイン領域１１０2及び第１のノード１０６2は、第３のプログラム電圧（Ｖｍｅｄ）、例えば第１及び第２のプログラム電圧の間の電圧である８Ｖとされる。ワード線１２０2は第２のプログラム電圧あるいは第３のプログラム電圧とされる。基体１０２は接地電位とされる。アレイ１００の全てのメモリセルを消去するためには、ワード線１２０２は第２のプログラム電圧あるいは第３のプログラム電圧の代わりに第１のプログラム電圧とされ、第１のソース／ドレイン領域１０８２、第２のソース／ドレイン領域１１０２、第１のノード１０６２及び第２のノード１１２は、第３のプログラム電圧の代わりに第２のプログラム電圧とされる。
表２に示すように、１つの実施の形態において、アレイ１００の指定メモリセル１０１1のプログラミングは、指定メモリセルのワード線１２０1に第２のプログラム電圧（Ｖｌｏ）を印加し、指定メモリセルの第１のソース／ドレイン領域１０８1、第２のソース／ドレイン領域１１０1及び第１のノード１０６1並びに第２のノード１１２に第１のプログラム電圧（Ｖｈｉ）を印加することによって行われる。残りのワード線１２０２は第３のプログラム電圧（Ｖｍｅｄ）とされ、残りの第１のソース／ドレイン１０８２、第２のソース／ドレイン領域１１０２及び第２のノード１０６２は、第２のプログラム電圧（Ｖｌｏ）又は第３のプログラム電圧（Ｖｍｅｄ）とされる。基体１０２は接地電位とされる。アレイ１００の全てのメモリセルをプログラミングするためには、ワード線１２０2は第３のプログラム電圧に代えて第２のプログラム電圧とされ、第１のソース／ドレイン領域１０８2、第２のソース／ドレイン領域１１０2及び第１のノード１０６2は第２のプログラム電圧あるいは第３のプログラム電圧に代えて第１のプログラム電圧とされる。
上述のように記載したが、プログラミング及び消去の操作は、フローティングゲートから電子をチャネルに注入する操作と、チャネルから電子をフローティングゲートに注入する操作に関連して記述され、これらの操作はそれぞれ交換可能である。従って、高いしきい値Ｖｔあるいは不導通状態のメモリセルはプログラム状態のセルあるいは消去状態のセルを示す。
図１Ｂは、本発明の実施の形態に係る不揮発性あるいはフラッシュメモリデバイス１６０を示すブロック図である。メモリデバイス１６０は、プロセッサ１６１に結合されて電子システムの一部を構成している。メモリデバイス１６０は、本発明を容易に理解できるように、メモリデバイスの特徴部分を注目して簡略化して示されている。メモリデバイス１６０は、不揮発性メモリセルのアレイ１００を有する。メモリセル（図１Ｂにおいて図示せず）は、本発明の実施の形態に係るフローティングゲートメモリセルである。アレイは、複数の行と複数の列に配列されている。複数の行はブロック状に配列され、消去操作は、一般のフラッシュメモリと同様に、全ブロックについて行われる。しかし、この明細書で記述されるメモリセル構造とアレイ構成は、いくつかのブロック構造から独立して選択されたメモリセルに対する個別の消去を容易にする。
行デコーダ１６８と列デコーダ１７０は、アドレス線Ａ０〜Ａｘ１７２に供給されたアドレス信号を解読するために設置されている。アドレスバッファラッチ回路は、アドレス信号を保持するために設置されている。アドレス信号は受け取られてメモリアレイ１００をアクセスするために解読される。選択回路１７６は、列デコーダ１７０で解読されたアレイの列を選択するために設置されている。センスアンプと比較回路１７８は、メモリセルに格納されたデータを検知し、データを正確に照合するために使用される。データ入力バッファ回路１８０とデータ出力バッファ回路１８２は、複数のデータ（ＤＱ）線１８１を通じてプロセッサ１６１と双方向データ通信を行うために備えられている。データラッチ１８３は、一般に、ＤＱ線１８１から受け取られたデータ値（メモリセルに書き込まれる）を格納するために、入力バッファ１８１とメモリアレイ１００との間に設置される。
コマンド制御回路１７４は、プロセッサ１６１から制御線１７３に供給された信号を解読する。これらの信号は、データ読出し、データ書込み、消去操作を含むメモリセル１００の操作を制御するために使用される。入力／出力制御回路１８４は、制御信号に応えて、入力バッファ１８０と出力バッファ１８２を制御するために使用される。上述したように、メモリデバイス１６０は、メモリの特徴部分に対する基本的理解を容易にするために簡略化して示してある。一般的なフラッシュメモリについて詳細に理解されている部分は、当業者によって知られている。
不揮発性メモリセルのアレイは、ワード線とビット線にそれぞれ結合されたメモリセルの複数の行と複数の列に配列されている。ワード線は、フローティングゲートメモリセルの制御ゲートに結合されている。ビット線は、フローティングゲートメモリセルのドレインに結合されている。
図２Ａ及び図２Ｂは、本発明の実施の形態に係る電界効果トランジスタ（ＦＥＴｓ）のアレイを平面図及び断面図をそれぞれ示す。図２Ｂは、図２Ａにおける線Ａ−Ａ’上の断面図である。
メモリセル２０１のアレイ２００は、基体２０２上に形成されている。１つの実施の形態において、基体２０２は、単結晶シリコンのような単結晶材料である。さらに、実施の形態において、基体２０２は、導電性、例えばｐタイプの導電型あるいはｎタイプの導電型を有するためにドープされる。
各メモリセル２０１は、基体２０２上に形成されたゲート、基体２０２内の２つのソース／ドレイン領域２０８及び２１０、２つのソース／ドレイン領域２０８及び２１０間の領域によって区画されたチャネル領域を有するＦＥＴを含む。メモリセル２０１のゲートは、導電材料２２０によって形成された制御ゲート、層間絶縁膜２１８、フローティングゲート２１６及びトンネル絶縁膜２１４を含む。
メモリセルの列は、それぞれが一緒に接続された第１のソース／ドレイン領域２０８と第２のソース／ドレイン領域２１０を有するメモリセル２１０のグループである。また、メモリセルの列のメモリセル２０１は、第１の、すなわち、浅いウェル２０６を共有する。第１のウェル２０６は、第１の導電型を有する。１つの実施の形態において、第１の導電型はｐタイプの導電型を示す。メモリセルの第１の列の第１のウェル２０６は、隔離トレンチ２０４によって他の第１のウェル２０６から分離されている。各第１のウェル２０６は、メモリセルの列において、第１のソース／ドレイン領域２０８と第２のソース／ドレイン領域２１０を含む。ソース／ドレイン領域２０８及び２１０は、それぞれ第１の導電型とは反対の第２の導電型を有する。例えば第１の導電型としてｐタイプの導電型とした場合は、第２の導電型はｎタイプの導電型である。第１及び第２のソース／ドレイン領域がメモリセルの列において共有されているため、個々のソース／ドレイン領域のための局部的なコンタクトは必要ない。
メモリセル２０１のアレイ２００は、第１のウェルの下層にある深いウェル、すなわち、第２のウェル２１２を共有する。第２のウェル２１２は、第２の導電型を有する。第２のウェル２１２は、隔離トレンチ２０４の底部よりも上側の位置まで延在して形成された上面と、隔離トレンチ２０４の底部よりも下側の位置まで延在して形成された底面とを有する。
図３Ａ〜図３Ｆは、本発明の１つの実施の形態に係る製造方法の各工程におけるメモリセルアレイ２００の一部を示す断面図である。
図３Ａにおいて、隔離トレンチ２０４は、基体２０２内に形成されている。隔離トレンチ２０４は、種々の浅いトレンチ分離（ＳＴＩ）技術を使用した例えば全体が絶縁体とされたトレンチである。これらの隔離トレンチ２０４は、基体２０２に隣接する部分との間の絶縁バリアとして機能する。
第１のウェル２０６は、離隔トレンチ２０４間に形成されている。第１のウェル２０６は、隔離トレンチ２０４以下の深さを有し、各第１のウェル２０６は、隣接する第１のウェル２０６との間に形成された離隔トレンチ２０４によって該隣接する第１のウェル２０６から分離されている。しかし、第１のウェルが必要以上の深さを有していたとしても、後述するように、第２のウェル２１２の形成過程で解決される。
図３Ａに描かれているように、第１のウェル２０６は、隔離トレンチ２０４間における基体２０２が露出した部分に第１のドーパント種をドーピングによって形成されている。例えば、第１の導電型がｐタイプであれば、第１のドーパント種２３０はボロン（Ｂ）又はその他のｐタイプの不純物である。同様に、第１の導電型がｎタイプであれば、第１のドーパント種２３０はアンチモン（Ｓｂ）、砒素（Ａｓ）又はその他のｐタイプの不純物である。
隔離トレンチ２０４を形成した後に、第１のウェル２０６のためのドーピンをしてもよいし、隔離トレンチ２０４を形成する前に、第１のウェル２０６のためのドーピンをしてもよい。ドーピングは、通常、イオン注入技術によって行われる。イオン注入技術のためのドーピング源は、フッ素を基礎とするガスである。例えば、ボロンイオンのイオン注入において、ガス源は、三フッ化ホウ素（ＢＦ3）である。イオンの拡散とイオン注入によってダメージを受けた表面を改質するために、イオン注入後に熱処理が行われる。
イオン注入技術に加えて、ガス状、液状又は固体状のドーパント源を用いた拡散技術のような他のドーピング方法が知られている。例えば、ボロンを拡散させるためのドーパント源は、ガス状のジボラン（Ｂ2Ｈ6）、液状の三臭化ボロン（ＢＢｒ3）及び固体状の窒化ボロン（ＢＮ）である。他のドーパント源及び具体的な技術については、半導体製造に関する技術者であれば十分に知られた事項である。
図３Ｂにおいて、第１のソース／ドレイン領域２０８及び第２のソース／ドレイン領域２１０が形成される。第１及び第２のソース／ドレイン領域２０８及び２１０が隔離トレンチ２０４に接続された例が示されているが、それは必ずしも必要ではない。
第１及び第２のソース／ドレイン領域２０８及び２１０は、第１の導電型とは異なる第２の導電型を有する。例えば第１の導電型としてｐタイプの導電型とした場合は、第２の導電型はｎタイプの導電型である。隔離トレンチ２０４間における基体２０２の表面の各一部は、基体２０２が露呈した部分に適当な導電型の第２のドーパント種２４０が注入される前に被覆される。例えば第２の導電型がｎタイプであれば、第２のドーパント種２４０はｎタイプの不純物である。あるいは第２の導電型がｐタイプであれば、第２のドーパント種２４０はｐタイプの不純物である。さらに、第１及び第２のソース／ドレイン領域２０８及び２１０は、第１のウェル２０６よりも高い不純物濃度を有する。例えば第１のウェル２０６がｐタイプの導電型であれば、第１及び第２のソース／ドレイン領域はｎ＋の不純物濃度を有する。
図３Ｂにおいて、基体２０２の表面の各一部は、例えばフォトレジスト材料のパターンマスク２３２によって被覆される。このパターンマスク２３２は、基体２０２の表面と第１のウェルの一部を、第２のドーパント種の注入の衝撃から保護する。これにより、パターンマスクは、その後に形成されるメモリセルのチャネル領域を規定するために、第１及び第２のソース／ドレイン領域を横方向に分離する。防護用の酸化膜２３４あるいはその他の保護層が基体２０２の表面とパターンマスク間に形成される。
図３Ｃにおいて、深いウェル、すなわち、第２のウェル２１２は、隔離トレンチ２０４の下方であって、かつ、隔離トレンチ２０４に接続して形成される。１つの実施の形態において、第２のウェル２１２は、第３のドーパント種２５０の深い部分への注入を使用して形成される。第３のドーパント種２５０は、第２の導電型を有する。第１のウェル２０６のドーピングが、隔離トレンチ２０４の下方での電気的結合をもたらしても、第２のウェル２１２の形成は、ドーピングレベルが第２の導電型を有し、隔離トレンチ２０４と接続する層を形成する上で十分なレベルであれば、隣接する第１のウェル２０６間に電気的な分離を与える。
第３のドーパント種２５０は、第２のドーパント種と同じか、あるいは第２のドーパント種と異なる不純物を有する。例えば、第１及び第２のソース／ドレイン領域２０８及び２１０が砒素を基礎とした不純物で形成される一方、第２のウェル２１２はリンを基礎とした不純物で形成される。同様に、第２のドーパント種２４０と第３のドーパント種２５０は、同様の不純物であるが、異なった形態の不純物を有する。例えば、第２のドーパント種２４０として五フッ化リン（ＰＦ５）のドーパント源が使用される一方、第３のドーパント種２４０は、三フッ化リン（ＰＦ３）のドーパント源が使用される。さらに、１つの実施の形態において、ドーピング技術は、第１及び第２のソース／ドレイン領域２０８及び２１０を形成する場合と、第２のウェル２１２を形成する場合とで変えてもよい。例えば、第１及び第２のソース／ドレイン領域２０８及び２１０は拡散技術を使用して形成される一方、第２のウェル２１２は、イオン注入によって形成される。第２のウェル２１２は、隔離トレンチ２０４に結合され、さらに、各第１のウェル２０６を各々分離する。
１つの実施の形態において、第２のウェル２１２は、パターンマスク２３２と防護用の酸化膜２３４を除去した後に形成される。他の実施の形態においては、第２のウェル２１２は、第１及び第２のソース／ドレイン領域２０８及び２１０の形成前に形成される。
第２のウェル２１２の形成及びパターンマスク２３２と防護用の酸化膜２３４の除去後に、図３Ｄに示すように、トンネル絶縁膜２１４が少なくとも第１及び第２のソース／ドレイン領域２０８及び２１０とこれらの間のチャネル領域上に形成される。トンネル絶縁膜２１４は、酸化シリコン、窒化シリコンあるいは酸窒化シリコンのような誘電体材料である。１つの実施の形態において、トンネル絶縁膜２１４は、例えば露出するシリコン領域の熱酸化によって、基体２０２の表面上に成長形成される。他の実施の形態においては、トンネル絶縁膜２１４は、基体２０２の表面上に堆積される。トンネル絶縁膜２１４は、第１及び第２のソース／ドレイン領域２０８及び２１０並びにこれらの間のチャネル領域を被覆するほか、隔離トレンチ２０４上へも延在する。
図３Ｅに示すように、フローティングゲート２１６が形成される。フローティングゲート２１６は、例えば電荷を蓄積することができる導電性材料である。このようなフローティングゲートのために、一般に、導電化のためのドーピングが施された多結晶シリコン材料が使用される。例えば、フローティングゲート２１６は、ｎタイプの多結晶シリコンを含む。１つの実施の形態において、フローティングゲート２１６は、多結晶シリコン材料のブランケット堆積、堆積中あるいは堆積後の導電化のためのドープ、及び堆積された多結晶シリコンのパターニングによって形成される。フローティングゲート２１６は、第１及び第２のソース／ドレイン領域２０８及び２１０間に形成される少なくともチャネル領域上に延在される。他の実施の形態において、フローティングゲート２１６は、さらに、第１及び第２のソース／ドレイン領域２０８及び２１０上にも延在される。さらなる実施の形態において、図３Ｅに描かれているように、フローティングゲート２１６は、さらに、隔離トレンチ２０４の一部上にも延在される。
図３Ｆにおいて、層間絶縁膜２１８は、フローティングゲート２１６上に形成され、導電材料２２０は、層間絶縁膜２１８上に形成される。層間絶縁膜２１８は、酸化シリコン、窒化シリコンあるいは酸窒化シリコンのような誘電体材料である。１つの実施の形態において、層間絶縁膜２１８は、フローティングゲート２１６上に堆積される。層間絶縁膜２１８はフローティングゲート２１６のみを被覆すれば十分であるが、隔離トレンチ２０４上まで延在して形成される。他の実施の形態において、層間絶縁膜２１８は、例えば露出する多結晶シリコンの熱酸化によって、フローティングゲート２１６の表面上に成長形成される。導電材料２２０は、単一の導電材料あるいは導電化合物を含めることができる。１つの実施の形態において、導電化のためのドーピングが施された多結晶シリコンが使用される。しかし、さらに一般的には、少なくとも１つの金属層を含む導電材料の２以上の層が使用される。１つの実施の形態において、導電材料２２０は、導電化のためのドーピングが施された多結晶シリコン上に例えばタングステンシリサイド（ＷＳｉ２）のようなメタルシリサイド層を含む。最上層は、ワード線スタックの導電層上に形成された例えば絶縁層であり、絶縁体やバリア層として機能する。導電材料２２０の形成後、導電材料２２０、層間絶縁膜２１８及びフローティングゲート２１６が、例えば第１のウェル２０６に向けた垂直方向のエッチングによってパターニングされて、メモリアレイ２００のワード線が形成される。
この明細書において、特定の実施の形態が描かれ、説明されているが、同様の目的を実現し得る様々な改良を、示された特定の実施の形態に置き換えることができることは当業者であれば理解できよう。本発明の様々な適用例は、当業者によって理解されるであろう。従って、この出願は、本発明の様々な適用例及びバリエーションをカバーするためになされたものである。この発明は、特許請求の範囲及びその均等の範囲によってのみ制限されることは明らかである。
図１Ａは、本発明の１つの実施の形態に係るメモリセルのアレイを示す概略図である。 図１Ｂは、本発明の１つの実施の形態に係る不揮発性メモリデバイスを示すブロック図である。 図２Ａは、本発明の１つの実施の形態に係る電界効果トランジスタ（ＦＥＴｓ）のアレイを示す平面図である。 図２Ｂは、図２ＡにおけるＦＥＴｓのアレイの一部を示す断面図である。 図３Ａは、本発明の１つの実施の形態に係る製造方法の各工程におけるメモリアレイの一部を示す断面図である。 図３Ｂは、本発明の１つの実施の形態に係る製造方法の各工程におけるメモリアレイの一部を示す断面図である。 図３Ｃは、本発明の１つの実施の形態に係る製造方法の各工程におけるメモリアレイの一部を示す断面図である。 図３Ｄは、本発明の１つの実施の形態に係る製造方法の各工程におけるメモリアレイの一部を示す断面図である。 図３Ｅは、本発明の１つの実施の形態に係る製造方法の各工程におけるメモリアレイの一部を示す断面図である。 図３Ｆは、本発明の１つの実施の形態に係る製造方法の各工程におけるメモリアレイの一部を示す断面図である。

Claims (65)

  1. フローティングゲート電界効果トランジスタの２以上の列を有し、
    １つの列の各電界効果トランジスタは、該列における他の電界効果トランジスタと、第１のソース／ドレイン領域及び第２のソース／ドレイン領域を共有し、
    １つの列の前記第１及び第２のソース／ドレイン領域は、第１の導電型を有する第１のウェル内に形成され、
    各列の前記第１のウェルは、他の列の第１のウェルから分離されていることを特徴とするフローティングゲート電界効果トランジスタのアレイ。
  2. 請求項１記載のフローティングゲート電界効果トランジスタのアレイにおいて、
    前記第１のウェルは、前記第１の導電型とは異なる第２の導電型を有する第２のウェルによって部分的に互いに分離されていることを特徴とするフローティングゲート電界効果トランジスタのアレイ。
  3. 請求項２記載の電界効果トランジスタのアレイにおいて、
    前記第２の導電型は、前記第１の導電型と逆であることを特徴とする電界効果トランジスタのアレイ。
  4. 請求項３記載の電界効果トランジスタのアレイにおいて、
    前記第１の導電型はｐタイプであり、前記第２の導電型はｎタイプであることを特徴とする電界効果トランジスタのアレイ。
  5. メモリセルのアレイにおけるメモリセルの論理状態の設定方法において、
    前記メモリセルにつながるワード線に第１の極性を有する第１の電位を印加し、
    前記メモリセルの第１のソース／ドレイン領域及び第２のソース／ドレイン領域に第２の極性を有する第２の電位を印加し、
    前記第１及び第２のソース／ドレイン領域を含む第１のウェルに前記第２の電位を印加し、
    前記第１のウェル下にあり、前記第１のウェルとＰＮ接合を介して結合された第２のウェルに第３の電位を印加することを特徴とする方法。
  6. 請求項５記載の方法において、
    前記第１の電位は正電圧であり、前記第２の電位は負電圧であることを特徴とする方法。
  7. 請求項６記載の方法において、
    前記第１の電位は、ほぼ５Ｖ〜１５Ｖの範囲であり、前記第２の電位は、ほぼ−５Ｖ〜−１５Ｖの範囲であることを特徴とする方法。
  8. 請求項６記載の方法において、
    前記第３の電位は、ほぼ０Ｖであることを特徴とする方法。
  9. 請求項８記載の方法において、
    前記第２のウェル下における基体に接地電位を印加することを特徴とする方法。
  10. メモリセルのアレイにおけるメモリセルの論理状態の設定方法において、
    前記メモリセルにつながるワード線に第１の極性を有する第１の電位を印加し、
    前記メモリセルの第１のソース／ドレイン領域及び第２のソース／ドレイン領域に第２の極性を有する第２の電位を印加し、
    前記第１及び第２のソース／ドレイン領域を含む第１のウェルに前記第２の電位を印加し、
    前記第１のウェル下にあり、前記第１のウェルとＰＮ接合を介して結合された第２のウェルに前記第２の極性を有する第３の電位を印加することを特徴とする方法。
  11. 請求項１０記載の方法において、
    前記第１の電位は負電圧であり、前記第２の電位は正電圧であることを特徴とする方法。
  12. 請求項１１記載の方法において、
    前記第１の電位は、ほぼ−５Ｖ〜−１５Ｖの範囲であり、前記第２の電位は、ほぼ５Ｖ〜１５Ｖの範囲であることを特徴とする方法。
  13. 請求項１１記載の方法において、
    前記第３の電位は、ほぼ５Ｖ〜１５Ｖの範囲であることを特徴とする方法。
  14. 請求項１３記載の方法において、
    前記第２のウェル下における基体に接地電位を印加することを特徴とする方法。
  15. 複数の行及び複数の列に配列されたメモリセルのアレイの論理状態の設定方法において、
    メモリセルの１つの列における各メモリセルは、第１及び第２のソース／ドレイン領域を共有し、メモリセルの各列は、第１の導電型を有する分離された第１のウェルに形成され、
    前記アレイの各ワード線に第１の極性を有する第１の電位を印加し、
    前記アレイの各メモリセルにおける前記第１のソース／ドレイン領域及び前記第２のソース／ドレイン領域に第２の極性を有する第２の電位を印加し、
    メモリセルの各列の前記第１のウェルに前記第２の電位を印加し、
    前記第１のウェル下にあり、前記第１の導電型と異なる第２の導電型を有する第２のウェルに第３の電位を印加することを特徴とする方法。
  16. 請求項１５記載の方法において、
    前記第１の電位は正電圧であり、前記第２の電位は負電圧であることを特徴とする方法。
  17. 請求項１６記載の方法において、
    前記第１の電位は、ほぼ５Ｖ〜１５Ｖの範囲であり、前記第２の電位は、ほぼ−５Ｖ〜−１５Ｖの範囲であることを特徴とする方法。
  18. 請求項１６記載の方法において、
    前記第３の電位は、ほぼ０Ｖであることを特徴とする方法。
  19. 請求項１８記載の方法において、
    前記第２のウェル下における基体に接地電位を印加することを特徴とする方法。
  20. 請求項１５記載の方法において、
    前記第１の導電型はｐタイプであり、前記第２の導電型はｎタイプであることを特徴とする方法。
  21. 複数の行及び複数の列に配列されたメモリセルのアレイの論理状態の設定方法において、
    メモリセルの１つの列における各メモリセルは、第１及び第２のソース／ドレイン領域を共有し、メモリセルの各列は、第１の導電型を有する分離された第１のウェルに形成され、
    前記アレイの各ワード線に第１の極性を有する第１の電位を印加し、
    前記アレイの各メモリセルにおける前記第１のソース／ドレイン領域及び前記第２のソース／ドレイン領域に第２の極性を有する第２の電位を印加し、
    メモリセルの各列の前記第１のウェルに前記第２の電位を印加し、
    前記第１のウェル下にあり、前記第１の導電型と異なる第２の導電型を有する第２のウェルに前記第２の極性を有する第３の電位を印加することを特徴とする方法。
  22. 請求項２１記載の方法において、
    前記第１の電位は負電圧であり、前記第２の電位は正電圧であることを特徴とする方法。
  23. 請求項２２記載の方法において、
    前記第３の電位は、ほぼ前記第２の電位と同じであることを特徴とする方法。
  24. 請求項２２記載の方法において、
    前記第１の電位は、ほぼ−５Ｖ〜−１５Ｖの範囲であり、前記第２の電位は、ほぼ５Ｖ〜１５Ｖの範囲であることを特徴とする方法。
  25. 請求項２２記載の方法において、
    前記第３の電位は、ほぼ５Ｖ〜１５Ｖの範囲であることを特徴とする方法。
  26. 請求項２５記載の方法において、
    前記第２のウェル下における基体に接地電位を印加することを特徴とする方法。
  27. 請求項２１記載の方法において、
    前記第１の導電型はｐタイプであり、前記第２の導電型はｎタイプであることを特徴とする方法。
  28. 複数の行と複数の列に配列された不揮発性フローティングゲートメモリセルのアレイと、
    メモリセルの前記アレイへのアクセスを制御する制御回路とを有し、
    メモリセルの各列は、ソースとドレインを共有し、
    メモリセルの１つの列における前記ソースとドレインは、メモリセルの当該列に対応する第１のウェル内に形成され、
    メモリセルの各列に対応する前記第１のウェルは、メモリセルの他の列における他の第１のウェルから分離され、
    各第１のウェルは、第２のウェル上に、多対１の関係で存在し、
    各第１のウェルは、第１の導電型を有し、
    前記第２のウェルは、前記第１の導電型と異なる第２の導電型を有することを特徴とする不揮発性メモリデバイス。
  29. 請求項２８記載の不揮発性メモリデバイスにおいて、
    各ソースとドレインは、ｎタイプの導電型を有し、前記第１のウェルは、ｐタイプの導電型を有し、前記第２のウェルは、ｎタイプの導電型を有することを特徴とする不揮発性メモリデバイス。
  30. 請求項２８記載の不揮発性メモリデバイスにおいて、
    前記第１のウェルは、隣接する第１のウェル間に介在する隔離トレンチと前記第２のウェルによって互いに分離されていることを特徴とする不揮発性メモリデバイス。
  31. 請求項３０記載の不揮発性メモリデバイスにおいて、
    前記第２のウェルは、前記隔離トレンチ下に形成され、かつ、前記隔離トレンチと接触していることを特徴とする不揮発性メモリデバイス。
  32. 複数の行と複数の列に配列された不揮発性フローティングゲートメモリセルのアレイと、
    メモリセルの前記アレイへのアクセスを制御する制御回路とを有し、
    メモリセルの前記アレイは、メモリセルの第１の列と、メモリセルの第２の列とを有し、
    メモリセルの第１の列は、該第１の列に対応する第１のウェル内に部分的に横方向に間を置いて形成された第１のソース／ドレイン領域と第２のソース／ドレイン領域とを有し、
    前記第１の列に対応する前記第１のウェルは第１の導電型を有し、前記第１及び第２のソース／ドレイン領域は前記第１の導電型とは逆の第２の導電型を有し、
    メモリセルの第２の列は、該第２の列に対応する第１のウェル内に部分的に横方向に間を置いて形成された第１のソース／ドレイン領域と第２のソース／ドレイン領域とを有し、
    前記第１の列に対応する前記第１のウェルは第１の導電型を有し、前記第１及び第２のソース／ドレイン領域は前記第１の導電型とは逆の第２の導電型を有し、
    メモリセルの前記第１の列及びメモリセルの前記第２の列は、絶縁材料の介在と下方に存する前記第２の導電型を有する第２のウェルによって、互いに分離されていることを特徴とする不揮発性メモリデバイス。
  33. 請求項３２記載の不揮発性メモリデバイスにおいて、
    各第１及び第２のソース／ドレイン領域は、介在している絶縁材料に接触していることを特徴とする不揮発性メモリデバイス。
  34. 請求項３２記載の不揮発性メモリデバイスにおいて、
    さらに、メモリセルのさらなる列は、絶縁材料の介在と下方に存する前記第２のウェルによって、メモリセルの他の列から分離されていることを特徴とする不揮発性メモリデバイス。
  35. 請求項３２記載の不揮発性メモリデバイスにおいて、
    前記第１の導電型はｐタイプであり、前記第２の導電型はｎタイプであることを特徴とする不揮発性メモリデバイス。
  36. 基体内に少なくとも２つの離隔トレンチを形成し、
    各一対の離隔トレンチ間にそれぞれ第１の導電型を有する第１のウェルを形成し、
    各第１のウェル内に第１のソース／ドレイン領域及び第２のソース／ドレイン領域を形成し、ここにおいて、各第１のソース／ドレイン領域は、該第１のソース／ドレイン領域に対応する第２のソース／ドレイン領域から横方向に分離されて中間のチャネル領域を形成し、各ソース／ドレインは前記第１の導電型と異なる第２の導電型を有し、
    前記隔離トレンチ下であって、該隔離トレンチに接触する前記第２の導電型を有する第２のウェル領域を形成し、
    少なくとも前記チャネル領域上にトンネル絶縁膜を形成し、
    前記トンネル絶縁膜上にフローティングゲートを形成し、
    前記フローティングゲート上に制御ゲートを形成し、
    前記フローティングゲートと前記制御ゲート間に層間絶縁膜を形成することを特徴とする不揮発性メモリセルのアレイの形成方法。
  37. 請求項３６記載の方法において、
    前記基体内に少なくとも２つの離隔トレンチを形成することは、前記基体内に少なくとも２つのトレンチを形成すること、及び前記トレンチに絶縁材料を満たすことを含むことを特徴とする方法。
  38. 請求項３６記載の方法において、
    前記第１のウェルの形成は、さらに、前記基体に導電化のためのドーピングを含むことを特徴とする方法。
  39. 請求項３８記載の方法において、
    前記基体への前記導電化のためのドーピングは、さらに、第１のドーパント種のイオン注入を含むことを特徴とする方法。
  40. 請求項３６記載の方法において、
    前記第１及び第２のソース／ドレイン領域の形成は、第２のドーパント種を使用して前記第１のウェルへの部分的な導電化のためのドーピングを行って第２の導電型にすることを特徴とする方法。
  41. 請求項４０記載の方法において、
    前記第２のウェルの形成は、第３のドーパント種を深い部分に注入することを含むことを特徴とする方法。
  42. 請求項４１記載の方法において、
    前記第３のドーパント種は、前記第２のドーパント種と異なることを特徴とする方法。
  43. 基体内に絶縁材料を含む少なくとも２つの離隔トレンチを形成し、
    基体の露出する表面に導電化のためのドーピングを行って隔離トレンチ間を第１の導電型にし、これにより、各一対の隔離トレンチ間に第１のウェルを形成し、
    各第１のウェルの表面における第１の部分と第２の部分に導電化のためのドーピングを行って、前記第１の導電型とは逆の第２の導電型にし、ここにおいて、前記第１のウェルの各第１の部分は、該第１の部分に対応する第２の部分から横方向に分離され、
    前記基体の下方であって前記隔離トレンチに接触する部分に導電化のためのドーピングを行って第２の導電型にし、
    前記第１のウェル上に第１の絶縁膜を形成し、
    前記第１の絶縁膜上に電荷を蓄積可能な第１の導電膜を形成し、
    前記第１の導電膜上に第２の絶縁膜を形成し、
    前記第２の絶縁膜上に第２の導電膜を形成することを特徴とする不揮発性メモリセルのアレイの形成方法。
  44. 請求項４３記載の方法において、
    各絶縁物は、酸化シリコン、窒化シリコン、酸窒化シリコンのグループから選ばれることを特徴とする方法。
  45. 請求項４３記載の方法において、
    前記第１の導電膜は、導電化のためのドーピングが施された多結晶シリコン材料を有することを特徴とする方法。
  46. プロセッサと、
    前記プロセッサに結合される不揮発性メモリデバイスとを有し、
    前記不揮発性メモリデバイスは、
    複数の行及び複数の列に配列された不揮発性フローティングゲートメモリセルのアレイと、
    前記メモリセルのアレイとのアクセスを制御する制御回路とを有し、
    メモリセルの各列は、ソースとドレインを共有し、メモリセルの１つの列におけるソース及びドレインは、メモリセルの当該列に対応する第１のウェル内に含まれ、
    メモリセルの各列に対応する前記第１のウェルは、メモリセルの他の列における他の第１のウェルから分離され、
    各第１のウェルは、第２のウェル上に、多対１の関係で存在し、
    各第２のウェルは、第１の導電型を有し、
    前記第２のウェルは、前記第１の導電型とは異なる第２の導電型を有することを特徴とする電子システム。
  47. メモリセルのアレイにおけるメモリセルの論理状態の設定方法において、
    前記メモリセルに対応するワード線に第１の極性を有する第１の電位を印加し、
    前記メモリセルの第１のソース／ドレイン領域及び第２のソース／ドレイン領域に第１の極性を有する第２の電位を印加し、
    前記第１及び第２のソース／ドレイン領域を含む第１のウェルに前記第２の電位を印加し、
    前記第１のウェル下にあり、前記第１のウェルとＰＮ接合を介して結合された第２のウェルに前記第１の極性を有する第３の電位を印加することを特徴とする方法。
  48. 請求項４７記載の方法において、
    前記第１の電位、前記第２の電位及び前記第３の電位は、それぞれほぼ０Ｖよりも大きいか、ほぼ０Ｖと同じであることを特徴とする方法。
  49. 請求項４８記載の方法において、
    前記第３の電位は、前記第１の電位のほぼ１／２であることを特徴とする方法。
  50. 請求項４８記載の方法において、
    前記第１の電位は、ほぼ１２Ｖ〜３０Ｖの範囲であり、前記第２の電位は、ほぼ０Ｖ〜１Ｖの範囲であり、前記第３の電位は、ほぼ６Ｖ〜１２Ｖの範囲であることを特徴とする方法。
  51. 請求項５０記載の方法において、
    前記第２のウェル下における基体に接地電位を印加することを特徴とする方法。
  52. メモリセルのアレイにおけるメモリセルの論理状態の設定方法において、
    前記メモリセルに対応するワード線に第１の電位を印加し、
    前記メモリセルの第１のソース／ドレイン領域及び第２のソース／ドレイン領域に第２の電位を印加し、
    前記第１及び第２のソース／ドレイン領域を含む第１のウェルに前記第２の電位を印加し、
    前記第１のウェル下にあり、前記第１のウェルとＰＮ接合を介して結合された第２のウェルに第２の電位を印加し、
    前記第２の電位は前記第１の電位よりも大きいことを特徴とする方法。
  53. 請求項５２記載の方法において、
    前記第２の電位は正電圧であることを特徴とする方法。
  54. 請求項５３記載の方法において、
    前記第２の電位は、ほぼ１２Ｖ〜３０Ｖの範囲であることを特徴とする方法。
  55. 請求項５３記載の方法において、
    前記第２のウェル下における基体に接地電位を印加することを特徴とする方法。
  56. 複数の行及び複数の列に配列されたメモリセルのアレイの論理状態の設定方法において、
    メモリセルの１つの列における各メモリセルは、第１及び第２のソース／ドレイン領域を共有し、メモリセルの各列は、第１の導電型を有する分離された第１のウェルに形成され、
    前記アレイの各ワード線に第１の電位を印加し、
    前記アレイの各メモリセルにおける前記第１のソース／ドレイン領域及び前記第２のソース／ドレイン領域に第２の電位を印加し、
    メモリセルの各列の前記第１のウェルに前記第２の電位を印加し、
    前記第１のウェル下にあり、前記第１の導電型と異なる第２の導電型を有する第２のウェルに第２の電位を印加することを特徴とする方法。
  57. 請求項５６記載の方法において、
    前記第１の電位は正電圧であることを特徴とする方法。
  58. 請求項５７記載の方法において、
    前記第１の電位は、ほぼ１２Ｖ〜３０Ｖの範囲であることを特徴とする方法。
  59. 請求項５７記載の方法において、
    さらに、前記第２のウェル下における基体に接地電位を印加することを特徴とする方法。
  60. 請求項５６記載の方法において、
    前記第１の導電型はｐタイプであり、前記第２の導電型はｎタイプであることを特徴とする方法。
  61. 複数の行及び複数の列に配列されたメモリセルのアレイの論理状態の設定方法において、
    メモリセルの１つの列における各メモリセルは、第１及び第２のソース／ドレイン領域を共有し、メモリセルの各列は、第１の導電型を有する分離された第１のウェルに形成され、
    前記アレイの各ワード線に第１の電位を印加し、
    前記アレイの各メモリセルにおける前記第１のソース／ドレイン領域及び前記第２のソース／ドレイン領域に第２の電位を印加し、
    メモリセルの各列の前記第１のウェルに前記第２の電位を印加し、
    前記第１のウェル下にあり、前記第１の導電型と異なる第２の導電型を有する第２のウェルに第２の電位を印加することを特徴とする方法。
  62. 請求項６１記載の方法において、
    前記第１の電位及び前記第２の電位は、それぞれほぼ０Ｖよりも大きいか、ほぼ０Ｖと同じであることを特徴とする方法。
  63. 請求項６２記載の方法において、
    前記第１の電位は、ほぼ０Ｖ〜１Ｖの範囲であり、前記第２の電位は、ほぼ１２Ｖ〜３０Ｖの範囲であることを特徴とする方法。
  64. 請求項６２記載の方法において、
    前記第２のウェル下における基体に接地電位を印加することを特徴とする方法。
  65. 請求項６１記載の方法において、
    前記第１の導電型はｐタイプであり、前記第２の導電型はｎタイプであることを特徴とする方法。
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