JP2001168216A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 低消費電力でもって、所望のメモリセルを消
去でき、かつ、書き込み時間を短縮でき、かつ、読み出
しを正確に行なうことができる不揮発性半導体記憶装置
を提供する。 【解決手段】 この不揮発性半導体記憶装置は、Ｐウェ
ル２がＮウェル１上に独立して形成され、このＰウェル
２の両側面にソース８,ドレイン１０がコントロールゲ
ート１２と垂直な縦方向に延在している。したがって、
Ｎウェル１に、基板とメモリセルＭＣ１,ＭＣ２内のＰ
ウェル２とを電気的に分離するように電位を与えること
で、メモリセル単位の動作が可能となる。したがって、
消費電力を低減でき、かつ、使い勝手が良くなり、しか
も、書き込み時間を短縮でき、読み出しも正確に行なう
ことができる。
去でき、かつ、書き込み時間を短縮でき、かつ、読み出
しを正確に行なうことができる不揮発性半導体記憶装置
を提供する。 【解決手段】 この不揮発性半導体記憶装置は、Ｐウェ
ル２がＮウェル１上に独立して形成され、このＰウェル
２の両側面にソース８,ドレイン１０がコントロールゲ
ート１２と垂直な縦方向に延在している。したがって、
Ｎウェル１に、基板とメモリセルＭＣ１,ＭＣ２内のＰ
ウェル２とを電気的に分離するように電位を与えること
で、メモリセル単位の動作が可能となる。したがって、
消費電力を低減でき、かつ、使い勝手が良くなり、しか
も、書き込み時間を短縮でき、読み出しも正確に行なう
ことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、フローティング
ゲートを備え電気的に書き換え可能な不揮発性半導体記
憶装置に関するものである。
ゲートを備え電気的に書き換え可能な不揮発性半導体記
憶装置に関するものである。
【０００２】
【従来の技術】最近、電気的に書き換え可能なフラッシ
ュメモリが注目されている。それらの内の一つに仮想接
地型のアレイ構成を用いたＡＣＴ(Ａsymmetrical Ｃont
actless Ｔransistor)型メモリセルがある。ＡＣＴ型フ
ラッシュメモリは、ＩＤＥＭ Technical Digest pp269-
270,1995”A New Cell Structure for Sub-quarter Mic
ron High Density Flash Memory”で発表されている。
このＡＣＴ型セルは、トリプルウェルを用いており、図
９に示すように、半導体基板１０１内に、Ｎウェル１０
２,Ｐウェル１０３,ソース１０４およびドレイン１０５
が形成されている。また、このソース１０４は、ドレイ
ン１０５よりも濃度が薄くなっている(ドレイン１０５
がＮ+でソース１０４はＮ-である)。また、このソース
１０４・ドレイン１０５間の上には、ゲート絶縁膜１０
６，更にその上にはフローティングゲート(ＦＧ)１０
７，層間絶縁膜１０８，コントロールゲート(ＣＧ)１０
９が形成されている。更に、隣り合うメモリセルのソー
スとドレインは共有されている。
ュメモリが注目されている。それらの内の一つに仮想接
地型のアレイ構成を用いたＡＣＴ(Ａsymmetrical Ｃont
actless Ｔransistor)型メモリセルがある。ＡＣＴ型フ
ラッシュメモリは、ＩＤＥＭ Technical Digest pp269-
270,1995”A New Cell Structure for Sub-quarter Mic
ron High Density Flash Memory”で発表されている。
このＡＣＴ型セルは、トリプルウェルを用いており、図
９に示すように、半導体基板１０１内に、Ｎウェル１０
２,Ｐウェル１０３,ソース１０４およびドレイン１０５
が形成されている。また、このソース１０４は、ドレイ
ン１０５よりも濃度が薄くなっている(ドレイン１０５
がＮ+でソース１０４はＮ-である)。また、このソース
１０４・ドレイン１０５間の上には、ゲート絶縁膜１０
６，更にその上にはフローティングゲート(ＦＧ)１０
７，層間絶縁膜１０８，コントロールゲート(ＣＧ)１０
９が形成されている。更に、隣り合うメモリセルのソー
スとドレインは共有されている。
【０００３】このＡＴＣ型セルの書き込み・消去・読み
出し時の印加電圧を次の表１に示す。
出し時の印加電圧を次の表１に示す。
【０００４】
【表１】
【０００５】このＡＣＴ型セルのデータ書き込み時に
は、表１に示すように選択されたセルにはドレインに６
Ｖを印加し、非選択のセルのドレインはフローティング
(floating)状態である。動作メカニズムは、選択された
メモリセル(書き込みを行うメモリセル)のコントロール
ゲート(ＣＧ)１０９にワード線ＷＬを介して−１２Ｖを
印加することでフローティングゲート１０７からドレイ
ンサイドに電子を引き抜くことでメモリセルＭＣ１０
１,ＭＣ１０２のしきい値を下げ、書き込み状態とす
る。
は、表１に示すように選択されたセルにはドレインに６
Ｖを印加し、非選択のセルのドレインはフローティング
(floating)状態である。動作メカニズムは、選択された
メモリセル(書き込みを行うメモリセル)のコントロール
ゲート(ＣＧ)１０９にワード線ＷＬを介して−１２Ｖを
印加することでフローティングゲート１０７からドレイ
ンサイドに電子を引き抜くことでメモリセルＭＣ１０
１,ＭＣ１０２のしきい値を下げ、書き込み状態とす
る。
【０００６】この際、例えば、これらの書き込み電圧が
高いと、ドレインサイドとｐ−ウェル１０３間にＢＴＢ
Ｔ(Band to Band Tunneling)電流が発生し、大電流が流
れることが大きな問題となっている。この電流により、
界面付近でホットホールが発生し、これが酸化膜からな
るゲート絶縁膜１０６にトラップされ、データ保持特性
やエンデュランス特性を劣化させ、信頼性に大きな影響
を与えることが知られている。
高いと、ドレインサイドとｐ−ウェル１０３間にＢＴＢ
Ｔ(Band to Band Tunneling)電流が発生し、大電流が流
れることが大きな問題となっている。この電流により、
界面付近でホットホールが発生し、これが酸化膜からな
るゲート絶縁膜１０６にトラップされ、データ保持特性
やエンデュランス特性を劣化させ、信頼性に大きな影響
を与えることが知られている。
【０００７】そこで、この問題を解決するために、ＤＤ
Ｄ(Double Diffused Drain)構造を用いたり、ドレイン
電圧を低減する手法が提案されている。しかし、これら
の場合、ＤＤＤ構造ではチャネル側にＰ原子が拡散する
ため、微細化できない。またドレイン電圧を低減すれば
書き込みスピードが低下してしまうという問題がある。
Ｄ(Double Diffused Drain)構造を用いたり、ドレイン
電圧を低減する手法が提案されている。しかし、これら
の場合、ＤＤＤ構造ではチャネル側にＰ原子が拡散する
ため、微細化できない。またドレイン電圧を低減すれば
書き込みスピードが低下してしまうという問題がある。
【０００８】また、消去は、表１に示すように、Ｐウェ
ル１０３、ソース１０４およびドレイン１０５に−８Ｖ
を印加し、コントロールゲート(ＣＧ)１０９にはワード
線ＷＬを介して１２Ｖを印加することで、チャネル領域
１１０からフローティングゲート(ＦＧ)１０７に電子を
注入する。これにより、消去すべきメモリセルのしきい
値を上げて消去状態とする。一般に、この消去は、メモ
リセル単位ではなく、ブロック単位もしくは全メモリセ
ル一括で行われ、コントロールゲート(ＣＧ)１０９に１
２Ｖの電圧を印加されたメモリセルの全てが消去され
る。しかし、このようなブロック単位もしくは全メモリ
セル一括の消去の場合、消去されたメモリセルのしきい
値電圧のバラツキが顕著になるという問題が生じてく
る。
ル１０３、ソース１０４およびドレイン１０５に−８Ｖ
を印加し、コントロールゲート(ＣＧ)１０９にはワード
線ＷＬを介して１２Ｖを印加することで、チャネル領域
１１０からフローティングゲート(ＦＧ)１０７に電子を
注入する。これにより、消去すべきメモリセルのしきい
値を上げて消去状態とする。一般に、この消去は、メモ
リセル単位ではなく、ブロック単位もしくは全メモリセ
ル一括で行われ、コントロールゲート(ＣＧ)１０９に１
２Ｖの電圧を印加されたメモリセルの全てが消去され
る。しかし、このようなブロック単位もしくは全メモリ
セル一括の消去の場合、消去されたメモリセルのしきい
値電圧のバラツキが顕著になるという問題が生じてく
る。
【０００９】また、読み出し時には、表１のような電圧
を印加し、ソース・ドレイン間に流れる電流をセンス
し、この電流が所定の電流値よりも大きい場合に“１”
(書き込み状態のセル)、小さい場合に“０”(消去状態
のセル)として読み出している。この読み出し時の問題
点を、図１０に示すＡＣＴ型フラッシュメモリのアレイ
構成を参照して、説明する。このメモリセルアレイは、
仮想接地型(バーチャルグランド)構成になっている。
を印加し、ソース・ドレイン間に流れる電流をセンス
し、この電流が所定の電流値よりも大きい場合に“１”
(書き込み状態のセル)、小さい場合に“０”(消去状態
のセル)として読み出している。この読み出し時の問題
点を、図１０に示すＡＣＴ型フラッシュメモリのアレイ
構成を参照して、説明する。このメモリセルアレイは、
仮想接地型(バーチャルグランド)構成になっている。
【００１０】ワード線(ＷＬ０〜ＷＬ６３)は、メモリセ
ル(ＭＣ１０１,ＭＣ１０２,ＭＣ１０３…)のコントロー
ルゲート１０９に接続される。また、メモリセルのドレ
イン１０５は、拡散層からなるローカルビット線ＳＢＬ
によって、隣接するメモリセルのソース１０４に接続さ
れる。また、ドレイン１０５は、選択信号ＳＧをゲート
に入力されたトランジスタを介して、ＣＯＮＴＡＣＴ点
で階層の違うメインビット線ＭＢＬに接続されている。
ル(ＭＣ１０１,ＭＣ１０２,ＭＣ１０３…)のコントロー
ルゲート１０９に接続される。また、メモリセルのドレ
イン１０５は、拡散層からなるローカルビット線ＳＢＬ
によって、隣接するメモリセルのソース１０４に接続さ
れる。また、ドレイン１０５は、選択信号ＳＧをゲート
に入力されたトランジスタを介して、ＣＯＮＴＡＣＴ点
で階層の違うメインビット線ＭＢＬに接続されている。
【００１１】このメモリセルアレイにおいて、例えば、
メモリセルＭＣ１０１を読み出すには、ワード線ＷＬ０
に３Ｖを印加し、メインビット線ＭＢＬ２に１Ｖを印加
する。一方、メインビット線ＭＢＬ１に０Ｖ(Ｖｓｓ)を
印加し、ＭＢＬ２に接続されたセンス回路(図示せず)で
電流を検出してデータを読み出すことになる。選択信号
ＳＧをゲートに入力されたトランジスタは導通状態であ
る。
メモリセルＭＣ１０１を読み出すには、ワード線ＷＬ０
に３Ｖを印加し、メインビット線ＭＢＬ２に１Ｖを印加
する。一方、メインビット線ＭＢＬ１に０Ｖ(Ｖｓｓ)を
印加し、ＭＢＬ２に接続されたセンス回路(図示せず)で
電流を検出してデータを読み出すことになる。選択信号
ＳＧをゲートに入力されたトランジスタは導通状態であ
る。
【００１２】ここで、メモリセルＭＣ１０１が消去状態
のときには、しきい値が高いので、メモリセルＭＣ１０
１に電流が流れず、メインビット線ＭＢＬ２に接続され
たセンス回路で電流値を検出してデータ０(消去状態)を
読み出す。
のときには、しきい値が高いので、メモリセルＭＣ１０
１に電流が流れず、メインビット線ＭＢＬ２に接続され
たセンス回路で電流値を検出してデータ０(消去状態)を
読み出す。
【００１３】この時、隣接するメモリセルＭＣ１００,
ＭＣ１０２がデータ１(書き込み状態でありしきい値が
低いメモリセル)であるとする。拡散層からなるローカ
ルビット線ＳＢＬは一般に抵抗が高いので、ローカルビ
ット線ＳＢＬ１を０Ｖに固定できず、電位が上昇する。
このため、メモリセルＭＣ１００にも回り込み電流が流
れることになる。
ＭＣ１０２がデータ１(書き込み状態でありしきい値が
低いメモリセル)であるとする。拡散層からなるローカ
ルビット線ＳＢＬは一般に抵抗が高いので、ローカルビ
ット線ＳＢＬ１を０Ｖに固定できず、電位が上昇する。
このため、メモリセルＭＣ１００にも回り込み電流が流
れることになる。
【００１４】また、メインビット線ＭＢＬ３には、回り
込み電流を防止するために、１Ｖが印加されているが、
ローカルビット線ＳＢＬ３の抵抗が高いことに起因し
て、メインビット線ＭＢＬ３に印加された１Ｖの電圧が
電圧降下して、メモリセルＭＣ１０２にも回り込み電流
が流れる場合がある。
込み電流を防止するために、１Ｖが印加されているが、
ローカルビット線ＳＢＬ３の抵抗が高いことに起因し
て、メインビット線ＭＢＬ３に印加された１Ｖの電圧が
電圧降下して、メモリセルＭＣ１０２にも回り込み電流
が流れる場合がある。
【００１５】このような回り込み電流が発生すると、先
のメインビット線ＭＢＬ２に接続されているセンス回路
が電流を検出し、メモリセルのデータをデータ１と誤っ
て認識してしまうことになる。
のメインビット線ＭＢＬ２に接続されているセンス回路
が電流を検出し、メモリセルのデータをデータ１と誤っ
て認識してしまうことになる。
【００１６】
【発明が解決しようとしている課題】上記従来の不揮発
性半導体記憶装置では、消去は常にメモリセルのブロッ
ク単位もしくは全メモリセルを一括に行い、所望の１も
しくは２つのメモリセルに対して消去を行うことは不可
能であった。
性半導体記憶装置では、消去は常にメモリセルのブロッ
ク単位もしくは全メモリセルを一括に行い、所望の１も
しくは２つのメモリセルに対して消去を行うことは不可
能であった。
【００１７】したがって、所望のメモリセルを消去する
ためには、ブロック単位もしくは全メモリセルを消去し
改めて書き込みを行わねばならないから、消費電力が大
きくなり、かつ、使い勝手が悪かった。
ためには、ブロック単位もしくは全メモリセルを消去し
改めて書き込みを行わねばならないから、消費電力が大
きくなり、かつ、使い勝手が悪かった。
【００１８】更に、一括消去を行うと消去状態のメモリ
セルのしきい値のバラツキが大きくなり、このことは続
いて書き込みを行う場合、書き込み時間のバラツキにも
つながった。
セルのしきい値のバラツキが大きくなり、このことは続
いて書き込みを行う場合、書き込み時間のバラツキにも
つながった。
【００１９】また、仮想接地型アレイ構成の場合、読み
出し時等に隣接するメモリセルのしきい値状態により回
り込み電流が発生し読み出し誤りをおこす危険性があっ
た。
出し時等に隣接するメモリセルのしきい値状態により回
り込み電流が発生し読み出し誤りをおこす危険性があっ
た。
【００２０】そこで、この発明の目的は、低消費電力で
もって、所望のメモリセルを消去でき、かつ、書き込み
時間を短縮でき、かつ、読み出しを正確に行なうことが
できる不揮発性半導体記憶装置を提供することにある。
もって、所望のメモリセルを消去でき、かつ、書き込み
時間を短縮でき、かつ、読み出しを正確に行なうことが
できる不揮発性半導体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、この発明の不揮発性半導体記憶装置は、コントロー
ルゲート,フローティングゲート,ソース,ドレイン,第１
導電型ウェル,第２導電型ウェルを有するフローティン
グゲート型ＭＯＳトランジスタにおいて、シリコン基板
の上に、上記第２導電型ウェルが形成され、この第２導
電型ウェルの上に上記第１導電型ウェルが形成され、こ
の第１導電型ウェルは、上記シリコン基板を掘ることに
よって上記第２導電型ウェルの上に独立して形成され、
この第１導電型ウェルの両側面に上記ソース,ドレイン
が形成されており、上記ソース,ドレイン間の最上部に
チャネルが存在し、上記フローティングゲートが上記第
１導電型ウェル上に形成され、このフローティングゲー
トの上に、上記ソース,ドレインが延在している方向と
垂直な方向に延在するように、上記コントロールゲート
が形成されていることを特徴としている。
に、この発明の不揮発性半導体記憶装置は、コントロー
ルゲート,フローティングゲート,ソース,ドレイン,第１
導電型ウェル,第２導電型ウェルを有するフローティン
グゲート型ＭＯＳトランジスタにおいて、シリコン基板
の上に、上記第２導電型ウェルが形成され、この第２導
電型ウェルの上に上記第１導電型ウェルが形成され、こ
の第１導電型ウェルは、上記シリコン基板を掘ることに
よって上記第２導電型ウェルの上に独立して形成され、
この第１導電型ウェルの両側面に上記ソース,ドレイン
が形成されており、上記ソース,ドレイン間の最上部に
チャネルが存在し、上記フローティングゲートが上記第
１導電型ウェル上に形成され、このフローティングゲー
トの上に、上記ソース,ドレインが延在している方向と
垂直な方向に延在するように、上記コントロールゲート
が形成されていることを特徴としている。
【００２２】この発明では、第１導電型ウェルが第２導
電型ウェル上に独立して形成され、この第１導電型ウェ
ルの両側面にソース,ドレインがコントロールゲートと
垂直な縦方向に延在しているから、第２導電型ウェル
に、基板とメモリセル(１もしくは２個のメモリセル)内
の第１導電型ウェルとを電気的に分離するように電位を
与えることで、メモリセル単位の動作が可能となる。し
たがって、消費電力を低減でき、かつ、使い勝手が良く
なり、しかも、書き込み時間を短縮でき、読み出しも正
確に行なうことができる。
電型ウェル上に独立して形成され、この第１導電型ウェ
ルの両側面にソース,ドレインがコントロールゲートと
垂直な縦方向に延在しているから、第２導電型ウェル
に、基板とメモリセル(１もしくは２個のメモリセル)内
の第１導電型ウェルとを電気的に分離するように電位を
与えることで、メモリセル単位の動作が可能となる。し
たがって、消費電力を低減でき、かつ、使い勝手が良く
なり、しかも、書き込み時間を短縮でき、読み出しも正
確に行なうことができる。
【００２３】なお、トレンチ分離を行うことで、メモリ
セルアレイ全体のチップ面積が増大するが、ソースおよ
びドレインとなるＮ+領域が縦方向に延在していること
によってメモリセルの小型化が図られ、メモリセルアレ
イ全体のチップ面積を抑えることができる。
セルアレイ全体のチップ面積が増大するが、ソースおよ
びドレインとなるＮ+領域が縦方向に延在していること
によってメモリセルの小型化が図られ、メモリセルアレ
イ全体のチップ面積を抑えることができる。
【００２４】また、一実施形態の不揮発性半導体記憶装
置は、上記フローティングゲート型ＭＯＳトランジスタ
が、マトリックス状に配列されていて、１つのコントロ
ールゲートを共有する同一行の隣り合うフローティング
ゲート型ＭＯＳトランジスタが、上記シリコン基板を掘
ることによって分離されている。
置は、上記フローティングゲート型ＭＯＳトランジスタ
が、マトリックス状に配列されていて、１つのコントロ
ールゲートを共有する同一行の隣り合うフローティング
ゲート型ＭＯＳトランジスタが、上記シリコン基板を掘
ることによって分離されている。
【００２５】この実施形態では、フローティングゲート
型ＭＯＳトランジスタがマトリックス状に配列されてい
る不揮発性半導体記憶装置において、隣接する同一行の
フローティングゲート型ＭＯＳトランジスタが、シリコ
ン基板を掘ることによって分離され、第１導電型ウェル
が完全分離されている。したがって、同一行において、
メモリセル単位の動作が可能となって、消費電力を低減
でき、かつ、使い勝手が良くなり、しかも、書き込み時
間を短縮でき、読み出しも正確に行なうことができる。
型ＭＯＳトランジスタがマトリックス状に配列されてい
る不揮発性半導体記憶装置において、隣接する同一行の
フローティングゲート型ＭＯＳトランジスタが、シリコ
ン基板を掘ることによって分離され、第１導電型ウェル
が完全分離されている。したがって、同一行において、
メモリセル単位の動作が可能となって、消費電力を低減
でき、かつ、使い勝手が良くなり、しかも、書き込み時
間を短縮でき、読み出しも正確に行なうことができる。
【００２６】また、他の実施形態の不揮発性半導体記憶
装置は、上記フローティングゲート型ＭＯＳトランジス
タがマトリックス状に配列され、同一列のフローティン
グゲート型ＭＯＳトランジスタのみの第１導電型ウェル
が共通接続されている。
装置は、上記フローティングゲート型ＭＯＳトランジス
タがマトリックス状に配列され、同一列のフローティン
グゲート型ＭＯＳトランジスタのみの第１導電型ウェル
が共通接続されている。
【００２７】この実施形態の不揮発性半導体記憶装置で
は、書き込み・消去時に、第１導電型ウェル全体ではな
く、選択された行において、セル単位の第１導電型ウェ
ル電圧を制御でき、メモリセル単位の動作が可能とな
り、消費電力を低減でき、かつ、使い勝手が良くなる。
は、書き込み・消去時に、第１導電型ウェル全体ではな
く、選択された行において、セル単位の第１導電型ウェ
ル電圧を制御でき、メモリセル単位の動作が可能とな
り、消費電力を低減でき、かつ、使い勝手が良くなる。
【００２８】また、一実施形態の不揮発性半導体記憶装
置は、上記フローティングゲート型ＭＯＳトランジスタ
の第１導電型ウェルの電位を制御できるようになってい
る。
置は、上記フローティングゲート型ＭＯＳトランジスタ
の第１導電型ウェルの電位を制御できるようになってい
る。
【００２９】この実施形態の不揮発性半導体記憶装置で
は、フローティングゲート型ＭＯＳトランジスタにおい
て、第１導電型ウェルの電位制御が可能になっているの
で、１つのフローティングゲート型ＭＯＳトランジスタ
毎に、書き込み・消去・読み出し動作が可能となり、最
小で１ビット単位での消去動作が可能になる。
は、フローティングゲート型ＭＯＳトランジスタにおい
て、第１導電型ウェルの電位制御が可能になっているの
で、１つのフローティングゲート型ＭＯＳトランジスタ
毎に、書き込み・消去・読み出し動作が可能となり、最
小で１ビット単位での消去動作が可能になる。
【００３０】また、他の実施形態の不揮発性半導体記憶
装置は、コントロールゲート,フローティングゲート,ソ
ース,ドレイン,第１導電型ウェル,第２導電型ウェルを
有するフローティングゲート型ＭＯＳトランジスタにお
いて、シリコン基板の上に、上記第２導電型ウェルが形
成され、この第２導電型ウェルの上に上記第１導電型ウ
ェルが形成され、この第１導電型ウェルは、上記シリコ
ン基板を掘ることによって、上記第２導電型ウェルの上
に独立して形成され、この第１導電型ウェルの両側面に
上記ソースが形成され、上記ドレインは、上記第１導電
型ウェルの両側面のソースとソースの間に形成され、上
記ソース,ドレイン間の最上部に、チャネルが存在し、
１つのソースと１つのドレインとの間の領域に対向して
１つのフローティングゲートが形成され、このフローテ
ィングゲートは、１つの第１導電型ウェルの上に２つ形
成されていて、このフローティングゲートの上に、上記
ソース,ドレインが延在している方向と垂直な方向に延
在するように、上記コントロールゲートが形成されてい
る。
装置は、コントロールゲート,フローティングゲート,ソ
ース,ドレイン,第１導電型ウェル,第２導電型ウェルを
有するフローティングゲート型ＭＯＳトランジスタにお
いて、シリコン基板の上に、上記第２導電型ウェルが形
成され、この第２導電型ウェルの上に上記第１導電型ウ
ェルが形成され、この第１導電型ウェルは、上記シリコ
ン基板を掘ることによって、上記第２導電型ウェルの上
に独立して形成され、この第１導電型ウェルの両側面に
上記ソースが形成され、上記ドレインは、上記第１導電
型ウェルの両側面のソースとソースの間に形成され、上
記ソース,ドレイン間の最上部に、チャネルが存在し、
１つのソースと１つのドレインとの間の領域に対向して
１つのフローティングゲートが形成され、このフローテ
ィングゲートは、１つの第１導電型ウェルの上に２つ形
成されていて、このフローティングゲートの上に、上記
ソース,ドレインが延在している方向と垂直な方向に延
在するように、上記コントロールゲートが形成されてい
る。
【００３１】この実施形態では、隣接する２つのメモリ
セルで１つの第１導電型ウェルを共有しているから、最
小で２ビット単位の消去ができる。
セルで１つの第１導電型ウェルを共有しているから、最
小で２ビット単位の消去ができる。
【００３２】また、一実施形態の不揮発性半導体記憶装
置は、上記フローティングゲート型ＭＯＳトランジスタ
がマトリックス状に配列されていて、１つのコントロー
ルゲートを共有する１対のフローティングゲート型ＭＯ
Ｓトランジスタは、シリコン基板を掘ることによって、
同一列の隣接するもう１対のフローティングゲート型Ｍ
ＯＳトランジスタに対して分離されている。
置は、上記フローティングゲート型ＭＯＳトランジスタ
がマトリックス状に配列されていて、１つのコントロー
ルゲートを共有する１対のフローティングゲート型ＭＯ
Ｓトランジスタは、シリコン基板を掘ることによって、
同一列の隣接するもう１対のフローティングゲート型Ｍ
ＯＳトランジスタに対して分離されている。
【００３３】この実施形態では、同一列のフローティン
グゲート型ＭＯＳトランジスタにおいて、１対のフロー
ティングゲート型ＭＯＳトランジスタが隣接するもう１
対のフローティングゲート型ＭＯＳトランジスタに対し
て、シリコン基板を掘ることによって、分離されてい
る。したがって、同一列において、１対毎のフローティ
ングゲート型ＭＯＳトランジスタの第１導電型ウェルが
完全分離され、１対のセル毎に第１導電型ウェル電圧を
制御でき、１対のメモリセル毎の動作が可能となり、消
費電力を低減でき、かつ、使い勝手が良くなる。
グゲート型ＭＯＳトランジスタにおいて、１対のフロー
ティングゲート型ＭＯＳトランジスタが隣接するもう１
対のフローティングゲート型ＭＯＳトランジスタに対し
て、シリコン基板を掘ることによって、分離されてい
る。したがって、同一列において、１対毎のフローティ
ングゲート型ＭＯＳトランジスタの第１導電型ウェルが
完全分離され、１対のセル毎に第１導電型ウェル電圧を
制御でき、１対のメモリセル毎の動作が可能となり、消
費電力を低減でき、かつ、使い勝手が良くなる。
【００３４】また、他の実施形態の不揮発性半導体記憶
装置は、上記フローティングゲート型ＭＯＳトランジス
タが、マトリックス状に配列されていて、同一列の１組
のフローティングゲート型ＭＯＳトランジスタの第１導
電型ウェルが共通に接続されている。
装置は、上記フローティングゲート型ＭＯＳトランジス
タが、マトリックス状に配列されていて、同一列の１組
のフローティングゲート型ＭＯＳトランジスタの第１導
電型ウェルが共通に接続されている。
【００３５】この実施形態では、書き込み・消去時に、
第１導電型ウェル全体ではなく、選択されたセルの同１
組の行の第１導電型ウェル電圧を制御できる。
第１導電型ウェル全体ではなく、選択されたセルの同１
組の行の第１導電型ウェル電圧を制御できる。
【００３６】また、一実施形態の不揮発性半導体記憶装
置は、上記フローティングゲート型ＭＯＳトランジスタ
がマトリックス状に配列され、同一行の１組のフローテ
ィングゲート型ＭＯＳトランジスタがドレインを共有し
ている。
置は、上記フローティングゲート型ＭＯＳトランジスタ
がマトリックス状に配列され、同一行の１組のフローテ
ィングゲート型ＭＯＳトランジスタがドレインを共有し
ている。
【００３７】この実施形態では、同一行のフローティン
グゲート型ＭＯＳトランジスタ１組がドレインを共有し
ているから、読み出し動作を同一方向にすることが可能
な不揮発性半導体記憶装置を提供できる。
グゲート型ＭＯＳトランジスタ１組がドレインを共有し
ているから、読み出し動作を同一方向にすることが可能
な不揮発性半導体記憶装置を提供できる。
【００３８】また、他の実施形態の不揮発性半導体記憶
装置は、上記フローティングゲート型ＭＯＳトランジス
タの第１導電型ウェルの電位が制御可能になっている。
装置は、上記フローティングゲート型ＭＯＳトランジス
タの第１導電型ウェルの電位が制御可能になっている。
【００３９】この実施形態では、フローティングゲート
型ＭＯＳトランジスタの第１導電型ウェルの制御が可能
なことによって、隣り合う１組のトランジスタ毎におい
て消去動作が可能であり、最小で２ビット単位での消去
動作が可能である。
型ＭＯＳトランジスタの第１導電型ウェルの制御が可能
なことによって、隣り合う１組のトランジスタ毎におい
て消去動作が可能であり、最小で２ビット単位での消去
動作が可能である。
【００４０】
【発明の実施の形態】以下、この発明の不揮発性半導体
記憶装置を図示の実施の形態によって詳細に説明する。
記憶装置を図示の実施の形態によって詳細に説明する。
【００４１】〔第１の実施の形態〕図１に、この発明の
第１実施形態のメモリセル構造を示す。この不揮発性半
導体記憶装置は、シリコン基板の上にＮウェル(Ｎ−Ｗ
ＥＬＬ)１が形成され、その上にＰ−ウェル(Ｐ−ＷＥＬ
Ｌ)２が形成されている。そして、このＰウェル２の上
にゲート絶縁膜３が形成され、その上にフローティング
ゲート(ＦＧ)５が形成され、更にその上に層間絶縁膜６
が形成されている。
第１実施形態のメモリセル構造を示す。この不揮発性半
導体記憶装置は、シリコン基板の上にＮウェル(Ｎ−Ｗ
ＥＬＬ)１が形成され、その上にＰ−ウェル(Ｐ−ＷＥＬ
Ｌ)２が形成されている。そして、このＰウェル２の上
にゲート絶縁膜３が形成され、その上にフローティング
ゲート(ＦＧ)５が形成され、更にその上に層間絶縁膜６
が形成されている。
【００４２】更に、メモリセル(ＭＣ１,ＭＣ２…)を構
成する部分以外は、ドライエッチング等により除去され
て、トレンチ７が形成されている。なお、上記エッチン
グはＮウェル１の一部まで達している。そして、このト
レンチ７に露出したＰウェル２の両側面に、例えば、斜
めからイオン注入することによって、ソース８およびド
レイン１０となるＮ+領域が形成されている。
成する部分以外は、ドライエッチング等により除去され
て、トレンチ７が形成されている。なお、上記エッチン
グはＮウェル１の一部まで達している。そして、このト
レンチ７に露出したＰウェル２の両側面に、例えば、斜
めからイオン注入することによって、ソース８およびド
レイン１０となるＮ+領域が形成されている。
【００４３】そして、上記トレンチ７の内部は、例え
ば、厚膜酸化膜１１で埋め込まれていて、トレンチ分離
がなされている。このトレンチ分離がなされた後、ＣＭ
Ｐ(Chemical Mechanical Polishing)等によって表面が
平坦化された後、コントロールゲート(ＣＧ)１２が形成
された構造になっている。
ば、厚膜酸化膜１１で埋め込まれていて、トレンチ分離
がなされている。このトレンチ分離がなされた後、ＣＭ
Ｐ(Chemical Mechanical Polishing)等によって表面が
平坦化された後、コントロールゲート(ＣＧ)１２が形成
された構造になっている。
【００４４】したがって、メモリセルアレイの中で、拡
散層であるソース８およびドレイン１０は縦方向に延在
していて、コントロールゲート１２が延在する方向とは
垂直な方向に延在している。
散層であるソース８およびドレイン１０は縦方向に延在
していて、コントロールゲート１２が延在する方向とは
垂直な方向に延在している。
【００４５】上記メモリセルを形成するプロセスは既存
の技術で可能であり、他の方法でも形成可能である。
の技術で可能であり、他の方法でも形成可能である。
【００４６】次に、このメモリセルを用いた書き込み動
作を、図２を参照して説明する。また、この書き込み動
作における印加条件を表２に示す。
作を、図２を参照して説明する。また、この書き込み動
作における印加条件を表２に示す。
【００４７】
【表２】
【００４８】書き込みを行うべきメモリセルＭＣ１のコ
ントロールゲート１２に１２Ｖを印加し、Ｐウェル２,
ソース８,ドレイン１０には−６Ｖを印加する。また、
書き込みを行わないメモリセルＭＣ２のＰウェル２,ソ
ース８,ドレイン１０は０Ｖにしている。一方、Ｎウェ
ル１には６Ｖを印加している。これにより、書き込みを
行うべきメモリセルＭＣ１では、チャネル領域９からフ
ローティングゲート５に電子が注入されることで、メモ
リセルＭＣ１のしきい値(４Ｖ程度)が高くなり、書き込
み状態となる。一方、メモリセルＭＣ２は書き込みが行
われず、初期の状態を維持する。
ントロールゲート１２に１２Ｖを印加し、Ｐウェル２,
ソース８,ドレイン１０には−６Ｖを印加する。また、
書き込みを行わないメモリセルＭＣ２のＰウェル２,ソ
ース８,ドレイン１０は０Ｖにしている。一方、Ｎウェ
ル１には６Ｖを印加している。これにより、書き込みを
行うべきメモリセルＭＣ１では、チャネル領域９からフ
ローティングゲート５に電子が注入されることで、メモ
リセルＭＣ１のしきい値(４Ｖ程度)が高くなり、書き込
み状態となる。一方、メモリセルＭＣ２は書き込みが行
われず、初期の状態を維持する。
【００４９】続いて、消去動作を、図３を参照して説明
する。消去を行うべきメモリセルＭＣ１のコントロール
ゲート(ＣＧ)１２には−１２Ｖを印加し、Ｐウェル２,
ソース８,ドレイン１０には６Ｖを印加する。一方、消
去を行わないメモリセルＭＣ２のＰウェル２,ソース８,
ドレイン１０には０Ｖを印加する。
する。消去を行うべきメモリセルＭＣ１のコントロール
ゲート(ＣＧ)１２には−１２Ｖを印加し、Ｐウェル２,
ソース８,ドレイン１０には６Ｖを印加する。一方、消
去を行わないメモリセルＭＣ２のＰウェル２,ソース８,
ドレイン１０には０Ｖを印加する。
【００５０】また、Ｎウェル１には６Ｖを印加してい
る。これにより、メモリセルＭＣ１ではフローティング
ゲート５からチャネル領域９に電子を引き抜かれること
によって、メモリセルＭＣ１のしきい値(２Ｖ程度)が低
くなり、消去状態となる。一方、メモリセルＭＣ２は消
去は行われず、初期の状態を維持している。これによ
り、最小１ビット単位(１メモリセル)の消去ができる。
る。これにより、メモリセルＭＣ１ではフローティング
ゲート５からチャネル領域９に電子を引き抜かれること
によって、メモリセルＭＣ１のしきい値(２Ｖ程度)が低
くなり、消去状態となる。一方、メモリセルＭＣ２は消
去は行われず、初期の状態を維持している。これによ
り、最小１ビット単位(１メモリセル)の消去ができる。
【００５１】また、メモリセルのブロック単位および全
メモリセル一括の消去ももちろん可能である。
メモリセル一括の消去ももちろん可能である。
【００５２】最後に、読み出し動作について、図４(Ａ)
と図４(Ｂ)を参照して説明する。読み出し動作時には、
図４(Ａ)に示すように、メモリセルが消去状態の場合
と、図４(Ｂ)に示すように、メモリセルが書き込み状態
の場合との２つの場合が存在する。
と図４(Ｂ)を参照して説明する。読み出し動作時には、
図４(Ａ)に示すように、メモリセルが消去状態の場合
と、図４(Ｂ)に示すように、メモリセルが書き込み状態
の場合との２つの場合が存在する。
【００５３】まず、図４(Ａ)に示す消去状態の場合で
は、メモリセルＭＣ１のフローティングゲート５から電
子が引き抜かれた状態である。この消去状態では、メモ
リセルＭＣ１のしきい値が低くなっているので、コント
ロールゲート１２に３ＶをＰウェル２には０Ｖを印加
し、ソース８に１Ｖを、ドレイン１０には０Ｖを印加す
る。すると、ソース・ドレイン間に電流が流れ、例え
ば、データ０が検出される。一方、図４(Ｂ)は、メモリ
セルＭＣ１のフローティングゲート５に電子が注入され
た状態(書き込み状態)を示している。この書き込み状態
では、メモリセルＭＣ１のしきい値が高くなっている。
したがって、コントロールゲート１２に３Ｖを印加し、
Ｐウェル２には０Ｖを印加し、ソース８に１Ｖを、ドレ
イン１０に０Ｖを印加しても、ソース・ドレイン間には
電流が流れず、例えば、データ１が検出される。この
時、Ｎウェル２には、６Ｖが印加されている。
は、メモリセルＭＣ１のフローティングゲート５から電
子が引き抜かれた状態である。この消去状態では、メモ
リセルＭＣ１のしきい値が低くなっているので、コント
ロールゲート１２に３ＶをＰウェル２には０Ｖを印加
し、ソース８に１Ｖを、ドレイン１０には０Ｖを印加す
る。すると、ソース・ドレイン間に電流が流れ、例え
ば、データ０が検出される。一方、図４(Ｂ)は、メモリ
セルＭＣ１のフローティングゲート５に電子が注入され
た状態(書き込み状態)を示している。この書き込み状態
では、メモリセルＭＣ１のしきい値が高くなっている。
したがって、コントロールゲート１２に３Ｖを印加し、
Ｐウェル２には０Ｖを印加し、ソース８に１Ｖを、ドレ
イン１０に０Ｖを印加しても、ソース・ドレイン間には
電流が流れず、例えば、データ１が検出される。この
時、Ｎウェル２には、６Ｖが印加されている。
【００５４】この第１実施形態では、以上に説明したよ
うに書き込み,消去,読み出し動作が行われる。
うに書き込み,消去,読み出し動作が行われる。
【００５５】この第１実施形態では、書き込み時に、Ｐ
ウェル２にも電圧を印加し、ソース８およびドレイン１
０と同電位としているので、チャネル領域９とフローテ
ィングゲート５間で電子のやり取りを行うことができ
る。したがって、書き込み時にＢＴＢＴ電流が発生し
て、高い書き込み電圧が印加できないという従来例の問
題は発生しない。また、ＢＴＢＴ電流の対策としてのＤ
ＤＤ構造によって、メモリセル面積が大きくなるという
従来の問題は発生しない。
ウェル２にも電圧を印加し、ソース８およびドレイン１
０と同電位としているので、チャネル領域９とフローテ
ィングゲート５間で電子のやり取りを行うことができ
る。したがって、書き込み時にＢＴＢＴ電流が発生し
て、高い書き込み電圧が印加できないという従来例の問
題は発生しない。また、ＢＴＢＴ電流の対策としてのＤ
ＤＤ構造によって、メモリセル面積が大きくなるという
従来の問題は発生しない。
【００５６】したがって、この第１実施形態では、書き
込み時間の高速化およびメモリセルの縮小化が期待でき
る。さらに、この第１実施形態では、書き込みと消去動
作とが、フローティングゲート５とチャネル９間の電子
の引き抜き,注入の双方向のやり取りとなる。このよう
な電子の双方向のやり取りはメモリセルの信頼性の向上
につながるものである。
込み時間の高速化およびメモリセルの縮小化が期待でき
る。さらに、この第１実施形態では、書き込みと消去動
作とが、フローティングゲート５とチャネル９間の電子
の引き抜き,注入の双方向のやり取りとなる。このよう
な電子の双方向のやり取りはメモリセルの信頼性の向上
につながるものである。
【００５７】〔第２の実施の形態〕次に、図５に、この
発明の第２実施形態のメモリセル構造を示す。この第２
実施形態では、シリコン基板の上にＮウェル２１が形成
され、その上にＰウェル２２が形成されている。そし
て、１対のメモリセルＭＣ２１,ＭＣ２２と１対のメモ
リセルＭＣ２３,ＭＣ２４との間の部分は、ドライエッ
チング等によって除去し、トレンチ２７を構成する。こ
のエッチングによるトレンチ２７は、Ｎウェル層２１の
一部まで達している。
発明の第２実施形態のメモリセル構造を示す。この第２
実施形態では、シリコン基板の上にＮウェル２１が形成
され、その上にＰウェル２２が形成されている。そし
て、１対のメモリセルＭＣ２１,ＭＣ２２と１対のメモ
リセルＭＣ２３,ＭＣ２４との間の部分は、ドライエッ
チング等によって除去し、トレンチ２７を構成する。こ
のエッチングによるトレンチ２７は、Ｎウェル層２１の
一部まで達している。
【００５８】また、上記Ｐウェル２２の両側面に、例え
ば斜めからイオン注入してソース２８となるＮ+領域が
形成されており、ソース２８とソース２９との間のＰウ
ェル２２には、上から行ったイオン注入によって、２つ
のメモリセルＭＣ２１,ＭＣ２２のドレイン３０となる
Ｎ+領域が形成されている。更に、トレンチ２７の内部
は、例えば、厚膜酸化膜３３で埋め込んでおり、トレン
チ分離がなされている。そして、ＣＭＰ等により平坦化
された表面上に、ゲート絶縁膜２３が形成されており、
その上にはフローティングゲート２５が形成されてい
る。このフローティングゲート２５の上には層間絶縁膜
２６が形成されている。
ば斜めからイオン注入してソース２８となるＮ+領域が
形成されており、ソース２８とソース２９との間のＰウ
ェル２２には、上から行ったイオン注入によって、２つ
のメモリセルＭＣ２１,ＭＣ２２のドレイン３０となる
Ｎ+領域が形成されている。更に、トレンチ２７の内部
は、例えば、厚膜酸化膜３３で埋め込んでおり、トレン
チ分離がなされている。そして、ＣＭＰ等により平坦化
された表面上に、ゲート絶縁膜２３が形成されており、
その上にはフローティングゲート２５が形成されてい
る。このフローティングゲート２５の上には層間絶縁膜
２６が形成されている。
【００５９】上記フローティングゲート２５以外の領域
がドライエッチング等で除去されていて、酸化膜で埋め
込まれている。この酸化膜の表面は、ＣＭＰ等で平坦化
されており、この平坦化された酸化膜の表面上に、コン
トロールゲート３２が形成された構造になっている。
がドライエッチング等で除去されていて、酸化膜で埋め
込まれている。この酸化膜の表面は、ＣＭＰ等で平坦化
されており、この平坦化された酸化膜の表面上に、コン
トロールゲート３２が形成された構造になっている。
【００６０】したがって、この第２実施形態では、ＭＣ
２１,ＭＣ２２,ＭＣ２３,ＭＣ２４…からなるメモリセ
ルアレイのうちで、拡散層であるソース２８,２９およ
びドレイン３０は、縦方向に延在していて、コントロー
ルゲート３２が延在している方向とは垂直に延在してい
る。
２１,ＭＣ２２,ＭＣ２３,ＭＣ２４…からなるメモリセ
ルアレイのうちで、拡散層であるソース２８,２９およ
びドレイン３０は、縦方向に延在していて、コントロー
ルゲート３２が延在している方向とは垂直に延在してい
る。
【００６１】これらのメモリセルＭＣ２１〜ＭＣ２４を
形成するプロセスは既存の技術で可能であり、他の方法
でも形成可能である。このメモリセルを用いた書き込み
動作を図６を参照して説明する。また、電圧印加条件
を、表３に示す。
形成するプロセスは既存の技術で可能であり、他の方法
でも形成可能である。このメモリセルを用いた書き込み
動作を図６を参照して説明する。また、電圧印加条件
を、表３に示す。
【００６２】
【表３】
【００６３】書き込みを行うべきメモリセルＭＣ２３の
コントロールゲート３２に−１２Ｖを印加し、Ｐウェル
２２には０Ｖを印加し、ソース２８には６Ｖを印加し、
ドレイン３０はフローティング(floating)状態にする。
一方、書き込みを行わないメモリセルＭＣ２４のソース
２９は０Ｖにしている。また、Ｎウェル２１には６Ｖを
印加している。この電圧印加によって、書き込みを行う
べきメモリセルＭＣ２３では、フローティングゲート２
５からソース２８サイドに電子が引き抜かれ、メモリセ
ルＭＣ２３のしきい値が低くなって(２Ｖ程度)、書き込
み状態となる。一方、メモリセルＭＣ２４は書き込みが
行われず、初期状態を維持する。
コントロールゲート３２に−１２Ｖを印加し、Ｐウェル
２２には０Ｖを印加し、ソース２８には６Ｖを印加し、
ドレイン３０はフローティング(floating)状態にする。
一方、書き込みを行わないメモリセルＭＣ２４のソース
２９は０Ｖにしている。また、Ｎウェル２１には６Ｖを
印加している。この電圧印加によって、書き込みを行う
べきメモリセルＭＣ２３では、フローティングゲート２
５からソース２８サイドに電子が引き抜かれ、メモリセ
ルＭＣ２３のしきい値が低くなって(２Ｖ程度)、書き込
み状態となる。一方、メモリセルＭＣ２４は書き込みが
行われず、初期状態を維持する。
【００６４】次に、図７を参照して、消去動作を説明す
る。消去を打うべきメモリセルＭＣ２３(メモリセルＭ
Ｃ２４も含む)のコントロールゲート３２には１２Ｖを
印加し、Ｐウェル２２,ソース２８,２９,ドレイン３０
には−６Ｖを印加する。また、Ｎウェル２１には６Ｖを
印加する。一方、消去しないメモリセルＭＣ２１,ＭＣ
２２のＰウェル２２,ソース２８,２９,ドレイン３０に
は０Ｖを印加する。
る。消去を打うべきメモリセルＭＣ２３(メモリセルＭ
Ｃ２４も含む)のコントロールゲート３２には１２Ｖを
印加し、Ｐウェル２２,ソース２８,２９,ドレイン３０
には−６Ｖを印加する。また、Ｎウェル２１には６Ｖを
印加する。一方、消去しないメモリセルＭＣ２１,ＭＣ
２２のＰウェル２２,ソース２８,２９,ドレイン３０に
は０Ｖを印加する。
【００６５】これにより、メモリセルＭＣ２３およびＭ
Ｃ２４ではチャネル領域２４からフローティングゲート
２５,２５に電子が注入され、メモリセルＭＣ２３およ
びＭＣ２４のしきい値が高くなり(４Ｖ程度)、消去状態
になる。
Ｃ２４ではチャネル領域２４からフローティングゲート
２５,２５に電子が注入され、メモリセルＭＣ２３およ
びＭＣ２４のしきい値が高くなり(４Ｖ程度)、消去状態
になる。
【００６６】このように、この第２実施形態のメモリセ
ル構造では、最小２ビット単位(２メモリセル)の消去が
できる。また、メモリセルのブロック単位および全メモ
リセル一括の消去ももちろん可能である。
ル構造では、最小２ビット単位(２メモリセル)の消去が
できる。また、メモリセルのブロック単位および全メモ
リセル一括の消去ももちろん可能である。
【００６７】次に、読み出し動作について、図８(Ａ)と
図８(Ｂ)を参照して説明する。
図８(Ｂ)を参照して説明する。
【００６８】まず、図８(Ａ)は、メモリセルＭＣ２１が
フローティングゲート２５から電子が引き抜かれた状態
(書き込み状態)を示している。この場合は、メモリセル
ＭＣ２１のしきい値が低くくなっているので、コントロ
ールゲート３２に３Ｖを印加し、Ｐウェル２２には０Ｖ
を印加し、ソース２８に１Ｖを印加し、ドレイン３０に
は０Ｖを印加する。これにより、メモリセルＭＣ２１の
ソース・ドレイン間に電流が流れ、例えば、データ１
(書き込み状態)が検出される。
フローティングゲート２５から電子が引き抜かれた状態
(書き込み状態)を示している。この場合は、メモリセル
ＭＣ２１のしきい値が低くくなっているので、コントロ
ールゲート３２に３Ｖを印加し、Ｐウェル２２には０Ｖ
を印加し、ソース２８に１Ｖを印加し、ドレイン３０に
は０Ｖを印加する。これにより、メモリセルＭＣ２１の
ソース・ドレイン間に電流が流れ、例えば、データ１
(書き込み状態)が検出される。
【００６９】一方、図８(Ｂ)は、メモリセルＭＣ２１の
フローティングゲート２５に電子が注入されている状態
(消去状態)を示している。この場合は、メモリセルＭＣ
２１のしきい値が高くなっているので、コントロールゲ
ート３２に３Ｖを印加し、Ｐウェル２２に０Ｖを印加
し、ソース２８に１Ｖを印加し、ドレイン３０に０Ｖを
印加しても、メモリセルＭＣ２１のソース・ドレイン間
には電流が流れず、例えば、データ０(消去状態)が検出
される。なお、この読み出し時のＮウェル２１には６Ｖ
を印加している。
フローティングゲート２５に電子が注入されている状態
(消去状態)を示している。この場合は、メモリセルＭＣ
２１のしきい値が高くなっているので、コントロールゲ
ート３２に３Ｖを印加し、Ｐウェル２２に０Ｖを印加
し、ソース２８に１Ｖを印加し、ドレイン３０に０Ｖを
印加しても、メモリセルＭＣ２１のソース・ドレイン間
には電流が流れず、例えば、データ０(消去状態)が検出
される。なお、この読み出し時のＮウェル２１には６Ｖ
を印加している。
【００７０】この第２実施形態では、２つのメモリセル
ＭＣ２１,ＭＣ２２のドレイン３０が共用されている。
この構造は、ソースに接続されたローカルビットＳＢＬ
を介して接続されるメインビット線ＭＢＬに接続されて
いるセンス回路によって、電流を検出する際に、隣接す
るメモリセルのソースとドレインを共有する従来技術の
仮想接地型アレイ構成とは異なり、ソースからドレイン
へと同一方向に電流が流れるので、回り込み電流は発生
しない。
ＭＣ２１,ＭＣ２２のドレイン３０が共用されている。
この構造は、ソースに接続されたローカルビットＳＢＬ
を介して接続されるメインビット線ＭＢＬに接続されて
いるセンス回路によって、電流を検出する際に、隣接す
るメモリセルのソースとドレインを共有する従来技術の
仮想接地型アレイ構成とは異なり、ソースからドレイン
へと同一方向に電流が流れるので、回り込み電流は発生
しない。
【００７１】この第２実施形態では、以上に説明したよ
うに、書き込み,消去,読み出し動作が行われる。
うに、書き込み,消去,読み出し動作が行われる。
【００７２】この第２実施形態は、書き込み時、２つの
メモリセルＭＣ２３,ＭＣ２４にＰウェル２２が共用さ
れているので、Ｐウェル２２には０Ｖを印加することに
なり、ソース２８サイドとフローティングゲート２５間
の電子のやり取りとなる。しかし、この第２実施形態で
は、第１実施形態と比較して、２個のメモリセルＭＣ２
３,ＭＣ２４を同時に消去できるので、消去を高速化で
きる。また、メモリセル２個でドレイン３０を共用して
いるので、メモリセルアレイの面積の縮小化が果たされ
ている。
メモリセルＭＣ２３,ＭＣ２４にＰウェル２２が共用さ
れているので、Ｐウェル２２には０Ｖを印加することに
なり、ソース２８サイドとフローティングゲート２５間
の電子のやり取りとなる。しかし、この第２実施形態で
は、第１実施形態と比較して、２個のメモリセルＭＣ２
３,ＭＣ２４を同時に消去できるので、消去を高速化で
きる。また、メモリセル２個でドレイン３０を共用して
いるので、メモリセルアレイの面積の縮小化が果たされ
ている。
【００７３】尚、上記第１,第２実施形態での書き込み
動作では、メモリセルのしきい値電圧が所定の値になる
ように書き込み電圧を印加した後、ベリファイを行い、
しきい値電圧を検証しながら所定の値になるまで書き込
み電圧を印加している。また、消去動作も同様である。
動作では、メモリセルのしきい値電圧が所定の値になる
ように書き込み電圧を印加した後、ベリファイを行い、
しきい値電圧を検証しながら所定の値になるまで書き込
み電圧を印加している。また、消去動作も同様である。
【００７４】
【発明の効果】以上より明らかなように、この発明の不
揮発性半導体記憶装置は、第１導電型ウェルが第２導電
型ウェル上に独立して形成され、この第１導電型ウェル
の両側面にソース,ドレインがコントロールゲートと垂
直な縦方向に延在しているから、第２導電型ウェルに、
基板とメモリセル(１もしくは２個のメモリセル)内の第
１導電型ウェルとを電気的に分離するように電位を与え
ることで、メモリセル単位の動作が可能となる。したが
って、消費電力を低減でき、かつ、使い勝手が良くな
り、しかも、書き込み時間を短縮でき、読み出しも正確
に行なうことができる。なお、トレンチ分離を行うこと
で、メモリセルアレイ全体のチップ面積が増大するが、
ソースおよびドレインとなるＮ+領域が縦方向に延在し
ていることによってメモリセルの小型化が図られ、メモ
リセルアレイ全体のチップ面積を抑えることができる。
揮発性半導体記憶装置は、第１導電型ウェルが第２導電
型ウェル上に独立して形成され、この第１導電型ウェル
の両側面にソース,ドレインがコントロールゲートと垂
直な縦方向に延在しているから、第２導電型ウェルに、
基板とメモリセル(１もしくは２個のメモリセル)内の第
１導電型ウェルとを電気的に分離するように電位を与え
ることで、メモリセル単位の動作が可能となる。したが
って、消費電力を低減でき、かつ、使い勝手が良くな
り、しかも、書き込み時間を短縮でき、読み出しも正確
に行なうことができる。なお、トレンチ分離を行うこと
で、メモリセルアレイ全体のチップ面積が増大するが、
ソースおよびドレインとなるＮ+領域が縦方向に延在し
ていることによってメモリセルの小型化が図られ、メモ
リセルアレイ全体のチップ面積を抑えることができる。
【００７５】また、一実施形態では、フローティングゲ
ート型ＭＯＳトランジスタがマトリックス状に配列され
ている不揮発性半導体記憶装置において、隣接する同一
行のフローティングゲート型ＭＯＳトランジスタが、シ
リコン基板を掘ることによって分離され、第１導電型ウ
ェルが完全分離されている。したがって、同一行におい
て、メモリセル単位の動作が可能となって、消費電力を
低減でき、かつ、使い勝手が良くなり、しかも、書き込
み時間を短縮でき、読み出しも正確に行なうことができ
る。
ート型ＭＯＳトランジスタがマトリックス状に配列され
ている不揮発性半導体記憶装置において、隣接する同一
行のフローティングゲート型ＭＯＳトランジスタが、シ
リコン基板を掘ることによって分離され、第１導電型ウ
ェルが完全分離されている。したがって、同一行におい
て、メモリセル単位の動作が可能となって、消費電力を
低減でき、かつ、使い勝手が良くなり、しかも、書き込
み時間を短縮でき、読み出しも正確に行なうことができ
る。
【００７６】また、他の実施形態は、書き込み・消去時
に、第１導電型ウェル全体ではなく、選択された行にお
いて、セル単位の第１導電型ウェル電圧を制御でき、メ
モリセル単位の動作が可能となり、消費電力を低減で
き、かつ、使い勝手が良くなる。
に、第１導電型ウェル全体ではなく、選択された行にお
いて、セル単位の第１導電型ウェル電圧を制御でき、メ
モリセル単位の動作が可能となり、消費電力を低減で
き、かつ、使い勝手が良くなる。
【００７７】また、一実施形態では、フローティングゲ
ート型ＭＯＳトランジスタにおいて、第１導電型ウェル
の電位制御が可能になっているので、１つのフローティ
ングゲート型ＭＯＳトランジスタ毎に、書き込み・消去
・読み出し動作が可能となり、最小で１ビット単位での
消去動作が可能になる。
ート型ＭＯＳトランジスタにおいて、第１導電型ウェル
の電位制御が可能になっているので、１つのフローティ
ングゲート型ＭＯＳトランジスタ毎に、書き込み・消去
・読み出し動作が可能となり、最小で１ビット単位での
消去動作が可能になる。
【００７８】また、他の実施形態の不揮発性半導体記憶
装置は、隣接する２つのメモリセルで１つの第１導電型
ウェルを共有しているから、最小で２ビット単位の消去
ができる。
装置は、隣接する２つのメモリセルで１つの第１導電型
ウェルを共有しているから、最小で２ビット単位の消去
ができる。
【００７９】また、一実施形態では、同一列のフローテ
ィングゲート型ＭＯＳトランジスタにおいて、１対のフ
ローティングゲート型ＭＯＳトランジスタが隣接するも
う１対のフローティングゲート型ＭＯＳトランジスタに
対して、シリコン基板を掘ることによって、分離されて
いる。したがって、同一列において、１対毎のフローテ
ィングゲート型ＭＯＳトランジスタの第１導電型ウェル
が完全分離され、１対のセル毎に第１導電型ウェル電圧
を制御でき、１対のメモリセル毎の動作が可能となり、
消費電力を低減でき、かつ、使い勝手が良くなる。
ィングゲート型ＭＯＳトランジスタにおいて、１対のフ
ローティングゲート型ＭＯＳトランジスタが隣接するも
う１対のフローティングゲート型ＭＯＳトランジスタに
対して、シリコン基板を掘ることによって、分離されて
いる。したがって、同一列において、１対毎のフローテ
ィングゲート型ＭＯＳトランジスタの第１導電型ウェル
が完全分離され、１対のセル毎に第１導電型ウェル電圧
を制御でき、１対のメモリセル毎の動作が可能となり、
消費電力を低減でき、かつ、使い勝手が良くなる。
【００８０】また、他の実施形態は、フローティングゲ
ート型ＭＯＳトランジスタが、マトリックス状に配列さ
れていて、同一列の１組のフローティングゲート型ＭＯ
Ｓトランジスタの第１導電型ウェルが共通に接続されて
いる。したがって、書き込み・消去時に、第１導電型ウ
ェル全体ではなく、選択されたセルの同１組の行の第１
導電型ウェル電圧を制御できる。
ート型ＭＯＳトランジスタが、マトリックス状に配列さ
れていて、同一列の１組のフローティングゲート型ＭＯ
Ｓトランジスタの第１導電型ウェルが共通に接続されて
いる。したがって、書き込み・消去時に、第１導電型ウ
ェル全体ではなく、選択されたセルの同１組の行の第１
導電型ウェル電圧を制御できる。
【００８１】また、一実施形態は、フローティングゲー
ト型ＭＯＳトランジスタがマトリックス状に配列され、
同一行の１組のフローティングゲート型ＭＯＳトランジ
スタがドレインを共有しているから、読み出し動作を同
一方向にすることが可能な不揮発性半導体記憶装置を提
供できる。
ト型ＭＯＳトランジスタがマトリックス状に配列され、
同一行の１組のフローティングゲート型ＭＯＳトランジ
スタがドレインを共有しているから、読み出し動作を同
一方向にすることが可能な不揮発性半導体記憶装置を提
供できる。
【００８２】また、他の実施形態は、フローティングゲ
ート型ＭＯＳトランジスタの第１導電型ウェルの制御が
可能なことによって、隣り合う１組のトランジスタ毎に
おいて消去動作が可能であり、最小で２ビット単位での
消去動作が可能である。
ート型ＭＯＳトランジスタの第１導電型ウェルの制御が
可能なことによって、隣り合う１組のトランジスタ毎に
おいて消去動作が可能であり、最小で２ビット単位での
消去動作が可能である。
【図１】 本発明の不揮発性半導体記憶装置の第１実施
形態のメモリセルの構造図である。
形態のメモリセルの構造図である。
【図２】 上記メモリセルの書き込み動作を示す図であ
る。
る。
【図３】 上記メモリセルの消去動作を示す図である。
【図４】 図４(Ａ)は、上記メモリセル(消去状態)の読
み出し動作を示す図であり、図４(Ｂ)は、上記メモリセ
ル(書き込み状態)の読み出し動作を示す図である。
み出し動作を示す図であり、図４(Ｂ)は、上記メモリセ
ル(書き込み状態)の読み出し動作を示す図である。
【図５】 本発明の第２実施形態のメモリセルの構造図
である。
である。
【図６】 上記メモリセルの書き込み動作を示す図であ
る。
る。
【図７】 上記メモリセルの消去動作を示す図である。
【図８】 図８(Ａ)は、上記メモリセル(書き込み状態)
の読み出し動作を示す図であり、図９(Ｂ)は、上記メモ
リセル(消去状態)の読み出し動作を示す図である。
の読み出し動作を示す図であり、図９(Ｂ)は、上記メモ
リセル(消去状態)の読み出し動作を示す図である。
【図９】 従来のＡＣＴ型メモリセルの断面図である。
【図１０】 従来のＡＣＴ型フラッシュメモリのアレイ
構成図である。
構成図である。
１,２１…Ｎウェル、２,２２…Ｐウェル、 ５,２５…フローティングゲート、７,２７…トレンチ、 ８,２８,２９…ソース、１０,３０…ドレイン、 １２,３２…コントロールゲート、 ＭＣ１,ＭＣ２,ＭＣ２１,ＭＣ２２,ＭＣ２３,ＭＣ２４
…メモリセル、 Ｎ+…拡散層、ＳＧ…選択ゲート、ＭＢＬ…メインビッ
ト線、 ＳＢＬ…ローカルビット線、ＷＬ…ワード線。
…メモリセル、 Ｎ+…拡散層、ＳＧ…選択ゲート、ＭＢＬ…メインビッ
ト線、 ＳＢＬ…ローカルビット線、ＷＬ…ワード線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AB02 AC02 AD15 AD52 AD60 AD61 AE02 AE03 AE08 AF06 AF10 5F083 EP02 EP27 EP62 EP67 ER03 ER09 ER14 ER15 ER22 ER23 ER30 GA01 GA05 GA11 NA01 5F101 BA07 BB02 BC02 BD05 BD33 BD35 BD36 BE02 BE05 BE07 BF02 BF10
Claims (9)
- 【請求項１】 コントロールゲート,フローティングゲ
ート,ソース,ドレイン,第１導電型ウェル,第２導電型ウ
ェルを有するフローティングゲート型ＭＯＳトランジス
タにおいて、 シリコン基板の上に、上記第２導電型ウェルが形成さ
れ、この第２導電型ウェルの上に上記第１導電型ウェル
が形成され、この第１導電型ウェルは、上記シリコン基
板を掘ることによって上記第２導電型ウェルの上に独立
して形成され、この第１導電型ウェルの両側面に上記ソ
ース,ドレインが形成されており、 上記ソース,ドレイン間の最上部にチャネルが存在し、
上記フローティングゲートが上記第１導電型ウェル上に
形成され、このフローティングゲートの上に、上記ソー
ス,ドレインが延在している方向と垂直な方向に延在す
るように、上記コントロールゲートが形成されているこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１に記載の不揮発性半導体記憶装
置において、 上記フローティングゲート型ＭＯＳトランジスタが、マ
トリックス状に配列されていて、１つのコントロールゲ
ートを共有する同一行の隣り合うフローティングゲート
型ＭＯＳトランジスタが、上記シリコン基板を掘ること
によって分離されていることを特徴とする不揮発性半導
体記憶装置。 - 【請求項３】 請求項１または２に記載の不揮発性半導
体記憶装置において、 上記フローティングゲート型ＭＯＳトランジスタがマト
リックス状に配列され、同一列のフローティングゲート
型ＭＯＳトランジスタのみの第１導電型ウェルが共通接
続されていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項４】 請求項１乃至３のいずれか１つに記載の
不揮発性半導体記憶装置において、 上記フローティングゲート型ＭＯＳトランジスタの第１
導電型ウェルの電位を制御できるようになっていること
を特徴とする不揮発性半導体記憶装置。 - 【請求項５】 コントロールゲート,フローティングゲ
ート,ソース,ドレイン,第１導電型ウェル,第２導電型ウ
ェルを有するフローティングゲート型ＭＯＳトランジス
タにおいて、 シリコン基板の上に、上記第２導電型ウェルが形成さ
れ、この第２導電型ウェルの上に上記第１導電型ウェル
が形成され、この第１導電型ウェルは、上記シリコン基
板を掘ることによって、上記第２導電型ウェルの上に独
立して形成され、この第１導電型ウェルの両側面に上記
ソースが形成され、上記ドレインは、上記第１導電型ウ
ェルの両側面のソースとソースの間に形成され、 上記ソース,ドレイン間の最上部に、チャネルが存在
し、 １つのソースと１つのドレインとの間の領域に対向して
１つのフローティングゲートが形成され、このフローテ
ィングゲートは、１つの第１導電型ウェルの上に２つ形
成されていて、このフローティングゲートの上に、上記
ソース,ドレインが延在している方向と垂直な方向に延
在するように、上記コントロールゲートが形成されてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項６】 請求項５に記載の不揮発性半導体記憶装
置において、 上記フローティングゲート型ＭＯＳトランジスタがマト
リックス状に配列されていて、１つのコントロールゲー
トを共有する１対のフローティングゲート型ＭＯＳトラ
ンジスタは、シリコン基板を掘ることによって、同一列
の隣接するもう１対のフローティングゲート型ＭＯＳト
ランジスタに対して分離されていることを特徴する不揮
発性半導体記憶装置。 - 【請求項７】 請求項５または６に記載の不揮発性半導
体記憶装置において、 上記フローティングゲート型ＭＯＳトランジスタが、マ
トリックス状に配列されていて、 同一列の１組のフローティングゲート型ＭＯＳトランジ
スタの第１導電型ウェルが共通に接続されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項８】 請求項５乃至７のいずれか１つに記載の
不揮発性半導体記憶装置において、 上記フローティングゲート型ＭＯＳトランジスタがマト
リックス状に配列され、同一行の１組のフローティング
ゲート型ＭＯＳトランジスタがドレインを共有している
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項９】 請求項５乃至８のいずれか１つに記載の
不揮発性半導体記憶装置において、 上記フローティングゲート型ＭＯＳトランジスタの第１
導電型ウェルの電位が制御可能になっていることを特徴
とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35147599A JP2001168216A (ja) | 1999-12-10 | 1999-12-10 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35147599A JP2001168216A (ja) | 1999-12-10 | 1999-12-10 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168216A true JP2001168216A (ja) | 2001-06-22 |
Family
ID=18417549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35147599A Pending JP2001168216A (ja) | 1999-12-10 | 1999-12-10 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168216A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537649A (ja) * | 2002-08-29 | 2005-12-08 | マイクロン・テクノロジー・インコーポレイテッド | 非コンタクト形態のトンネル分離ｐウェルを有する不揮発性メモリアレイの構造、製造方法及び操作方法 |
-
1999
- 1999-12-10 JP JP35147599A patent/JP2001168216A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537649A (ja) * | 2002-08-29 | 2005-12-08 | マイクロン・テクノロジー・インコーポレイテッド | 非コンタクト形態のトンネル分離ｐウェルを有する不揮発性メモリアレイの構造、製造方法及び操作方法 |
| US7696557B2 (en) | 2002-08-29 | 2010-04-13 | Micron Technology, Inc. | Contactless uniform-tunneling separate p-well (CUSP) non-volatile memory array architecture, fabrication and operation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060110 |