JPH10188583A - 不揮発性半導体メモリのデータ書き込み回路 - Google Patents
不揮発性半導体メモリのデータ書き込み回路Info
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- JPH10188583A JPH10188583A JP34576596A JP34576596A JPH10188583A JP H10188583 A JPH10188583 A JP H10188583A JP 34576596 A JP34576596 A JP 34576596A JP 34576596 A JP34576596 A JP 34576596A JP H10188583 A JPH10188583 A JP H10188583A
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- Japan
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- circuit
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
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- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 ファウラー・ノーデハイム・トンネル電流に
基づいて書き込み及び消去を行うメモリセルから構成し
た仮想接地型セルアレイに対して、短時間で安定的にデ
ータの書き込みを行うことができるデータ書き込み回路
を提供すること。 【解決手段】 仮想接地型セルアレイの列線（ＢＬ０）
を選択するトランスファーゲート（ＴＧ）と、前記トラ
ンスファーゲート（ＴＧ）を介して前記列線（ＢＬ０）
に接続され、該列線に与えられた書き込みデータをラッ
チするラッチ回路（Ｌ）と、前記列線（ＢＬ０）とプロ
グラム電源（ＶPROG）との間に接続され、前記ラッチ回
路（Ｌ）にラッチされた前記書き込みデータに基づき導
通して前記列線（ＢＬ０）に対して前記プログラム電源
（ＶPROG）を供給するスイッチ回路（ＰＭ）とを備え、
書き込みデータに応じて、メモリセル（Ｍ）が接続され
た列線（ＢＬ０）を、プログラム電源（ＶPROG）が印加
された状態またはフローティング状態の何れかに設定す
る。
基づいて書き込み及び消去を行うメモリセルから構成し
た仮想接地型セルアレイに対して、短時間で安定的にデ
ータの書き込みを行うことができるデータ書き込み回路
を提供すること。 【解決手段】 仮想接地型セルアレイの列線（ＢＬ０）
を選択するトランスファーゲート（ＴＧ）と、前記トラ
ンスファーゲート（ＴＧ）を介して前記列線（ＢＬ０）
に接続され、該列線に与えられた書き込みデータをラッ
チするラッチ回路（Ｌ）と、前記列線（ＢＬ０）とプロ
グラム電源（ＶPROG）との間に接続され、前記ラッチ回
路（Ｌ）にラッチされた前記書き込みデータに基づき導
通して前記列線（ＢＬ０）に対して前記プログラム電源
（ＶPROG）を供給するスイッチ回路（ＰＭ）とを備え、
書き込みデータに応じて、メモリセル（Ｍ）が接続され
た列線（ＢＬ０）を、プログラム電源（ＶPROG）が印加
された状態またはフローティング状態の何れかに設定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
などの不揮発性半導体メモリのデータ書き込み回路に関
し、特に、仮想接地型メモリセルアレイを有する不揮発
性半導体メモリのデータ書き込み回路に関する。
などの不揮発性半導体メモリのデータ書き込み回路に関
し、特に、仮想接地型メモリセルアレイを有する不揮発
性半導体メモリのデータ書き込み回路に関する。
【０００２】
【従来の技術】従来、不揮発性半導体メモリの一種に、
書き込んだデータを一括またはブロック単位で電気的に
消去が可能なフラッシュメモリがあり、データの最小単
位である１ビットを記憶するメモリセルとして、図８に
その断面構造を示すように、所謂フローティングゲート
を有したＭＯＳ(Metal Oxide Semiconductor)型電界効
果トランジスタからなるメモリセル（以下、単に「メモ
リセル」と記す）を備えている。
書き込んだデータを一括またはブロック単位で電気的に
消去が可能なフラッシュメモリがあり、データの最小単
位である１ビットを記憶するメモリセルとして、図８に
その断面構造を示すように、所謂フローティングゲート
を有したＭＯＳ(Metal Oxide Semiconductor)型電界効
果トランジスタからなるメモリセル（以下、単に「メモ
リセル」と記す）を備えている。
【０００３】即ち、同図に示すメモリセルは、例えばＰ
型半導体基板Ｓの主面上にヒ素（元素記号Ａｓ）などの
Ｎ型不純物を選択的に拡散してソースＳおよびドレイン
Ｄを形成し、これらソースＳとドレインＤとの間のチャ
ネル形成領域の基板主面上に、トンネル酸化膜（符号な
し）、フローティングゲートＦＧ、層間絶縁膜（符号な
し）、およびコントロールゲートＣＧのそれぞれを順次
積層して形成され、フローティングゲートＦＧに対して
電子の引き抜き／注入の操作を行うことにより、メモリ
セルの見かけ上のスレッショルド電圧Ｖthcを変化させ
て、データの書き込み／消去を行うものでる。以下、単
に「トランジスタ」というときは、電界効果トランジス
タを意味するものとする。
型半導体基板Ｓの主面上にヒ素（元素記号Ａｓ）などの
Ｎ型不純物を選択的に拡散してソースＳおよびドレイン
Ｄを形成し、これらソースＳとドレインＤとの間のチャ
ネル形成領域の基板主面上に、トンネル酸化膜（符号な
し）、フローティングゲートＦＧ、層間絶縁膜（符号な
し）、およびコントロールゲートＣＧのそれぞれを順次
積層して形成され、フローティングゲートＦＧに対して
電子の引き抜き／注入の操作を行うことにより、メモリ
セルの見かけ上のスレッショルド電圧Ｖthcを変化させ
て、データの書き込み／消去を行うものでる。以下、単
に「トランジスタ」というときは、電界効果トランジス
タを意味するものとする。
【０００４】ここで、メモリセルに書き込まれるデータ
“０”はメモリセルのスレッショルド電圧Ｖthcが上昇
した状態（電子が注入された状態）に対応づけられ、ま
たデータ“１”はスレッショルド電圧Ｖthcが低下した
状態（電子が引き抜かれた状態）に対応づけられる。従
って、一括してデータを消去した状態では、全てのメモ
リセルがデータ“０”の状態に初期化されており、デー
タを書き込む場合には、予め一括消去した後、データ
“１”を書き込むメモリセルについて選択的にフローテ
ィングゲートＦＧから電子を引き抜く操作を行う。
“０”はメモリセルのスレッショルド電圧Ｖthcが上昇
した状態（電子が注入された状態）に対応づけられ、ま
たデータ“１”はスレッショルド電圧Ｖthcが低下した
状態（電子が引き抜かれた状態）に対応づけられる。従
って、一括してデータを消去した状態では、全てのメモ
リセルがデータ“０”の状態に初期化されており、デー
タを書き込む場合には、予め一括消去した後、データ
“１”を書き込むメモリセルについて選択的にフローテ
ィングゲートＦＧから電子を引き抜く操作を行う。
【０００５】ところで、フローティングゲートＦＧに対
して電子の引き抜き／注入を行う場合、トンネル電流の
一種であるファウラー・ノーデハイム電流(Fowler-Nord
heimCurrent)（以下、「ＦＮ電流」と記す）を用いたメ
モリセルがあり、例えば“Memory Array Architecture
and Decoding Scheme for 3V Only Sector ErasableDIN
OR Flash Memory”（IEEE, J. Solid-State Circuits,
vol29, No4, pp454〜pp460, April 1994）や、“3.3Ｖ
単−電源１６ＭビットＤＩＮＯＲ型フラッシュメモリ”
（電子情報通信学会誌，ICD95-38, pp55〜pp62, 1995）
に開示されている。
して電子の引き抜き／注入を行う場合、トンネル電流の
一種であるファウラー・ノーデハイム電流(Fowler-Nord
heimCurrent)（以下、「ＦＮ電流」と記す）を用いたメ
モリセルがあり、例えば“Memory Array Architecture
and Decoding Scheme for 3V Only Sector ErasableDIN
OR Flash Memory”（IEEE, J. Solid-State Circuits,
vol29, No4, pp454〜pp460, April 1994）や、“3.3Ｖ
単−電源１６ＭビットＤＩＮＯＲ型フラッシュメモリ”
（電子情報通信学会誌，ICD95-38, pp55〜pp62, 1995）
に開示されている。
【０００６】このメモリセルは、フローティングゲート
ＦＧに対して、ドレインＤ側からＦＮ電流により電子を
引き抜いて選択的にデータ“１”を書き込み、ソースＳ
側から同じくＦＮ電流により電子を注入してデータ
“１”を消去する（データ“０”に初期化する）もので
ある。表１に、各動作モードにおける印加電圧条件を示
す。
ＦＧに対して、ドレインＤ側からＦＮ電流により電子を
引き抜いて選択的にデータ“１”を書き込み、ソースＳ
側から同じくＦＮ電流により電子を注入してデータ
“１”を消去する（データ“０”に初期化する）もので
ある。表１に、各動作モードにおける印加電圧条件を示
す。
【０００７】
【表１】
【０００８】即ち、表１に示すように、このメモリセル
にデータ“１”を書き込む場合、コントロールゲートＣ
Ｇに負の電圧Ｖnw（例えば−８Ｖ）、ドレインＤに正の
電圧Ｖpp（例えば＋４Ｖ）を印加し、ソースＳをフロー
ティング状態とし、ドレインＤからフローティングゲー
トＦＧに向かう高電界を形成してＦＮ電流を発生させ
る。これにより、フローティングゲートＦＧからドレイ
ンＤ側に電子を引き抜き、メモリセルのスレッショルド
電圧Ｖthcを約1.5Ｖにまで下げて、データ“１”を書き
込む。
にデータ“１”を書き込む場合、コントロールゲートＣ
Ｇに負の電圧Ｖnw（例えば−８Ｖ）、ドレインＤに正の
電圧Ｖpp（例えば＋４Ｖ）を印加し、ソースＳをフロー
ティング状態とし、ドレインＤからフローティングゲー
トＦＧに向かう高電界を形成してＦＮ電流を発生させ
る。これにより、フローティングゲートＦＧからドレイ
ンＤ側に電子を引き抜き、メモリセルのスレッショルド
電圧Ｖthcを約1.5Ｖにまで下げて、データ“１”を書き
込む。
【０００９】また、このようにして書き込んだデータ
“１”を消去する場合、コントロールゲートＣＧに正の
電圧Ｖpe（例えば＋１０Ｖ）、ソースＳに負の電圧Ｖns
（例えば−８Ｖ）を印加し、ドレインＤをフローティン
グ状態として、ＦＮ電流によりソースＳ側及び基板から
フローティングゲートに対して電子を注入し、低下した
メモリセルのスレッショルド電圧Ｖthcを約３Ｖ以上に
まで上昇させて、データ“０”に初期化する。
“１”を消去する場合、コントロールゲートＣＧに正の
電圧Ｖpe（例えば＋１０Ｖ）、ソースＳに負の電圧Ｖns
（例えば−８Ｖ）を印加し、ドレインＤをフローティン
グ状態として、ＦＮ電流によりソースＳ側及び基板から
フローティングゲートに対して電子を注入し、低下した
メモリセルのスレッショルド電圧Ｖthcを約３Ｖ以上に
まで上昇させて、データ“０”に初期化する。
【００１０】さらに、メモリセルから書き込んだデータ
を読み出す場合、コントロールゲートＣＧに電源電圧Ｖ
cc（例えば３Ｖ）、ドレインＤにバイアス電圧Ｖ
bias（例えば１Ｖ）、ソースＳに接地電圧Ｖss（０Ｖ）
を印加し、このときに流れるメモリセルのドレイン電流
Ｉdを検出して読み出す。即ち、データを書き込むこと
によって（電子の引き抜き／注入により）、メモリセル
のスレッショルド電圧Ｖthcが変化するとメモリセルの
ドレイン電流Ｉdも変化するので、書き込んだデータ
は、メモリセルのドレイン電流Ｉdを検出して読み出す
ことができる。
を読み出す場合、コントロールゲートＣＧに電源電圧Ｖ
cc（例えば３Ｖ）、ドレインＤにバイアス電圧Ｖ
bias（例えば１Ｖ）、ソースＳに接地電圧Ｖss（０Ｖ）
を印加し、このときに流れるメモリセルのドレイン電流
Ｉdを検出して読み出す。即ち、データを書き込むこと
によって（電子の引き抜き／注入により）、メモリセル
のスレッショルド電圧Ｖthcが変化するとメモリセルの
ドレイン電流Ｉdも変化するので、書き込んだデータ
は、メモリセルのドレイン電流Ｉdを検出して読み出す
ことができる。
【００１１】一般にフラッシュメモリでは、図９に示す
ように、上述のＦＮ電流を用いて書き込み／消去を行う
メモリセル００〜ｎｎによりＮＯＲ型セルアレイを構成
して、各メモリセルに対する書き込み／読み出し／消去
を行う。以下、図９に示すＮＯＲ型セルアレイを構成す
るメモリセル００に対して、データの書き込み、消去、
読み出しを行う場合を例として、各動作について説明す
る。
ように、上述のＦＮ電流を用いて書き込み／消去を行う
メモリセル００〜ｎｎによりＮＯＲ型セルアレイを構成
して、各メモリセルに対する書き込み／読み出し／消去
を行う。以下、図９に示すＮＯＲ型セルアレイを構成す
るメモリセル００に対して、データの書き込み、消去、
読み出しを行う場合を例として、各動作について説明す
る。
【００１２】同図において、メモリセル００にデータ
“１”を書き込む場合、ワード線ＷＬ０にＶnw（−８
Ｖ）を印加し、共通ソース線ＳＬをフローティング状態
とし、列線ＢＬ０に電圧Ｖpp（＋４Ｖ）を印加する。こ
れにより、メモリセル００には、そのドレインからフロ
ーティングゲートに向かう高電界が形成され、ＦＮ電流
によりフローティングゲートからドレイン側に電子が引
き抜かれてメモリセル００のスレッショルド電圧が低下
する。
“１”を書き込む場合、ワード線ＷＬ０にＶnw（−８
Ｖ）を印加し、共通ソース線ＳＬをフローティング状態
とし、列線ＢＬ０に電圧Ｖpp（＋４Ｖ）を印加する。こ
れにより、メモリセル００には、そのドレインからフロ
ーティングゲートに向かう高電界が形成され、ＦＮ電流
によりフローティングゲートからドレイン側に電子が引
き抜かれてメモリセル００のスレッショルド電圧が低下
する。
【００１３】また、書き込みデータが“０”の場合に
は、上述の電圧Ｖppに代えて、列線ＢＬ０に接地電圧Ｖ
ss（０Ｖ）を印加する。この場合、メモリセル００のフ
ローティングゲートとドレインとの間の電界は低電界と
なり、ＦＮ電流は発生しない。従って、フローティング
ゲートから電子は引き抜かれず、そのスレッショルド電
圧Ｖthcは３Ｖ以上に保たれる（初期値データ“０”が
維持される）。
は、上述の電圧Ｖppに代えて、列線ＢＬ０に接地電圧Ｖ
ss（０Ｖ）を印加する。この場合、メモリセル００のフ
ローティングゲートとドレインとの間の電界は低電界と
なり、ＦＮ電流は発生しない。従って、フローティング
ゲートから電子は引き抜かれず、そのスレッショルド電
圧Ｖthcは３Ｖ以上に保たれる（初期値データ“０”が
維持される）。
【００１４】次に、書き込んだデータを消去する場合、
全てのワード線ＷＬ０〜ＷＬｎ（メモリセルのコントロ
ールゲート）に正の高電圧Ｖpe（＋１０Ｖ）、共通ソー
ス線ＳＬ（メモリセルのソース）および基板に負電圧Ｖ
ns（−８Ｖ）を印加し、全ての列線ＢＬ０〜ＢＬｎ（メ
モリセルのドレイン）をフローティング状態とする。こ
れにより、メモリセル００を含む全てのメモリセルにお
いて、そのソースまたは基板とフローティングゲートと
の間に高電界が形成され、フローティングゲートＦＧに
電子が注入される。この結果、全てのメモリセルのスレ
ッショルド電圧が上昇してデータ“０”の初期状態に回
復する。
全てのワード線ＷＬ０〜ＷＬｎ（メモリセルのコントロ
ールゲート）に正の高電圧Ｖpe（＋１０Ｖ）、共通ソー
ス線ＳＬ（メモリセルのソース）および基板に負電圧Ｖ
ns（−８Ｖ）を印加し、全ての列線ＢＬ０〜ＢＬｎ（メ
モリセルのドレイン）をフローティング状態とする。こ
れにより、メモリセル００を含む全てのメモリセルにお
いて、そのソースまたは基板とフローティングゲートと
の間に高電界が形成され、フローティングゲートＦＧに
電子が注入される。この結果、全てのメモリセルのスレ
ッショルド電圧が上昇してデータ“０”の初期状態に回
復する。
【００１５】次に、メモリセル００からデータを読み出
す場合（ベリファイを含む）、列線ＢＬ０にリードバイ
アス電圧Ｖbias（約１Ｖ）、共通ソース線ＳＬに接地電
圧Ｖss（０Ｖ）、ワード線ＷＬ０にＶcc（３Ｖ）を印加
して、ドレイン電流Idを検出する。このとき、ドレイン
電流Idが大きければ、データ“１”とみなし、逆に、ド
レイン電流Ｉdが小さければ、データ“０”とみなし
て、メモリセルからデータを読み出す。
す場合（ベリファイを含む）、列線ＢＬ０にリードバイ
アス電圧Ｖbias（約１Ｖ）、共通ソース線ＳＬに接地電
圧Ｖss（０Ｖ）、ワード線ＷＬ０にＶcc（３Ｖ）を印加
して、ドレイン電流Idを検出する。このとき、ドレイン
電流Idが大きければ、データ“１”とみなし、逆に、ド
レイン電流Ｉdが小さければ、データ“０”とみなし
て、メモリセルからデータを読み出す。
【００１６】以下、上述したＮＯＲ型セルアレイを構成
するメモリセルにデータを書き込むための従来のデータ
書き込み回路について、図１０を参照して説明する。同
図に示す従来のデータ書き込み回路１００は、図示しな
いデコーダから与えられるカラム選択信号Ｙに従ってメ
モリセルＭのドレインが接続された列線ＢＬを選択する
トランスファーゲートＴＧと、このトランスファゲート
ＴＧを介して列線ＢＬに接続されたラッチ回路Ｌとから
構成され、このラッチ回路Ｌは、２つのインバータ（符
号なし）の入力と出力とをクロスカップルしたフリップ
フロップからなる。これらインバータ（フリップフロッ
プ）の電源は動作モードに従って、電圧Ｖpp（例えば＋
４Ｖ）または電源電圧Ｖcc（例えば＋３Ｖ）の内の何れ
かに切り替え制御される。
するメモリセルにデータを書き込むための従来のデータ
書き込み回路について、図１０を参照して説明する。同
図に示す従来のデータ書き込み回路１００は、図示しな
いデコーダから与えられるカラム選択信号Ｙに従ってメ
モリセルＭのドレインが接続された列線ＢＬを選択する
トランスファーゲートＴＧと、このトランスファゲート
ＴＧを介して列線ＢＬに接続されたラッチ回路Ｌとから
構成され、このラッチ回路Ｌは、２つのインバータ（符
号なし）の入力と出力とをクロスカップルしたフリップ
フロップからなる。これらインバータ（フリップフロッ
プ）の電源は動作モードに従って、電圧Ｖpp（例えば＋
４Ｖ）または電源電圧Ｖcc（例えば＋３Ｖ）の内の何れ
かに切り替え制御される。
【００１７】いま、図１０に示すメモリセルＭにデータ
“１”を書き込む場合、先ず、ラッチ回路Ｌを構成する
インバータの電源を電源電圧Ｖcc（＋３Ｖ）に設定し
て、図示しないデータドライバから与えられるデータ
“１”をラッチする。次にインバータの電源を電圧Ｖpp
（＋４Ｖ）に上げた後、トランスファーゲートＴＧを導
通させると、ビット線ＢＬにはラッチ回路Ｌにラッチさ
れたデータに応じた電圧が印加される。
“１”を書き込む場合、先ず、ラッチ回路Ｌを構成する
インバータの電源を電源電圧Ｖcc（＋３Ｖ）に設定し
て、図示しないデータドライバから与えられるデータ
“１”をラッチする。次にインバータの電源を電圧Ｖpp
（＋４Ｖ）に上げた後、トランスファーゲートＴＧを導
通させると、ビット線ＢＬにはラッチ回路Ｌにラッチさ
れたデータに応じた電圧が印加される。
【００１８】即ち、この場合、ラッチ回路Ｌにラッチさ
れたデータは“１”であるから、フリップフロップのノ
ードＡは電圧Ｖpp（＋４Ｖ）に安定する。このとき、ト
ランスファゲートＴＧのゲートに与えられるカラム選択
信号Ｙは昇圧されたものであれば、このトランスファゲ
ートＴＧは、そのスレッショルド電圧に起因した電圧降
下を生じることなく、ノードＡの電圧を列線ＢＬに伝達
するので、列線ＢＬにはフリップフリップのノードＡの
電圧Ｖpp（＋４Ｖ）がそのまま印加される。また、ラッ
チ回路Ｌにラッチされたデータが“０”であれば、ノー
ドＡは接地電圧Ｖss（０Ｖ）に安定するので、この電圧
Ｖss（０Ｖ）が印加される。
れたデータは“１”であるから、フリップフロップのノ
ードＡは電圧Ｖpp（＋４Ｖ）に安定する。このとき、ト
ランスファゲートＴＧのゲートに与えられるカラム選択
信号Ｙは昇圧されたものであれば、このトランスファゲ
ートＴＧは、そのスレッショルド電圧に起因した電圧降
下を生じることなく、ノードＡの電圧を列線ＢＬに伝達
するので、列線ＢＬにはフリップフリップのノードＡの
電圧Ｖpp（＋４Ｖ）がそのまま印加される。また、ラッ
チ回路Ｌにラッチされたデータが“０”であれば、ノー
ドＡは接地電圧Ｖss（０Ｖ）に安定するので、この電圧
Ｖss（０Ｖ）が印加される。
【００１９】このように、列線ＢＬに印加される電圧を
データに応じて選択して、メモリセルのフローティング
ゲートとドレインとの間の電界強度を定める結果、この
電界強度が高ければ、電子の引き抜きが行われてデータ
“１”が書き込まれ、低ければ電子の引き抜きは行われ
ず、データ“０”が書き込まれる（初期値のデータ
“０”が維持される）。
データに応じて選択して、メモリセルのフローティング
ゲートとドレインとの間の電界強度を定める結果、この
電界強度が高ければ、電子の引き抜きが行われてデータ
“１”が書き込まれ、低ければ電子の引き抜きは行われ
ず、データ“０”が書き込まれる（初期値のデータ
“０”が維持される）。
【００２０】ところで、図９に示す上述のＮＯＲ型のセ
ルアレイでは、メモリセル００〜ｎｎのソースを共通ソ
ース線ＳＬに接続するので、セルアレイ内にこの共通ソ
ース線ＳＬの布線領域を必要とし、これがメモリアレイ
の面積の縮小化を妨げている。
ルアレイでは、メモリセル００〜ｎｎのソースを共通ソ
ース線ＳＬに接続するので、セルアレイ内にこの共通ソ
ース線ＳＬの布線領域を必要とし、これがメモリアレイ
の面積の縮小化を妨げている。
【００２１】そこで、このような共通ソース線を有する
ＮＯＲ型セルアレイに対して、図１１に示すように、隣
接する列線間にメモリセルのドレインとソースとを接続
して、１本の列線に隣り合う２つのメモリセルのソース
とドレインとを共通接続することにより、上述の共通ソ
ース線ＳＬを排除した仮想接地型セルアレイがあり、従
来、一部のＥＰＲＯＭ(Erasable Programmable ROM)な
どで採用されていた。
ＮＯＲ型セルアレイに対して、図１１に示すように、隣
接する列線間にメモリセルのドレインとソースとを接続
して、１本の列線に隣り合う２つのメモリセルのソース
とドレインとを共通接続することにより、上述の共通ソ
ース線ＳＬを排除した仮想接地型セルアレイがあり、従
来、一部のＥＰＲＯＭ(Erasable Programmable ROM)な
どで採用されていた。
【００２２】以下、図１１に示す仮想接地型セルアレイ
について述べる。このような仮想接地型セルアレイをフ
ラッシュメモリに適用する場合、メモリセルは、少なく
とも以下のような特性を備えたものである必要がある。
即ち、この場合のメモリセルは、そのコントロールゲー
トとドレインまたはソースの一方との電圧関係でデータ
の書き込みが行われ、読み出し動作を除いて、コントロ
ールゲートとドレインまたはソースの他方との電圧関係
に鈍感である特性を有する必要がある。なお、この場合
の「ソース」とは、読み出し時の電圧印加条件に基づい
て定義されるものをいう。
について述べる。このような仮想接地型セルアレイをフ
ラッシュメモリに適用する場合、メモリセルは、少なく
とも以下のような特性を備えたものである必要がある。
即ち、この場合のメモリセルは、そのコントロールゲー
トとドレインまたはソースの一方との電圧関係でデータ
の書き込みが行われ、読み出し動作を除いて、コントロ
ールゲートとドレインまたはソースの他方との電圧関係
に鈍感である特性を有する必要がある。なお、この場合
の「ソース」とは、読み出し時の電圧印加条件に基づい
て定義されるものをいう。
【００２３】このような特性を実現するのメモリセルの
一例として、図１２（ａ）及び（ｂ）にその断面構造を
示すものがある。同図に示すメモリセルは、チャネル形
成領域に接するソース側の不純物濃度が低く、ドレイン
側の不純物濃度が高く形成されている。このような構造
を有するメモリセルでは、ソースとドレインとの不純物
濃度が異なることに起因して、図１２（ｂ）に示すよう
に、例えばドレインに４Ｖを印加した場合に比較して、
ソースに同じく４Ｖを印加した場合に空乏層領域がより
広く形成される。このため、フローティングゲートとソ
ースとの間に空乏層が介在してオーバーラップ領域が消
失する結果、これらの間の電界が緩和されて、ＦＮ電流
の発生が阻止される。
一例として、図１２（ａ）及び（ｂ）にその断面構造を
示すものがある。同図に示すメモリセルは、チャネル形
成領域に接するソース側の不純物濃度が低く、ドレイン
側の不純物濃度が高く形成されている。このような構造
を有するメモリセルでは、ソースとドレインとの不純物
濃度が異なることに起因して、図１２（ｂ）に示すよう
に、例えばドレインに４Ｖを印加した場合に比較して、
ソースに同じく４Ｖを印加した場合に空乏層領域がより
広く形成される。このため、フローティングゲートとソ
ースとの間に空乏層が介在してオーバーラップ領域が消
失する結果、これらの間の電界が緩和されて、ＦＮ電流
の発生が阻止される。
【００２４】また、同図に示すように、不純物濃度が高
いドレイン側では、空乏層領域の発達が抑制される。こ
のため、フローティングゲートとソースとの間にオーバ
ーラップ領域が形成され、これらの間に高電界が形成さ
れてＦＮ電流が発生する。従って、図１２（ａ）及び
（ｂ）に示すメモリセルの場合、ソース側からの電子の
引き抜きが行われず、書き込み動作に関しては、コント
ロールゲートとソースとの電圧関係に鈍感な特性を示す
ものとなる。なお、ソースとドレインとの不純物の濃度
関係を入れ替えれば、書き込み動作に関して、コントロ
ールゲートとドレインとの電圧関係に鈍感な特性を得る
ことができる。
いドレイン側では、空乏層領域の発達が抑制される。こ
のため、フローティングゲートとソースとの間にオーバ
ーラップ領域が形成され、これらの間に高電界が形成さ
れてＦＮ電流が発生する。従って、図１２（ａ）及び
（ｂ）に示すメモリセルの場合、ソース側からの電子の
引き抜きが行われず、書き込み動作に関しては、コント
ロールゲートとソースとの電圧関係に鈍感な特性を示す
ものとなる。なお、ソースとドレインとの不純物の濃度
関係を入れ替えれば、書き込み動作に関して、コントロ
ールゲートとドレインとの電圧関係に鈍感な特性を得る
ことができる。
【００２５】また、上述の図１２（ａ）及び（ｂ）に示
すメモリセルと同様の特性を実現する他のメモリセルと
して、図１２（ｃ）に示すものがある。同図に示すメモ
リセルは、ソース及びドレインの不純物濃度を共に高く
形成すると共に、ドレイン側のゲート酸化膜の膜厚がソ
ース側に比較して薄く形成されている。このように、ゲ
ート酸化膜の膜厚をソーシ側とドレイン側とで変えるこ
とにより、ドレインとフローティングゲートとの間の電
界のみを選択的に高くすることができ、書き込み動作に
関して、同様にコントロールゲートとソースとの電圧関
係に鈍感な特性を得ることができる。表２に、図１２
（ａ）及び（ｂ）に示すメモリセルの各動作モードにお
ける印加電圧条件を示す。
すメモリセルと同様の特性を実現する他のメモリセルと
して、図１２（ｃ）に示すものがある。同図に示すメモ
リセルは、ソース及びドレインの不純物濃度を共に高く
形成すると共に、ドレイン側のゲート酸化膜の膜厚がソ
ース側に比較して薄く形成されている。このように、ゲ
ート酸化膜の膜厚をソーシ側とドレイン側とで変えるこ
とにより、ドレインとフローティングゲートとの間の電
界のみを選択的に高くすることができ、書き込み動作に
関して、同様にコントロールゲートとソースとの電圧関
係に鈍感な特性を得ることができる。表２に、図１２
（ａ）及び（ｂ）に示すメモリセルの各動作モードにお
ける印加電圧条件を示す。
【００２６】
【表２】
【００２７】以下、このような特性を有するメモリセル
から構成した図１１に示す仮想接地型セルアレイにデー
タを書き込む場合の動作について説明する。なお、図１
１に示すメモリセルのシンボルにおいて、斜め線が付さ
れた側のノードは、図１２（ｂ）に示すソース（不純物
濃度の低い領域）に対応する。
から構成した図１１に示す仮想接地型セルアレイにデー
タを書き込む場合の動作について説明する。なお、図１
１に示すメモリセルのシンボルにおいて、斜め線が付さ
れた側のノードは、図１２（ｂ）に示すソース（不純物
濃度の低い領域）に対応する。
【００２８】一般に、ＦＮ電流を用いて書き込みを行う
フラッシュメモリの場合、書き込み時間の短縮を図るこ
とを目的として、１本のワード線につながる複数のメモ
リセルに対して同時に書き込みを行う所謂マルチバイト
ライト方式を採用しており、このため、書き込み中の列
線ＢＬ０〜ＢＬｎの各電圧は、各列線にドレインを接続
するメモリセルに書き込むデータの種類に応じたものが
印加される。
フラッシュメモリの場合、書き込み時間の短縮を図るこ
とを目的として、１本のワード線につながる複数のメモ
リセルに対して同時に書き込みを行う所謂マルチバイト
ライト方式を採用しており、このため、書き込み中の列
線ＢＬ０〜ＢＬｎの各電圧は、各列線にドレインを接続
するメモリセルに書き込むデータの種類に応じたものが
印加される。
【００２９】ただし、この場合、前述したＮＯＲ型セル
アレイの場合とは異なり、後述するように、隣接するメ
モリセルのデータ“１”の書き込みを阻害しないよう
に、データ“０”を書き込むメモリセルのドレインが接
続される列線の書き込み電圧を、電圧Ｖss（０Ｖ）とは
せずに、フローティング状態または約＋１Ｖ程度に設定
する必要がある。
アレイの場合とは異なり、後述するように、隣接するメ
モリセルのデータ“１”の書き込みを阻害しないよう
に、データ“０”を書き込むメモリセルのドレインが接
続される列線の書き込み電圧を、電圧Ｖss（０Ｖ）とは
せずに、フローティング状態または約＋１Ｖ程度に設定
する必要がある。
【００３０】以下、表２に示す各動作モードの印加電圧
条件に従って、図１１に示すメモリセル００に対して、
書き込み、消去、読み出しを行う場合の各動作を説明す
る。まず、メモリセル００にデータ“１”を書き込む場
合、ワード線ＷＬ０（メモリセルのコントロールゲー
ト）に負の電圧Ｖnw（例えば−８Ｖ）、列線ＢＬ０（メ
モリセルのドレイン）に正の電圧Ｖpp（例えば＋４Ｖ）
を印加する。この時、メモリセル００のソース、即ちビ
ット線ＢＬ１には、メモリセル００に隣接するメモリセ
ル０１に書き込もうとするデータが“１”の場合には電
圧Ｖpp（＋４Ｖ）が印加され、データ“０”の場合には
フローティング状態または約１Ｖに設定される（電圧Ｖ
ss（０Ｖ）ではないことに注意）。
条件に従って、図１１に示すメモリセル００に対して、
書き込み、消去、読み出しを行う場合の各動作を説明す
る。まず、メモリセル００にデータ“１”を書き込む場
合、ワード線ＷＬ０（メモリセルのコントロールゲー
ト）に負の電圧Ｖnw（例えば−８Ｖ）、列線ＢＬ０（メ
モリセルのドレイン）に正の電圧Ｖpp（例えば＋４Ｖ）
を印加する。この時、メモリセル００のソース、即ちビ
ット線ＢＬ１には、メモリセル００に隣接するメモリセ
ル０１に書き込もうとするデータが“１”の場合には電
圧Ｖpp（＋４Ｖ）が印加され、データ“０”の場合には
フローティング状態または約１Ｖに設定される（電圧Ｖ
ss（０Ｖ）ではないことに注意）。
【００３１】このような書き込み電圧条件でメモリセル
００がバイアスされると、前述したＦＮ電流がフローテ
ィングゲートとドレインとの間に流れて、そのフローテ
ィングゲートからドレイン側に電子が引き抜かれる。こ
の結果、メモリセル００のスレッショルド電圧Ｖthcが
低下して、メモリセル００にデータ“１”が書き込まれ
る。ところが、このとき仮に、ソース側をフローティン
グ状態とせずに、電圧Ｖss（０Ｖ）を印加した場合、フ
ローティングゲートから十分に電子が引き抜かれず、デ
ータ“１”が書き込まれない現象が生じる。
００がバイアスされると、前述したＦＮ電流がフローテ
ィングゲートとドレインとの間に流れて、そのフローテ
ィングゲートからドレイン側に電子が引き抜かれる。こ
の結果、メモリセル００のスレッショルド電圧Ｖthcが
低下して、メモリセル００にデータ“１”が書き込まれ
る。ところが、このとき仮に、ソース側をフローティン
グ状態とせずに、電圧Ｖss（０Ｖ）を印加した場合、フ
ローティングゲートから十分に電子が引き抜かれず、デ
ータ“１”が書き込まれない現象が生じる。
【００３２】以下、この現象について図１３を参照して
説明する。図１３は、ドレイン電圧を４Ｖとしてソース
電圧をパラメータとした場合のデータ“１”の書き込み
時間に対するメモリセルのスレッショルド電圧の依存性
を表す。同図に示すように、メモリセルの書き込み特性
は、ソース電圧を＋１Ｖまたはフローティング状態とし
た場合に比較して、ソース電圧を０Ｖとした場合には、
スレッショルド電圧の低下が緩慢となり、データ“１”
の書き込み時間が長くなる。
説明する。図１３は、ドレイン電圧を４Ｖとしてソース
電圧をパラメータとした場合のデータ“１”の書き込み
時間に対するメモリセルのスレッショルド電圧の依存性
を表す。同図に示すように、メモリセルの書き込み特性
は、ソース電圧を＋１Ｖまたはフローティング状態とし
た場合に比較して、ソース電圧を０Ｖとした場合には、
スレッショルド電圧の低下が緩慢となり、データ“１”
の書き込み時間が長くなる。
【００３３】この原因は、データ“１”を書き込むため
にフローティングゲートから電子を引き抜く結果、フロ
ーティングゲートの電位が上昇してスレッショルド電圧
Ｖthcが低下することにある。即ち、フローティングゲ
ートから電子が引き抜かれてスレッショルド電圧Ｖthc
が低下すると、チャネルが形成されてメモリセルのドレ
インとソースとの間が導通し、ドレインの電圧がソース
側に引かれて低下する。この結果、ドレインとフローテ
ィングゲートと間の電界が緩和されてＦＮ電流が抑制さ
れ（スレッショルド電圧Ｖthの低下が抑制され）、デー
タ“１”の書き込み時間が長くなる。最悪の場合、メモ
リセルのスレッショルド電圧が、データ“１”の判別が
可能な規定値まで低下せず、データ“１”が正常に書き
込まれなくなる。
にフローティングゲートから電子を引き抜く結果、フロ
ーティングゲートの電位が上昇してスレッショルド電圧
Ｖthcが低下することにある。即ち、フローティングゲ
ートから電子が引き抜かれてスレッショルド電圧Ｖthc
が低下すると、チャネルが形成されてメモリセルのドレ
インとソースとの間が導通し、ドレインの電圧がソース
側に引かれて低下する。この結果、ドレインとフローテ
ィングゲートと間の電界が緩和されてＦＮ電流が抑制さ
れ（スレッショルド電圧Ｖthの低下が抑制され）、デー
タ“１”の書き込み時間が長くなる。最悪の場合、メモ
リセルのスレッショルド電圧が、データ“１”の判別が
可能な規定値まで低下せず、データ“１”が正常に書き
込まれなくなる。
【００３４】これに対して、メモリセルのソースをフロ
ーティング状態とした場合、フローティングゲートから
電子が引き抜かれてチャネルが導通すると、ドレインか
らソースに電流が流れ込み、ソース電位が徐々に上昇す
る。このソース電位の上昇に伴って、コントロールゲー
トの電位が相対的に低下してドレインからソースへの電
流の流れ込みが抑制され、さらに、ソース電位の上昇に
よるバックゲート効果と相俟って、メモリセルのチャネ
ルが閉じる。メモリセルのチャネルが閉じると、ドレイ
ン電位が回復して、ドレインとフローティングゲートと
間に高電界が形成され、データ“１”の書き込みが正常
に行われる。
ーティング状態とした場合、フローティングゲートから
電子が引き抜かれてチャネルが導通すると、ドレインか
らソースに電流が流れ込み、ソース電位が徐々に上昇す
る。このソース電位の上昇に伴って、コントロールゲー
トの電位が相対的に低下してドレインからソースへの電
流の流れ込みが抑制され、さらに、ソース電位の上昇に
よるバックゲート効果と相俟って、メモリセルのチャネ
ルが閉じる。メモリセルのチャネルが閉じると、ドレイ
ン電位が回復して、ドレインとフローティングゲートと
間に高電界が形成され、データ“１”の書き込みが正常
に行われる。
【００３５】また、この場合、メモリセルのソースを、
フローティング状態とすることに代えて、例えば約＋１
Ｖの電圧でバイアスするものとすれば、書き込み動作の
当初からバックゲート効果が作用し、チャネルの形成が
有効に抑制されるので、書き込みの当初からドレインの
電圧の低下を防ぐことができる。従って、この場合、よ
り短時間でデータ“１”を書き込むことができる。
フローティング状態とすることに代えて、例えば約＋１
Ｖの電圧でバイアスするものとすれば、書き込み動作の
当初からバックゲート効果が作用し、チャネルの形成が
有効に抑制されるので、書き込みの当初からドレインの
電圧の低下を防ぐことができる。従って、この場合、よ
り短時間でデータ“１”を書き込むことができる。
【００３６】次に、図１１に示すメモリセル００にデー
タに“０”を書き込む場合（ただし、メモリセル００は
初期化されているものとする）、列線ＢＬ０をフローテ
ィング状態（もしくは約＋１Ｖ）に設定する。ここで、
ＢＬ１の電圧は、メモリセル０１に書き込むデータに応
じて、電圧Ｖpp（＋４Ｖ）またはフローティング状態
（もしくは約＋１Ｖ）に設定される。なお、前述した理
由により、列線に接地電圧Ｖss（０Ｖ）を印加すること
は禁止される。
タに“０”を書き込む場合（ただし、メモリセル００は
初期化されているものとする）、列線ＢＬ０をフローテ
ィング状態（もしくは約＋１Ｖ）に設定する。ここで、
ＢＬ１の電圧は、メモリセル０１に書き込むデータに応
じて、電圧Ｖpp（＋４Ｖ）またはフローティング状態
（もしくは約＋１Ｖ）に設定される。なお、前述した理
由により、列線に接地電圧Ｖss（０Ｖ）を印加すること
は禁止される。
【００３７】この場合、隣接するメモリセル０１に対し
てデータ“１”を書き込むために、メモリセル００のソ
ースが接続されている列線ＢＬ１に電圧Ｖpp（＋４Ｖ）
が印加されていたとしても、前述したように、メモリセ
ルの書き込み特性は、ソース側の電圧に対しては鈍感な
ように設定されているので、メモリセル００のフローテ
ィングゲートからソース（列線ＢＬ１）側に電子が引き
抜かれることはなく、メモリセル００に対するデータ
“０”を書き込む動作が、メモリセル０１に対する書き
込み動作により阻害されることはない。
てデータ“１”を書き込むために、メモリセル００のソ
ースが接続されている列線ＢＬ１に電圧Ｖpp（＋４Ｖ）
が印加されていたとしても、前述したように、メモリセ
ルの書き込み特性は、ソース側の電圧に対しては鈍感な
ように設定されているので、メモリセル００のフローテ
ィングゲートからソース（列線ＢＬ１）側に電子が引き
抜かれることはなく、メモリセル００に対するデータ
“０”を書き込む動作が、メモリセル０１に対する書き
込み動作により阻害されることはない。
【００３８】次に、メモリセル００からデータを読み出
す場合、基本的に、従来のＮＯＲ型アレイと同様のバイ
アス条件を設定する。即ち、ワード線ＷＬ０（コントロ
ールゲート）にＶcc（＋３Ｖ）、列線ＢＬ０（ドレイ
ン）にＶbais（＋１Ｖ）、列線ＢＬ１（ソース）にＶss
（０Ｖ）を印加し、このときのドレイン電流Ｉdを検出
して、データを読み出す。
す場合、基本的に、従来のＮＯＲ型アレイと同様のバイ
アス条件を設定する。即ち、ワード線ＷＬ０（コントロ
ールゲート）にＶcc（＋３Ｖ）、列線ＢＬ０（ドレイ
ン）にＶbais（＋１Ｖ）、列線ＢＬ１（ソース）にＶss
（０Ｖ）を印加し、このときのドレイン電流Ｉdを検出
して、データを読み出す。
【００３９】次に、メモリセルに書き込んだデータを消
去する場合、全てのワード線ＷＬ０〜ＷＬｎに正の高電
圧Ｖpe（例えば＋１０Ｖ）を印加し、全ての列線ＢＬ０
〜０ｎ及び基板に負の電圧Ｖns（例えば−８Ｖ）を印加
して、ＦＮ電流により全てのメモリセル００〜ｎｎの各
フローティングゲートに対してドレイン及び基板領域か
ら電子を一括注入する。この結果、各メモリセルは、そ
のスレッショルド電圧が約３Ｖ以上にまで上昇して、デ
ータ“０”の状態に初期化される。
去する場合、全てのワード線ＷＬ０〜ＷＬｎに正の高電
圧Ｖpe（例えば＋１０Ｖ）を印加し、全ての列線ＢＬ０
〜０ｎ及び基板に負の電圧Ｖns（例えば−８Ｖ）を印加
して、ＦＮ電流により全てのメモリセル００〜ｎｎの各
フローティングゲートに対してドレイン及び基板領域か
ら電子を一括注入する。この結果、各メモリセルは、そ
のスレッショルド電圧が約３Ｖ以上にまで上昇して、デ
ータ“０”の状態に初期化される。
【００４０】
【発明が解決しようとする課題】しかしながら、上述し
た仮想接地型セルアレイを構成するメモリセルに書き込
みを行う場合、データ書き込み回路として図１０に示す
従来の回路１００を使用すると、書き込みデータが
“０”の場合、接地電圧Ｖss（０Ｖ）が列線に印加さ
れ、前述したように、この列線にソースを接続するメモ
リセルにデータ“１”を書き込めなくなるという問題が
ある。
た仮想接地型セルアレイを構成するメモリセルに書き込
みを行う場合、データ書き込み回路として図１０に示す
従来の回路１００を使用すると、書き込みデータが
“０”の場合、接地電圧Ｖss（０Ｖ）が列線に印加さ
れ、前述したように、この列線にソースを接続するメモ
リセルにデータ“１”を書き込めなくなるという問題が
ある。
【００４１】本発明は、このような問題に鑑みてなされ
たものであって、ファウラー・ノーデハイム・トンネル
電流に基づいて書き込み及び消去を行うメモリセルを用
いた仮想接地型セルアレイに対して、短時間で安定的に
データの書き込みを行うことができる不揮発性半導体メ
モリのデータ書き込み回路を提供することを課題とす
る。
たものであって、ファウラー・ノーデハイム・トンネル
電流に基づいて書き込み及び消去を行うメモリセルを用
いた仮想接地型セルアレイに対して、短時間で安定的に
データの書き込みを行うことができる不揮発性半導体メ
モリのデータ書き込み回路を提供することを課題とす
る。
【００４２】
【課題を解決するための手段】本発明は、前記課題を解
決達成するため、以下の構成を有する。即ち、請求項１
に記載の発明に係る不揮発性半導体メモリのデータ書き
込み回路は、ファウラー・ノーデハイム・トンネル現象
に基づきデータの書き込み及び消去が行われるフローテ
ィングゲート型メモリセルを用いて構成された仮想接地
型セルアレイを有する不揮発性半導体メモリのデータ書
き込み回路であって、前記仮想接地型セルアレイの列線
を選択するトランスファーゲートと、前記トランスファ
ーゲートを介して前記列線に接続され、該列線に与えら
れた書き込みデータをラッチするラッチ回路と、前記列
線とプログラム電源との間に接続され、前記ラッチ回路
にラッチされた前記書き込みデータに基づき導通して前
記列線に対して前記プログラム電源を供給するスイッチ
回路と、を備えたことを特徴とする不揮発性半導体メモ
リのデータ書き込み回路の構成を有する。
決達成するため、以下の構成を有する。即ち、請求項１
に記載の発明に係る不揮発性半導体メモリのデータ書き
込み回路は、ファウラー・ノーデハイム・トンネル現象
に基づきデータの書き込み及び消去が行われるフローテ
ィングゲート型メモリセルを用いて構成された仮想接地
型セルアレイを有する不揮発性半導体メモリのデータ書
き込み回路であって、前記仮想接地型セルアレイの列線
を選択するトランスファーゲートと、前記トランスファ
ーゲートを介して前記列線に接続され、該列線に与えら
れた書き込みデータをラッチするラッチ回路と、前記列
線とプログラム電源との間に接続され、前記ラッチ回路
にラッチされた前記書き込みデータに基づき導通して前
記列線に対して前記プログラム電源を供給するスイッチ
回路と、を備えたことを特徴とする不揮発性半導体メモ
リのデータ書き込み回路の構成を有する。
【００４３】また、請求項２に記載の発明に係る不揮発
性半導体メモリのデータ書き込み回路は、ファウラー・
ノーデハイム・トンネル現象に基づきデータの書き込み
及び消去が行われるフローティングゲート型メモリセル
を用いて構成された仮想接地型セルアレイを有する不揮
発性半導体メモリのデータ書き込み回路であって、前記
仮想接地型セルアレイの列線を選択するトランスファー
ゲートと、前記トランスファーゲートを介して前記列線
に接続され、該列線に与えられた書き込みデータをラッ
チするラッチ回路と、前記列線に隣接する列線とプログ
ラム電源との間に接続され、前記ラッチ回路にラッチさ
れた前記書き込みデータに基づき導通して前記列線に隣
接する列線に対して前記プログラム電源を供給するスイ
ッチ回路と、を備えたことを特徴とする不揮発性半導体
メモリのデータ書き込み回路の構成を有する。
性半導体メモリのデータ書き込み回路は、ファウラー・
ノーデハイム・トンネル現象に基づきデータの書き込み
及び消去が行われるフローティングゲート型メモリセル
を用いて構成された仮想接地型セルアレイを有する不揮
発性半導体メモリのデータ書き込み回路であって、前記
仮想接地型セルアレイの列線を選択するトランスファー
ゲートと、前記トランスファーゲートを介して前記列線
に接続され、該列線に与えられた書き込みデータをラッ
チするラッチ回路と、前記列線に隣接する列線とプログ
ラム電源との間に接続され、前記ラッチ回路にラッチさ
れた前記書き込みデータに基づき導通して前記列線に隣
接する列線に対して前記プログラム電源を供給するスイ
ッチ回路と、を備えたことを特徴とする不揮発性半導体
メモリのデータ書き込み回路の構成を有する。
【００４４】さらに、請求項３に記載の発明に係る不揮
発性半導体メモリのデータ書き込み回路は、ファウラー
・ノーデハイム・トンネル現象に基づきデータの書き込
み及び消去が行われるフローティングゲート型メモリセ
ルを用いて構成された仮想接地型セルアレイを有する不
揮発性半導体メモリのデータ書き込み回路であって、前
記仮想接地型セルアレイの列線を選択するトランスファ
ーゲートと、前記トランスファーゲートを介して前記列
線に接続され、該列線に与えられた書き込みデータをラ
ッチするラッチ回路と、前記ラッチ回路にラッチされた
前記書き込みデータに基づき前記列線に第１のプログラ
ム電源または第２のプログラム電源を選択して供給する
スイッチ回路と、を備えたことを特徴とする不揮発性半
導体メモリのデータ書き込み回路の構成を有する。
発性半導体メモリのデータ書き込み回路は、ファウラー
・ノーデハイム・トンネル現象に基づきデータの書き込
み及び消去が行われるフローティングゲート型メモリセ
ルを用いて構成された仮想接地型セルアレイを有する不
揮発性半導体メモリのデータ書き込み回路であって、前
記仮想接地型セルアレイの列線を選択するトランスファ
ーゲートと、前記トランスファーゲートを介して前記列
線に接続され、該列線に与えられた書き込みデータをラ
ッチするラッチ回路と、前記ラッチ回路にラッチされた
前記書き込みデータに基づき前記列線に第１のプログラ
ム電源または第２のプログラム電源を選択して供給する
スイッチ回路と、を備えたことを特徴とする不揮発性半
導体メモリのデータ書き込み回路の構成を有する。
【００４５】さらに、請求項４に記載の発明に係る不揮
発性半導体メモリのデータ書き込み回路は、ファウラー
・ノーデハイム・トンネル現象に基づきデータの書き込
み及び消去が行われるフローティングゲート型メモリセ
ルを用いて構成された仮想接地型セルアレイを有する不
揮発性半導体メモリのデータ書き込み回路であって、前
記仮想接地型セルアレイの列線を選択するトランスファ
ーゲートと、前記トランスファーゲートを介して前記列
線に接続され、該列線に与えられた書き込みデータをラ
ッチするラッチ回路と、前記ラッチ回路にラッチされた
前記書き込みデータに基づき前記列線に隣接する列線に
対して第１のプログラム電源または第２のプログラム電
源を選択して供給するスイッチ回路と、を備えたことを
特徴とする不揮発性半導体メモリのデータ書き込み回路
の構成を有する。
発性半導体メモリのデータ書き込み回路は、ファウラー
・ノーデハイム・トンネル現象に基づきデータの書き込
み及び消去が行われるフローティングゲート型メモリセ
ルを用いて構成された仮想接地型セルアレイを有する不
揮発性半導体メモリのデータ書き込み回路であって、前
記仮想接地型セルアレイの列線を選択するトランスファ
ーゲートと、前記トランスファーゲートを介して前記列
線に接続され、該列線に与えられた書き込みデータをラ
ッチするラッチ回路と、前記ラッチ回路にラッチされた
前記書き込みデータに基づき前記列線に隣接する列線に
対して第１のプログラム電源または第２のプログラム電
源を選択して供給するスイッチ回路と、を備えたことを
特徴とする不揮発性半導体メモリのデータ書き込み回路
の構成を有する。
【００４６】さらにまた、請求項５に記載の発明に係る
不揮発性半導体メモリのデータ書き込み回路は、トラン
スファーゲートがソースまたはドレインの一方を列線に
接続した第１導電型のトランジスタからなり、ラッチ回
路が一方の安定点を前記第１導電型のトランジスタのソ
ースまたはドレインの他方に接続したフリップフロップ
からなり、スイッチ回路がソース及びドレインをプログ
ラム電源及び前記列線にそれぞれ接続すると共にゲート
を前記フリップフロップの他方の安定点に接続した第２
導電型のトランジスタからなることを特徴とする請求項
１に記載の不揮発性半導体メモリのデータ書き込み回路
の構成を有する。
不揮発性半導体メモリのデータ書き込み回路は、トラン
スファーゲートがソースまたはドレインの一方を列線に
接続した第１導電型のトランジスタからなり、ラッチ回
路が一方の安定点を前記第１導電型のトランジスタのソ
ースまたはドレインの他方に接続したフリップフロップ
からなり、スイッチ回路がソース及びドレインをプログ
ラム電源及び前記列線にそれぞれ接続すると共にゲート
を前記フリップフロップの他方の安定点に接続した第２
導電型のトランジスタからなることを特徴とする請求項
１に記載の不揮発性半導体メモリのデータ書き込み回路
の構成を有する。
【００４７】さらにまた、請求項６に記載の発明に係る
不揮発性半導体メモリのデータ書き込み回路は、トラン
スファーゲートがソースまたはドレインの一方を列線に
接続した第１導電型のトランジスタからなり、ラッチ回
路が一方の安定点を前記第１導電型のトランジスタのソ
ースまたはドレインの他方に接続したフリップフロップ
からなり、スイッチ回路がソース及びドレインをプログ
ラム電源及び前記列線に隣接する列線にそれぞれ接続す
ると共にゲートを前記フリップフロップの他方の安定点
に接続した第２導電型のトランジスタからなることを特
徴とする請求項２に記載の不揮発性半導体メモリのデー
タ書き込み回路の構成を有する。
不揮発性半導体メモリのデータ書き込み回路は、トラン
スファーゲートがソースまたはドレインの一方を列線に
接続した第１導電型のトランジスタからなり、ラッチ回
路が一方の安定点を前記第１導電型のトランジスタのソ
ースまたはドレインの他方に接続したフリップフロップ
からなり、スイッチ回路がソース及びドレインをプログ
ラム電源及び前記列線に隣接する列線にそれぞれ接続す
ると共にゲートを前記フリップフロップの他方の安定点
に接続した第２導電型のトランジスタからなることを特
徴とする請求項２に記載の不揮発性半導体メモリのデー
タ書き込み回路の構成を有する。
【００４８】さらにまた、請求項７に記載の発明に係る
不揮発性半導体メモリのデータ書き込み回路は、スイッ
チ回路を構成する第２導電型のトランジスタのゲートと
ラッチ回路を構成するフリップフロップの他方の安定点
との間に、所定電圧を超える信号に対してはカットオフ
するトランジスタを更に備え、前記第２導電型のトラン
ジスタのソースに与えられるプログラム電源の遷移に基
づき発現するセルフブースト効果を利用して該第２導電
型のトランジスタのゲートの電圧を前記所定電圧以上に
昇圧させ、該第２導電型のトランジスタをカットオフさ
せることを特徴とする請求項５または６の何れか１項に
記載の不揮発性半導体メモリのデータ書き込み回路の構
成を有する。
不揮発性半導体メモリのデータ書き込み回路は、スイッ
チ回路を構成する第２導電型のトランジスタのゲートと
ラッチ回路を構成するフリップフロップの他方の安定点
との間に、所定電圧を超える信号に対してはカットオフ
するトランジスタを更に備え、前記第２導電型のトラン
ジスタのソースに与えられるプログラム電源の遷移に基
づき発現するセルフブースト効果を利用して該第２導電
型のトランジスタのゲートの電圧を前記所定電圧以上に
昇圧させ、該第２導電型のトランジスタをカットオフさ
せることを特徴とする請求項５または６の何れか１項に
記載の不揮発性半導体メモリのデータ書き込み回路の構
成を有する。
【００４９】以下、上記構成された本発明の作用につい
て述べる。即ち、請求項１または請求項５に記載の発明
に係る不揮発性半導体メモリのデータ書き込み回路によ
れば、例えばメモリセルのドレインが接続された列線に
与えられた書き込みデータは、選択されたトランスファ
ゲート（第１導電型のトランジスタ）を介してラッチ回
路（フリップフロップ）に与えられ、ラッチ回路が書き
込みデータをラッチする。
て述べる。即ち、請求項１または請求項５に記載の発明
に係る不揮発性半導体メモリのデータ書き込み回路によ
れば、例えばメモリセルのドレインが接続された列線に
与えられた書き込みデータは、選択されたトランスファ
ゲート（第１導電型のトランジスタ）を介してラッチ回
路（フリップフロップ）に与えられ、ラッチ回路が書き
込みデータをラッチする。
【００５０】スイッチ回路（第２導電型のトランジス
タ）は、ラッチ回路にラッチされた書き込みデータに基
づいて導通する。このとき、例えば書き込みデータが
“１”であれば、スイッチ回路は導通して、列線にプロ
グラム電源を供給し、このプログラム電源が供給された
列線にドレインが接続されたメモリセルのフローティン
グゲートの電子量を操作する。
タ）は、ラッチ回路にラッチされた書き込みデータに基
づいて導通する。このとき、例えば書き込みデータが
“１”であれば、スイッチ回路は導通して、列線にプロ
グラム電源を供給し、このプログラム電源が供給された
列線にドレインが接続されたメモリセルのフローティン
グゲートの電子量を操作する。
【００５１】また、書き込みデータが“０”であれば、
スイッチ回路は導通せず、この列線にはプログラム電源
は供給されない（この場合、列線はプログラム電源に対
してフローティング状態におかれる）。従ってこの場
合、メモリセルのフローティングゲートの電子の量は操
作されない。このように、列線にプログラム電源を供給
するか否かを書き込みデータに基づいて選択することに
より、フローティングゲートの電子の量をドレイン側か
ら操作して、メモリセルのスレッショルド電圧を操作
し、データをメモリセルに書き込む。
スイッチ回路は導通せず、この列線にはプログラム電源
は供給されない（この場合、列線はプログラム電源に対
してフローティング状態におかれる）。従ってこの場
合、メモリセルのフローティングゲートの電子の量は操
作されない。このように、列線にプログラム電源を供給
するか否かを書き込みデータに基づいて選択することに
より、フローティングゲートの電子の量をドレイン側か
ら操作して、メモリセルのスレッショルド電圧を操作
し、データをメモリセルに書き込む。
【００５２】また、請求項２または請求項６に記載の発
明に係る不揮発性半導体メモリのデータ書き込み回路に
よれば、上述の請求項１に記載の発明に係る不揮発性半
導体メモリのデータ書き込み回路と同様の過程を経て、
スイッチ回路（第２導電型のトランジスタ）が書き込み
データに基づいて導通する。このとき、例えば書き込み
データが“１”であれば、この列線に隣接する列線、即
ちこの場合、メモリセルのソースが接続された列線にプ
ログラム電源を供給し、このプログラム電源が供給され
た列線にソースが接続されたメモリセルのフローティン
グゲートの電子量を操作する。
明に係る不揮発性半導体メモリのデータ書き込み回路に
よれば、上述の請求項１に記載の発明に係る不揮発性半
導体メモリのデータ書き込み回路と同様の過程を経て、
スイッチ回路（第２導電型のトランジスタ）が書き込み
データに基づいて導通する。このとき、例えば書き込み
データが“１”であれば、この列線に隣接する列線、即
ちこの場合、メモリセルのソースが接続された列線にプ
ログラム電源を供給し、このプログラム電源が供給され
た列線にソースが接続されたメモリセルのフローティン
グゲートの電子量を操作する。
【００５３】また、書き込みデータが“０”であれば、
この列線にはプログラム電源は供給されず、メモリセル
のフローティングゲートの電子の量は操作されない。こ
のように、メモリセルのソースが接続される列線にプロ
グラム電源を供給するか否かを書き込みデータに基づい
て選択することにより、フローティングゲートの電子の
量をソース側から操作して、メモリセルのスレッショル
ド電圧を操作し、データをメモリセルに書き込む。
この列線にはプログラム電源は供給されず、メモリセル
のフローティングゲートの電子の量は操作されない。こ
のように、メモリセルのソースが接続される列線にプロ
グラム電源を供給するか否かを書き込みデータに基づい
て選択することにより、フローティングゲートの電子の
量をソース側から操作して、メモリセルのスレッショル
ド電圧を操作し、データをメモリセルに書き込む。
【００５４】さらに、請求項３に記載の発明に係る不揮
発性半導体メモリのデータ書き込み回路によれば、例え
ばメモリセルのドレインが接続された列線に与えられた
書き込みデータは、選択されたトランスファゲートを介
してラッチ回路に与えられ、ラッチ回路が書き込みデー
タをラッチする。スイッチ回路は、ラッチ回路にラッチ
された書き込みデータに基づいて導通する。このとき、
例えば書き込みデータが“１”であれば、スイッチ回路
は列線に第１のプログラム電源を供給して、このプログ
ラム電源が供給された列線にドレインが接続されたメモ
リセルのフローティングゲートの電子量を操作する。
発性半導体メモリのデータ書き込み回路によれば、例え
ばメモリセルのドレインが接続された列線に与えられた
書き込みデータは、選択されたトランスファゲートを介
してラッチ回路に与えられ、ラッチ回路が書き込みデー
タをラッチする。スイッチ回路は、ラッチ回路にラッチ
された書き込みデータに基づいて導通する。このとき、
例えば書き込みデータが“１”であれば、スイッチ回路
は列線に第１のプログラム電源を供給して、このプログ
ラム電源が供給された列線にドレインが接続されたメモ
リセルのフローティングゲートの電子量を操作する。
【００５５】また、書き込みデータが“０”であれば、
スイッチ回路は列線に対して、隣接するメモリセルのチ
ャネルの形成を阻止し且つフローティングゲートの電子
量に影響を及ぼすことのない電圧の第２のプログラム電
源を供給する。従ってこの場合、列線にソースを接続す
る隣接のメモリセルのドレイン電圧を有効に維持して、
そのメモリセルに対するデータ“１”の書き込みを促し
ながら、この列線にドレインを接続するメモリセルに対
してデータ“０”を書き込む。
スイッチ回路は列線に対して、隣接するメモリセルのチ
ャネルの形成を阻止し且つフローティングゲートの電子
量に影響を及ぼすことのない電圧の第２のプログラム電
源を供給する。従ってこの場合、列線にソースを接続す
る隣接のメモリセルのドレイン電圧を有効に維持して、
そのメモリセルに対するデータ“１”の書き込みを促し
ながら、この列線にドレインを接続するメモリセルに対
してデータ“０”を書き込む。
【００５６】さらにまた、請求項４に記載の発明に係る
不揮発性半導体メモリのデータ書き込み回路によれば、
上述の請求項３に記載の発明に係る不揮発性半導体メモ
リのデータ書き込み回路と同様の過程を経て、スイッチ
回路が書き込みデータに基づいて導通する。このとき、
例えば書き込みデータが“１”であれば、この列線に隣
接する列線、即ちこの場合、メモリセルのソースが接続
された列線にプログラム電源を供給し、このプログラム
電源が供給された列線にソースが接続されたメモリセル
のフローティングゲートの電子量を操作する。
不揮発性半導体メモリのデータ書き込み回路によれば、
上述の請求項３に記載の発明に係る不揮発性半導体メモ
リのデータ書き込み回路と同様の過程を経て、スイッチ
回路が書き込みデータに基づいて導通する。このとき、
例えば書き込みデータが“１”であれば、この列線に隣
接する列線、即ちこの場合、メモリセルのソースが接続
された列線にプログラム電源を供給し、このプログラム
電源が供給された列線にソースが接続されたメモリセル
のフローティングゲートの電子量を操作する。
【００５７】また、書き込みデータが“０”であれば、
スイッチ回路はソースが接続された列線（隣接する列
線）に対して、隣接するメモリセルのチャネルの形成を
阻止し且つフローティングゲートの電子量に影響を及ぼ
すことのない電圧の第２のプログラム電源を供給する。
従ってこの場合、隣接する列線にドレインを接続する隣
接のメモリセルのソース電圧を有効に維持して、そのメ
モリセルに対するデータ“１”の書き込みを促しなが
ら、この隣接する列線にソースを接続するメモリセルに
対してデータ“０”を書き込む。
スイッチ回路はソースが接続された列線（隣接する列
線）に対して、隣接するメモリセルのチャネルの形成を
阻止し且つフローティングゲートの電子量に影響を及ぼ
すことのない電圧の第２のプログラム電源を供給する。
従ってこの場合、隣接する列線にドレインを接続する隣
接のメモリセルのソース電圧を有効に維持して、そのメ
モリセルに対するデータ“１”の書き込みを促しなが
ら、この隣接する列線にソースを接続するメモリセルに
対してデータ“０”を書き込む。
【００５８】さらにまた、請求項７に記載の発明に係る
不揮発性半導体メモリのデータ書き込み回路によれば、
フリップフロップの他方の安定点がＨレベルである場
合、このＨレベルは、フリップフロップの他方の安定点
とスイッチ回路を構成する第２導電型のトランジスタの
ゲートとの間に接続されたトランジスタにより所定電圧
に制限されて、この第２導電型のトランジスタのゲート
に与えられる。
不揮発性半導体メモリのデータ書き込み回路によれば、
フリップフロップの他方の安定点がＨレベルである場
合、このＨレベルは、フリップフロップの他方の安定点
とスイッチ回路を構成する第２導電型のトランジスタの
ゲートとの間に接続されたトランジスタにより所定電圧
に制限されて、この第２導電型のトランジスタのゲート
に与えられる。
【００５９】次に、プログラム電源が遷移して立ち上が
ると、第２導電型のトランジスタのソースとゲートとの
カップリング容量によるセルフブースト効果により、ゲ
ート電圧が前記所定電圧以上に昇圧され、第２導電型の
トランジスタは完全にカットオフする。従って、フリッ
プフロップの他方の安定点のＨレベルがプログラム電源
電圧より低いものであっても、第２導電型のトランジス
タはカットオフされ、メモリセルにデータ“０”が書き
込まれる。
ると、第２導電型のトランジスタのソースとゲートとの
カップリング容量によるセルフブースト効果により、ゲ
ート電圧が前記所定電圧以上に昇圧され、第２導電型の
トランジスタは完全にカットオフする。従って、フリッ
プフロップの他方の安定点のＨレベルがプログラム電源
電圧より低いものであっても、第２導電型のトランジス
タはカットオフされ、メモリセルにデータ“０”が書き
込まれる。
【００６０】
［第１の実施の形態について］以下、図１及び図２を参
照しながら、本発明の第１の実施形態に係る不揮発性半
導体メモリのデータ書き込み回路について説明する。図
１に示す本実施形態のデータ書き込み回路Ｐは、前述の
図１１に示す仮想接地型セルアレイと同様のセルアレイ
の各列線に配置され、１本のワード線につながる複数の
メモリセルに対して同時にデータの書き込みを行う。な
お、図１において、各行の末端に位置するメモリセル０
ｎ，１ｎ，…，ｎｎのソースは共にＮ型トランジスタＴ
PRGを介して接地されており、このトランジスタＴ
PRGは、読み出し動作の際に、信号ＰＲＧが“Ｈ”とな
って導通し、これらメモリセルのソースを接地する。
照しながら、本発明の第１の実施形態に係る不揮発性半
導体メモリのデータ書き込み回路について説明する。図
１に示す本実施形態のデータ書き込み回路Ｐは、前述の
図１１に示す仮想接地型セルアレイと同様のセルアレイ
の各列線に配置され、１本のワード線につながる複数の
メモリセルに対して同時にデータの書き込みを行う。な
お、図１において、各行の末端に位置するメモリセル０
ｎ，１ｎ，…，ｎｎのソースは共にＮ型トランジスタＴ
PRGを介して接地されており、このトランジスタＴ
PRGは、読み出し動作の際に、信号ＰＲＧが“Ｈ”とな
って導通し、これらメモリセルのソースを接地する。
【００６１】このような仮想接地型セルアレイの各列線
に接続されたデータ書き込み回路Ｐは、図２（ａ）に構
成の詳細を示すように、前述の図１０に示す従来の回路
１００に対して、Ｐ型トランジスタＰＭ（第２導電型の
トランジスタ）を更に備えた点で相異する。即ち、Ｐ型
トランジスタＰＭのドレインは、Ｎ型トランジスタ（第
１導電型のトランジスタ）からなるトランスファーゲー
トＴＧが選択する列線に接続され、またそのソースには
プログラム電源ＶPROGが与えられ、さらにそのゲートが
ラッチ回路Ｌを構成するフリップフロップのノードＢに
接続されている。
に接続されたデータ書き込み回路Ｐは、図２（ａ）に構
成の詳細を示すように、前述の図１０に示す従来の回路
１００に対して、Ｐ型トランジスタＰＭ（第２導電型の
トランジスタ）を更に備えた点で相異する。即ち、Ｐ型
トランジスタＰＭのドレインは、Ｎ型トランジスタ（第
１導電型のトランジスタ）からなるトランスファーゲー
トＴＧが選択する列線に接続され、またそのソースには
プログラム電源ＶPROGが与えられ、さらにそのゲートが
ラッチ回路Ｌを構成するフリップフロップのノードＢに
接続されている。
【００６２】なお、本実施形態のデータ書き込み回路
は、書き込み特性がソース側に対して鈍感な特性を有す
る前述の図１２（ａ），（ｂ）または（ｃ）に示すメモ
リセルを対象とするが、このメモリセルとしては、上述
の特性を満足するものであればどのようなものであって
もよく、本発明の本質はメモリセルの構造により制約さ
れるものではない。
は、書き込み特性がソース側に対して鈍感な特性を有す
る前述の図１２（ａ），（ｂ）または（ｃ）に示すメモ
リセルを対象とするが、このメモリセルとしては、上述
の特性を満足するものであればどのようなものであって
もよく、本発明の本質はメモリセルの構造により制約さ
れるものではない。
【００６３】以下、図２（ａ）を用いて、データ書き込
み回路Ｐの動作について説明する。先ず、データを書き
込むにあたって、ラッチ回路Ｌ（インバータ）の電源
を、Ｖcc（例えば３Ｖ）にセットし、図示しないデータ
ドライバ回路から与えられたデータをデータ書き込み回
路のラッチ回路Ｌに取り込む。ここで、書き込みデータ
が“１”の場合、ラッチ回路Ｌを構成するフリップフロ
ップのノードＡ（一方の安定点）が電圧Ｖcc（３Ｖ）と
なり、ノードＢ（他方の安定点）が接地電圧Ｖss（０
Ｖ）となって安定し、ラッチ回路Ｌはデータ“１”をラ
ッチする。
み回路Ｐの動作について説明する。先ず、データを書き
込むにあたって、ラッチ回路Ｌ（インバータ）の電源
を、Ｖcc（例えば３Ｖ）にセットし、図示しないデータ
ドライバ回路から与えられたデータをデータ書き込み回
路のラッチ回路Ｌに取り込む。ここで、書き込みデータ
が“１”の場合、ラッチ回路Ｌを構成するフリップフロ
ップのノードＡ（一方の安定点）が電圧Ｖcc（３Ｖ）と
なり、ノードＢ（他方の安定点）が接地電圧Ｖss（０
Ｖ）となって安定し、ラッチ回路Ｌはデータ“１”をラ
ッチする。
【００６４】逆に、書き込みデータが“０”の場合、ラ
ッチ回路Ｌを構成するフリップフロップのノードＡ（一
方の安定点）が電圧Ｖss（０Ｖ）となり、ノードＢ（他
方の安定点）が電圧Ｖcc（３Ｖ）となってフリップフロ
ップが安定し、ラッチ回路Ｌはデータ“０”をラッチす
る。この後、ラッチ回路Ｌの電源を電圧Ｖcc（３Ｖ）か
ら電圧Ｖpp（４Ｖ）に遷移させて、プログラム電源Ｖ
PROGを接地電圧Ｖss（０Ｖ）から電圧Ｖpp（４Ｖ）へ遷
移させる。
ッチ回路Ｌを構成するフリップフロップのノードＡ（一
方の安定点）が電圧Ｖss（０Ｖ）となり、ノードＢ（他
方の安定点）が電圧Ｖcc（３Ｖ）となってフリップフロ
ップが安定し、ラッチ回路Ｌはデータ“０”をラッチす
る。この後、ラッチ回路Ｌの電源を電圧Ｖcc（３Ｖ）か
ら電圧Ｖpp（４Ｖ）に遷移させて、プログラム電源Ｖ
PROGを接地電圧Ｖss（０Ｖ）から電圧Ｖpp（４Ｖ）へ遷
移させる。
【００６５】ここで、ラッチ回路Ｌがラッチしたデータ
が“１”の場合、トランジスタＰＭのゲートには接地電
圧Ｖss（０Ｖ）が与えられて、このトランジスタＰＭが
導通する。従ってこの場合、列線ＢＬにはトランジスタ
ＰＭを通してプログラム電圧ＶPROGとして電圧Ｖpp（４
Ｖ）が印加される。また、ラッチ回路Ｌにラッチしたデ
ータが“０”の場合、トランジスタＰＭのゲートには電
圧Ｖpp（４Ｖ）が与えられる。従ってこの場合、トラン
ジスタＰＭは導通せず、列線ＢＬはプログラム電源Ｖ
PROGに対してフローティング状態とされる。
が“１”の場合、トランジスタＰＭのゲートには接地電
圧Ｖss（０Ｖ）が与えられて、このトランジスタＰＭが
導通する。従ってこの場合、列線ＢＬにはトランジスタ
ＰＭを通してプログラム電圧ＶPROGとして電圧Ｖpp（４
Ｖ）が印加される。また、ラッチ回路Ｌにラッチしたデ
ータが“０”の場合、トランジスタＰＭのゲートには電
圧Ｖpp（４Ｖ）が与えられる。従ってこの場合、トラン
ジスタＰＭは導通せず、列線ＢＬはプログラム電源Ｖ
PROGに対してフローティング状態とされる。
【００６６】次に、図１に示す仮想接地型セルアレイの
ワード線ＷＬ０につながるメモリセル００〜０ｎにそれ
ぞれデータ“１”，“１”，“０”，…，“０”を書き
込む場合を例として、更に説明する。先ず、図示しない
データドライバ回路により各列線ＢＬ０〜ＢＬｎに接続
されたデータ書き込み回路Ｐのそれぞれにデータ
“１”，“１”，“０”，…，“０”のそれぞれをラッ
チする。次に、ワード線ＷＬ０を電圧Ｖnw（−８Ｖ）ま
で低下させた後、ラッチ回路Ｌの電源及びプログラム電
源ＶPROGを電圧Ｖpp（４Ｖ）に遷移させて、トランジス
タＰＭの導通状態を定める。
ワード線ＷＬ０につながるメモリセル００〜０ｎにそれ
ぞれデータ“１”，“１”，“０”，…，“０”を書き
込む場合を例として、更に説明する。先ず、図示しない
データドライバ回路により各列線ＢＬ０〜ＢＬｎに接続
されたデータ書き込み回路Ｐのそれぞれにデータ
“１”，“１”，“０”，…，“０”のそれぞれをラッ
チする。次に、ワード線ＷＬ０を電圧Ｖnw（−８Ｖ）ま
で低下させた後、ラッチ回路Ｌの電源及びプログラム電
源ＶPROGを電圧Ｖpp（４Ｖ）に遷移させて、トランジス
タＰＭの導通状態を定める。
【００６７】このとき、列線ＢＬ０及びＢＬ１に接続さ
れるデータ書き込み回路Ｐを構成する各トランジスタＰ
Ｍのみが導通し、他のデータ書き込み回路のトランジス
タＰＭは非導通状態とされる。この結果、列線ＢＬ０及
びＢＬ１にのみ電圧Ｖpp（４Ｖ）が印加され、他の列線
はフローティング状態フローティング状態）とされる。
れるデータ書き込み回路Ｐを構成する各トランジスタＰ
Ｍのみが導通し、他のデータ書き込み回路のトランジス
タＰＭは非導通状態とされる。この結果、列線ＢＬ０及
びＢＬ１にのみ電圧Ｖpp（４Ｖ）が印加され、他の列線
はフローティング状態フローティング状態）とされる。
【００６８】従ってこの場合、メモリセル００の各ノー
ドの印加電圧は、ドレイン及びソースが共に電圧Ｖ
pp（４Ｖ）となり、コントロールゲートが電圧Ｖnw（−
８Ｖ）となる。前述したように、このようなバイアス状
態では、チャネルが完全に閉じた状態となるので、ドレ
イン電圧は低下せず、フローティングゲートからドレイ
ン側に電子が有効に引き抜かれる。この結果、メモリセ
ル００のスレッショルド電圧Ｖthcが１Ｖ程度にまで低
下して、データ“１”が書き込まれる。
ドの印加電圧は、ドレイン及びソースが共に電圧Ｖ
pp（４Ｖ）となり、コントロールゲートが電圧Ｖnw（−
８Ｖ）となる。前述したように、このようなバイアス状
態では、チャネルが完全に閉じた状態となるので、ドレ
イン電圧は低下せず、フローティングゲートからドレイ
ン側に電子が有効に引き抜かれる。この結果、メモリセ
ル００のスレッショルド電圧Ｖthcが１Ｖ程度にまで低
下して、データ“１”が書き込まれる。
【００６９】また、メモリセル０１の各ノードの印加電
圧は、ドレインが電圧Ｖpp（４Ｖ）、ソースがフローテ
ィング状態、コントロールゲートが電圧Ｖnw（−８Ｖ）
となる。この場合も、チャネルは閉じるので、同様にド
レイン電圧が低下することなく、フローティングゲート
からドレイン側に電子が引き抜かれて、データ“１”が
書き込まれる。
圧は、ドレインが電圧Ｖpp（４Ｖ）、ソースがフローテ
ィング状態、コントロールゲートが電圧Ｖnw（−８Ｖ）
となる。この場合も、チャネルは閉じるので、同様にド
レイン電圧が低下することなく、フローティングゲート
からドレイン側に電子が引き抜かれて、データ“１”が
書き込まれる。
【００７０】さらに、メモリセル０２〜０ｎの各ノード
の印加電圧は、ドレイン及びソースがフローティング状
態となり、コントロールゲートが電圧Ｖnw（−８Ｖ）と
なり、この場合、フローティングゲートから電子は引き
抜かれない。仮に、メモリセル０３（図示なし）にデー
タ１を書き込むものとして、列線ＢＬ３（図示なし）に
電圧Ｖpp（４Ｖ）を印加したとしても、前述の特性か
ら、メモリセル０２のフローティングゲートからソース
側（列線ＢＬ３）に電子が引き抜かれることはなく、メ
モリセル０２にデータ１が誤って書き込まれることはな
い。
の印加電圧は、ドレイン及びソースがフローティング状
態となり、コントロールゲートが電圧Ｖnw（−８Ｖ）と
なり、この場合、フローティングゲートから電子は引き
抜かれない。仮に、メモリセル０３（図示なし）にデー
タ１を書き込むものとして、列線ＢＬ３（図示なし）に
電圧Ｖpp（４Ｖ）を印加したとしても、前述の特性か
ら、メモリセル０２のフローティングゲートからソース
側（列線ＢＬ３）に電子が引き抜かれることはなく、メ
モリセル０２にデータ１が誤って書き込まれることはな
い。
【００７１】結果として、メモリセル００及び０１のス
レッショルド電圧は、１Ｖ程度に低下し、他のメモリセ
ルのスレッショルド電圧は高い状態（初期状態）に維持
されて、１行分のメモリセル００〜０ｎに対するデータ
の書き込みが終了する。同様にして、他の行のメモリセ
ルへの書き込みを行う。
レッショルド電圧は、１Ｖ程度に低下し、他のメモリセ
ルのスレッショルド電圧は高い状態（初期状態）に維持
されて、１行分のメモリセル００〜０ｎに対するデータ
の書き込みが終了する。同様にして、他の行のメモリセ
ルへの書き込みを行う。
【００７２】上述した本実施形態のデータ書き込み回路
Ｐでは、トランジスタＰＭをカットオフさせることのた
めに、従来回路と同様に、ラッチ回路Ｌを構成するフリ
ップフロップの電源を電圧Ｖcc（３Ｖ）から電圧Ｖ
pp（４Ｖ）に遷移させるものとしたが、図２（ｂ）に示
すように、電圧Ｖcc（３Ｖ）に固定するものとして構成
してもよい。
Ｐでは、トランジスタＰＭをカットオフさせることのた
めに、従来回路と同様に、ラッチ回路Ｌを構成するフリ
ップフロップの電源を電圧Ｖcc（３Ｖ）から電圧Ｖ
pp（４Ｖ）に遷移させるものとしたが、図２（ｂ）に示
すように、電圧Ｖcc（３Ｖ）に固定するものとして構成
してもよい。
【００７３】以下、このようにラッチ回路Ｌの電源を電
圧Ｖcc（３Ｖ）に固定した場合の動作について説明す
る。いま、ラッチ回路Ｌがラッチしたデータが“１”の
場合、接地電圧Ｖss（０Ｖ）がトランジスタＰＭのゲー
トに印加され、上述の図２（ａ）に示す回路と同様に、
列線にはプログラム電源ＶPROGとして電圧Ｖpp（４Ｖ）
が印加される。
圧Ｖcc（３Ｖ）に固定した場合の動作について説明す
る。いま、ラッチ回路Ｌがラッチしたデータが“１”の
場合、接地電圧Ｖss（０Ｖ）がトランジスタＰＭのゲー
トに印加され、上述の図２（ａ）に示す回路と同様に、
列線にはプログラム電源ＶPROGとして電圧Ｖpp（４Ｖ）
が印加される。
【００７４】一方、ラッチ回路がラッチしたデータが
“０”の場合には、電圧Ｖcc（３Ｖ）がトランジスタＰ
Ｍのゲートに印加される。即ち、この場合、トランジス
タＰＭのゲートには電圧Ｖcc（３Ｖ）、ソースには電圧
Ｖpp（４Ｖ）が印加される。ここで、トランジスタＰＭ
のスレッショルド電圧Ｖtpを例えば0.6Ｖとすると、こ
のトランジスタＰＭは完全にカットオフされず、ソース
側から電流が列線ＢＬ０に流れ込む結果、データ“０”
を書き込もうとしているにも拘わらず、トランジスタＰ
Ｍのドレインの電圧（列線の電圧）は徐々に上昇する。
“０”の場合には、電圧Ｖcc（３Ｖ）がトランジスタＰ
Ｍのゲートに印加される。即ち、この場合、トランジス
タＰＭのゲートには電圧Ｖcc（３Ｖ）、ソースには電圧
Ｖpp（４Ｖ）が印加される。ここで、トランジスタＰＭ
のスレッショルド電圧Ｖtpを例えば0.6Ｖとすると、こ
のトランジスタＰＭは完全にカットオフされず、ソース
側から電流が列線ＢＬ０に流れ込む結果、データ“０”
を書き込もうとしているにも拘わらず、トランジスタＰ
Ｍのドレインの電圧（列線の電圧）は徐々に上昇する。
【００７５】しかし、列線の寄生容量（約１０ｐｆ）に
起因して列線に比較的大きな時定数が存在すること、書
き込みパルスが１０μｓ程度と短いこと、さらにはトラ
ンジスタＰＭの電流駆動能力や、メモリセルの拡散層の
リーク電流成分等を考慮すると、データ“０”をメモリ
セルに書き込んでいる間の列線の電圧は約１Ｖ以下の電
圧に安定する。従って、図２（ｂ）に示す構成であって
も、事実上、データ“０”の書き込みを行うことができ
る。
起因して列線に比較的大きな時定数が存在すること、書
き込みパルスが１０μｓ程度と短いこと、さらにはトラ
ンジスタＰＭの電流駆動能力や、メモリセルの拡散層の
リーク電流成分等を考慮すると、データ“０”をメモリ
セルに書き込んでいる間の列線の電圧は約１Ｖ以下の電
圧に安定する。従って、図２（ｂ）に示す構成であって
も、事実上、データ“０”の書き込みを行うことができ
る。
【００７６】このようにラッチ回路Ｌの電源を固定した
場合、電源遷移に要する時間を短縮することができと共
に、電源電圧を低く維持するので消費電力が削減され
る。さらに、ラッチ回路Ｌを、低耐圧用のトランジスタ
を用いて構成することできるので、レイアウト面積を小
さくできる。
場合、電源遷移に要する時間を短縮することができと共
に、電源電圧を低く維持するので消費電力が削減され
る。さらに、ラッチ回路Ｌを、低耐圧用のトランジスタ
を用いて構成することできるので、レイアウト面積を小
さくできる。
【００７７】［第２の実施の形態について］次に、図３
〜図５を参照して、本発明の第２の実施形態のデータ書
き込み回路について説明する。先ず、図３に示すよう
に、本実施形態のデータ書き込み回路が対象とするメモ
リセルは、前述の第１の実施形態の回路が対象とする図
１２（ａ）〜（ｃ）に示すものに対して、ソースとドレ
インとを入れ替えた構造を有し、ソース側から書き込み
が行われ、ドレイン側から読み出しを行うものとなり、
書き込みについては、ドレイン電圧に対して鈍感な特性
を有するものである。また、この方式では、読み出し時
に１Ｖの電圧を印加するドレイン側の濃度が低いことか
ら、読み出し時のディスターブ（ソフトライト）が緩和
されるという特徴を有する。
〜図５を参照して、本発明の第２の実施形態のデータ書
き込み回路について説明する。先ず、図３に示すよう
に、本実施形態のデータ書き込み回路が対象とするメモ
リセルは、前述の第１の実施形態の回路が対象とする図
１２（ａ）〜（ｃ）に示すものに対して、ソースとドレ
インとを入れ替えた構造を有し、ソース側から書き込み
が行われ、ドレイン側から読み出しを行うものとなり、
書き込みについては、ドレイン電圧に対して鈍感な特性
を有するものである。また、この方式では、読み出し時
に１Ｖの電圧を印加するドレイン側の濃度が低いことか
ら、読み出し時のディスターブ（ソフトライト）が緩和
されるという特徴を有する。
【００７８】図４に示すように、本実施形態のデータ書
き込み回路ＰＣは、このようなメモリセルＭを用いて構
成された仮想接地型セルアレイの各列線毎に接続され、
メモリセルＭに対して、そのソース側からデータの書き
込みを行うものである。即ち、本実施形態のデータ書き
込み回路ＰＣは、図５に構成の詳細を示すように、前述
の図２（ａ）に示す構成において、トランジスタＰＭに
代えてトランジスタＰＭ１を設け、このトランジスタＰ
Ｍ１のドレインを、データ書き込み回路ＰＣを接続する
列線に隣接する列線、即ちメモリセルＭのソースが接続
される列線に接続して構成される。
き込み回路ＰＣは、このようなメモリセルＭを用いて構
成された仮想接地型セルアレイの各列線毎に接続され、
メモリセルＭに対して、そのソース側からデータの書き
込みを行うものである。即ち、本実施形態のデータ書き
込み回路ＰＣは、図５に構成の詳細を示すように、前述
の図２（ａ）に示す構成において、トランジスタＰＭに
代えてトランジスタＰＭ１を設け、このトランジスタＰ
Ｍ１のドレインを、データ書き込み回路ＰＣを接続する
列線に隣接する列線、即ちメモリセルＭのソースが接続
される列線に接続して構成される。
【００７９】このような構成を有する本実施形態のデー
タ書き込み回路を用いて、図４に示すメモリセル００に
データ“１”を書き込む場合、先ず、図５に示す列線Ｂ
Ｌ０に接続されるデータ書き込み回路ＰＣのラッチ回路
Ｌにデータ“０”をラッチする。この場合、トランジス
タＰＭ１は、そのゲートに接地電圧Ｖss（０Ｖ）が印加
されて導通し、この結果、メモリセル００のソース（列
線ＢＬ１）にはプログラム電源ＶPROGとして電圧Ｖ
pp（４Ｖ）が印加される。
タ書き込み回路を用いて、図４に示すメモリセル００に
データ“１”を書き込む場合、先ず、図５に示す列線Ｂ
Ｌ０に接続されるデータ書き込み回路ＰＣのラッチ回路
Ｌにデータ“０”をラッチする。この場合、トランジス
タＰＭ１は、そのゲートに接地電圧Ｖss（０Ｖ）が印加
されて導通し、この結果、メモリセル００のソース（列
線ＢＬ１）にはプログラム電源ＶPROGとして電圧Ｖ
pp（４Ｖ）が印加される。
【００８０】このとき、メモリセル００のドレイン（列
線ＢＬ０）がフローティング状態または約１Ｖ以上の電
圧であれば、前述のように、メモリセル００にチャネル
が形成されることがなく、ドレインの電圧は電圧Ｖ
pp（４Ｖ）に維持される。従ってこの場合、メモリセル
００のフローティングゲートとソースとの間に高電界が
形成されて、フローティングゲートからソース側に電子
が引き抜かれて、メモリセル００にデータ“１”が書き
込まれる。
線ＢＬ０）がフローティング状態または約１Ｖ以上の電
圧であれば、前述のように、メモリセル００にチャネル
が形成されることがなく、ドレインの電圧は電圧Ｖ
pp（４Ｖ）に維持される。従ってこの場合、メモリセル
００のフローティングゲートとソースとの間に高電界が
形成されて、フローティングゲートからソース側に電子
が引き抜かれて、メモリセル００にデータ“１”が書き
込まれる。
【００８１】一方、書き込みデータが“０”の場合、こ
のデータ書き込み回路ＰＣを構成するトランジスタＰＭ
１は、そのゲートに４Ｖが印加されて非導通状態とさ
れ、メモリセル００のソース（列線ＢＬ１）はフローテ
ィング状態となる。従ってこの場合、メモリセル００の
フローティングゲートから電子は引き抜かれず、初期値
のデータ“０”が維持される。
のデータ書き込み回路ＰＣを構成するトランジスタＰＭ
１は、そのゲートに４Ｖが印加されて非導通状態とさ
れ、メモリセル００のソース（列線ＢＬ１）はフローテ
ィング状態となる。従ってこの場合、メモリセル００の
フローティングゲートから電子は引き抜かれず、初期値
のデータ“０”が維持される。
【００８２】［第３の実施の形態について］以下、図６
を参照して、本発明の第３の実施形態のデータ書き込み
回路について説明する。図６に示す本実施形態のデータ
書き込み回路ＰＤは、前述の図２（ａ）に示す第１の実
施形態のデータ書き込み回路Ｐと比較して、Ｎ型トラン
ジスタＮＭを更に備えた点で異なり、このトランジスタ
ＮＭのドレインはトランジスタＰＭのドレインと共に列
線に接続され、またソースには約１Ｖのプログラム阻止
電源ＶPROGNが与えられ、そのゲートはトランジスタＰ
Ｍのゲートと共にラッチ回路Ｌを構成するフリップフロ
ップのノードＢに接続されている。なお、本実施形態に
おけるメモリセルは、第１の実施形態の回路が対象とす
る図１２（ａ）〜（ｃ）に示すタイプのもの（ドレイン
側から書き込みを行うタイプ）とする。
を参照して、本発明の第３の実施形態のデータ書き込み
回路について説明する。図６に示す本実施形態のデータ
書き込み回路ＰＤは、前述の図２（ａ）に示す第１の実
施形態のデータ書き込み回路Ｐと比較して、Ｎ型トラン
ジスタＮＭを更に備えた点で異なり、このトランジスタ
ＮＭのドレインはトランジスタＰＭのドレインと共に列
線に接続され、またソースには約１Ｖのプログラム阻止
電源ＶPROGNが与えられ、そのゲートはトランジスタＰ
Ｍのゲートと共にラッチ回路Ｌを構成するフリップフロ
ップのノードＢに接続されている。なお、本実施形態に
おけるメモリセルは、第１の実施形態の回路が対象とす
る図１２（ａ）〜（ｃ）に示すタイプのもの（ドレイン
側から書き込みを行うタイプ）とする。
【００８３】以下、本実施形態のデータ書き込み回路Ｐ
Ｄの動作について、図２（ａ）に示す第１の実施形態の
回路Ｐと異なる点を中心に説明する。第１の実施形態で
は、データ“０”を書き込む場合、列線をフローティン
グ状態としたが、本実施形態の回路では、トランジスタ
ＮＭを介してプログラム阻止電圧ＶPROGN（約１Ｖ）を
列線に印加することにより、この列線にソースを接続す
る隣接メモリセルのチャネルの形成を阻止し、この隣接
メモリセルに対するデータ“１”の書き込みを促すもの
である。
Ｄの動作について、図２（ａ）に示す第１の実施形態の
回路Ｐと異なる点を中心に説明する。第１の実施形態で
は、データ“０”を書き込む場合、列線をフローティン
グ状態としたが、本実施形態の回路では、トランジスタ
ＮＭを介してプログラム阻止電圧ＶPROGN（約１Ｖ）を
列線に印加することにより、この列線にソースを接続す
る隣接メモリセルのチャネルの形成を阻止し、この隣接
メモリセルに対するデータ“１”の書き込みを促すもの
である。
【００８４】以下、データ書き込み回路Ｐをデータ書き
込み回路ＰＤに置き換えて図１を援用し、メモリセル０
０及び０１にそれぞれデータ“１”及び“０”を書き込
む場合について説明する。この場合、列線ＢＬ０及びＢ
Ｌ１に接続されるデータ書き込み回路ＰＤには、それぞ
れデータ“１”及び“０”がラッチされる。このとき、
列線ＢＬ０に接続されるデータ書き込み回路ＰＤを構成
するトランジスタＰＭ及びＮＭのゲートには共に接地電
圧（０Ｖ）が印加されるので、このトランジスタＰＭが
導通状態となり、トランジスタＮＭが非導通状態とな
る。この結果、列線ＢＬ０にはトランジスタＰＭを介し
てプログラム電源ＶPROGとして電圧Ｖpp（４Ｖ）が印加
され、メモリセル００にデータ“１”が書き込まれる。
込み回路ＰＤに置き換えて図１を援用し、メモリセル０
０及び０１にそれぞれデータ“１”及び“０”を書き込
む場合について説明する。この場合、列線ＢＬ０及びＢ
Ｌ１に接続されるデータ書き込み回路ＰＤには、それぞ
れデータ“１”及び“０”がラッチされる。このとき、
列線ＢＬ０に接続されるデータ書き込み回路ＰＤを構成
するトランジスタＰＭ及びＮＭのゲートには共に接地電
圧（０Ｖ）が印加されるので、このトランジスタＰＭが
導通状態となり、トランジスタＮＭが非導通状態とな
る。この結果、列線ＢＬ０にはトランジスタＰＭを介し
てプログラム電源ＶPROGとして電圧Ｖpp（４Ｖ）が印加
され、メモリセル００にデータ“１”が書き込まれる。
【００８５】一方、列線ＢＬ１に接続されるデータ書き
込み回路ＰＤを構成するトランジスタＰＭ及びＮＭのゲ
ートには共に電圧Ｖpp（４Ｖ）が印加されるので、この
場合、トランジスタＰＭが非導通状態となり、トランジ
スタＮＭが導通状態となる。この結果、列線ＢＬ１には
トランジスタＮＭを介してプログラム阻止電圧ＶPROGN
（約１Ｖ）が印加され、メモリセル０１のデータ“０”
が維持される（メモリセル０１にデータ“０”が書き込
まれる）。
込み回路ＰＤを構成するトランジスタＰＭ及びＮＭのゲ
ートには共に電圧Ｖpp（４Ｖ）が印加されるので、この
場合、トランジスタＰＭが非導通状態となり、トランジ
スタＮＭが導通状態となる。この結果、列線ＢＬ１には
トランジスタＮＭを介してプログラム阻止電圧ＶPROGN
（約１Ｖ）が印加され、メモリセル０１のデータ“０”
が維持される（メモリセル０１にデータ“０”が書き込
まれる）。
【００８６】このとき、データ“０”を書き込むメモリ
セル０１のドレインが接続される列線ＢＬ１の電位をプ
ログラム阻止電源（約１Ｖ）に強制的に保持するので、
この列線ＢＬ１にソースを接続する隣接メモリセル００
は書き込み当初からカットオフ状態に固定される。この
ため、メモリセル００のドレイン電圧は低下することな
く、このメモリセル００に対するデータ“１”の書き込
みが促される。
セル０１のドレインが接続される列線ＢＬ１の電位をプ
ログラム阻止電源（約１Ｖ）に強制的に保持するので、
この列線ＢＬ１にソースを接続する隣接メモリセル００
は書き込み当初からカットオフ状態に固定される。この
ため、メモリセル００のドレイン電圧は低下することな
く、このメモリセル００に対するデータ“１”の書き込
みが促される。
【００８７】なお、前述の図５に示す回路構成におい
て、図６に示すトランジスタＮＭに相当するものを付加
すれば、同様にデータ“０”を書き込むメモリセルに隣
接するメモリセルに対するデータ“１”の書き込みを促
すことができる。
て、図６に示すトランジスタＮＭに相当するものを付加
すれば、同様にデータ“０”を書き込むメモリセルに隣
接するメモリセルに対するデータ“１”の書き込みを促
すことができる。
【００８８】［第４の実施の形態について］次に、図７
を用いて、本発明の第４の実施形態のデータ書き込み回
路ＰＥについて説明する。前述の図２（ｂ）に示す回路
ＰＢは、ラッチ回路Ｌを構成するフリップフロップの電
源電圧をＶccに固定する代償として、書き込みデータが
“０”の場合におけるトランジスタＰＭの僅かな導通を
許容するものであったが、図７（ａ）に示す本実施形態
の回路ＰＥは、ラッチ回路Ｌを構成するフリップフロッ
プの電源が電圧Ｖccに固定されていても、データ“０”
の書き込みの際にトランジスタＰＭを完全にカットオフ
するものである。
を用いて、本発明の第４の実施形態のデータ書き込み回
路ＰＥについて説明する。前述の図２（ｂ）に示す回路
ＰＢは、ラッチ回路Ｌを構成するフリップフロップの電
源電圧をＶccに固定する代償として、書き込みデータが
“０”の場合におけるトランジスタＰＭの僅かな導通を
許容するものであったが、図７（ａ）に示す本実施形態
の回路ＰＥは、ラッチ回路Ｌを構成するフリップフロッ
プの電源が電圧Ｖccに固定されていても、データ“０”
の書き込みの際にトランジスタＰＭを完全にカットオフ
するものである。
【００８９】即ち、図７（ａ）に示す本実施形態のデー
タ書き込み回路ＰＥは、図２（ｂ）に示す回路構成にお
いて、トランジスタＰＭのゲートとラッチ回路Ｌを構成
するフリップフロップのノードＢとの間にゲートを電圧
Ｖccに接続したトランジスタＮＴを設けて、セルフブー
スト回路を構成し、書き込みデータが“０”の場合に、
トランジスタＰＭを完全にカットオフするように構成し
たものである。
タ書き込み回路ＰＥは、図２（ｂ）に示す回路構成にお
いて、トランジスタＰＭのゲートとラッチ回路Ｌを構成
するフリップフロップのノードＢとの間にゲートを電圧
Ｖccに接続したトランジスタＮＴを設けて、セルフブー
スト回路を構成し、書き込みデータが“０”の場合に、
トランジスタＰＭを完全にカットオフするように構成し
たものである。
【００９０】即ち、図７（ａ）に示すメモリセル００に
データ“０”を書き込む場合、データ“０”をラッチ回
路Ｌがラッチすると、ノードＢに電圧Ｖcc（３Ｖ）が現
れる。このとき、トランジスタＮＴのゲートにも電圧Ｖ
cc（３Ｖ）が与えられているので、トランジスタＮＴ
は、（電圧Ｖcc）−（トランジスタＮＴのスレッショル
ド電圧Ｖthn）（＝所定値）を超える信号に対してはカ
ットオフする。この結果、トランジスタＰＭのゲート
（ノードＣ）には、ノードＢの電圧が、電圧Ｖcc−Ｖ
thnに降下して現れる（図７（ｂ）に示すブースト前の
状態）。
データ“０”を書き込む場合、データ“０”をラッチ回
路Ｌがラッチすると、ノードＢに電圧Ｖcc（３Ｖ）が現
れる。このとき、トランジスタＮＴのゲートにも電圧Ｖ
cc（３Ｖ）が与えられているので、トランジスタＮＴ
は、（電圧Ｖcc）−（トランジスタＮＴのスレッショル
ド電圧Ｖthn）（＝所定値）を超える信号に対してはカ
ットオフする。この結果、トランジスタＰＭのゲート
（ノードＣ）には、ノードＢの電圧が、電圧Ｖcc−Ｖ
thnに降下して現れる（図７（ｂ）に示すブースト前の
状態）。
【００９１】次に、プログラム電源ＶPROGが接地電圧Ｖ
ss（０Ｖ）から電圧Ｖpp（４Ｖ）に上昇すると、ノード
Ｃの電位はトランジスタＰＭのゲートとソースとの間の
カップリング容量Ｃbを介してブーストされ（セルフブ
ースト効果）、（電圧Ｖcc）−（トランジスタＮＴのス
レッショルド電圧Ｖtnn）＋（ブースト電圧Ｖb）
（Ｖb；ブーストによりる電圧上昇分であり、カップリ
ング容量Ｃbと他の寄生容量成分の関係で定まる）にま
で持ち上げられる（図７に示すブースト後の状態）。こ
の結果、トランジスタＰＭは、ソースに対するゲート電
圧がそのスレッショルド電圧以下となって完全にカット
オフし、列線をプログラム電源電圧ＶPROGに対してフロ
ーティング状態とし、メモリセルＭにデータ“０”が書
き込まれる。
ss（０Ｖ）から電圧Ｖpp（４Ｖ）に上昇すると、ノード
Ｃの電位はトランジスタＰＭのゲートとソースとの間の
カップリング容量Ｃbを介してブーストされ（セルフブ
ースト効果）、（電圧Ｖcc）−（トランジスタＮＴのス
レッショルド電圧Ｖtnn）＋（ブースト電圧Ｖb）
（Ｖb；ブーストによりる電圧上昇分であり、カップリ
ング容量Ｃbと他の寄生容量成分の関係で定まる）にま
で持ち上げられる（図７に示すブースト後の状態）。こ
の結果、トランジスタＰＭは、ソースに対するゲート電
圧がそのスレッショルド電圧以下となって完全にカット
オフし、列線をプログラム電源電圧ＶPROGに対してフロ
ーティング状態とし、メモリセルＭにデータ“０”が書
き込まれる。
【００９２】なお、メモリセルＭにデータ“１”を書き
込む場合、ラッチ回路Ｌがデータ“１”を取り込むと、
ノードＢに接地電圧Ｖss（０Ｖ）が現れる。このとき、
トランジスタＮＴのゲートには電圧Ｖcc（３Ｖ）が与え
られているので、このソース側の電圧０Ｖはそのままノ
ードＣに現れて、トランジスタＰＭのゲートに接地電圧
Ｖss（０Ｖ）が与えられる。従って、この場合のトラン
ジスタＰＭは、図２（ｂ）に示す回路を構成するトラン
ジスタＰＭと同一にバイアスされ、メモリセルＭにデー
タ“１”が書き込まれる。
込む場合、ラッチ回路Ｌがデータ“１”を取り込むと、
ノードＢに接地電圧Ｖss（０Ｖ）が現れる。このとき、
トランジスタＮＴのゲートには電圧Ｖcc（３Ｖ）が与え
られているので、このソース側の電圧０Ｖはそのままノ
ードＣに現れて、トランジスタＰＭのゲートに接地電圧
Ｖss（０Ｖ）が与えられる。従って、この場合のトラン
ジスタＰＭは、図２（ｂ）に示す回路を構成するトラン
ジスタＰＭと同一にバイアスされ、メモリセルＭにデー
タ“１”が書き込まれる。
【００９３】本実施形態のデータ書き込み回路ＰＥを用
いた場合、トランジスタＰＭはセルフブーストして完全
にカットオフするため、ラッチ回路の電源を電圧ＶPPに
遷移させる必要がなくなり、ラッチ回路Ｌの電源遷移時
間を省くことができ、消費電力を低減することができ
る。また、ラッチ回路Ｌを低圧用トランジスタのみから
構成することができるので、図７に示す構成に比較して
トランジスタＮＴを余分に備えるものの、全体としてレ
イアウト面積を縮小することができる。
いた場合、トランジスタＰＭはセルフブーストして完全
にカットオフするため、ラッチ回路の電源を電圧ＶPPに
遷移させる必要がなくなり、ラッチ回路Ｌの電源遷移時
間を省くことができ、消費電力を低減することができ
る。また、ラッチ回路Ｌを低圧用トランジスタのみから
構成することができるので、図７に示す構成に比較して
トランジスタＮＴを余分に備えるものの、全体としてレ
イアウト面積を縮小することができる。
【００９４】
【発明の効果】以上の説明から明らかなように、本発明
によれば以下のような効果を得ることができる。即ち、
請求項１または請求項５に記載の発明によれば、書き込
みデータに基づいて列線をプログラム電源またはフロー
ティング状態の何れかに設定するように構成したので、
隣接するメモリセルに対する書き込み動作を阻害するこ
となく、仮想接地型セルアレイを構成するメモリセルに
対して有効に書き込みを行うことができる。
によれば以下のような効果を得ることができる。即ち、
請求項１または請求項５に記載の発明によれば、書き込
みデータに基づいて列線をプログラム電源またはフロー
ティング状態の何れかに設定するように構成したので、
隣接するメモリセルに対する書き込み動作を阻害するこ
となく、仮想接地型セルアレイを構成するメモリセルに
対して有効に書き込みを行うことができる。
【００９５】また、請求項２または請求項６に記載の発
明によれば、書き込みデータに基づいて隣接する列線を
プログラム電源またはフローティング状態の何れかに設
定するように構成したので、ソース側から書き込みを行
うメモリセルを用いて構成された仮想接地型セルアレイ
に対しても、前記請求項１または請求項５に記載の発明
により得られる効果と同様の効果を得ることができる。
明によれば、書き込みデータに基づいて隣接する列線を
プログラム電源またはフローティング状態の何れかに設
定するように構成したので、ソース側から書き込みを行
うメモリセルを用いて構成された仮想接地型セルアレイ
に対しても、前記請求項１または請求項５に記載の発明
により得られる効果と同様の効果を得ることができる。
【００９６】さらに、請求項３に記載の発明によれば、
書き込みデータに基づいて列線をプログラム電源（第１
のプログラム電源）またはプログラム阻止電圧（第２の
プログラム電源）の何れかに設定するように構成したの
で、書き込みの当初から隣接するメモリセルに対する書
き込み動作を阻害することなく、仮想接地型セルアレイ
を構成するメモリセルに対して一層有効に書き込みを行
うことができる。
書き込みデータに基づいて列線をプログラム電源（第１
のプログラム電源）またはプログラム阻止電圧（第２の
プログラム電源）の何れかに設定するように構成したの
で、書き込みの当初から隣接するメモリセルに対する書
き込み動作を阻害することなく、仮想接地型セルアレイ
を構成するメモリセルに対して一層有効に書き込みを行
うことができる。
【００９７】さらにまた、請求項４に記載の発明によれ
ば、書き込みデータに基づいて隣接する列線をプログラ
ム電源またはプログラム阻止電圧の何れかに設定するよ
うに構成したので、ソース側から書き込みを行うメモリ
セルを用いて構成された仮想接地型セルアレイに対して
も、前記請求項３に記載の発明により得られる効果と同
様の効果を得ることができる。
ば、書き込みデータに基づいて隣接する列線をプログラ
ム電源またはプログラム阻止電圧の何れかに設定するよ
うに構成したので、ソース側から書き込みを行うメモリ
セルを用いて構成された仮想接地型セルアレイに対して
も、前記請求項３に記載の発明により得られる効果と同
様の効果を得ることができる。
【００９８】さらにまた、請求項７に記載の発明によれ
ば、請求項５または請求項６に記載の発明において、列
線にプログラム電源を供給するためのトランジスタが、
セルフブースト効果によりカットオフするように構成し
たので、ラッチ回路を低電圧で動作させることができ、
低電力化を図ることができる。
ば、請求項５または請求項６に記載の発明において、列
線にプログラム電源を供給するためのトランジスタが、
セルフブースト効果によりカットオフするように構成し
たので、ラッチ回路を低電圧で動作させることができ、
低電力化を図ることができる。
【００９９】従って、本発明によれば、ＦＮ電流を用い
た仮想接地型セルアレイを備えたフラッシュメモリの書
き込み動作において、メモリセルのスレッショルド電圧
を読み出しが十分に安定的に行えるまで移動させること
ができ、しかも書き込み動作を高速に行うことができ
る。
た仮想接地型セルアレイを備えたフラッシュメモリの書
き込み動作において、メモリセルのスレッショルド電圧
を読み出しが十分に安定的に行えるまで移動させること
ができ、しかも書き込み動作を高速に行うことができ
る。
【図１】第１の実施形態のデータ書き込み回路と仮想接
地型セルアレイとの接続関係を示す回路図である。
地型セルアレイとの接続関係を示す回路図である。
【図２】（ａ）及び（ｂ）は、第１の実施形態のデータ
書き込み回路の回路図である。
書き込み回路の回路図である。
【図３】第２の実施形態のデータ書き込み回路が書き込
みの対象とするメモリセルの断面構造図である。
みの対象とするメモリセルの断面構造図である。
【図４】第２の実施形態のデータ書き込み回路と仮想接
地型セルアレイとの接続関係を示す回路図である。
地型セルアレイとの接続関係を示す回路図である。
【図５】第２の実施形態のデータ書き込み回路の回路図
である。
である。
【図６】第３の実施形態のデータ書き込み回路の回路図
である。
である。
【図７】（ａ）は、第４の実施形態のデータ書き込み回
路の回路図である。（ｂ）は、第４の実施形態のデータ
書き込み回路の動作を説明するための波形図である。
路の回路図である。（ｂ）は、第４の実施形態のデータ
書き込み回路の動作を説明するための波形図である。
【図８】フローティングゲート型メモリセルの断面構造
図である。
図である。
【図９】フローティングゲート型メモリセルからなるＮ
ＯＲ型セルアレイの構成図である。
ＯＲ型セルアレイの構成図である。
【図１０】従来のデータ書き込み回路の回路図である。
【図１１】フローティングゲート型メモリセルからなる
仮想接地型セルアレイの構成図である。
仮想接地型セルアレイの構成図である。
【図１２】（ａ）〜（ｃ）は、仮想接地型セルアレイを
構成するメモリセルの断面構造図である。
構成するメモリセルの断面構造図である。
【図１３】フローティングゲート型メモリセルの書き込
み特性図である。
み特性図である。
Ｌ ラッチ回路 Ｐ，ＰＢ，ＰＣ，ＰＤ，ＰＥ データ書き込み回路 ＰＭ，ＰＭ１ Ｐ型トランジスタ ＮＭ，ＮＴ Ｎ型トランジスタ ＴＧ トランスファゲート
Claims (7)
- 【請求項１】 ファウラー・ノーデハイム・トンネル現
象に基づきデータの書き込み及び消去が行われるフロー
ティングゲート型メモリセルを用いて構成された仮想接
地型セルアレイを有する不揮発性半導体メモリのデータ
書き込み回路であって、 前記仮想接地型セルアレイの列線を選択するトランスフ
ァーゲートと、 前記トランスファーゲートを介して前記列線に接続さ
れ、該列線に与えられた書き込みデータをラッチするラ
ッチ回路と、 前記列線とプログラム電源との間に接続され、前記ラッ
チ回路にラッチされた前記書き込みデータに基づき導通
して前記列線に対して前記プログラム電源を供給するス
イッチ回路と、を備えたことを特徴とする不揮発性半導
体メモリのデータ書き込み回路。 - 【請求項２】 ファウラー・ノーデハイム・トンネル現
象に基づきデータの書き込み及び消去が行われるフロー
ティングゲート型メモリセルを用いて構成された仮想接
地型セルアレイを有する不揮発性半導体メモリのデータ
書き込み回路であって、 前記仮想接地型セルアレイの列線を選択するトランスフ
ァーゲートと、 前記トランスファーゲートを介して前記列線に接続さ
れ、該列線に与えられた書き込みデータをラッチするラ
ッチ回路と、 前記列線に隣接する列線とプログラム電源との間に接続
され、前記ラッチ回路にラッチされた前記書き込みデー
タに基づき導通して前記列線に隣接する列線に対して前
記プログラム電源を供給するスイッチ回路と、を備えた
ことを特徴とする不揮発性半導体メモリのデータ書き込
み回路。 - 【請求項３】 ファウラー・ノーデハイム・トンネル現
象に基づきデータの書き込み及び消去が行われるフロー
ティングゲート型メモリセルを用いて構成された仮想接
地型セルアレイを有する不揮発性半導体メモリのデータ
書き込み回路であって、 前記仮想接地型セルアレイの列線を選択するトランスフ
ァーゲートと、 前記トランスファーゲートを介して前記列線に接続さ
れ、該列線に与えられた書き込みデータをラッチするラ
ッチ回路と、 前記ラッチ回路にラッチされた前記書き込みデータに基
づき前記列線に第１のプログラム電源または第２のプロ
グラム電源を選択して供給するスイッチ回路と、を備え
たことを特徴とする不揮発性半導体メモリのデータ書き
込み回路。 - 【請求項４】 ファウラー・ノーデハイム・トンネル現
象に基づきデータの書き込み及び消去が行われるフロー
ティングゲート型メモリセルを用いて構成された仮想接
地型セルアレイを有する不揮発性半導体メモリのデータ
書き込み回路であって、 前記仮想接地型セルアレイの列線を選択するトランスフ
ァーゲートと、 前記トランスファーゲートを介して前記列線に接続さ
れ、該列線に与えられた書き込みデータをラッチするラ
ッチ回路と、 前記ラッチ回路にラッチされた前記書き込みデータに基
づき前記列線に隣接する列線に対して第１のプログラム
電源または第２のプログラム電源を選択して供給するス
イッチ回路と、を備えたことを特徴とする不揮発性半導
体メモリのデータ書き込み回路。 - 【請求項５】 トランスファーゲートはソースまたはド
レインの一方を列線に接続した第１導電型のトランジス
タからなり、ラッチ回路は一方の安定点を前記第１導電
型のトランジスタのソースまたはドレインの他方に接続
したフリップフロップからなり、スイッチ回路はソース
及びドレインをプログラム電源及び前記列線にそれぞれ
接続すると共にゲートを前記フリップフロップの他方の
安定点に接続した第２導電型のトランジスタからなるこ
とを特徴とする請求項１に記載の不揮発性半導体メモリ
のデータ書き込み回路。 - 【請求項６】 トランスファーゲートはソースまたはド
レインの一方を列線に接続した第１導電型のトランジス
タからなり、ラッチ回路は一方の安定点を前記第１導電
型のトランジスタのソースまたはドレインの他方に接続
したフリップフロップからなり、スイッチ回路はソース
及びドレインをプログラム電源及び前記列線に隣接する
列線にそれぞれ接続すると共にゲートを前記フリップフ
ロップの他方の安定点に接続した第２導電型のトランジ
スタからなることを特徴とする請求項２に記載の不揮発
性半導体メモリのデータ書き込み回路。 - 【請求項７】 スイッチ回路を構成する第２導電型のト
ランジスタのゲートとラッチ回路を構成するフリップフ
ロップの他方の安定点との間に、所定電圧を超える信号
に対してはカットオフするトランジスタを更に備え、 前記第２導電型のトランジスタのソースに与えられるプ
ログラム電源の遷移に基づき発現するセルフブースト効
果を利用して該第２導電型のトランジスタのゲートの電
圧を前記所定電圧以上に昇圧させ、該第２導電型のトラ
ンジスタをカットオフさせることを特徴とする請求項５
または６の何れか１項に記載の不揮発性半導体メモリの
データ書き込み回路。
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