CN103811061B - Eeprom及其存储阵列 - Google Patents

Eeprom及其存储阵列 Download PDF

Info

Publication number
CN103811061B
CN103811061B CN201410078880.4A CN201410078880A CN103811061B CN 103811061 B CN103811061 B CN 103811061B CN 201410078880 A CN201410078880 A CN 201410078880A CN 103811061 B CN103811061 B CN 103811061B
Authority
CN
China
Prior art keywords
eeprom
memory
memory cells
source
line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410078880.4A
Other languages
English (en)
Other versions
CN103811061A (zh
Inventor
顾靖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201410078880.4A priority Critical patent/CN103811061B/zh
Publication of CN103811061A publication Critical patent/CN103811061A/zh
Priority to US14/584,814 priority patent/US20150255125A1/en
Application granted granted Critical
Publication of CN103811061B publication Critical patent/CN103811061B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

一种EEPROM及其存储阵列，所述存储阵列包括至少一个字节存储区域；所述字节存储区域包括照行方向排列的M条字线、按照列方向排列的8条位线、按照行方向排列的N条源线以及M行、8列呈矩阵排列的存储单元，所述存储单元包括栅极、漏极以及源极，M和N为正整数；其中，位于同一行的存储单元的栅极连接至同一字线，位于每相邻两行的存储单元的源极连接至同一源线，位于同一列的存储单元的漏极连接至同一位线。本发明技术方案提供的EEPROM及其存储阵列不需要对源线进行译码，缩小了所述EEPROM的体积。

Description

EEPROM及其存储阵列
技术领域
本发明涉及存储器技术领域，特别涉及一种EEPROM及其存储阵列。
背景技术
电可擦可编程只读存储器（EEPROM，Electrically Erasable ProgrammableRead-Only Memory）是一种以字节（Byte）为最小修改单位、可以通过电子方式多次复写的半导体存储设备。相比可擦可编程只读存储器（EPROM，Erasable Programmable Read-Only Memory），EEPROM不需要用紫外线照射，也不需取下，就可以用特定的电压，来抹除芯片上的信息，以便写入新的数据。由于EEPROM的优秀性能以及在线上操作的便利，它被广泛用于需要经常擦除的BIOS芯片以及闪存芯片，并逐步替代部分有断电保留需要的随机存取存储器（RAM，Random Access Memory）芯片，甚至取代部分的硬盘功能，与高速RAM成为二十一世纪最常用且发展最快的两种存储技术。
EEPROM通常包括译码电路、控制电路以及存储阵列，EEPROM存储阵列由多个呈阵列排布的存储单元构成。图1是常见的一种EEPROM存储阵列中相邻两个存储单元的剖面结构示意图。参考图1，所述存储单元包括衬底10、漏极11、源极12、浮栅FG以及栅极。具体地，所述漏极11和源极12形成于所述衬底10的内部，所述漏极11连接位于所述衬底10表面的位线BL，所述源极12连接位于所述衬底10表面的源线SL，所述栅极位于所述源线SL和所述位线BL之间，并与字线WL连接，所述浮栅FG位于所述栅极连接的字线WL与所述漏极11连接的位线BL之间的衬底表面。
随着半导体技术向着小型化和高集成度方向的发展，为了把较高组装密度的存储单元引进半导体存储器件，存储器件电路的设计布局也必须随之采用越来越小的尺寸。然而，对于图1所示的存储单元结构，进行整体的或者部分的缩小会出现各种问题，而高密度组装又势在必行。因此，如何减小EEPROM的体积仍是一个亟待解决的问题。
发明内容
本发明解决的是现有的EEPROM体积较大的问题。
为解决上述问题，本发明提供一种EEPROM存储阵列，包括至少一个字节存储区域；
所述字节存储区域包括照行方向排列的M条字线、按照列方向排列的8条位线、按照行方向排列的N条源线以及M行、8列呈矩阵排列的存储单元，所述存储单元包括栅极、漏极以及源极，M和N为正整数；其中，
位于同一行的存储单元的栅极连接至同一字线，位于每相邻两行的存储单元的源极连接至同一源线，位于同一列的存储单元的漏极连接至同一位线。
可选的，位于同一列第m行和第m+1行的存储单元的源极共用，位于同一列第m行和第m-1行的存储单元的漏极共用，1≤m≤M且m为奇数。
可选的，位于同一列的存储单元的漏极通过填充导电材料的接触孔连接至同一位线，位于每相邻两行的存储单元的源极通过有源区导通连接至同一源线。
可选的，所述字节存储区域中所有存储单元连接的源线相连。
可选的，所述EEPROM存储阵列包括至少两个字节存储区域，所述至少两个字节存储区域中所有存储单元连接的源线相连。
可选的，对所述字节存储区域中待读取存储单元进行读取时，施加至所述待读取存储单元连接的字线的电压为1.5V至3.3V，施加至所述待读取存储单元连接的位线的电压为0.5V至1V，施加至所述待读取存储单元连接的源线的电压为0V。
可选的，对所述字节存储区域中待编程存储单元进行编程时，施加至所述待编程存储单元连接的字线的电压为-10V至-6V，施加至所述待编程存储单元连接的位线的电压为3V至8V，施加至所述待编程存储单元连接的源线的电压为0V至2V。
可选的，对所述字节存储区域中待擦除存储单元进行擦除时，施加至所述待擦除存储单元连接的字线的电压为10V至13V，施加至所述待擦除存储单元连接的位线的电压为0V，施加至所述待擦除存储单元连接的源线的电压为0V。
可选的，所述存储单元还包括衬底和浮栅；所述漏极和源极位于所述衬底的内部，所述浮栅位于所述栅极连接的字线与所述漏极连接的位线之间的衬底表面。
基于上述EEPROM存储阵列，本发明还提供一种EEPROM存储阵列，包括译码电路、控制电路以及上述EEPROM存储阵列。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的EEPROM存储阵列，进行编程和擦除操作时不需要对源线施加高电压，因此，对所述EEPROM存储阵列进行操作时，可以对所述EEPROM存储阵列中的所有源线施加相同的电压，即不需要对源线进行译码，可以减小所述EEPROM的译码电路的体积，从而缩小所述EEPROM的体积。
本发明的可选方案中，位于每相邻两行的存储单元的源极通过有源区导通连接至同一源线，而不是通过接触孔（contact）连接，简化了制造工艺。
本发明的可选方案中，字节存储区域中所有存储单元连接的源线相连，降低了周边电路的复杂程度，进一步简化了制造工艺、缩小了所述EEPROM的体积。
本发明的可选方案中，所述EEPROM包括至少两个字节存储区域，所述至少两个字节存储区域中所有存储单元连接的源线相连，降低了周边电路的复杂程度，进一步简化了制造工艺、缩小了所述EEPROM的体积。
附图说明
图1是常见的一种EEPROM存储阵列中相邻两个存储单元的剖面结构示意图；
图2是本发明实施例的字节存储区域的一种电路结构示意图；
图3是本发明实施例的字节存储区域的版图示意图；
图4是对本发明实施例的字节存储区域中的存储单元进行读取的版图示意图；
图5是对本发明实施例的字节存储区域中的存储单元进行编程的版图示意图；
图6是对本发明实施例的字节存储区域中的存储单元进行擦除的版图示意图；
图7是本发明实施例的字节存储区域的另一种电路结构示意图。
具体实施方式
正如背景技术中所描述的，为了保证EEPROM的性能，无法再对图1所示的存储单元结构进行整体或局部的缩小。对于图1所示的存储单元构成的EEPROM存储阵列，现有技术中通常采用热电子注入（HCI，Hot CarrierInjection）的方式进行编程和擦除，即对需要编程或擦除的存储单元连接的源线施加高电压，而对不需要编程或擦除的存储单元连接的源线施加低电压。由于对所有源线施加的电压不同，因此需要译码电路对源线进行译码。
本发明技术方案提供一种EEPROM存储阵列，对所述EEPROM存储阵列进行操作时，可以对所述EEPROM存储阵列中的所有源线施加相同的电压，即不需要对源线进行译码，能够减小所述EEPROM的译码电路的体积，从而缩小所述EEPROM的体积。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种EEPROM存储阵列，所述EEPROM存储阵列包括至少一个字节存储区域，图2是本发明实施例的字节存储区域的一种电路结构示意图。参考图2，所述字节存储区域包括按照行方向排列的M条字线（WL1、WL2、WL3、WL4、···、WLM-1、WLM）、按照列方向排列的8条位线（BL1、BL2、BL3、BL4、BL5、BL6、BL7、BL8）、按照行方向排列的N条源线（SL1、SL2、···、SLN）以及M行、8列呈矩阵排列的存储单元，M和N为正整数。
所述存储单元的结构与图1所示的存储单元的结构类似，包括衬底、源极、漏极、栅极以及浮栅。所述源极和漏极形成于所述衬底的内部，所述源极连接位于所述衬底表面的源线，所述漏极连接位于所述衬底表面的位线，所述栅极位于所述源线和所述位线之间，并与字线连接，所述浮栅位于所述栅极连接的字线与所述漏极连接的位线之间的衬底表面。
具体地，在所述字节存储区域中，位于同一行的存储单元的栅极连接至同一字线：位于第一行的存储单元的栅极连接至字线WL1，位于第二行的存储单元的栅极连接至字线WL2，位于第三行的存储单元的栅极连接至字线WL3，位于第四行的存储单元的栅极连接至字线WL4，···，位于第（M-1）行的存储单元的栅极连接至字线WLM-1，位于第M行的存储单元的栅极连接至字线WLM；
位于每相邻两行的存储单元的源极连接至同一源线：位于第一行的存储单元的源极和位于第二行的存储单元的源极连接至源线SL1，位于第三行的存储单元的源极和位于第四行的存储单元的源极连接至源线SL2，···，位于第（M-1）行的存储单元的源极和位于第M行的存储单元的源极连接至源线SLN；
位于同一列的存储单元的漏极连接至同一位线：位于第一列的存储单元的漏极连接至位线BL1，位于第二列的存储单元的漏极连接至位线BL2，位于第三列的存储单元的漏极连接至位线BL3，位于第四列的存储单元的漏极连接至位线BL4，位于第五列的存储单元的漏极连接至位线BL5，位于第六列的存储单元的漏极连接至位线BL6，位于第七列的存储单元的漏极连接至位线BL7，位于第八列的存储单元的漏极连接至位线BL8。
位于同一列第m行和第m+1行的存储单元可以共用源极，位于同一列第m行和第m-1行的存储单元可以共用漏极，1≤m≤M且m为奇数。具体地，位于同一列的存储单元中，第一行的存储单元和第二行的存储单元共用源极，第二行的存储单元和第三行的存储单元共用漏极，第三行的存储单元和第四行的存储单元共用源极，···，第（M-1）行的存储单元和第M行的存储单元共用源极。
以M=4、N=2为例，图3是本发明实施例的字节存储区域的版图示意图。参考图3，在所述字节存储区域中，位于同一列的存储单元的漏极通过填充导电材料的接触孔连接至同一位线，位于每相邻两行的存储单元的源极通过有源区导通连接至同一源线。所述每相邻两行的存储单元的源极通过有源区导通共用，源极不需要通过接触孔连接至源线，简化了制造工艺。
下面结合表一和附图说明如何对本发明实施例的EEPROM存储阵列进行读取、编程以及擦除操作：
表一
字线 位线 源线
读取 1.5V至3.3V 0.5V至1V 0V
编程 -10V至-6V 3V至8V 0V至2V
擦除 10V至13V 0V 0V
对所述字节存储区域中待读取存储单元进行读取时，施加至所述待读取存储单元连接的字线的电压为1.5V至3.3V，施加至所述待读取存储单元连接的位线的电压为0.5V至1V，施加至所述待读取存储单元连接的源线的电压为0V。通过施加上述读取电压，所述待读取存储单元导通，电流被读到其连接的位线上，实现读取操作。
对所述字节存储区域中待编程存储单元进行编程时，施加至所述待编程存储单元连接的字线的电压为-10V至-6V，施加至所述待编程存储单元连接的位线的电压为3V至8V，施加至所述待编程存储单元连接的源线的电压为0V至2V。通过施加上述编程电压，施加至位线上的电压耦合至所述待编程存储单元的浮栅上，在字线与浮栅之间形成的电场作用下，字线上的电子注入浮栅，实现编程操作。
对所述字节存储区域中待擦除存储单元进行擦除时，施加至所述待擦除存储单元连接的字线的电压为10V至13V，施加至所述待擦除存储单元连接的位线的电压为0V，施加至所述待擦除存储单元连接的源线的电压为0V。通过施加上述擦除电压，存储于所述待擦除存储单元的浮栅中的电子通过字线流走，实现擦除操作。
图4是本发明实施例对图3中位于第二行的存储单元进行读取的版图示意图。参考图4，在本实施例中，对图3中位于第二行的存储单元进行读取时，施加2.5V电压至字线WL2，施加0V电压至字线WL1、字线WL3以及字线WL4；施加1V电压至位线BL1～位线BL8；施加0V电压至源线SL1和源线SL2。
图5是本发明实施例对图3中位于第二行、第四列的存储单元进行编程的版图示意图。参考图5，在本实施例中，对图3中位于第二行、第四列的存储单元进行编程时，施加-8V电压至字线WL2，施加0V电压至字线WL1、字线WL3以及字线WL4；施加5V电压至位线BL4，施加1V电压至其余位线；施加2V电压至源线SL1和源线SL2。
图6是本发明实施例对图3中位于第二行的存储单元进行擦除的版图示意图。参考图6，在本实施例中，对图3中位于第二行的存储单元进行擦除时，施加11V电压至字线WL2，施加0V电压至字线WL1、字线WL3以及字线WL4；施加0V电压至位线BL1～位线BL8；施加0V电压至源线SL1和源线SL2。
本发明技术方案提供的EEPROM存储阵列，对需要进行操作的存储单元连接的源线不需要施加高电压。对所述EEPROM存储阵列进行操作时，可以对所述EEPROM存储阵列中的所有源线施加相同的电压。对于不需要进行操作的存储单元，施加至其连接的源线上的低电压不会影响所述EEPROM存储阵列的正常操作。由于对所有源线施加的电压相同，因此，本发明技术方案提供的EEPROM存储阵列不需要对源线进行译码，可以减小所述EEPROM的译码电路的体积，从而减小所述EEPROM的体积。
图7是本发明实施例的字节存储区域的另一种电路结构示意图。参考图7，所述字节存储区域的电路结构与图2所示的字节存储区域的电路结构类似，区别在于：图7所示的字节存储区域中所有存储单元连接的源线相连，即源线SL1、源线SL2、···、源线SLN连接在一起。对图7所示的字节存储区域进行操作的方法与对图2所示的字节存储区域进行操作的方法类似，在此不再赘述。在本实施例中，所述字节存储区域中的所有源线通过一条走线就能与给源线提供操作电压的供电单元相连，因此，降低了所述字节存储区域周边电路的复杂程度，进一步简化了制造工艺、缩小了所述EEPROM的体积。
本发明实施例还提供一种包括至少两个字节存储区域的EEPROM存储阵列，所述字节存储区域的电路结构可以如图7所述。在本实施例中，所述至少两个字节存储区域中所有存储单元连接的源线相连，所述EEPROM存储阵列中的所有源线通过一条走线就能与给源线提供操作电压的供电单元相连，因此，降低了所述EEPROM存储阵列中电路的复杂程度，进一步简化了制造工艺、缩小了所述EEPROM的体积。
基于上述EEPROM存储阵列，本发明还提供一种EEPROM。所述EEPROM包括译码电路、控制电路以及EEPROM存储阵列，所述EEPROM存储阵列可以由图2或图7所示的字节存储区域构成。
综上所述，本发明技术方案提供的EEPROM及其存储阵列不需要对源线进行译码，通过减小所述EEPROM的译码电路的体积而缩小了所述EEPROM的体积。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种EEPROM存储阵列，其特征在于，包括至少一个字节存储区域；
所述字节存储区域包括照行方向排列的M条字线、按照列方向排列的8条位线、按照行方向排列的N条源线以及M行、8列呈矩阵排列的存储单元，所述存储单元包括栅极、漏极以及源极，M和N为正整数；其中，
位于同一行的存储单元的栅极连接至同一字线，位于每相邻两行的存储单元的源极连接至同一源线，位于同一列的存储单元的漏极连接至同一位线；
对所述字节存储区域中待编程存储单元进行编程时，施加至所述待编程存储单元连接的字线的电压为-10V至-6V，施加至所述待编程存储单元连接的位线的电压为3V至8V，施加至所述待编程存储单元连接的源线的电压为0V至2V。
2.如权利要求1所述的EEPROM存储阵列，其特征在于，位于同一列第m行和第m+1行的存储单元的源极共用，位于同一列第m行和第m-1行的存储单元的漏极共用，1≤m≤M且m为奇数。
3.如权利要求1所述的EEPROM存储阵列，其特征在于，位于同一列的存储单元的漏极通过填充导电材料的接触孔连接至同一位线，位于每相邻两行的存储单元的源极通过有源区导通连接至同一源线。
4.如权利要求1所述的EEPROM存储阵列，其特征在于，所述字节存储区域中所有存储单元连接的源线相连。
5.如权利要求4所述的EEPROM存储阵列，其特征在于，包括至少两个字节存储区域，所述至少两个字节存储区域中所有存储单元连接的源线相连。
6.如权利要求1至5任一项所述的EEPROM存储阵列，其特征在于，对所述字节存储区域中待读取存储单元进行读取时，施加至所述待读取存储单元连接的字线的电压为1.5V至3.3V，施加至所述待读取存储单元连接的位线的电压为0.5V至1V，施加至所述待读取存储单元连接的源线的电压为0V。
7.如权利要求1至5任一项所述的EEPROM存储阵列，其特征在于，对所述字节存储区域中待擦除存储单元进行擦除时，施加至所述待擦除存储单元连接的字线的电压为10V至13V，施加至所述待擦除存储单元连接的位线的电压为0V，施加至所述待擦除存储单元连接的源线的电压为0V。
8.如权利要求1所述的EEPROM存储阵列，其特征在于，所述存储单元还包括衬底和浮栅；所述漏极和源极位于所述衬底的内部，所述浮栅位于所述栅极连接的字线与所述漏极连接的位线之间的衬底表面。
9.一种EEPROM，其特征在于，包括译码电路、控制电路以及权利要求1至8任一项所述的EEPROM存储阵列。
CN201410078880.4A 2014-03-05 2014-03-05 Eeprom及其存储阵列 Active CN103811061B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410078880.4A CN103811061B (zh) 2014-03-05 2014-03-05 Eeprom及其存储阵列
US14/584,814 US20150255125A1 (en) 2014-03-05 2014-12-29 Electrically erasable programmable read-only memory and storage array of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410078880.4A CN103811061B (zh) 2014-03-05 2014-03-05 Eeprom及其存储阵列

Publications (2)

Publication Number Publication Date
CN103811061A CN103811061A (zh) 2014-05-21
CN103811061B true CN103811061B (zh) 2016-08-24

Family

ID=50707721

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410078880.4A Active CN103811061B (zh) 2014-03-05 2014-03-05 Eeprom及其存储阵列

Country Status (2)

Country Link
US (1) US20150255125A1 (zh)
CN (1) CN103811061B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103227174A (zh) * 2012-01-30 2013-07-31 北京兆易创新科技股份有限公司 一种半导体存储装置及其版图
CN103366810A (zh) * 2013-07-26 2013-10-23 上海宏力半导体制造有限公司 Eeprom存储器阵列

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100204721B1 (ko) * 1989-08-18 1999-06-15 가나이 쓰도무 메모리블럭으로 분활된 메모리셀 어레이를 갖는 전기적 소거 가능한 반도체 불휘발성 기억장치
US5418741A (en) * 1993-05-27 1995-05-23 Texas Instruments Incorporated Virtual ground memory cell array
JP2751821B2 (ja) * 1994-02-16 1998-05-18 日本電気株式会社 不揮発性半導体記憶装置
EP0676816B1 (en) * 1994-03-28 2001-10-04 STMicroelectronics S.r.l. Flash - EEPROM memory array and biasing method thereof
KR100193101B1 (ko) * 1994-07-22 1999-06-15 모리시다 요이치 비휘발성 반도체 기억장치 및 그 구동방법
US5602775A (en) * 1995-03-15 1997-02-11 National Semiconductor Corporation Flash EEPROM Memory system for low voltage operation and method
JP3401395B2 (ja) * 1996-12-25 2003-04-28 シャープ株式会社 不揮発性半導体メモリのデータ書き込み回路
US5945717A (en) * 1997-03-11 1999-08-31 Micron Technology, Inc. Segmented non-volatile memory array having multiple sources
US5953250A (en) * 1997-06-05 1999-09-14 Aplus Integrated Circuits, Inc. Flash memory array and decoding architecture
TW419812B (en) * 1998-02-18 2001-01-21 Sanyo Electric Co Non-volatile semiconductor memory
US6069824A (en) * 1999-03-03 2000-05-30 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
JP4012341B2 (ja) * 1999-07-14 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置
US6288938B1 (en) * 1999-08-19 2001-09-11 Azalea Microelectronics Corporation Flash memory architecture and method of operation
JP3976774B1 (ja) * 2006-03-10 2007-09-19 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置およびその制御方法
US20080042185A1 (en) * 2006-08-15 2008-02-21 Atmel Corporation Eeprom memory array having 5f2 cells
US8923049B2 (en) * 2011-09-09 2014-12-30 Aplus Flash Technology, Inc 1T1b and 2T2b flash-based, data-oriented EEPROM design

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103227174A (zh) * 2012-01-30 2013-07-31 北京兆易创新科技股份有限公司 一种半导体存储装置及其版图
CN103366810A (zh) * 2013-07-26 2013-10-23 上海宏力半导体制造有限公司 Eeprom存储器阵列

Also Published As

Publication number Publication date
CN103811061A (zh) 2014-05-21
US20150255125A1 (en) 2015-09-10

Similar Documents

Publication Publication Date Title
US8120966B2 (en) Method and apparatus for management of over-erasure in NAND-based NOR-type flash memory
US9406685B2 (en) Flash memory unit and memory array, and programming, erasing and reading method thereof
US10957399B2 (en) Memory and operation method thereof
TW201532054A (zh) 用於抹除操作之垂直閘堆疊的反及（ｎａｎｄ）與列解碼器
CN103227174B (zh) 一种半导体存储装置及其版图
JP3775963B2 (ja) 不揮発性半導体メモリ装置の消去方式
US9424926B2 (en) Reduced size semiconductor device and method for manufacture thereof
CN103811060A (zh) Eeprom及其存储阵列
JP2007242191A (ja) 不揮発性半導体記憶装置およびその制御方法
US10790021B2 (en) EEPROM, and methods for erasing, programming and reading the EEPROM
CN102768855A (zh) 存储器阵列及电子设备
JP3584181B2 (ja) 不揮発性半導体記憶装置
US20170103813A1 (en) Effective programming method for non-volatile flash memory using junction band to band hot electron
JPWO2006087796A1 (ja) 不揮発性半導体記憶装置
JP5483826B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
CN106205703B (zh) 存储器阵列及其读、编程、擦除操作方法
CN107393926B (zh) 闪存单元、闪存阵列及其操作方法
CN103811061B (zh) Eeprom及其存储阵列
CN107799146B (zh) 存储器阵列及其读、编程、擦除操作方法
JP5261003B2 (ja) 半導体記憶装置
TWI698003B (zh) 非揮發性記憶體裝置
TWI653631B (zh) 低電流電子抹除式可複寫唯讀記憶體陣列的操作方法
CN107221350B (zh) 存储器系统、存储器阵列及其读和编程操作方法
JP3923822B2 (ja) ランダムプログラミングが可能な不揮発性半導体メモリ
JP5000329B2 (ja) 不揮発性半導体記憶装置及びその制御方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant