CN102376718A - 低成本电可擦可编程只读存储器阵列 - Google Patents

Abstract

本发明是揭露一种低成本电可擦可编程只读存储器(EEPROM)阵列，包含复数条平行的位元线、字线与共源线，此些位元线区分为复数组位元线，其包含一第一组位元线，字线包含一第一、第二字线，共源线包含一第一共源线。另有复数子存储器阵列，每一子存储器阵列连接一组位元线、二字线与一共源线，并包含一第一、第二记忆晶胞，第一记忆晶胞连接第一组位元线、第一共源线与第一字线，第二记忆晶胞连接第一组位元线、第一共源线与第二字线，第一、第二记忆晶胞互相对称配置，并分别位于第一共源线的相异两侧。本发明不但具低成本，又具有位元组写入、抹除的功能。

Description

低成本电可擦可编程只读存储器阵列

技术领域

本发明是有关一种存储器阵列，特别是关于一种低成本电可擦可编程只读存储器(EEPROM)阵列。

背景技术

互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)制程技术已成为特殊应用集成电路(application specific integrated circuit，ASIC)的常用制造方法。在电脑资讯产品发达的今天，快闪存储器(Flash)与电可擦可编程只读只读存储器(Electrically Erasable Programmable Read OnlyMemory，EEPROM)由于皆具备有电性编写和抹除资料的非易失性存储器功能，且在电源关掉后资料不会消失，所以被广泛使用于电子产品上。

非易失性存储器是为可编程的，其是用以储存电荷以改变存储器的晶体管的栅极电压，或不储存电荷以留下原存储器的晶体管的栅极电压。抹除操作则是将储存在非易失性存储器中的电荷移除，使得非易失性存储器回到原存储器的晶体管的栅极电压。对于目前的快闪存储器架构而言，虽然面积较小，成本较低，但只支持大区块的抹写，无法只对特定之一位元记忆晶胞进行抹写，在使用上较不方便；另外对于电子式可清除程式化只读存储器的架构而言，具有位元组写入(byte write)的功能，相对快闪存储器而言使用较方便，且其一位元记忆晶胞电路图、及记忆晶胞结构剖视图，分别如图1、图2所示。每一记忆晶胞包含二晶体管：一记忆晶体管10、一选择晶体管12与一电容结构13，电容结构13是设于记忆晶体管10的上方，以作为一多晶硅记忆晶胞，由于这样的结构，造成面积较快闪存储器大，且在进行位元抹除时，往往需要将未选到的位置以晶体管加以隔离，进而提高成本需求。

因此，本发明是在针对上述的困扰，提出一种低成本电可擦可编程只读存储器(EEPROM)阵列，以解决习知所产生的问题。

发明内容

本发明的主要目的，在于提供一种低成本电可擦可编程只读存储器(EEPROM)阵列，其是具有小面积与低成本的电可擦可编程只读存储器架构，更可利用偏压方式，达成位元组写入及抹除的功能。

为达上述目的，本发明提供一种低成本电可擦可编程只读存储器阵列，包含复数条平行的位元线，其是区分为复数组位元线，此些组位元线包含一第一组位元线，位元线与复数条平行的字线互相垂直，且字线包含一第一、第二字线，并与复数条平行的共源线互相平行，共源线包含一第一共源线。另有复数子存储器阵列，每一子存储器阵列连接一组位元线、二字线与一共源线，每一子存储器阵列包含一第一、第二记忆晶胞，第一记忆晶胞连接第一组位元线、第一共源线与第一字线，第二记忆晶胞连接第一组位元线、第一共源线与第二字线，第一、第二记忆晶胞互相对称配置，并分别位于第一共源线的相异两侧。

第一、第二记忆晶胞皆作为一操作记忆晶胞，在选取操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作时，与选取记忆晶胞连接同一位元线的操作记忆晶胞，且未与选取记忆晶胞连接同一共源线的操作记忆晶胞，作为复数同位元记忆晶胞，与选取记忆晶胞连接同一位元线、共源线的操作记忆晶胞，作为同源记忆晶胞，与选取记忆晶胞连接同一字线的操作记忆晶胞，作为复数同字记忆晶胞，其余操作记忆晶胞则作为复数未选取记忆晶胞。

第一、第二记忆晶胞可皆具位于P型井区或P型基板中的N型场效晶体管，亦可皆具位于N型井区或N型基板中的P型场效晶体管。

当记忆晶胞具N型场效晶体管，且欲操作时，则于选取记忆晶胞连接的P型井区或P型基板施加基底电压V_subp，并于选取记忆晶胞连接的位元线、字线、共源线分别施加第一位元电压V_b1、第一字电压V_w1、第一共源电压V_S1，于每一同位元记忆晶胞连接的字线、共源线分别施加第二字电压V_w2、第二共源电压V_S2，于每一同字记忆晶胞连接的位元线、共源线分别施加第二位元电压V_b2、第一共源电压V_S1(每一同字记忆晶胞其共源线也共用)，于同源记忆晶胞连接的字线施加第二字电压V_w2，于每一未选取记忆晶胞连接的位元线、字线、共源线分别施加第二位元电压V_b2、第二字电压V_w2、第二共源电压V_S3。写入时，满足V_subp接地，V_b2为浮接，且V_b1＞V_S1，V_w1＞V_S1，V_b1＞V_S1＞0，V_b1＞V_w2＞0，V_b1＞V_S2＞0；抹除时，满足V_subp接地，V_S1为接地，V_b2为浮接，V_b1＞V_w2＞V_w1≥0，V_b1＞V_S2＞V_w1≥0。

当记忆晶胞具P型场效晶体管时，于选取记忆晶胞连接的N型井区或N型基板施加基底电压V_subn，并满足下列条件：写入时，V_b2为浮接，V_subn＞V_S1＞V_b1，V_subn＞V_S1＞V_w1，V_subn＞V_S2＞V_b1，V_subn＞V_w2＞V_b1；抹除时，V_b2为浮接，V_subn＝V_S1≥V_w1＞V_b1，V_subn＞V_S2＞V_b1，V_subn＞V_w2＞V_b1。

兹为使对本发明的结构特征及所达成的功效更有进一步的了解与认识，谨佐以较佳的实施例图及配合详细的说明，说明如后：

附图说明

图1为先前技术的一位元记忆晶胞电路示意图；

图2为先前技术的一位元记忆晶胞的结构剖视图；

图3为本发明的第一实施例的电路示意图；

图4为本发明的第一实施例的电路布局示意图；

图5为本发明的第一实施例的子存储器阵列的电路示意图；

图6为本发明的N型场效晶体管与电容的结构剖视图；

图7为本发明的P型场效晶体管与电容的结构剖视图；

图8为本发明的第二实施例的电路示意图；

图9为本发明的第二实施例的电路布局示意图；

图10为本发明的第二实施例的子存储器阵列的电路示意图。

附图标记说明：

10-记忆晶体管；12-选择晶体管；13-电容结构；14-位元线；16-位元线；18-第一组位元线；20-字线；22-第一字线；24-第二字线；26-共源线；28-第一共源线；30-子存储器阵列；32-第一记忆晶胞；34-第二记忆晶胞；36-场效晶体管；38-电容；40-场效晶体管；42-电容；44-漏极接点；46-N型场效晶体管；47-P型场效晶体管；48-P型半导体基板；49-N型半导体基板；50-漂浮栅极；52-氧化层；54-控制栅极；56-电容。

具体实施方式

以下请同时参阅图3及图4，以介绍第一实施例。本发明包含复数条平行的位元线14，其是区分为复数组位元线16，此些组位元线16包含一第一组位元线18，此第一组位元线18包含一位元线14。另有与位元线14互相垂直的复数条平行的字线20，其是包含一第一、第二字线22、24。与字线20互相平行的有复数条平行的共源线26，其是包含一第一共源线28。上述位元线14、字线20与共源线26会连接复数子存储器阵列30，即2x1位元记忆晶胞。每一子存储器阵列30连接一组位元线16、二字线20与一共源线26。由于每一子存储器阵列30与位元线16、二字线20、共源线26的连接关系极为相近，以下就相同处陈述之。

请参阅图4与图5，每一子存储器阵列30包含第一、第二记忆晶胞32、34，第一记忆晶胞32连接第一组位元线18的位元线14、第一共源线28与第一字线22，第二记忆晶胞34连接第一组位元线18的位元线14、第一共源线28与第二字线24，第一、第二记忆晶胞32、34互相对称配置，并分别位于第一共源线28的相异两侧。此外，在相邻的二子存储器阵列30中，二第二记忆晶胞34彼此相邻且连接同一位元线14，以共用同一接点，如此便可缩小整体布局面积。

第一记忆晶胞32更包含一场效晶体管36与一电容38，场效晶体管36具有一漂浮栅极，且场效晶体管36的漏极连接第一组位元线18的位元线14，源极连接第一共源线28，电容38的一端连接场效晶体管36的漂浮栅极，另一端连接第一字线22，以接收第一字线22的偏压，场效晶体管36接收第一组位元线18的位元线14与第一共源线24的偏压，以对场效晶体管36的漂浮栅极进行写入资料或将场效晶体管36的漂浮栅极的资料进行抹除。

第二记忆晶胞34更包含一场效晶体管40与一电容42，场效晶体管40具有一漂浮栅极，且场效晶体管40的漏极连接第一组位元线18的位元线14，源极连接第一共源线28，电容42的一端连接场效晶体管40的漂浮栅极，另一端连接第二字线24，以接收第二字线24的偏压，场效晶体管40接收第一组位元线18的位元线14与第一共源线28的偏压，以对场效晶体管40的漂浮栅极进行写入资料或将场效晶体管40的漂浮栅极的资料进行抹除。另外，在相邻的二子存储器阵列30中，二第二记忆晶胞34的场效晶体管40彼此相邻且连接同一位元线14，以共用同一漏极接点44，进而缩小电路布局面积。

请再参阅图3，上述场效晶体管36、40可皆为位于P型基板或P型井区中的N型场效晶体管，亦或位于N型基板或N型井区中的P型场效晶体管，而本发明的操作方式因应N型或P型场效晶体管而有不同，以下先说明场效晶体管36、40为N型场效晶体管的操作方式。为了清楚说明此操作方式，需对每一个记忆晶胞的名称作明确的定义：

上述第一、第二记忆晶胞32、34皆作为一操作记忆晶胞，且可选取此些操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作。与选取记忆晶胞连接同一位元线14，且未与选取记忆晶胞连接同一共源线26的操作记忆晶胞，作为复数同位元记忆晶胞；与选取记忆晶胞连接同一位元线14、共源线26的操作记忆晶胞，作为一同源记忆晶胞；与选取记忆晶胞连接同一字线20的操作记忆晶胞，作为复数同字记忆晶胞；另其余操作记忆晶胞则作为复数未选取记忆晶胞。

第一实施例的操作方式如下，利用下面的操作方式，可使未与选取记忆晶胞连接同一共源线的其他未选取的记忆晶胞不受影响。

于选取记忆晶胞连接的P型基板或P型井区施加基底电压V_subp，并于此选取记忆晶胞连接的位元线14、字线20、共源线26分别施加第一位元电压V_b1、第一字电压V_w1、第一共源电压V_S1，于每一同位元记忆晶胞连接的字线20、共源线26分别施加第二字电压V_w2、第二共源电压V_S2，于每一同字记忆晶胞连接的位元线14、共源线26分别施加第二位元电压V_b2、第一共源电压V_S1(每一同字记忆晶胞其共源线也共用)，于同源记忆晶胞连接的字线20施加第二字电压V_w2，于每一未选取记忆晶胞连接的位元线14、字线20、共源线26分别施加第二位元电压V_b2、第二字电压V_w2、第二共源电压V_S2，并满足下列条件：写入时，满足V_subp接地，V_b2为浮接，且V_b1＞V_S1，V_w1＞V_S1，V_b1＞V_S1＞0，V_b1＞V_w2＞0，V_b1＞V_S2＞0；抹除时，满足V_subp接地，V_S1为接地，V_b2为浮接，V_b1＞V_w2＞V_w1≥0，V_b1＞V_S2＞V_w1≥0。

当场效晶体管36、40为P型场效晶体管时，根据上述记忆晶胞与电压的定义，更于N型井区或N型基板施加基底电压V_subn，并于写入时，V_b2为浮接，V_subn＞V_S1＞V_b1,V_subn＞V_S1＞V_w1，V_subn＞V_S2＞V_b1，V_subn＞V_w2＞V_b1；抹除时，V_b2为浮接，V_subn＝V_S1≥V_w1＞V_b1，V_subn＞V_S2＞V_b1，V_subn＞V_w2＞V_b1。

当选取记忆胞进行抹除操作时，考虑与选取记忆晶胞连接同一位元线14与同一共源线26的操作记忆胞，其必受到共源线26的偏压影响，而被写。因此必须于写完一个位元记忆晶胞后，利用特定偏压使上述被误写的记忆晶胞回复。换言之，利用上述偏压方式，可在不外加隔绝晶体管之前提下，达到非易失存储器使用上位元组写入(byte write)、抹除(byte erase)的功能。

以下介绍场效晶体管36、40及电容38、42的结构剖视图，并以N型场效晶体管为例。请参阅图6，N型场效晶体管46设于一作为半导体基板的P型半导体基板48中，并具有一漂浮栅极50，该漂浮栅极50上依序设有一氧化层52与一控制栅极54，控制栅极54与氧化层52、漂浮栅极50是形成电容56，且漂浮栅极50与控制栅极54的材质皆为多晶硅。当半导体基板为N型时，则可在基板中设一P型井区，再让N型场效晶体管46设于P型井区中。此种记忆晶胞的结构设计，即快闪存储器(Flash)架构，可大幅降低非易失存储器阵列的面积及其成本。

同样地，当场效晶体管36、40及电容38、42的结构剖视图以P型场效晶体管为例时，如图7所示，P型场效晶体管47设于一作为半导体基板的N型半导体基板49中，并具有一漂浮栅极50，该漂浮栅极50上依序设有一氧化层52与一控制栅极54，控制栅极54与氧化层52、漂浮栅极50是形成电容56，且漂浮栅极50与控制栅极54的材质皆为多晶硅。当半导体基板为P型时，则可在基板中设一N型井区，再让P型场效晶体管47设于N型井区中。

为了彻底避免上述的误写操作，以下提供第二实施例。请同时参阅图8、图9与图10，此第二实施例与第一实施例差别仅在于每一组位元线16包含二条位元线14，因此第一组位元线18亦包含二条位元线14，其是分别连接同一子存储器阵列30的第一、第二记忆晶胞32、34。此外，在相邻二的子存储器阵列30中，二第二记忆晶胞34彼此相邻且连接同一位元线14，以共用同一接点，换言之，即二第二记忆晶胞34的场效晶体管40彼此相邻且连接同一位元线14，以共用同一漏极接点44，如此便可缩小整体布局面积。

请再参阅图8，场效晶体管36、40可皆为位于P型基板或P型井区中的N型场效晶体管，亦或位于N型基板或N型井区中的P型场效晶体管，而第二实施例的操作方式因应N型或P型场效晶体管而有不同，以下先说明场效晶体管36、40为N型场效晶体管的操作方式。为了清楚说明此操作方式，需对每一个记忆晶胞的名称作明确的定义：

第一、第二记忆晶胞32、34皆作为一操作记忆晶胞，且可选取此些操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作。与选取记忆晶胞连接同一位元线14，且未与选取记忆晶胞连接同一共源线26的操作记忆晶胞，作为复数同位元记忆晶胞；与选取记忆晶胞连接同一字线20的操作记忆晶胞，作为复数同字记忆晶胞；另其余操作记忆晶胞则作为复数未选取记忆晶胞。

第二实施例的操作方式如下，利用下面的操作方式，可使其他未选取的记忆晶胞不受影响，以操作特定单一记忆晶胞。

于选取记忆晶胞连接的P型基板或P型井区施加基底电压V_subp，并于此选取记忆晶胞连接的位元线14、字线20、共源线26分别施加第一位元电压V_b1、第一字电压V_w1、第一共源电压V_S1，于每一同位元记忆晶胞连接的字线20、共源线26分别施加第二字电压V_w2、第二共源电压V_S2，于每一同字记忆晶胞连接的位元线14、共源线26分别施加第二位元电压V_b2、第一共源电压V_S1(每一同字记忆晶胞其共源线也共用)，于每一未选取记忆晶胞连接的位元线14、字线20、共源线26分别施加第二位元电压V_b2、第二字电压V_w2、第二共源电压V_S2，并满足下列条件：写入时，满足V_subp接地，V_b2为浮接，且V_b1＞V_S1，V_w1＞V_S1，V_b1＞V_S1＞0，V_b1＞V_w2＞0，V_b1＞V_S2＞0；抹除时，满足V_subp接地，V_S1为接地，V_b2为浮接，V_b1＞V_w2＞V_w1≥0，V_b1＞V_S2＞V_w1≥0。

当场效晶体管36、40为P型场效晶体管时，根据上述记忆晶胞与电压的定义，更于N型井区或N型基板施加基底电压V_subn，并于写入时，V_b2为浮接，V_subn＞V_S1＞V_b1，V_subn＞V_S1＞V_w1，V_subn＞V_S2＞V_b1，V_subn＞V_w2＞V_b1；抹除时，V_b2为浮接，V_subn＝V_S1≥V_w1＞V_b，V_subn＞V_S2＞V_b1，V_subn＞V_w2＞V_b1。

利用上述偏压方式，可在不外加隔绝晶体管之前提下，同样可达到非易失存储器使用上位元组写入(byte write，也称为字节写入)、位元组擦除(byteerase，也称为字节擦除)的功能。

由于同一子记忆晶胞阵列30中两记忆晶胞32、34分别连接两位元线14；因此同一子记忆晶胞阵列30中的第一字线22与第二字线24可连接于同一偏压也不影响位元组写入(byte write)、位元组擦除(byte erase)的功能，即可用同一接线接出，可以减少解码区域的面积。

当记忆晶胞在作写的操作时，其电压由约2.5伏特或3.3伏特经由电荷泵(charge pump)升压加到一稳定高压而来，但因漏极与源极间压差，会造成漏极与源极间电流产生，而使高压产生变动；当电流愈大，高压产生的变动愈大，其所需电荷泵(charge pump)愈强，在布局上的面积也愈大，通常Flash架构在作编程时，其所加偏压为：栅极电容与漏极加高压，源极接地，其漏极与源极间电流约为500u安培/位元；而本发明在编程时，所加偏压为：栅极电容与漏极加高压，源极加一中压，其漏极与源极间电流约为50u安培/位元。本发明在编程所加偏压条件下，产生电流较小，电荷泵(charge pump)布局上的面积也较小。

至于第二实施例的场效晶体管36、40及电容38、42的结构剖视图，与第一实施例相同，因此不再赘述。

综上所述，本发明不但具有面积较小与成本较低的flash架构，更可利用偏压方式，以达到字节写入(byte write)的功能。

以上所述，仅为本发明一较佳实施例而已，并非用来限定本发明实施的范围，故举凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求内。

Claims (13)

1.一种低成本电可擦可编程只读存储器阵列，其特征在于，包含：

复数条平行的位元线，其是区分为复数组位元线，该些组位元线包含一第一组位元线；

复数条平行的字线，其是与该些位元线互相垂直，并包含第一、第二字线；

复数条平行的共源线，是与该些字线互相平行，并包含一第一共源线；以及

复数子存储器阵列，每一该子存储器阵列连接一组该位元线、二该字线与一该共源线，每一该子存储器阵列包含：

一第一记忆晶胞，其是连接该第一组位元线、该第一共源线与该第一字线，以及

一第二记忆晶胞，其是连接该第一组位元线、该第一共源线与该第二字线，该第一、第二记忆晶胞互相对称配置，并分别位于该第一共源线的相异两侧。

2.根据权利要求1所述的低成本电可擦可编程只读存储器阵列，其特征在于，该第一组位元线包含一该位元线，其是连接该第一、第二记忆晶胞。

3.根据权利要求1所述的低成本电可擦可编程只读存储器阵列，其特征在于，该第一组位元线包含二该位元线，二该位元线分别连接该第一、第二记忆晶胞。

4.根据权利要求2或3所述的低成本电可擦可编程只读存储器阵列，其特征在于，相邻的二该子存储器阵列中，该二第二记忆晶胞彼此相邻且连接同一该位元线，以共用同一接点。

5.根据权利要求2所述的低成本电可擦可编程只读存储器阵列，其特征在于，该第一、第二记忆晶胞皆具位于P型基板或P型井区中的N型场效晶体管时，该第一、第二记忆晶胞皆作为一操作记忆晶胞，在选取该些操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作时，与该选取记忆晶胞连接同一该位元线，且未与该选取记忆晶胞连接同一该共源线的该些操作记忆晶胞，作为复数同位元记忆晶胞，与该选取记忆晶胞连接同一该位元线、同一该共源线的该操作记忆晶胞，作为一同源记忆晶胞，与该选取记忆晶胞连接同一该字线的该些操作记忆晶胞，作为复数同字记忆晶胞，其余该些操作记忆晶胞则作为复数未选取记忆晶胞，对该选取记忆晶胞进行操作的方法包含：

于该选取记忆晶胞连接的该P型基板或该P型井区施加基底电压V_subp，并于该选取记忆晶胞连接的该位元线、该字线、该共源线分别施加第一位元电压V_b1、第一字电压V_w1、第一共源电压V_S1，于每一该同位元记忆晶胞连接的该字线、该共源线分别施加第二字电压V_w2、第二共源电压V_S2，于每一该同字记忆晶胞连接的该位元线、该共源线分别施加第二位元电压V_b2、该第一共源电压V_S1，于该同源记忆晶胞连接的该字线施加该第二字电压V_w2，于每一该未选取记忆晶胞连接的该位元线、该字线、该共源线分别施加该第二位元电压V_b2、该第二字电压V_w2、该第二共源电压V_S2，并满足下列条件：

写入时，满足V_subp为接地，V_b2为浮接；

V_b1＞V_S1；

V_w1＞V_S1；

V_b1＞V_S1＞0；

V_b1＞V_w2＞0；以及

V_b1＞V_S2＞0；以及

抹除时，满足V_subp为接地，V_S1为接地，V_b2为浮接；

V_b1＞V_w2＞V_w1≥0；以及

V_b1＞V_S2＞V_w1≥0。

6.根据权利要求2所述的低成本电可擦可编程只读存储器阵列，其特征在于，该第一、第二记忆晶胞皆具位于N型基板或N型井区中的P型场效晶体管时，该第一、第二记忆晶胞皆作为一操作记忆晶胞，在选取该些操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作时，与该选取记忆晶胞连接同一该位元线，且未与该选取记忆晶胞连接同一该共源线的该些操作记忆晶胞，作为复数同位元记忆晶胞，与该选取记忆晶胞连接同一该位元线、同一该共源线的该操作记忆晶胞，作为一同源记忆晶胞，与该选取记忆晶胞连接同一该字线的该些操作记忆晶胞，作为复数同字记忆晶胞，其余该些操作记忆晶胞则作为复数未选取记忆晶胞，对该选取记忆晶胞进行操作的方法包含：

于该选取记忆晶胞连接的该N型基板或该N型井区施加基底电压V_subn，并于该选取记忆晶胞连接的该位元线、该字线、该共源线分别施加第一位元电压V_b1、第一字电压V_w1、第一共源电压V_S1，于每一该同位元记忆晶胞连接的该字线、该共源线分别施加第二字电压V_w2、第二共源电压V_S2，于每一该同字记忆晶胞连接的该位元线、该共源线分别施加第二位元电压V_b2、该第一共源电压V_S1，于该同源记忆晶胞连接的该字线施加该第二字电压V_w2，于每一该未选取记忆晶胞连接的该位元线、该字线、该共源线分别施加该第二位元电压V_b2、该第二字电压V_w2、该第二共源电压V_S2，并满足下列条件：

写入时，满足V_b2为浮接；

V_subn＞V_S1＞V_b1；

V_subnl＞V_S1＞V_w1；

V_subn＞V_S2＞V_b1；以及

V_subn＞V_w2＞V_b1；以及

抹除时，满足，V_b2为

浮接；

V_subn＝V_S1≥V_w1＞V_b1；

V_subn＞V_S2＞V_b1；以及

V_subn＞V_w2＞V_b1。

7.根据权利要求3所述的低成本电可擦可编程只读存储器阵列，其特征在于，该第一、第二记忆晶胞皆具位于P型基板或P型井区中的N型场效晶体管时，该第一、第二记忆晶胞皆作为一操作记忆晶胞，在选取该些操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作时，与该选取记忆晶胞连接同一该位元线，且未与该选取记忆晶胞连接同一该共源线的该些操作记忆晶胞，作为复数同位元记忆晶胞，与该选取记忆晶胞连接同一该字线的该些操作记忆晶胞，作为复数同字记忆晶胞，其余该些操作记忆晶胞则作为复数未选取记忆晶胞，对该选取记忆晶胞进行操作的方法包含：

于该选取记忆晶胞连接的该P型基板或该P型井区施加基底电压V_subp，并于该选取记忆晶胞连接的该位元线、该字线、该共源线分别施加第一位元电压V_b1、第一字电压V_w1、第一共源电压V_S1，于每一该同位元记忆晶胞连接的该字线、该共源线分别施加第二字电压V_w2、第二共源电压V_S2，于每一该同字记忆晶胞连接的该位元线、该共源线分别施加第二位元电压V_b2、该第一共源电压V_S1，于每一该未选取记忆晶胞连接的该位元线、该字线、该共源线分别施加该第二位元电压V_b2、该第二字电压V_w2、该第二共源电压V_S2，并满足下列条件：

写入时，满足V_subp接地，V_b2为浮接；

V_b1＞V_S1；

V_w1＞V_S1；

V_b1＞V_S1＞0；

V_b1＞V_w2＞0；以及

V_b1＞V_S2＞0；以及

抹除时，满足V_subp接地，V_S1为接地，V_b2为浮接；

V_b1＞V_w2＞V_w1≥0；以及

V_b1＞V_S2＞V_w1≥0。

8.根据权利要求3所述的低成本电可擦可编程只读存储器阵列，其特征在于，该第一、第二记忆晶胞皆具位于N型基板或N型井区中的P型场效晶体管时，该第一、第二记忆晶胞皆作为一操作记忆晶胞，在选取该些操作记忆晶胞其中之一作为选取记忆晶胞，以进行操作时，与该选取记忆晶胞连接同一该位元线，且未与该选取记忆晶胞连接同一该共源线的该些操作记忆晶胞，作为复数同位元记忆晶胞，与该选取记忆晶胞连接同一该字线的该些操作记忆晶胞，作为复数同字记忆晶胞，其余该些操作记忆晶胞则作为复数未选取记忆晶胞，对该选取记忆晶胞进行操作的方法包含：

于该选取记忆晶胞连接的该N型基板或该N型井区施加基底电压V_subn，并于该选取记忆晶胞连接的该位元线、该字线、该共源线分别施加第一位元电压V_b1、第一字电压V_w1、第一共源电压V_S1，于每一该同位元记忆晶胞连接的该字线、该共源线分别施加第二字电压V_w2、第二共源电压V_S2，于每一该同字记忆晶胞连接的该位元线、该共源线分别施加第二位元电压V_b2、该第一共源电压V_S1，于每一该未选取记忆晶胞连接的该位元线、该字线、该共源线分别施加该第二位元电压V_b2、该第二字电压V_w2、该第二共源电压V_S2，并满足下列条件：

写入时，满足V_b2为浮接；

V_subn＞V_S1＞V_b1；

V_subn＞V_S1＞V_w1；

V_subn＞V_S2＞V_b1；以及

V_subn＞V_w2＞V_b1；以及

抹除时，满足，V_b2为

浮接；

V_subn＝V_S1≥V_w1＞V_b1；

V_subn＞V_S2＞V_b1；以及

V_subn＞V_w2＞V_b1。

9.根据权利要求1所述的低成本电可擦可编程只读存储器阵列，其特征在于，该第一记忆晶胞包含：

一场效晶体管，其具有一漂浮栅极，且该场效晶体管的漏极连接该第一组位元线，源极连接该第一共源线；

一电容，其一端连接该漂浮栅极，另一端连接该第一字线，以接收该第一字线的偏压，该场效晶体管接收该第一组位元线与该第一共源线的偏压，对该场效晶体管的该漂浮栅极进行写入资料或将该场效晶体管的该漂浮栅极的资料进行抹除。

10.根据权利要求1所述的低成本电可擦可编程只读存储器阵列，其特征在于，该第二记忆晶胞包含

一场效晶体管，其具有一漂浮栅极，且该场效晶体管的漏极连接该第一组位元线，其源极连接该第一共源线；

一电容，其一端连接该漂浮栅极，另一端连接该第二字线，以接收该第二字线的偏压，该场效晶体管接收该第一组位元线与该第一共源线的偏压，对该场效晶体管的该漂浮栅极进行写入资料或将该场效晶体管的该漂浮栅极的资料进行抹除。

11.根据权利要求9或10所述的低成本电可擦可编程只读存储器阵列，其特征在于，该场效晶体管为N型场效晶体管或P型场效晶体管。

12.根据权利要求9或10所述的低成本电可擦可编程只读存储器阵列，其特征在于，该漂浮栅极上依序设有一氧化层与一控制栅极，该控制栅极与该氧化层、该漂浮栅极形成一电容，且该漂浮栅极与该控制栅极皆为多晶硅。

13.根据权利要求3所述的低成本电可擦可编程只读存储器阵列，其特征在于，同一该子记忆晶胞阵列中的该第一字线与该第二字线连接相同字电压。

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