CN103366810A

CN103366810A - Eeprom存储器阵列

Info

Publication number: CN103366810A
Application number: CN2013103209635A
Authority: CN
Inventors: 顾靖
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2013-07-26
Filing date: 2013-07-26
Publication date: 2013-10-23
Anticipated expiration: 2033-07-26
Also published as: CN103366810B

Abstract

本发明揭示了一种EEPROM存储器阵列，包括多个存储单元，每个所述存储单元包含位于衬底中的源极、漏极；所述源极上方依次形成有源极浮栅、源极控制栅，所述漏极上方依次形成有漏极浮栅、漏极控制栅；所述衬底上还形成有位于所述源极浮栅和漏极浮栅之间的选择栅；其中，排列为列方向的排序为奇数和偶数的相邻两个存储单元的源极共用，行方向的多个所述共用源极通过有源区导通共用，形成埋藏于所述衬底中的源线；这种结构能够有效的减小存储单元的面积，从而提高了存储器阵列所能容纳的存储单元的数量；此外，行方向的多个所述共用源极通过有源区导通形成埋藏于所述衬底中的源线，降低了周边电路的复杂程度，也降低了后续制造难度，优化了制作工艺。

Description

EEPROM存储器阵列

技术领域

本发明涉及半导体制造领域，特别是涉及一种EEPROM存储器阵列。

背景技术

电可擦除可编程只读存储器（Electrically Erasable Programmable Read-OnlyMemory，EEPROM）是一种掉电后数据不会丢失的存储芯片。随着技术的发展和各类电子产品对存储的需求，EEPROM被广泛用于手机，笔记本，掌上电脑和U盘等诸多移动和通讯设备中，如今已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。

如图1所示，其为现有技术中的一种存储器阵列中相邻存储单元的结构示意图，每个存储单元包括衬底10，形成在衬底10中的源极12和漏极11，及位于所述衬底上的栅极结构，在所述漏极11上引出有位线BL，在所述源极12上引出有源线SL，以及位于所述源线SL和位线BL之间的字线WL。

同样的，随着小型化和高集成度的发展，为了把较高组装密度的存储单元引进半导体存储器件，存储器件电路的设计布局也必须随之而采用越来越小的尺寸。但是，对于如图1所示的结构，进行整体的或者部分的缩小会出现各种问题，而高密度组装又势在必行，因此，为了解决由存储单元的高密度组装所引起的各种问题，必须改进现有EEPROM的结构。

发明内容

本发明的目的在于，提供一种EEPROM存储器阵列，能够有效的减少存储单元所占据的体积，从而提高集成度。

为解决上述技术问题，本发明提供一种EEPROM存储器阵列，所述EEPROM存储器阵列包括多个存储单元，每个所述存储单元包含位于衬底中的源极、漏极；所述源极上方依次形成有源极浮栅、源极控制栅，所述漏极上方依次形成有漏极浮栅、漏极控制栅；所述衬底上还形成有位于所述源极浮栅和漏极浮栅之间的选择栅；其中，排列为列方向的排序为奇数和偶数的相邻两个存储单元的源极共用，且行方向的多个所述共用源极通过有源区导通共用，形成埋藏于所述衬底中的源线；

按照列方向交替排列的位线；每条位线将其所在方向的存储单元的漏极连接；

按照行方向排列的字线、控制栅线，每条字线将其所在方向的存储单元的选择删连接，每条控制栅线将其所在方向的存储单元的源极控制栅和漏极控制栅连接。

可选的，对于所述的EEPROM存储器阵列，每个存储单元的所述源极浮栅、源极控制栅、漏极浮栅和漏极控制栅与所述选择栅之间形成有一层氧化层。

可选的，对于所述的EEPROM存储器阵列，对于所述EEPROM存储器阵列中的任一存储单元进行读取时，施加于其所在的控制栅线的电压为0V，施加于其所在的字线的电压为3V，施加于其所在的源线的电压为0V，施加于其所在的位线的电压为1V。

可选的，对于所述的EEPROM存储器阵列，对于所述EEPROM存储器阵列中的任一存储单元进行擦除时，施加于其所在的字线的电压为11V，施加于其所在的控制栅线、源线及位线的电压为0V。

可选的，对于所述的EEPROM存储器阵列，对于所述EEPROM存储器阵列中的任一存储单元进行擦除时，施加于其所在的控制栅线的电压为-7V，施加于其所在的字线的电压为8V，施加于其所在的源线和位线的电压为0V。

可选的，对于所述的EEPROM存储器阵列，对于所述EEPROM存储器阵列中的任一存储单元进行编程时，施加于其所在的控制栅线的电压为8V，施加于其所在的字线的电压为1.5V，施加于其所在的源线的电压为0V，施加于其所在的位线的电压为编程电压。

可选的，对于所述的EEPROM存储器阵列，所述编程电压为5V。

与现有技术相比，本发明提供的EEPROM存储器阵列，将列方向的排序为奇数和偶数的相邻两个存储单元的源极共用，且行方向的多个所述共用源极通过有源区导通共用，能够有效的减小每个存储单元的面积和相邻存储单元之间的距离，提高了存储器阵列所能容纳的存储单元的数量。此外，行方向的多个所述共用源极通过有源区导通形成埋藏于所述衬底中的源线，大大的降低了周边电路的复杂程度，也降低了后续制造难度，优化了制作工艺。

附图说明

图1为现有技术中EEPROM存储器阵列的相邻存储单元的结构示意图；

图2为本发明实施例的EEPROM存储器阵列的示意图；

图3为本发明实施例中EEPROM存储器阵列的相邻存储单元的结构示意图。

具体实施方式

下面将结合示意图对本发明的EEPROM存储器阵列进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种EEPROM存储器阵列，将列方向的排序为奇数和偶数的相邻两个存储单元的源极共用，且行方向的多个所述共用源极通过有源区导通共用，形成埋藏于衬底中的源线，能够有效的减小每个存储单元的面积和相邻存储单元之间的距离，而且采用埋藏于衬底中的源线，大大的降低了周边电路的复杂程度，也降低了后续制造难度，优化了制作工艺。

结合上述核心思想，请参考图2，本发明提供的EEPROM存储器阵列，包括多个存储单元，每个所述存储单元（其具体结构将在下文对图3的描述中加以介绍）包含位于衬底中的源极、漏极；所述源极上方依次形成有源极浮栅、源极控制栅，所述漏极上方依次形成有漏极浮栅、漏极控制栅；所述衬底上还形成有位于所述源极浮栅和漏极浮栅之间的选择栅。

其中，排列为列方向（即图2所示的竖排方向）的排序为奇数和偶数的相邻两个存储单元的源极共用，同时表现为，这两个存储单元在图2中呈镜像对称，行方向（即图2所示的横排方向）的多个所述共用源极通过有源区导通共用，形成埋藏于所述衬底中的源线SL；则只需通过在接触孔（contact，图2中所示的标有叉的圆圈）中填充导电材料即可将源线与外部导通，因此，大大的降低了周边电路的复杂程度。

并且，包括按照列方向交替排列的位线BL；每条位线BL将其所在方向的存储单元的漏极连接。在相邻位线BL之间还可以设置有位线BL-0，所述位线BL-0接地，从而降低或者避免操作时的电干扰。

以及还包括按照行方向排列的字线WL、控制栅线CG，每条字线WL将其所在方向的存储单元的选择删连接，每条控制栅线CG将其所在方向的存储单元的源极控制栅和漏极控制栅连接。

下面请参考表一，对于所述的EEPROM存储器阵列如何进行读取、编程和擦除操作加以说明。

表一

首先，提供外部电源，例如常用的编程电源。

当对于所述EEPROM存储器阵列中的任一存储单元进行读取时，使得施加于其所在的字线WL的电压为3V，施加于其所在的位线BL（即漏极D）的电压为1V，其所在的源线SL（即源极S）及控制栅线CG上的电压则为0V。如此便可对该存储单元进行读取。

当对于所述EEPROM存储器阵列中的任一存储单元进行擦除时，施加于其所在的字线WL的电压为11V，其所在的控制栅线CG、源线SL及位线BL上的电压则为0V。如此便可进行擦除操作。

此外，本发明还提供另一种对于所述EEPROM存储器阵列中的任一存储单元进行擦除时的方法，可以是施加于其所在的控制栅线CG的电压为-7V，施加于其所在的字线WL的电压为8V，其所在的源线SL和位线BL上的电压则为0V。如此同样可进行擦除操作。

当对于所述EEPROM存储器阵列中的任一存储单元进行编程时，施加于其所在的控制栅线CG的电压为8V，施加于其所在的字线WL的电压为1.5V，施加于其所在的位线BL的电压为编程电压（Vdp），例如可以是电压为5V的编程电压，其所在的源线SL上的电压则为0V。

而且，采用本发明的EEPROM存储器阵列进行上述过程时，擦除和编程时的编程擦除电压较低，从而提高耐久度，并且由于源线的掩埋，大大降低了周边电路的复杂程度，能够降低干扰。

下面结合图1和图3，对本发明的EEPROM存储器阵列的存储单元的具体结构进行分析。

图3中示出了相邻的且共用源极12的两个存储单元，也即2中虚线框100所示的结构，这两个存储单元是以源极12为中心呈镜像对称的。每个存储单元包含位于衬底10中的漏极11及与另一存储单元共用的源极12；所述源极12上方依次形成有源极浮栅16、源极控制栅15，所述漏极11上方依次形成有漏极浮栅14、漏极控制栅13；所述衬底10上还形成有位于所述源极浮栅16和漏极浮栅14之间的选择栅（即图中的字线WL）；每个存储单元的所述源极浮栅16、源极控制栅15、漏极浮栅14和漏极控制栅13与所述选择栅之间还形成有一层氧化层17，以便进行隔离。所述漏极11与同一列上的漏极被引出（如通过图1中每个位线BL所示的虚线框中的接触孔）从而形成了位线BL；所述源极12通过有源区与同一行的其他的源极导通共用从而成为埋藏在衬底中的源线SL，而只需在侧端引出即可，例如图1中的左侧的源线SL中设置有接触孔，便可将埋藏的源线SL引出而与外部接通，如此使得每个存储单元的面积得以减小，相邻存储单元之间的距离也得到缩小，从而提高了集成度，也使得制作简单。

综上所述，本发明提供的EEPROM存储器阵列，将列方向的排序为奇数和偶数的相邻两个存储单元的源极共用，且行方向的多个所述共用源极通过有源区导通共用，能够有效的减小每个存储单元的面积和相邻存储单元之间的距离，提高了存储器阵列所能容纳的存储单元的数量。此外，行方向的多个所述共用源极通过有源区导通形成埋藏于所述衬底中的源线，大大的降低了周边电路的复杂程度，也降低了后续制造难度，优化了制作工艺。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种EEPROM存储器阵列，其特征在于，所述EEPROM存储器阵列包括多个存储单元，每个所述存储单元包含位于衬底中的源极、漏极；所述源极上方依次形成有源极浮栅、源极控制栅，所述漏极上方依次形成有漏极浮栅、漏极控制栅；所述衬底上还形成有位于所述源极浮栅和漏极浮栅之间的选择栅；其中，排列为列方向的排序为奇数和偶数的相邻两个存储单元的源极共用，且行方向的所述共用源极通过有源区导通共用，形成埋藏于所述衬底中的源线；

2.如权利要求1所述的EEPROM存储器阵列，其特征在于，每个存储单元的所述源极浮栅、源极控制栅、漏极浮栅和漏极控制栅与所述选择栅之间形成有一层氧化层。

3.如权利要求1或2所述的EEPROM存储器阵列，其特征在于，对于所述EEPROM存储器阵列中的任一存储单元进行读取时，施加于其所在的控制栅线的电压为0V，施加于其所在的字线的电压为3V，施加于其所在的源线的电压为0V，施加于其所在的位线的电压为1V。

4.如权利要求1或2所述的EEPROM存储器阵列，其特征在于，对于所述EEPROM存储器阵列中的任一存储单元进行擦除时，施加于其所在的字线的电压为11V，施加于其所在的控制栅线、源线及位线的电压为0V。

5.如权利要求1或2所述的EEPROM存储器阵列，其特征在于，对于所述EEPROM存储器阵列中的任一存储单元进行擦除时，施加于其所在的控制栅线的电压为-7V，施加于其所在的字线的电压为8V，施加于其所在的源线和位线的电压为0V。

6.如权利要求1或2所述的EEPROM存储器阵列，其特征在于，对于所述EEPROM存储器阵列中的任一存储单元进行编程时，施加于其所在的控制栅线的电压为8V，施加于其所在的字线的电压为1.5V，施加于其所在的源线的电压为0V，施加于其所在的位线的电压为编程电压。

7.如权利要求6所述的EEPROM存储器阵列，其特征在于，所述编程电压为5V。