TWI672699B - 記憶體系統和記憶體系統的操作方法 - Google Patents

記憶體系統和記憶體系統的操作方法 Download PDF

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金珍雄
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Abstract

一種記憶體系統包括：一記憶體元件，該記憶體元件包括多個記憶體區塊，且該記憶體元件適用於儲存資料；以及一控制器，該控制器適用於在從多個記憶體區塊中選中的源記憶體區塊與目標記憶體區塊之間執行一平均抹寫操作。該控制器可以基於一抹除計數清單來選擇該源記憶體區塊和該目標記憶體區塊，該抹除計數清單儲存該等記憶體區塊的目前抹除計數(EC)資訊。

Description

記憶體系統和記憶體系統的操作方法
本申請案主張2015年7月15日提交的第10-2015-0100240號的韓國專利申請案的優先權，透過在此併入其全部參考內容。
本發明的範例性實施例關於一種記憶體系統，更具體地，關於一種記憶體系統和記憶體系統的操作方法。
電腦環境範例已經變為能夠隨時隨地使用的普及計算系統。結果，可攜式電子設備(例如，行動電話、數位照相機和筆記型電腦)的使用持續快速增加。這些可攜式電子設備通常使用具有一個或更多個半導體記憶體元件的記憶體系統(也被稱為資料儲存設備)。資料儲存設備可以用作可攜式電子設備的主存放裝置或輔助存放裝置。
由於半導體記憶體元件不具有移動部件，因此它們提供優異的穩定性、耐久性、高的資訊存取速度和低功耗。資料儲存設備的範例包括通用序列匯流排(USB)記憶體裝置、具有各種介面的記憶卡以及固態硬碟(SSD)。
各種實施例係針對一種記憶體系統，該記憶體系統能夠透過使其複雜度和性能降低最小化以及使其中的記憶體元件的使用效率最大化來穩定地處理資料。
在一個實施例中，一種記憶體系統可以包括：記憶體元件，記憶體元件包括多個記憶體區塊，以及記憶體元件適用於儲存資料；以及控制器，控制器適用於在從多個記憶體區塊中選擇的源記憶體區塊與目標記憶體區塊之間執行平均抹寫操作。控制器可以基於抹除計數清單來選擇源記憶體區塊和目標記憶體區塊，所述抹除計數清單儲存多個記憶體區塊的目前抹除計數(EC)資訊。
控制器可以從抹除計數清單中選擇具有最大EC的一個記憶體區塊作為源記憶體區塊。控制器可以從目標記憶體區塊清單中選擇目標記憶體區塊，該目標記憶體區塊清單儲存記憶體區塊之中除了源記憶體區塊以外的剩餘記憶體區塊的資訊。
控制器可以從記憶體區塊之中除了源記憶體區塊和前一平均抹寫操作的前一目標記憶體區塊二者以外的剩餘記憶體區塊中選擇目標記憶體區塊。
控制器可以透過交換清單來識別前一平均抹寫操作的前一目標記憶體區塊，該交換清單包括記憶體區塊的交換資訊以及關於源記憶體區塊和目標記憶體區塊的資訊。
控制器可以從目標記憶體區塊清單中按照目前EC的升冪從最小目前EC開始選擇一個記憶體區塊作為目標記憶體區塊。
控制器可以透過以下方式從目標記憶體區塊清單中選擇一個記憶體區塊作為目標記憶體區塊，即：首先透過預定標準來從目標記憶體區塊清單中選擇一組記憶體區塊，然後從該記憶體區塊組中選擇一個記憶體區塊。
控制器可以選擇每個記憶體區塊具有比抹除計數清單中包括的 全部目前EC的平均EC小的目前EC的記憶體區塊作為該記憶體區塊組。
控制器可以選擇每個記憶體區塊具有比預設EC小的目前EC的記憶體區塊作為該記憶體區塊組。
控制器可以從該記憶體區塊組選擇除了源記憶體區塊與前一平均抹寫操作的前一目標記憶體區塊二者以外的目標記憶體區塊。
控制器可以從該記憶體區塊組中按照目前EC的升冪從最小目前EC開始選擇一個記憶體區塊作為目標記憶體區塊。
在一個實施例中，提供了一種記憶體系統的操作方法，該記憶體系統包括多個記憶體區塊。該操作方法可以包括：基於抹除計數清單來選擇源記憶體區塊和目標記憶體區塊，該抹除計數清單儲存記憶體區塊的目前抹除計數(EC)資訊；以及在從多個記憶體區塊中選中的源記憶體區塊與目標記憶體區塊之間執行平均抹寫操作。
選擇源記憶體區塊和目標記憶體區塊可以包括：從抹除計數清單中選擇具有最大EC的一個記憶體區塊作為源記憶體區塊；以及從目標記憶體區塊清單中選擇目標記憶體區塊，該目標記憶體區塊清單儲存記憶體區塊之中除源記憶體區塊以外的剩餘記憶體區塊的資訊。
可以透過從多個記憶體區塊之中除源記憶體區塊和前一平均抹寫操作的前一目標記憶體區塊二者以外的剩餘記憶體區塊中選擇目標記憶體區塊來執行對目標記憶體區塊的選擇。
選擇目標記憶體區塊可以透過交換清單來識別前一平均抹寫操作的前一目標記憶體區塊，該交換清單包括記憶體區塊的交換資訊以及關於源記憶體區塊和目標記憶體區塊的資訊。
可以透過從目標記憶體區塊清單中按照目前EC的升冪從最小目前EC開始選擇一個記憶體區塊作為目標記憶體區塊來執行對目標記憶體區塊的選擇。
可以透過以下方式從目標記憶體區塊清單中選擇一個記憶體區塊作為目標記憶體區塊來執行對目標記憶體區塊的選擇，即：首先透過預定標準來從目標記憶體區塊清單中選擇一組記憶體區塊，然後從該記憶體區塊組中選擇一個記憶體區塊。
可以透過選擇每個記憶體區塊具有比抹除計數清單中包括的全部目前EC的平均EC小的目前EC的記憶體區塊作為該記憶體區塊組來執行對該記憶體區塊組的選擇。
可以透過選擇每個記憶體區塊具有比預設EC小的目前EC的記憶體區塊作為該記憶體區塊組來執行對該記憶體區塊組的選擇。
可以透過從該記憶體區塊組選擇除源記憶體區塊與前一平均抹寫操作的前一目標記憶體區塊二者以外的目標記憶體區塊來執行對目標記憶體區塊的選擇。
可以透過從該記憶體區塊組中按照目前EC的升冪從最小目前EC開始選擇一個記憶體區塊作為目標記憶體區塊來執行對目標記憶體區塊的選擇。
100‧‧‧資料處理系統
102‧‧‧主機
110‧‧‧記憶體系統
130‧‧‧控制器
132‧‧‧主機介面單元
134‧‧‧處理器
138‧‧‧錯誤校正碼單元
140‧‧‧電源管理單元
142‧‧‧NAND快閃記憶體控制器
144‧‧‧記憶體
150‧‧‧記憶體元件
152‧‧‧記憶體區塊
154‧‧‧記憶體區塊
156‧‧‧記憶體區塊
210‧‧‧記憶體區塊
220‧‧‧記憶體區塊
230‧‧‧記憶體區塊
240‧‧‧記憶體區塊
310‧‧‧電壓供應區塊
320‧‧‧讀/寫電路
322‧‧‧頁面緩衝器
324‧‧‧頁面緩衝器
326‧‧‧頁面緩衝器
340‧‧‧記憶胞串
1200‧‧‧記憶體元件
1205‧‧‧記憶體區塊
1210‧‧‧記憶體區塊
1215‧‧‧記憶體區塊
1220‧‧‧記憶體區塊
1225‧‧‧記憶體區塊
1230‧‧‧記憶體區塊
1235‧‧‧記憶體區塊
1240‧‧‧記憶體區塊
1245‧‧‧記憶體區塊
1250‧‧‧記憶體區塊
1310‧‧‧檢查抹除計數
1320‧‧‧選擇用於平均抹寫操作的記憶體區塊
1330‧‧‧執行平均抹寫
5111‧‧‧基板
5112‧‧‧介電材料
5113‧‧‧柱體
5114‧‧‧表面層
5115‧‧‧內層
5116‧‧‧介電層
5117‧‧‧子介電層
5118‧‧‧子介電層
5119‧‧‧子介電層
5211‧‧‧導電材料
5212‧‧‧導電材料
5213‧‧‧導電材料
5221‧‧‧導電材料
5222‧‧‧導電材料
5223‧‧‧導電材料
5231‧‧‧導電材料
5232‧‧‧導電材料
5233‧‧‧導電材料
5241‧‧‧導電材料
5242‧‧‧導電材料
5243‧‧‧導電材料
5251‧‧‧導電材料
5252‧‧‧導電材料
5253‧‧‧導電材料
5261‧‧‧導電材料
5262‧‧‧導電材料
5263‧‧‧導電材料
5271‧‧‧導電材料
5272‧‧‧導電材料
5273‧‧‧導電材料
5281‧‧‧導電材料
5282‧‧‧導電材料
5283‧‧‧導電材料
5291‧‧‧導電材料
5292‧‧‧導電材料
5293‧‧‧導電材料
5311‧‧‧摻雜區
5312‧‧‧摻雜區
5313‧‧‧摻雜區
5314‧‧‧摻雜區
5320‧‧‧汲極
5331‧‧‧導電材料
5332‧‧‧導電材料
5333‧‧‧導電材料
6311‧‧‧基板
6312‧‧‧摻雜材料
6321‧‧‧第一導電材料
6322‧‧‧第二導電材料
6323‧‧‧第三導電材料
6324‧‧‧第四導電材料
6325‧‧‧第五導電材料
6326‧‧‧第六導電材料
6327‧‧‧第七導電材料
6328‧‧‧第八導電材料
6340‧‧‧汲極
6351‧‧‧第一上導電材料
6352‧‧‧第二上導電材料
6361‧‧‧內部材料
6362‧‧‧中間層
6363‧‧‧表面層
BL‧‧‧位元線
BLK‧‧‧記憶體區塊
Block‧‧‧記憶體區塊
CG‧‧‧記憶胞
CSL‧‧‧共同源極線
DMC‧‧‧虛擬記憶胞
DP‧‧‧下柱體
DSG‧‧‧汲極選擇閘極
DST‧‧‧汲極選擇電晶體
DWL‧‧‧虛擬字元線
EC‧‧‧抹除計數
ECC‧‧‧錯誤校正碼
GST‧‧‧接地選擇電晶體
MC‧‧‧記憶胞
MWL‧‧‧主字元線
NFC‧‧‧NAND快閃記憶體控制器
NS‧‧‧NAND串
PAGE‧‧‧頁面
PB‧‧‧頁面緩衝器
PG‧‧‧管型閘極
PMU‧‧‧電源管理單元
SSG‧‧‧源極選擇閘極
SSL‧‧‧源極選擇線
SST‧‧‧源極選擇電晶體
ST‧‧‧串
UP‧‧‧上柱體
WL‧‧‧字元線
〔圖1〕係圖示根據本發明一實施例中包括記憶體系統的資料處理系統的示意圖。
〔圖2〕係圖示根據本發明的實施例的記憶體元件的示意圖。
〔圖3〕係圖示根據本發明的實施例的記憶體元件中的記憶體區塊的電路圖。
〔圖4〕係示意性圖示根據本發明的實施例的圖2中所示的記憶體元件的各個方面的示意圖。
〔圖5〕係示意性圖示根據本發明的實施例的圖2中所示的記憶體元件的各個方面的示意圖。
〔圖6〕係示意性圖示根據本發明的實施例的圖2中所示的記憶體元件的各個方面的示意圖，〔圖7〕係示意性圖示根據本發明的實施例的圖2中所示的記憶體元件的各個方面的示意圖。
〔圖8〕係示意性圖示根據本發明的實施例的圖2中所示的記憶體元件的各個方面的示意圖。
〔圖9〕係示意性圖示根據本發明的實施例的圖2中所示的記憶體元件的各個方面的示意圖。
〔圖10〕係示意性圖示根據本發明的實施例的圖2中所示的記憶體元件的各個方面的示意圖。
〔圖11〕係示意性圖示根據本發明的實施例的圖2中所示的記憶體元件的各個方面的示意圖。
〔圖12〕係用於示意性圖示根據本發明的實施例的記憶體系統的資料處理的示意圖。
〔圖13〕係示意性圖示根據本發明的實施例的記憶體系統的資料處理的流 程示意圖。
以下將參照所附圖式來更詳細地描述各種實施例。然而，本發明可以以不同的形式來實施而不應當被解釋為局限於本文中所闡述的實施例。更確切地說，這些實施例被提供使得本發明之揭露將是徹底和完整的。於本申請案中，標記在本發明各種圖式和實施例中的相同的元件符號係代表相同的部分。
所附圖式中之元件尺寸不一定成比例，在某些情況下，可能已經誇大比例以清楚地說明實施例的特徵。當元件被稱為連接或耦接至另一個元件時，應當理解為前者可以直接連接或耦接至後者，或者經由它們之間的中間元件電連接或電性耦接至後者。此外，當描述為一物“包含”(或“包括”)或“具有”一些元件時，如果沒有特定限制，則應當理解為其可以包含(或包括)或具有其他元件以及那些元件。除非另外說明，否則單數形式的術語可以包括複數形式。
圖1是圖示根據本發明一實施例中包括記憶體系統的資料處理系統的方塊圖。
參照圖1，資料處理系統100可以包括主機102和記憶體系統110。
主機102可以包括例如，例如行動電話、MP3播放器和筆記型電腦的可攜式電子設備或例如桌上型電腦、遊戲機、電視(TV)和投影機等的電子設備。
記憶體系統110可以回應於來自主機102的請求而操作，具體 地，儲存要被主機102存取的資料。記憶體系統110可以用作主機102的主記憶體系統或輔助記憶體系統。記憶體系統110可以根據主機介面的協定而用可以與主機102電性耦接的各種類型的儲存設備中的任意一種來實施。合適的儲存設備的範例包括固態硬碟(SSD)、多媒體卡(MMC)、嵌入式多媒體卡(eMMC)、縮小尺寸多媒體卡(RS-MMC)和微型多媒體卡、安全數位(SD)卡、迷你安全數位卡和微型安全數位卡SD、通用序列匯流排(USB)儲存設備、通用快閃儲存(UFS)設備、小型快閃記憶(CF)卡、智慧媒體(SM)卡和記憶棒等。
用於記憶體系統110的儲存設備可以用揮發性記憶體元件(例如動態隨機存取記憶體(DRAM)和靜態隨機存取記憶體(SRAM))或非揮發性記憶體元件(例如唯讀記憶體(ROM)、遮罩ROM(MROM)、可程式化ROM(PROM)、可抹除可程式化ROM(EPROM)、電可抹除可程式化ROM(EEPROM)、鐵電隨機存取記憶體(FRAM)、相變化RAM(PRAM)、磁阻式RAM(MRAM)和電阻式RAM(RRAM))來實施。
記憶體系統110可以包括儲存要被主機102存取的資料的記憶體元件150以及可以控制將資料儲存在記憶體元件150中的控制器130。
控制器130和記憶體元件150可以被整合至一個半導體裝置中。例如，控制器130和記憶體元件150可以被整合至例如固態硬碟(SSD)的一個半導體裝置。當記憶體系統110用作SSD時，可以顯著地提高與記憶體系統110電性耦接的主機102的操作速度。
控制器130和記憶體元件150可以被整合至一個半導體裝置中並且被配置為記憶卡。控制器130和記憶體元件150可以被整合至一個半導體裝置中，並且被配置為例如國際個人電腦記憶卡協會(PCMCIA)卡、小型快閃 記憶體(CF)卡、智慧媒體(SM)卡(SMC)、記憶棒、多媒體卡(MMC)、縮小尺寸多媒體卡和微型多媒體卡、安全數位(SD)卡、迷你安全數位卡、微型安全數位卡和安全數位高容量卡(SDHC)以及通用快閃儲存(UFS)設備的記憶卡。
記憶體系統110可以被配置為以下設備的一部分，即：電腦、超級行動個人電腦(UMPC)、工作站、隨身型易網機(net-book)、個人數位助理(PDA)、可攜式電腦、網路平板、平板電腦、無線電話、行動電話、智慧型手機、電子書、可攜式多媒體播放器(PMP)、可攜式遊戲機、導航裝置、黑盒子、數位相機、數位多媒體廣播(DMB)播放器、三維(3D)電視、智慧電視、數位答錄機、數位音訊播放器、數位圖片記錄器、數位圖片播放器、數位錄影機、數位視訊播放器、配置資料中心的儲存器、能夠在無線環境下收發資訊的設備、配置家用網路的各種電子設備中的一種、配置電腦網路的各種電子設備中的一種、配置遠端資訊處理網路的各種電子設備中的一種、射頻識別(RFID)設備或者配置計算系統的各種組成元件中的一種。
記憶體系統110的記憶體元件150可以在電源被中斷時保持已儲存的資料，例如，記憶體元件可以在寫入操作期間儲存從主機102提供的資料，以及在讀取操作期間將儲存的資料提供給主機102。記憶體元件150可以包括多個記憶體區塊152、154和156。記憶體區塊152、154和156中的每個可以包括多個頁面。每個頁面可以包括多個記憶胞，多個字元線(WL)電性耦接至該等記憶胞。記憶體元件150可以是非揮發性記憶體元件，例如，快閃記憶體。快閃記憶體可以具有三維(3D)層疊結構。記憶體元件可以具有任何其他合適的結構。
控制器130可以控制記憶體元件150的整體操作(例如讀取操作、寫入操作、編程操作和抹除操作)。例如，記憶體系統110的控制器130可以回應於來自主機102的請求來控制記憶體元件150。控制器130可以將從記憶體元件150讀取的資料提供給主機102，及/或可以將從主機102提供的資料儲存在記憶體元件150中。
控制器130可以包括主機介面單元132、處理器134、錯誤校正碼(ECC)單元138、電源管理單元140、NAND快閃記憶體控制器142和記憶體144。
主機介面單元132可以處理從主機102提供的指令和資料，以及可以透過例如通用序列匯流排(USB)、多媒體卡(MMC)、高速週邊元件互連(PCI-E)、串列連接SCSI(SAS)、先進附件標準(SATA)、平行先進附件標準(PATA)、小型電腦系統介面(SCSI)、增強型小型裝置介面(ESDI)和整合式驅動電子裝置(IDE)的各種介面協定中的至少一種來與主機102通訊。
ECC單元138可以檢測並校正在讀取操作期間從記憶體元件150讀取的資料中的錯誤。當錯誤位元的數量大於或等於可校正錯誤位元的臨界值數量時，ECC單元138不能校正錯誤位元，並且可以輸出指示校正錯誤位元失敗的錯誤校正失敗訊號。
ECC單元138可以基於例如低密度奇偶校正(LDPC)碼、博斯-喬赫裡-霍克文黑姆(BCH,Bose-Chaudhuri-Hocquenghem)碼、渦輪碼(turbo code)、裡德-所羅門(RS,Reed-Solomon)碼、迴旋碼、遞迴系統碼(RSC)、交織碼調變(TCM)和區塊碼調變(BCM)等的編碼調變來執行錯誤校正操作。ECC單元138可以包括用於錯誤校正操作的所有電路、系統或設備。
PMU 140可以提供和管理用於控制器130的電源，即，用於包括在控制器130中的組成元件的電源。
NFC 142可以用作控制器130與記憶體元件150之間的記憶體介面以允許控制器130回應於來自主機102的請求來控制記憶體元件150。當記憶體元件150是快閃記憶體時，具體地，當記憶體元件150是NAND快閃記憶體時，NFC 142可以產生用於記憶體元件150的控制訊號以及在處理器134的控制下處理資料。
記憶體144可以用作記憶體系統110和控制器130的工作記憶體，並且儲存用於驅動記憶體系統110和控制器130的資料。控制器130可以回應於來自主機102的請求來控制記憶體元件150。例如，控制器130可以將從記憶體元件150讀取的資料提供給主機102，以及將從主機102提供的資料儲存在記憶體元件150中。當控制器130控制記憶體元件150的操作時，記憶體144可以儲存由控制器130和記憶體元件150使用以用於例如讀取操作、寫入操作、編程操作和抹除操作的資料。
記憶體144可以利用揮發性記憶體來實施。記憶體144可以利用靜態隨機存取記憶體(SRAM)或動態隨機存取記憶體(DRAM)來實施。如上所述，記憶體144可以儲存由主機102和記憶體元件150使用以用於讀取操作和寫入操作的資料。為了儲存該資料，記憶體144可以包括編程記憶體、資料記憶體、寫入緩衝器、讀取緩衝器和映射緩衝器等。
處理器134可以控制記憶體系統110的總體操作，以及回應於來自主機102的寫入請求或讀取請求來控制針對記憶體元件150的寫入操作或讀取操作。處理器134可以驅動被稱為快閃記憶體轉換層(FTL)的韌體來控制 記憶體系統110的總體操作。處理器134可以利用微處理器或中央處理單元(CPU)來實施。
管理單元(圖未示)可以被包括在處理器134中，並且可以執行對記憶體元件150的損壞區塊管理。管理單元可以找到包括在記憶體元件150中的損壞記憶體區塊(其不滿足進一步使用的條件)，並且對損壞記憶體區塊執行損壞區塊管理。當記憶體元件150是快閃記憶體(例如，NAND快閃記憶體)時，在寫入操作期間(例如，在編程操作期間)，可能因NAND邏輯功能的特性而發生編程失敗。在損壞區塊管理期間，編程失敗的記憶體區塊或損壞記憶體區塊的資料可以被編程至新記憶體區塊中。此外，因編程失敗導致的損壞區塊嚴重地降低了具有3D層疊結構的記憶體元件150的利用效率以及記憶體系統110的可靠度，從而需要可靠的損壞區塊管理。
圖2是圖示圖1中所示的記憶體元件150的示意圖。
參照圖2，記憶體元件150可以包括多個記憶體區塊，例如，第零記憶體區塊210至第(N-1)記憶體區塊240。多個記憶體區塊210至240中的每個可以包括多個頁面，例如，2M個頁面(2M PAGES)。多個頁面中的每個可以包括多個記憶胞。多個字元線可以電性耦接至記憶胞。
記憶體元件150可以包括多個記憶體區塊，根據在每個記憶胞中可以儲存或表示的位元的數量而作為單階記憶胞(SLC)記憶體區塊和多階記憶胞(MLC)記憶體區塊。SLC記憶體區塊可以包括用每個記憶胞能夠儲存1位元資料的記憶胞來實施的多個頁面。MLC記憶體區塊可以包括利用每個記憶胞能夠儲存多位元資料(例如，兩位元或更多位元資料)的記憶胞來實施的多個頁面。包括用每個記憶胞能夠儲存3位元資料的記憶胞來實施的多個頁面的 MLC記憶體區塊可以被定義為三階記憶胞(TLC)記憶體區塊。
多個記憶體區塊210至240中的每個可以在寫入操作期間儲存從主機設備102提供的資料，以及可以在讀取操作期間將儲存的資料提供給主機102。
圖3是圖示圖1中所示的多個記憶體區塊152至156中的一個記憶體區塊的電路圖。
參照圖3，記憶體元件150的記憶體區塊152可以包括分別電性耦接至位元線BL0至BLm-1的多個記憶胞串340。每列的記憶胞串340可以包括至少一個汲極選擇電晶體DST和至少一個源極選擇電晶體SST。多個記憶胞或多個記憶胞電晶體MC0至MCn-1可以串聯地電性耦接在選擇電晶體DST與SST之間。各個記憶胞MC0至MCn-1可以由單階記憶胞(SLC)或由多階記憶胞(MLC)來配置，單階記憶胞(SLC)中的每個可以儲存1位元資訊，多階記憶胞(MLC)中的每個可以儲存多位元的資料資訊。記憶胞串340可以分別電性耦接至對應的位元線BL0至BLm-1。作為參考，在圖3中，“DSL”表示汲極選擇線，“SSL”表示源極選擇線，以及“CSL”表示共同源極線。
雖然圖3作為範例僅示出了由NAND快閃記憶胞配置的記憶體區塊152，但是要注意的是，根據實施例的記憶體元件150的記憶體區塊152不限於NAND快閃記憶體，並且可以實現為NOR快閃記憶體、組合了至少兩種類型的記憶胞的混合快閃記憶體、或控制器被建構在記憶體晶片中的一體NAND快閃記憶體(one-NAND flash memory)。半導體裝置的操作特性不僅可以應用至電荷儲存層由導電浮動閘極來配置的快閃記憶體元件，還可以應用至電荷儲存層由介電層來配置的電荷捕獲快閃記憶體(CTF)。
記憶體元件150的電壓供應區塊310可以提供根據操作模式而要被供應至各個字元線的字元線電壓(例如，編程電壓、讀取電壓和通過電壓)以及要被供應至塊材(bulk)(例如，形成記憶胞的井區)的電壓。電壓供應區塊310可以在控制電路(圖未示)的控制下執行電壓產生操作。電壓供應區塊310可以產生多個可變讀取電壓以產生多個讀取資料，在控制電路的控制下選擇記憶胞陣列的一個記憶體區塊或一個磁區，選擇選中記憶體區塊的字元線中的一個，以及將字元線電壓提供給選中字元線和未選中字元線。
記憶體元件150的讀/寫電路320可以由控制電路來控制，以及可以根據操作模式而用作感測放大器或寫入驅動器。在驗證/正常讀取操作期間，讀/寫電路320可以用作用於從記憶胞陣列讀取資料的感測放大器。此外，在編程操作期間，讀/寫電路320可以用作寫入驅動器，寫入驅動器根據要被儲存在記憶胞陣列中的資料來驅動位元線。讀/寫電路320可以在編程操作期間從緩衝器(圖未示)接收要被寫入在記憶胞陣列中的資料，以及可以根據輸入的資料來驅動位元線。例如，讀/寫電路320可以包括分別與行(或位元線)或行對(或位元線對)相對應的多個頁面緩衝器322、324和326，且多個閂鎖器(圖未示)可以被包括在每個頁面緩衝器322、324和326中。
圖4至圖11是圖示圖1中所示的記憶體元件150的各個方面的示意圖。
圖4是圖示圖1中所示的記憶體元件150的多個記憶體區塊152至156的範例的方塊圖。
參照圖4，記憶體元件150可以包括多個記憶體區塊BLK0至BLKN-1，且記憶體區塊BLK0至BLKN-1中的每個可以實現為三維(3D)結構 或垂直結構。每個記憶體區塊BLK0至BLKN-1可以包括沿第一方向至第三方向(例如，x軸方向、y軸方向和z軸方向)延伸的結構。
各個記憶體區塊BLK0至BLKN-1可以包括沿第二方向延伸的多個NAND串NS。多個NAND串NS可以沿第一方向和/或第三方向設置。每個NAND串NS可以電性耦接至位元線BL、至少一個源極選擇線SSL、至少一個接地選擇線GSL、多個字元線WL、至少一個虛擬字元線DWL和共同源極線CSL。各個記憶體區塊BLK0至BLKN-1可以電性耦接至多個位元線BL、多個源極選擇線SSL、多個接地選擇線GSL、多個字元線WL、多個虛擬字元線DWL和多個共同源極線CSL。
圖5是圖4中所示的記憶體區塊BLK0至BLKN-1中的一個記憶體區塊BLKi的透視圖。圖6是沿圖5中所示的記憶體區塊BLKi的I-I'線截取的剖視圖。
參照圖5和圖6，記憶體元件150的多個記憶體區塊之中的記憶體區塊BLKi可以包括沿第一方向至第三方向延伸的結構。
可以設置有基板5111。基板5111可以包括用第一類型雜質摻雜的矽材料。基板5111可以包括用p型雜質摻雜的矽材料，或者可以是p型井(例如，口袋型p井)，並且包括圍繞p型井的n型井。基板5111可以是p型矽，然而，要注意的是，基板5111不局限於是p型矽。
沿第一方向延伸的多個摻雜區5311至5314可以設置在基板5111之上。多個摻雜區5311至5314可以包含與基板5111中所使用的雜質不同的第二類型雜質。多個摻雜區5311至5314可以用n型雜質摻雜。雖然這裡假設第一摻雜區5311至第四摻雜區5314是n型，但是要注意的是，第一摻雜區 5311至第四摻雜區5314不局限於是n型。
在第一摻雜區5311與第二摻雜區5312之間的基板5111之上的區域中，沿第一方向延伸的多個介電材料5112可以沿第二方向依序地設置。介電材料5112與基板5111可以沿第二方向彼此分離預定距離。介電材料5112可以沿第二方向彼此分離預定距離。介電材料5112可以包括例如氧化矽的介電材料。要注意的是也可以使用其他合適的介電材料。
在第一摻雜區5311與第二摻雜區5312之間的基板5111之上的區域中，可以設置多個柱體5113，多個柱體5113沿第一方向依序地配置並且沿第二方向穿過介電材料5112。多個柱體5113可以分別穿過介電材料5112並且可以與基板5111電性耦接。每個柱體5113可以由多種材料來配置。每個柱體5113的表面層5114可以包括用第一類型雜質摻雜的矽材料。每個柱體5113的表面層5114可以包括與基板5111相同類型的雜質摻雜的矽材料。雖然這裡假設每個柱體5113的表面層5114可以包括p型矽，但是每個柱體5113的表面層5114不局限於是p型矽。
每個柱體5113的內層5115可以由介電材料形成。每個柱體5113的內層5115可以由例如氧化矽的介電材料填充。
在第一摻雜區5311與第二摻雜區5312之間的區域中，介電層5116可以沿介電材料5112、柱體5113和基板5111的暴露表面設置。介電層5116的厚度可以小於介電材料5112之間的距離的一半。換句話說，可以配置除介電材料5112和介電層5116之外的材料的區域可以被設置在(i)設置在介電材料5112的第一介電材料的底表面之上的介電層5116與(ii)設置在介電材料5112的第二介電材料的頂表面之上的介電層5116之間。介電材料5112位於第一介 電材料之下。
在第一摻雜區5311與第二摻雜區5312之間的區域中，導電材料5211至5291可以設置在介電層5116的暴露表面之上。沿第一方向延伸的導電材料5211可以設置在鄰近於基板5111的介電材料5112與基板5111之間。具體地，沿第一方向延伸的導電材料5211可以設置在(i)配置在基板5111之上的介電層5116與(ii)配置在鄰近於基板5111的介電材料5112的底表面之上的介電層5116之間。
沿第一方向延伸的導電材料可以設置在(i)配置在介電材料5112的一個介電材料的頂表面之上的介電層5116與(ii)配置在介電材料5112的另一介電材料(其配置在特定介電材料5112之上)的底表面之上的介電層5116之間。沿第一方向延伸的導電材料5221至5281可以設置在介電材料5112之間。沿第一方向延伸的導電材料5291可以設置在最上層介電材料5112之上。沿第一方向延伸的導電材料5211至5291可以是金屬材料。沿第一方向延伸的導電材料5211至5291可以是例如多晶矽的導電材料。
在第二摻雜區5312與第三摻雜區5313之間的區域中，可以設置與第一摻雜區5311和第二摻雜區5312之間的結構相同的結構。例如，在第二摻雜區5312與第三摻雜區5313之間的區域中，可以設置沿第一方向延伸的多個介電材料5112、沿第一方向依序地配置且沿第二方向穿過多個介電材料5112的多個柱體5113、設置在多個介電材料5112和多個柱體5113的暴露表面之上的介電層5116以及沿第一方向延伸的多個導電材料5212至5292。
在第三摻雜區5313與第四摻雜區5314之間的區域中，可以設置與第一摻雜區5311和第二摻雜區5312之間的結構相同的結構。例如，在第 三摻雜區5313與第四摻雜區5314之間的區域中，可以設置沿第一方向延伸的多個介電材料5112、沿第一方向依序地配置且沿第二方向穿過多個介電材料5112的多個柱體5113、設置在多個介電材料5112和多個柱體5113的暴露表面之上的介電層5116以及沿第一方向延伸的多個導電材料5213至5293。
汲極5320可以分別設置在多個柱體5113之上。汲極5320可以是用第二類型雜質摻雜的矽材料。汲極5320可以是用n型雜質摻雜的矽材料。雖然為了方便起見而假設汲極5320包括n型矽，但是要注意的是，汲極5320不局限於是n型矽。每個汲極5320的寬度可以大於每個對應柱體5113的寬度。例如，每個汲極5320可以以焊墊的形狀設置在每個對應柱體5113的頂表面之上。
沿第三方向延伸的導電材料5331至5333可以設置在汲極5320之上。導電材料5331至5333可以沿第一方向依序地配置。各個導電材料5331至5333可以與對應區域的汲極5320電性耦接。例如，汲極5320與導電材料5331至5333可以透過接觸插塞電性耦接。導電材料5331至5333可以是金屬材料。導電材料5331至5333可以是例如多晶矽的導電材料。
在圖5和圖6中，各個柱體5113可以與沿第一方向延伸的介電層5116以及導電材料5211至5291、5212至5292和5213至5293一起形成串。各個柱體5113可以與沿第一方向延伸的介電層5116以及導電材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每個NAND串NS可以包括多個電晶體結構TS。
圖7是圖6中所示的電晶體結構TS的剖視圖。
參照圖7，在圖6中所示的電晶體結構TS中，介電層5116可以 包括第一子介電層至第三子介電層5117、5118和5119。
在柱體5113的每個中的p型矽的表面層5114可以用作基體(body)。鄰近於柱體5113的第一子介電層5117可以用作穿隧介電層，並且可以包括熱氧化層。
第二子介電層5118可以用作電荷儲存層。第二子介電層5118可以用作電荷捕獲層，並且可以包括氮化物層或者例如氧化鋁層或氧化鉿層等的金屬氧化物層。
鄰近於導電材料5233的第三子介電層5119可以用作阻擋介電層。鄰近於沿第一方向延伸的導電材料5233的第三子介電層5119可以被形成為單層或多層。第三子介電層5119可以是例如氧化鋁層或氧化鉿層等的高介電常數介電層，其具有比第一子介電層5117和第二子介電層5118大的介電常數。
導電材料5233可以用作閘極或控制閘極。即，閘極或控制閘極5233、阻擋介電層5119、電荷儲存層5118、穿隧介電層5117和基體5114可以形成電晶體或記憶胞電晶體結構。例如，第一子介電層5117至第三子介電層5119可以形成氧化物-氮化物-氧化物(ONO)結構。在所示實施例中，為了方便起見，在每個柱體5113中的p型矽的表面層5114將被稱為沿第二方向的基體。
記憶體區塊BLKi可以包括多個柱體5113。即，記憶體區塊BLKi可以包括多個NAND串NS。詳細地，記憶體區塊BLKi可以包括沿第二方向或垂直於基板5111的方向延伸的多個NAND串NS。
每個NAND串NS可以包括沿第二方向配置的多個電晶體結構TS。每個NAND串NS的多個電晶體結構TS中的至少一個電晶體結構可以用 作源極選擇電晶體SST。每個NAND串NS的多個電晶體結構TS中的至少一個電晶體結構可以用作接地選擇電晶體GST。
閘極或控制閘極可以對應於沿第一方向延伸的導電材料5211至5291、5212至5292和5213至5293。例如，閘極或控制閘極可以沿第一方向延伸並且形成字元線和至少兩個選擇線(至少一個源極選擇線SSL和至少一個接地選擇線GSL)。
沿第三方向延伸的導電材料5331至5333可以電性耦接至NAND串NS的一端。沿第三方向延伸的導電材料5331至5333可以用作位元線BL。即，在一個記憶體區塊BLKi中，多個NAND串NS可以電性耦接至一個位元線BL。
沿第一方向延伸的第二類型摻雜區5311至5314可以被設置至NAND串NS的另一端。沿第一方向延伸的第二類型摻雜區5311至5314可以用作共同源極線CSL。
例如，記憶體區塊BLKi可以包括沿垂直於基板5111的方向(例如，第二方向)延伸的多個NAND串NS，並且可以用作多個NAND串NS電性耦接至一個位元線BL的NAND快閃記憶體區塊(例如，電荷捕獲型記憶體的NAND快閃記憶體區塊)。
雖然在圖5至圖7中圖示了沿第一方向延伸的導電材料5211至5291、5212至5292和5213至5293設置有9層，但是要注意的是，沿第一方向延伸的導電材料5211至5291、5212至5292和5213至5293不局限於設置有9層。例如，沿第一方向延伸的導電材料可以設置有8層、16層或任意的多層。換句話說，在一個NAND串NS中，電晶體的數量可以是8、16或更多。
雖然在圖5至圖7中圖示了3個NAND串NS電性耦接至一個位元線BL，但是要注意的是，實施例不局限於具有電性耦接至一個位元線BL的3個NAND串NS。在記憶體區塊BLKj中，m個NAND串NS可以電性耦接至一個位元線BL，m是正整數。根據電性耦接至一個位元線BL的NAND串NS的數量，也可以控制沿第一方向延伸的導電材料5211至5291、5212至5292和5213至5293的數量以及共同源極線5311至5314的數量。
此外，雖然在圖5至圖7中圖示了3個NAND串NS電性耦接至沿第一方向延伸的一個導電材料，但是要注意的是，實施例不局限於具有電性耦接至沿第一方向延伸的一個導電材料的3個NAND串NS。例如，n個NAND串NS可以電性耦接至沿第一方向延伸的一個導電材料，n是正整數。根據電性耦接至沿第一方向延伸的一個導電材料的NAND串NS的數量，也可以控制位元線5331至5333的數量。
圖8是圖示具有參照圖5至圖7所描述的第一結構的記憶體區塊BLKi的等效電路圖。
參照圖8，在具有第一結構的記憶體區塊BLKi中，NAND串NS11至NS31可以設置在第一位元線BL1與共同源極線CSL之間。第一位元線BL1可以對應於圖5和圖6中的沿第三方向延伸的導電材料5331。NAND串NS12至NS32可以設置在第二位元線BL2與共同源極線CSL之間。第二位元線BL2可以對應於圖5和圖6中的沿第三方向延伸的導電材料5332。NAND串NS13至NS33可以設置在第三位元線BL3與共同源極線CSL之間。第三位元線BL3可以對應於圖5和圖6中的沿第三方向延伸的導電材料5333。
每個NAND串NS的源極選擇電晶體SST可以電性耦接至對應 的位元線BL。每個NAND串NS的接地選擇電晶體GST可以電性耦接至共同源極線CSL。記憶胞MC可以設置在每個NAND串NS的源極選擇電晶體SST與接地選擇電晶體GST之間。
在此範例中，NAND串NS可以以行和列為單位來定義，並且電性耦接至一個位元線的NAND串NS可以形成一行。電性耦接至第一位元線BL1的NAND串NS11至NS31可以對應於第一行，電性耦接至第二位元線BL2的NAND串NS12至NS32可以對應於第二行，以及電性耦接至第三位元線BL3的NAND串NS13至NS33可以對應於第三行。電性耦接至一個源極選擇線SSL的NAND串NS可以形成一列。電性耦接至第一源極選擇線SSL1的NAND串NS11至NS13可以形成第一列，電性耦接至第二源極選擇線SSL2的NAND串NS21至NS23可以形成第二列，以及電性耦接至第三源極選擇線SSL3的NAND串NS31至NS33可以形成第三列。
在每個NAND串NS中，可以定義高度。在每個NAND串NS中，鄰近於接地選擇電晶體GST的記憶胞MC1的高度可以具有值“1”。在每個NAND串NS中，當從基板5111測量時，記憶胞的高度可以隨記憶胞靠近源極選擇電晶體SST而增大。在每個NAND串NS中，鄰近於源極選擇電晶體SST的記憶胞MC6的高度可以是7。
在同一列中的NAND串NS的源極選擇電晶體SST可以共用源極選擇線SSL。在不同列中的NAND串NS的源極選擇電晶體SST可以分別電性耦接至不同的源極選擇線SSL1、SSL2和SSL3。
在同一列中的NAND串NS中的同一高度處的記憶胞可以共用字元線WL。即，在同一高度處，電性耦接至不同列中的NAND串NS的記憶 胞MC的字元線WL可以電性耦接。在同一列的NAND串NS中的同一高度處的虛擬記憶胞DMC可以共用虛擬字元線DWL。即，在同一高度或同一位準處，電性耦接至不同列中的NAND串NS的虛擬記憶胞DMC的虛擬字元線DWL可以電性耦接。
位於同一位準或同一高度或同一層處的字元線WL或虛擬字元線DWL可以在各層處彼此電性耦接，於各層處可以設置有沿第一方向延伸的導電材料5211至5291、5212至5292和5213至5293的電性耦接。沿第一方向延伸的導電材料5211至5291、5212至5292和5213至5293可以透過各接點共同地電性耦接至上層。在上層處，沿第一方向延伸的導電材料5211至5291、5212至5292和5213至5293可以電性耦接。換句話說，在同一列中的NAND串NS的接地選擇電晶體GST可以共用接地選擇線GSL。此外，在不同列中的NAND串NS的接地選擇電晶體GST可以共用接地選擇線GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以電性耦接至接地選擇線GSL。
共同源極線CSL可以電性耦接至NAND串NS。在主動區之上和基板5111之上，第一摻雜區5311至第四摻雜區5314可以電性耦接。第一摻雜區5311至第四摻雜區5314可以透過各接點電性耦接至上層，並且在上層處，第一摻雜區5311至第四摻雜區5314可以電性耦接。
例如，如圖8中所示，同一高度或同一位準處的字元線WL可以電性耦接。因此，當特定高度處的字元線WL被選中時，電性耦接至該字元線WL的所有NAND串NS可以被選中。在不同列中的NAND串NS可以電性耦接至不同的源極選擇線SSL。因此，在電性耦接至同一字元線WL的NAND串NS之中，透過選擇源極選擇線SSL1至SSL3中的一個，在未選中列中的 NAND串NS可以與位元線BL1至BL3電隔離。換句話說，透過選擇源極選擇線SSL1至SSL3中的一個，一列NAND串NS可以被選中。此外，透過選擇位元線BL1至BL3中的一個，在選中列中的NAND串NS可以以行為單位而被選中。
在每個NAND串NS中，可以設置有虛擬記憶胞DMC。在圖8中，在每個NAND串NS中，虛擬記憶胞DMC可以設置在第三記憶胞MC3與第四記憶胞MC4之間。即，第一記憶胞MC1至第三記憶胞MC3可以設置在虛擬記憶胞DMC與接地選擇電晶體GST之間。第四記憶胞MC4至第六記憶胞MC6可以設置在虛擬記憶胞DMC與源極選擇電晶體SST之間。每個NAND串NS的記憶胞MC可以被虛擬記憶胞DMC劃分為記憶胞組。在劃分的記憶胞組中，鄰近於接地選擇電晶體GST的記憶胞(例如，MC1至MC3)可以被稱為下記憶胞組，而鄰近於源極選擇電晶體SST的記憶胞(例如，MC4至MC6)可以被稱為上記憶胞組。
現在參照圖9至圖11，根據本發明的實施例，提供一種記憶體系統中的記憶體元件，該記憶體元件係採用三維(3D)非揮發性記憶體元件。
圖9是示意性圖示利用三維(3D)非揮發性記憶體元件(其不同於以上參照圖5至圖8描述的第一結構)來實施並且示出圖4的多個記憶體區塊中的記憶體區塊BLKj的透視圖。圖10是圖示沿圖9的VII-VII'線截取的記憶體區塊BLKj的剖視圖。
圖1的記憶體元件150的多個記憶體區塊之中的記憶體區塊BLKj可以包括沿第一方向至第三方向延伸的結構。
可以設置有基板6311。例如，基板6311可以包括用第一類型雜 質摻雜的矽材料。例如，基板6311可以包括用p型雜質摻雜的矽材料，或者可以是p型井(例如，口袋型p井)，並且包括圍繞p型井的n型井。雖然在實施例中為了方便起見假設基板6311是p型矽，但是要注意的是，基板6311不局限於是p型矽。
沿x軸方向和y軸方向延伸的第一導電材料6321至第四導電材料6324設置在基板6311之上。第一導電材料6321至第四導電材料6324可以沿z軸方向分離預定距離。
沿x軸方向和y軸方向延伸的第五導電材料6325至第八導電材料6328可以設置在基板6311之上。第五導電材料6325至第八導電材料6328可以沿z軸方向分離預定距離。第五導電材料6325至第八導電材料6328可以沿y軸方向與第一導電材料6321至第四導電材料6324分離。
可以設置有穿過第一導電材料6321至第四導電材料6324的多個下柱體DP。每個下柱體DP沿z軸方向延伸。此外，可以設置有穿過第五導電材料6325至第八導電材料6328的多個上柱體UP。每個上柱體UP沿z軸方向延伸。
下柱體DP和上柱體UP中的每個柱體可以包括內部材料6361、中間層6362和表面層6363。中間層6362可以用作記憶胞電晶體的通道。表面層6363可以包括阻擋介電層、電荷儲存層及/或穿隧介電層。
下柱體DP和上柱體UP可以透過管型閘極PG電性耦接。管型閘極PG可以配置在基板6311中。例如，管型閘極PG可以包括與下柱體DP和上柱體UP相同的材料。
沿x軸方向和y軸方向延伸的第二類型的摻雜材料6312可以設 置在下柱體DP之上。例如，第二類型的摻雜材料6312可以包括n型矽材料。第二類型的摻雜材料6312可以用作共同源極線CSL。
汲極6340可以設置在上柱體UP之上。汲極6340可以包括n型矽材料。沿y軸方向延伸的第一上導電材料6351和第二上導電材料6352可以設置在汲極6340之上。
第一上導電材料6351與第二上導電材料6352可以沿x軸方向分離。第一上導電材料6351和第二上導電材料6352可以由金屬形成。第一上導電材料6351和第二上導電材料6352與汲極6340可以透過接觸插塞電性耦接。第一上導電材料6351和第二上導電材料6352可以分別用作第一位元線BL1和第二位元線BL2。
第一導電材料6321可以用作源極選擇線SSL，第二導電材料6322可以用作第一虛擬字元線DWL1，以及第三導電材料6323和第四導電材料6324分別用作第一主字元線MWL1和第二主字元線MWL2。第五導電材料6325和第六導電材料6326分別用作第三主字元線MWL3和第四主字元線MWL4，第七導電材料6327可以用作第二虛擬字元線DWL2，以及第八導電材料6328可以用作汲極選擇線DSL。
下柱體DP和鄰近於下柱體DP的第一導電材料6321至第四導電材料6324可以形成下串。上柱體UP和鄰近於上柱體UP的第五導電材料6325至第八導電材料6328可以形成上串。下串與上串可以透過管型閘極PG電性耦接。下串的一端可以電性耦接至用作共同源極線CSL的第二類型的摻雜材料6312。上串的一端可以透過汲極6340電性耦接至對應的位元線。一個下串和一個上串形成一個記憶胞串，該記憶胞串電性耦接在第二類型的摻雜材料6312(用 作共同源極線CSL)與上導電材料層6351和6352(用作位元線BL)中對應的一個之間。
即，下串可以包括源極選擇電晶體SST、第一虛擬記憶胞DMC1、第一主記憶胞MMC1和第二主記憶胞MMC2。上串可以包括第三主記憶胞MMC3和第四主記憶胞MMC4、第二虛擬記憶胞DMC2以及汲極選擇電晶體DST。
在圖9和圖10中，上串和下串可以形成NAND串NS，且NAND串NS可以包括多個電晶體結構TS。由於以上參照圖7詳細描述了包括在圖9和圖10的NAND串NS中的電晶體結構，因此這裡將省略對其的詳細描述。
圖11是圖示具有如上面參照圖9和圖10描述的第二結構的記憶體區塊BLKj的等效電路的電路圖。為了方便起見，僅示出了第二結構中的在記憶體區塊BLKj中形成一對的第一串和第二串。
參照圖11，在記憶體元件150的多個記憶體區塊之中的具有第二結構的記憶體區塊BLKj中，可以以定義複數對的方式來設置記憶胞串，如以上參照圖9和圖10所描述的，每個記憶胞串利用經由管型閘極PG電性耦接的一個上串和一個下串來實施。
即，在具有第二結構的記憶體區塊BLKj中，例如，沿第一通道CH1(圖未示)層疊的記憶胞CG0至CG31、至少一個源極選擇閘極SSG1和至少一個汲極選擇閘極DSG1可以形成第一串ST1，以及例如，沿第二通道CH2(圖未示)層疊的記憶胞CG0至CG31、至少一個源極選擇閘極SSG2和至少一個汲極選擇閘極DSG2可以形成第二串ST2。
第一串ST1和第二串ST2可以電性耦接至同一汲極選擇線DSL 和同一源極選擇線SSL。第一串ST1可以電性耦接至第一位元線BL1，而第二串ST2可以電性耦接至第二位元線BL2。
雖然在圖11中描述了第一串ST1和第二串ST2電性耦接至同一汲極選擇線DSL和同一源極選擇線SSL，但是可以設想第一串ST1和第二串ST2可以電性耦接至同一源極選擇線SSL和同一位元線BL，第一串ST1可以電性耦接至第一汲極選擇線DSL1，而第二串ST2可以電性耦接至第二汲極選擇線DSL2。此外，可以設想第一串ST1和第二串ST2可以電性耦接至同一汲極選擇線DSL和同一位元線BL，第一串ST1可以電性耦接至第一源極選擇線SSL1，而第二串ST2可以電性耦接至第二源極選擇線SSL2。
在下文中，參照圖12和圖13來描述在編程操作或抹除操作期間根據本發明的實施例的記憶體系統110中的記憶體元件1200的處理資料的操作。
圖12是用於示意性描述根據本發明的實施例的記憶體系統110中的記憶體元件1200的資料處理的範例的示意圖。
以下，為了描述的方便起見，將描述回應於編程指令和抹除指令的對記憶體元件150的記憶體區塊152至156的編程操作和抹除操作作為記憶體系統110的資料處理的範例。
記憶體元件150的記憶體區塊152至156中的每個可以具有有限的最大抹除計數(EC)，最大抹除計數表示對記憶體區塊的抹除操作的最大數量。因此，記憶體區塊可以執行最大EC之內的抹除操作。當對記憶體區塊的抹除操作的數量大於最大EC時，記憶體區塊可以被處理為不能再使用的損壞區塊。在本實施例中，記憶體系統110可以對記憶體元件150的記憶體區塊152至156 執行平均抹寫(wear leveling)操作，使得在每個記憶體區塊152至156的最大EC之內對記憶體元件150的全部記憶體區塊152至156均勻地執行抹除操作。以下，將更詳細地描述基於每個記憶體元件150的記憶體區塊152至156的EC的平均抹寫操作。
根據本發明的實施例，雖然記憶體系統110中的資料處理將被圖示為由控制器130來執行而作為範例，但是資料處理可以由控制器130的處理器134(例如，透過如上所述的FTL)來執行。
控制器130可以執行將寫入資料編程至多個記憶體區塊中的編程操作。控制器130可以執行抹除記憶體元件150中的記憶體區塊152至156的編程資料的抹除操作。
根據本發明的實施例，控制器130可以根據每個記憶體區塊152至156的EC而透過在記憶體區塊152至156之間交換編程資料來執行對記憶體區塊152至156的平均抹寫操作。
在本實施例中，控制器130可以根據每個記憶體區塊152至156的EC來執行對記憶體區塊的平均抹寫操作，同時控制器130也可以根據每個記憶體區塊152至156的編程/抹除(P/E)週期或抹除/寫入(E/W)週期來執行對記憶體區塊的平均抹寫操作。
參照圖12，回應於具有編程位址的編程指令，控制器130可以將寫入資料編程至記憶體元件1200中包括的多個記憶體區塊之中的一個(例如，記憶體區塊0(1205)、記憶體區塊1(1210)、記憶體區塊2(1215)、記憶體區塊3(1220)、記憶體區塊4(1225)、記憶體區塊5(1230)、記憶體區塊6(1235)、記憶體區塊7(1240)、記憶體區塊8(1245)和記憶體區塊9(1250))。回應於 具有抹除位址的抹除指令，控制器130可以對記憶體元件1200中包括的記憶體區塊0至記憶體區塊9之中的一個記憶體區塊執行抹除操作。在抹除操作期間，控制器130可以更新被執行了抹除操作的記憶體區塊的EC。控制器130可以管理抹除計數清單，該抹除計數清單包括記憶體區塊0至記憶體區塊9的全部目前EC並且被儲存在記憶體144中。每次抹除操作時，控制器130可以更新抹除計數清單中的每個記憶體區塊0至記憶體區塊9的目前EC。
如上所述，記憶體區塊0至記憶體區塊9中的每個可以具有最大EC，該最大EC是對應於記憶體區塊所允許的抹除操作的最大數量。每個記憶體區塊0至9的最大EC以及目前EC可以被包括在抹除計數清單中。假設多個記憶體區塊0至9的最大EC被設置為600。
在對記憶體區塊0至記憶體區塊9的抹除操作期間，控制器130可以在抹除計數清單中更新記憶體區塊0至記憶體區塊9中的為抹除操作的目標的一個記憶體區塊的目前EC。即，當對記憶體區塊0至記憶體區塊9執行了抹除操作時，控制器130可以更新儲存在控制器130的記憶體144中的抹除計數清單中的目前EC。
假設記憶體區塊0至記憶體區塊9的目前EC分別是150(EC=150)、300(EC=300)、50(EC=50)、170(EC=170)、480(EC=480)、100(EC=100)、350(EC=350)、200(EC=200)、430(EC=430)和270(EC=270)，以及記憶體區塊0至記憶體區塊9的最大EC一般為600。
由於記憶體元件1200中包括的記憶體區塊0至記憶體區塊9的目前EC是不均勻的，因此控制器130可以鑒於記憶體區塊0至記憶體區塊9的目前EC來對記憶體區塊0至記憶體區塊9執行平均抹寫操作。可以對記憶體區 塊0至記憶體區塊9執行平均抹寫操作，使得記憶體區塊0至記憶體區塊9具有均勻的目前EC，從而使記憶體元件1200的可靠性和效率最大化。
根據本發明的實施例，控制器130可以選擇記憶體區塊0至記憶體區塊9之中的具有最大目前EC的記憶體區塊4(1225)作為用於平均抹寫操作的源記憶體區塊。根據本發明的實施例，控制器130可以以各種方式在記憶體區塊0至記憶體區塊9的除了選中源記憶體區塊(即，記憶體區塊4(1225))以外的剩餘記憶體區塊之中選擇用於平均抹寫操作的目標記憶體區塊。因此，在平均抹寫操作期間，控制器130可以控制源記憶體區塊和目標記憶體區塊來將儲存在源記憶體區塊中的一來源資料與儲存在目標記憶體區塊中的一目標資料進行交換。例如，控制器130可以隨機選擇記憶體區塊2(1215)作為目標記憶體區塊，以及控制器130可以控制記憶體區塊2(1215)和記憶體區塊4(1225)來將儲存在記憶體區塊4(1225，即，源記憶體區塊)中的資料4(即，該來源資料)與儲存在記憶體區塊2(1215，即，目標記憶體區塊)中的資料2(即，該目標資料)進行交換。
根據本發明的實施例，控制器130可以管理目標記憶體區塊清單，該目標記憶體區塊清單包括記憶體區塊0至記憶體區塊9的除了選中源記憶體區塊以外的剩餘記憶體區塊的資訊。控制器130可以從目標記憶體區塊清單選擇目標記憶體區塊。例如，控制器1300可以透過抹除計數清單來選擇記憶體區塊0至記憶體區塊9之中的具有最大目前EC的記憶體區塊4(1225)作為源記憶體區塊，以及可以從目標記憶體區塊清單(其包括除記憶體區塊4或選中源記憶體區塊以外的記憶體區塊0至記憶體區塊3和記憶體區塊5至記憶體區塊9的資訊)中選擇目標記憶體區塊。
作為範例，控制器130可以從目標記憶體區塊清單(其包括除了選中源記憶體區塊以外的記憶體區塊0至記憶體區塊9的資訊)隨機選擇任意一個記憶體區塊(例如，記憶體區塊2(1215))作為目標記憶體區塊。
作為另一個範例，控制器130可以在記憶體區塊0至9之中隨機選擇除了選中源記憶體區塊和前一平均抹寫操作的前一目標記憶體區塊二者以外的任意一個記憶體區塊作為目前平均抹寫操作的目標記憶體區塊。如上所述，目標記憶體區塊清單可以包括目標記憶體區塊的候選者的資訊或記憶體區塊0至記憶體區塊9中的除了選中源記憶體區塊以外的剩餘記憶體區塊的資訊。此外，透過包括記憶體區塊0至記憶體區塊9的交換資訊的交換清單來管理先前目標記憶體區塊的資訊。交換資訊包括關於源記憶體區塊和目標記憶體區塊的資訊。控制器130可以透過交換清單來識別前一平均抹寫操作的前一目標記憶體區塊。
在平均抹寫操作期間，控制器130可以將儲存在源記憶體區塊中的資料與儲存在目標記憶體區塊中的資料進行交換，然後更新交換清單中的交換資訊。控制器130可以將交換清單儲存在控制器130的記憶體144中。例如，交換資訊可以包括表示記憶體區塊2(1215)是目標記憶體區塊並且記憶體區塊4(1225)是源記憶體區塊的資訊。控制器130可以對記憶體區塊2(1215)和記憶體區塊4(1225)執行抹除操作以將儲存在記憶體區塊4(1225)中的資料4(即，該來源資料)與儲存在記憶體區塊2(1215)中的資料2(即，該目標資料)進行交換。根據抹除操作，也可以更新抹除計數清單中的記憶體區塊2(1215)和記憶體區塊4(1225)的目前EC。
作為另一個範例，控制器130可以從目標記憶體區塊清單中按 照目前EC的升冪來從最小的目前EC開始選擇一個記憶體區塊作為目標記憶體區塊。例如，控制器130可以依序地選擇具有目前EC為50的記憶體區塊2、具有目前EC為100的記憶體區塊5、具有目前EC為150的記憶體區塊0、具有目前EC為170的記憶體區塊3以及具有目前EC為200的記憶體區塊7。
作為另一個範例，控制器130可以透過以下方式來從目標記憶體區塊清單中選擇一個記憶體區塊作為目標記憶體區塊，即：首先透過預定標準來從目標記憶體區塊清單中選擇一組記憶體區塊，然後從該記憶體區塊組中選擇一個記憶體區塊。
作為該預定標準的範例，控制器130可以從目標記憶體區塊清單中隨機選擇任意記憶體區塊作為該記憶體區塊組。例如，控制器130可以隨機選擇記憶體區塊0至記憶體區塊3作為該記憶體區塊組，然後從該記憶體區塊組中選擇記憶體區塊2作為目標記憶體區塊。
作為該預定標準的另一個範例，控制器130可以選擇每個記憶體區塊具有比抹除計數清單中包括的全部目前EC的平均EC(EC_avg)小的目前EC的記憶體區塊作為該記憶體區塊組。例如，控制器130可以從目標記憶體區塊清單中選擇具有目前EC為50的記憶體區塊2、具有目前EC為100的記憶體區塊5、具有目前EC為150的記憶體區塊0、具有目前EC為170的記憶體區塊3以及具有目前EC為200的記憶體區塊7(它們中的每個具有比抹除計數清單中包括的全部目前EC的為250的平均EC小的目前EC)作為該記憶體區塊組。
作為該預定標準的另一個範例，控制器130可以選擇每個記憶體區塊具有比預設EC(EC_set)小的目前EC的記憶體區塊。例如，控制器130 可以從目標記憶體區塊清單中選擇具有目前EC為50的記憶體區塊2、具有目前EC為100的記憶體區塊5、具有目前EC為150的記憶體區塊0、具有目前EC為170的記憶體區塊3以及具有目前EC為200的記憶體區塊7(它們中的每個具有比為300的預設EC小的目前EC)作為該記憶體區塊組，上述為300的預設EC對應於為600的最大EC的一半。
以這種方式，控制器130可以從目標記憶體區塊清單中選擇該記憶體區塊組。從選中的該記憶體區塊組中，控制器130可以以與如上所述的從目標記憶體區塊清單中選擇目標記憶體區塊相同的方式來從該記憶體區塊組中選擇目標記憶體區塊。例如，從選中的該記憶體區塊組中，控制器130可以隨機選擇任意一個記憶體區塊作為目標記憶體區塊，或者按照目前EC的升冪從最小目前EC開始選擇任意一個記憶體區塊作為目標記憶體區塊。
在本發明的實施例中，控制器130可以根據各個記憶體區塊0至9的目前EC而從記憶體元件1200的記憶體區塊0至記憶體區塊9中選擇源記憶體區塊和目標記憶體區塊。然後，控制器130可以透過平均抹寫操作來將儲存在源記憶體區塊中的資料與儲存在目標記憶體區塊中的資料進行交換，使得對記憶體區塊的抹除操作被均勻地執行。
在持續選擇特定記憶體區塊(例如，具有最小EC的記憶體區塊)作為用於平均抹寫操作的目標記憶體區塊的情況下，可以對特定記憶體區塊(即，具有最小EC的記憶體區塊)重複地執行抹除操作，這導致該特定記憶體區塊的可靠度降低。然而在本實施例中，控制器130可以隨機選擇目標記憶體區塊，使得對全部記憶體區塊均勻地執行抹除操作。因此，可以改善記憶體區塊的可靠度，以及可以使記憶體區塊的使用效率最大化以穩定地儲存和處理資料。
圖13是示意性地圖示根據本發明的實施例的記憶體系統110的資料處理的流程示意圖。
參照圖13，在步驟1310處，記憶體系統110可以從包含記憶體元件1200的記憶體區塊0至記憶體區塊9的目前EC資訊的抹除計數清單中檢查記憶體元件1200的各個記憶體區塊0至9的目前EC。此時，記憶體系統110可以檢查記憶體元件1200的各個記憶體區塊0至9的最大EC。
在步驟1320處，根據抹除計數清單中包括的各個記憶體區塊0至9的目前EC，記憶體系統110可以從抹除計數清單、目標記憶體區塊清單和交換清單中選擇用於平均抹寫操作的源記憶體區塊和目標記憶體區塊。
由於以上已經參照圖12描述了記憶體元件1200的各個記憶體區塊0至9或抹除計數清單的目前EC，以及從抹除計數清單、目標記憶體區塊清單和交換清單中選擇源記憶體區塊和目標記憶體區塊，因此這裡省略對其的詳細描述。
在步驟1330處，記憶體系統可以在記憶體元件1200的源記憶體區塊與目標記憶體區塊之間執行平均抹寫操作，或者可以將儲存在源記憶體區塊中的資料與儲存在目標記憶體區塊中的資料進行交換，以及可以更新交換清單中的交換資訊和抹除計數清單。
由於以上已經參照圖12描述了根據記憶體元件1200的各個記憶體區塊0至9的目前EC的對儲存在記憶體區塊中的資料之間的交換或者源記憶體區塊與目標記憶體區塊之間的平均抹寫操作、抹除計數清單以及交換清單，因此這裡省略對其的詳細描述。
根據本發明的實施例，記憶體系統及其操作方法能夠使記憶體 系統的複雜度和性能降低最小化，以及使記憶體元件的效率最大化，從而穩定地處理資料。
雖然已經出於說明的目的描述了各種實施例，但是對本領域技術人員將明顯的是，在不脫離申請專利範圍中限定的本發明的精神和範圍的情況下，可以做出各種改變和修改。

Claims (14)

  1. 一種記憶體系統，包括：一記憶體元件，包括多個記憶體區塊，且適用於儲存資料；以及一控制器，適用於在從該等記憶體區塊中選擇的源記憶體區塊與目標記憶體區塊之間執行一平均抹寫操作，其中，該控制器基於一抹除計數清單來選擇該源記憶體區塊和該目標記憶體區塊，該抹除計數清單儲存該等記憶體區塊的目前抹除計數(EC)資訊，其中，該控制器從該抹除計數清單中選擇具有最大EC的一個記憶體區塊作為該源記憶體區塊，其中，該控制器從該等記憶體區塊之中除了該源記憶體區塊和前一平均抹寫操作的前一目標記憶體區塊二者以外的剩餘記憶體區塊中選擇該目標記憶體區塊，其中，該控制器透過一交換清單來識別前一平均抹寫操作的前一目標記憶體區塊，該交換清單包括該等記憶體區塊的交換資訊以及關於該源記憶體區塊與該目標記憶體區塊的資訊。
  2. 如請求項1所述的記憶體系統，其中，該控制器從該目標記憶體區塊清單中按照目前EC的升冪從最小目前EC開始選擇一個記憶體區塊作為該目標記憶體區塊之中除了該源記憶體區塊和前一平均抹寫操作的前一目標記憶體區塊二者以外的。
  3. 如請求項1所述的記憶體系統，其中，該控制器透過以下方式從該目標記憶體區塊清單中選擇一個記憶體區塊作為該目標記憶體區塊：首先透過預定標 準從該目標記憶體區塊清單中選擇一記憶體區塊組，然後從該記憶體區塊組中選擇一個記憶體區塊。
  4. 如請求項3所述的記憶體系統，其中，該控制器選擇多個記憶體區塊作為該記憶體區塊組，該等記憶體區塊中的每個記憶體區塊具有比該抹除計數清單中包括的全部目前EC的平均EC小的目前EC。
  5. 如請求項3所述的記憶體系統，其中，該控制器選擇多個記憶體區塊作為該記憶體區塊組，該等記憶體區塊中的每個記憶體區塊具有比預設EC小的目前EC。
  6. 如請求項3所述的記憶體系統，其中，該控制器從該記憶體區塊組中選擇除了源記憶體區塊和前一平均抹寫操作的前一目標記憶體區塊二者以外的目標記憶體區塊。
  7. 如請求項3所述的記憶體系統，其中，該控制器從該記憶體區塊組中按照目前EC的升冪從最小目前EC開始選擇一個記憶體區塊作為該目標記憶體區塊。
  8. 一種記憶體系統的操作方法，該記憶體系統包括多個記憶體區塊，該操作方法包括：基於一抹除計數清單來選擇源記憶體區塊和目標記憶體區塊，該抹除計數清單儲存該等記憶體區塊的目前抹除計數EC資訊；以及在從該等記憶體區塊中選中的源記憶體區塊與目標記憶體區塊之間執行一平均抹寫操作，其中，選擇該源記憶體區塊和該目標記憶體區塊包括： 從該抹除計數清單中選擇具有最大EC的一個記憶體區塊作為該源記憶體區塊；以及從該等記憶體區塊之中除了源記憶體區塊和前一平均抹寫操作的前一目標記憶體區塊二者以外的剩餘記憶體區塊中選擇該目標記憶體區塊來執行對該目標記憶體區塊的選擇，以及其中，選擇該目標記憶體區塊係透過一交換清單來識別前一平均抹寫操作的前一目標記憶體區塊，該交換清單包括該等記憶體區塊的交換資訊以及關於該源記憶體區塊和該目標記憶體區塊的資訊。
  9. 如請求項8所述的操作方法，其中除了源記憶體區塊和前一平均抹寫操作的前一目標記憶體區塊二者以外的剩餘記憶體區塊中按照目前EC的升冪從最小目前EC開始選擇一個記憶體區塊作為該目標記憶體區塊來執行對目標記憶體區塊的選擇。
  10. 如請求項8所述的操作方法，其中，透過以下方式從該目標記憶體區塊清單中選擇一個記憶體區塊作為該目標記憶體區塊來執行對該目標記憶體區塊的選擇：首先透過預定標準從該目標記憶體區塊清單中選擇該記憶體區塊組，然後從該記憶體區塊組中選擇一個記憶體區塊。
  11. 如請求項10所述的操作方法，其中，透過選擇多個記憶體區塊來執行對該記憶體區塊組的選擇，該等記憶體區塊中的每個記憶體區塊均具有比該抹除計數清單中包括的全部目前EC的平均EC小的目前EC。
  12. 如請求項10所述的操作方法，其中，透過選擇多個記憶體區塊來執行對該記憶體區塊組的選擇，該等記憶體區塊中的每個記憶體區塊均具有比預設EC小的目前EC。
  13. 如請求項10所述的操作方法，其中，透過從該記憶體區塊組中選擇除了該源記憶體區塊和前一平均抹寫操作的前一目標記憶體區塊二者以外的目標記憶體區塊來執行對該目標記憶體區塊的選擇。
  14. 如請求項10所述的操作方法，其中，透過從該記憶體區塊組中按照目前EC的升冪從最小目前EC開始選擇一個記憶體區塊作為該目標記憶體區塊來執行對該目標記憶體區塊的選擇。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106951187B (zh) * 2017-03-07 2020-01-24 记忆科技(深圳)有限公司 一种固态存储静态磨损均衡的实现方法
US11403015B2 (en) * 2018-11-09 2022-08-02 SK Hynix Inc. Memory system and operating method thereof
CN111309642B (zh) * 2020-02-12 2023-08-08 合肥康芯威存储技术有限公司 一种存储器及其控制方法与存储系统
TWI831118B (zh) * 2022-01-21 2024-02-01 慧榮科技股份有限公司 資料儲存裝置及其編程應力消除方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7120729B2 (en) * 2002-10-28 2006-10-10 Sandisk Corporation Automated wear leveling in non-volatile storage systems
US20120191927A1 (en) * 2009-01-05 2012-07-26 Sergey Anatolievich Gorobets Wear Leveling for Non-Volatile Memories: Maintenance of Experience Count and Passive Techniques
US20130311703A1 (en) * 2012-05-18 2013-11-21 Silicon Motion, Inc. Data storage device and method for flash block management
US20140181434A1 (en) * 2012-12-20 2014-06-26 Virtium Technology, Inc. Integrated and naturalized static wear-leveling for block mapping

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7139864B2 (en) * 2003-12-30 2006-11-21 Sandisk Corporation Non-volatile memory and method with block management system
JP4688584B2 (ja) * 2005-06-21 2011-05-25 株式会社日立製作所 ストレージ装置
KR101413736B1 (ko) 2007-09-13 2014-07-02 삼성전자주식회사 향상된 신뢰성을 갖는 메모리 시스템 및 그것의웨어-레벨링 기법
KR101437123B1 (ko) 2008-04-01 2014-09-02 삼성전자 주식회사 메모리 시스템 및 그것의 마모도 관리 방법
CN101640069B (zh) * 2008-08-01 2013-12-18 群联电子股份有限公司 用于闪速存储器的平均磨损方法与平均磨损系统
TWI375887B (en) 2008-10-31 2012-11-01 A Data Technology Co Ltd Flash memory device with wear-leveling mechanism and controlling method thereof
KR20130061967A (ko) 2011-12-02 2013-06-12 삼성전자주식회사 메모리 시스템 및 그것의 웨어 레벨링 방법
KR20140096875A (ko) 2013-01-29 2014-08-06 삼성전자주식회사 메모리 시스템의 및 그것의 블록 관리 방법
TWI516922B (zh) * 2014-03-12 2016-01-11 慧榮科技股份有限公司 資料儲存裝置及快閃記憶體零散資料收集方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7120729B2 (en) * 2002-10-28 2006-10-10 Sandisk Corporation Automated wear leveling in non-volatile storage systems
US20120191927A1 (en) * 2009-01-05 2012-07-26 Sergey Anatolievich Gorobets Wear Leveling for Non-Volatile Memories: Maintenance of Experience Count and Passive Techniques
US20130311703A1 (en) * 2012-05-18 2013-11-21 Silicon Motion, Inc. Data storage device and method for flash block management
US20140181434A1 (en) * 2012-12-20 2014-06-26 Virtium Technology, Inc. Integrated and naturalized static wear-leveling for block mapping

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