CN106354663B - 存储系统和存储系统的操作方法 - Google Patents

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Abstract

一种存储系统包括：存储器件，存储器件包括多个存储块，且存储器件适用于储存数据；以及控制器，控制器适用于在从多个存储块中选中的源存储块与目标存储块之间执行磨损均衡操作。控制器可以基于擦除计数列表来选择源存储块和目标存储块，所述擦除计数列表储存存储块的当前擦除计数(EC)信息。

Description

存储系统和存储系统的操作方法
相关申请的交叉引用
本申请要求2015年7月15日提交的第10-2015-0100240号的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种存储系统，更具体地，涉及一种存储系统和存储系统的操作方法。
背景技术
计算机环境范式已经变为能够随时随地使用的普适计算系统。结果，便携式电子设备(诸如，移动电话、数字照相机和笔记本电脑)的使用持续快速增加。这些便携式电子设备通常使用具有一个或更多个半导体存储器件的存储系统(也被称为数据储存设备)。数据储存设备可以用作便携式电子设备的主存储设备或辅助存储设备。
由于半导体存储器件不具有移动部件，因此它们提供优异的稳定性、耐久性、高的信息访问速度和低功耗。数据储存设备的示例包括通用串行总线(USB)存储设备、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
各种实施例针对一种存储系统，该存储系统能够通过使其复杂度和性能降低最小化以及使其中的存储器件的使用效率最大化来稳定地处理数据。
在一个实施例中，一种存储系统可以包括：存储器件，存储器件包括多个存储块，以及存储器件适用于储存数据；以及控制器，控制器适用于在从多个存储块中选择的源存储块与目标存储块之间执行磨损均衡操作。控制器可以基于擦除计数列表来选择源存储块和目标存储块，所述擦除计数列表储存多个存储块的当前擦除计数(EC)信息。
控制器可以从擦除计数列表中选择具有最大EC的一个存储块作为源存储块。控制器可以从目标存储块列表中选择目标存储块，所述目标存储块列表储存存储块之中除源存储块以外的剩余存储块的信息。
控制器可以从存储块之中除源存储块和前一磨损均衡操作的前一目标存储块二者以外的剩余存储块中选择目标存储块。
控制器可以通过交换列表来识别前一磨损均衡操作的前一目标存储块，所述交换列表包括存储块的交换信息以及关于源存储块和目标存储块的信息。
控制器可以从目标存储块列表中按照当前EC的升序从最小当前EC开始选择一个存储块作为目标存储块。
控制器可以通过以下方式从目标存储块列表中选择一个存储块作为目标存储块，即：首先通过预定标准来从目标存储块列表中选择一组存储块，然后从该存储块组中选择一个存储块。
控制器可以选择每个存储块具有比擦除计数列表中包括的全部当前EC的平均EC小的当前EC的存储块作为该存储块组。
控制器可以选择每个存储块具有比预设EC小的当前EC的存储块作为该存储块组。
控制器可以从该存储块组选择除源存储块与前一磨损均衡操作的前一目标存储块二者以外的目标存储块。
控制器可以从该存储块组中按照当前EC的升序从最小当前EC开始选择一个存储块作为目标存储块。
在一个实施例中，提供了一种存储系统的操作方法，所述存储系统包括多个存储块。所述操作方法可以包括：基于擦除计数列表来选择源存储块和目标存储块，所述擦除计数列表储存存储块的当前擦除计数(EC)信息；以及在从多个存储块中选中的源存储块与目标存储块之间执行磨损均衡操作。
选择源存储块和目标存储块可以包括：从擦除计数列表中选择具有最大EC的一个存储块作为源存储块；以及从目标存储块列表中选择目标存储块，所述目标存储块列表储存存储块之中除源存储块以外的剩余存储块的信息。
可以通过从多个存储块之中除源存储块和前一磨损均衡操作的前一目标存储块二者以外的剩余存储块中选择目标存储块来执行对目标存储块的选择。
选择目标存储块可以通过交换列表来识别前一磨损均衡操作的前一目标存储块，所述交换列表包括存储块的交换信息以及关于源存储块和目标存储块的信息。
可以通过从目标存储块列表中按照当前EC的升序从最小当前EC开始选择一个存储块作为目标存储块来执行对目标存储块的选择。
可以通过以下方式从目标存储块列表中选择一个存储块作为目标存储块来执行对目标存储块的选择，即：首先通过预定标准来从目标存储块列表中选择一组存储块，然后从该存储块组中选择一个存储块。
可以通过选择每个存储块具有比擦除计数列表中包括的全部当前EC的平均EC小的当前EC的存储块作为该存储块组来执行对该存储块组的选择。
可以通过选择每个存储块具有比预设EC小的当前EC的存储块作为该存储块组来执行对该存储块组的选择。
可以通过从该存储块组选择除源存储块与前一磨损均衡操作的前一目标存储块二者以外的目标存储块来执行对目标存储块的选择。
可以通过从该存储块组中按照当前EC的升序从最小当前EC开始选择一个存储块作为目标存储块来执行对目标存储块的选择。
附图说明
图1是图示根据实施例的包括存储系统的数据处理系统的示图。
图2是图示根据本发明的实施例的存储器件的示图。
图3是图示根据本发明的实施例的存储器件中的存储块的电路图。
图4至图11是示意性图示根据本发明的实施例的图2中所示的存储器件的各个方面的示图。
图12是用于示意性图示根据本发明的实施例的存储系统的数据处理的示图。
图13是示意性图示根据本发明的实施例的存储系统的数据处理的流程图。
具体实施方式
以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施而不应当被解释为局限于本文中所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的。贯穿本公开，相同的附图标记在本发明的各种附图和实施例中始终指代相同的部分。
附图不一定成比例，在某些情况下，可能已经夸大比例以清楚地说明实施例的特征。当元件被称为连接或耦接至另一个元件时，应当理解为前者可以直接连接或耦接至后者，或者经由它们之间的中间元件电连接或电耦接至后者。此外，当描述为一物“包含”(或“包括”)或“具有”一些元件时，如果没有特定限制，则应当理解为其可以包含(或包括)或具有其他元件以及那些元件。除非另外说明，否则单数形式的术语可以包括复数形式。
图1是图示根据实施例的包括存储系统的数据处理系统的框图。
参照图1，数据处理系统100可以包括主机102和存储系统110。
主机102可以包括例如，诸如移动电话、MP3播放器和膝上型计算机的便携式电子设备或诸如台式计算机、游戏机、TV和投影仪等的电子设备。
存储系统110可以响应于来自主机102的请求而操作，具体地，储存要被主机102访问的数据。存储系统110可以用作主机102的主存储系统或辅助存储系统。存储系统110可以根据主机接口的协议而用可以与主机102电耦接的各种类型的储存设备中的任意一种来实施。合适的储存设备的示例包括固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD和微型SD、通用串行总线(USB)储存设备、通用快闪储存(UFS)设备、紧凑型快闪(CF)卡、智能媒体(SM)卡和记忆棒等。
用于存储系统110的储存设备可以用易失性存储器件(诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或非易失性存储器件(诸如只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM))来实施。
存储系统110可以包括储存要被主机102访问的数据的存储器件150以及可以控制将数据储存在存储器件150中的控制器130。
控制器130和存储器件150可以被集成至一个半导体器件中。例如，控制器130和存储器件150可以被集成至诸如固态驱动器(SSD)的一个半导体器件。当存储系统110用作SSD时，可以显著地提高与存储系统110电耦接的主机102的操作速度。
控制器130和存储器件150可以被集成至一个半导体器件中并且被配置为存储卡。控制器130和存储卡150可以被集成至一个半导体器件中，并且被配置为诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型MMC、安全数字(SD)卡、迷你SD、微型SD和SDHC以及通用快闪储存(UFS)设备的存储卡。
存储系统110可以被配置为以下设备的一部分，即：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航仪、黑匣子、数字照相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下收发信息的设备、配置家庭网络的各种电子设备中的一种、配置计算机网络的各种电子设备中的一种、配置远程信息处理网络的各种电子设备中的一种、RFID设备或者配置计算系统的各种组成元件中的一种。
存储系统110的存储器件150可以在电源被中断时保持储存的数据，例如，存储器件可以在写入操作期间储存从主机102提供的数据，以及在读取操作期间将储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个可以包括多个页。每个页可以包括多个存储单元，多个字线(WL)电耦接至所述多个存储单元。存储器件150可以是非易失性存储器件，例如，快闪存储器。快闪存储器可以具有三维(3D)层叠结构。存储器件可以具有任何其他合适的结构。
控制器130可以控制存储器件150的总体操作(诸如读取操作、写入操作、编程操作和擦除操作)。例如，存储系统110的控制器130可以响应于来自主机102的请求来控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，和/或可以将从主机102提供的数据储存在存储器件150中。
控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。
主机接口单元132可以处理从主机102提供的命令和数据，以及可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-快速(PCI-E)、串行连接SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小盘接口(ESDI)和集成驱动电路(IDE)的各种接口协议中的至少一种来与主机102通信。
ECC单元138可以检测并校正在读取操作期间从存储器件150读取的数据中的错误。当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138不能校正错误位，并且可以输出指示校正错误位失败的错误校正失败信号。
ECC单元138可以基于诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)码、涡轮码(turbo code)、里德-所罗门(RS，Reed-Solomon)码、卷积码、递归系统码(RSC)、格形编码调制(TCM)和块编码调制(BCM)等的编码调制来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或设备。
PMU 140可以提供和管理用于控制器130的电源，即，用于包括在控制器130中的组成元件的电源。
NFC 142可以用作控制器130与存储器件150之间的存储器接口以允许控制器130响应于来自主机102的请求来控制存储器件150。当存储器件150是快闪存储器时，具体地，当存储器件150是NAND快闪存储器时，NFC 142可以产生用于存储器件150的控制信号以及在处理器134的控制下处理数据。
存储器144可以用作存储系统110和控制器130的工作存储器，并且储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求来控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，以及将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以储存由控制器130和存储器件150使用以用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。
存储器144可以利用易失性存储器来实施。存储器144可以利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144可以储存由主机102和存储器件150使用以用于读取操作和写入操作的数据。为了储存该数据，存储器144可以包括程序存储器、数据存储器、写入缓冲器、读取缓冲器和映射缓冲器等。
处理器134可以控制存储系统110的常规操作，以及响应于来自主机102的写入请求或读取请求来控制针对存储器件150的写入操作或读取操作。处理器134可以驱动被称为闪存转换层(FTL)的固件来控制存储系统110的常规操作。处理器134可以利用微处理器或中央处理单元(CPU)来实施。
管理单元(未示出)可以被包括在处理器134中，并且可以执行对存储器件150的坏块管理。管理单元可以找到包括在存储器件150中的坏存储块(其不满足进一步使用的条件)，并且对坏存储块执行坏块管理。当存储器件150是快闪存储器(例如，NAND快闪存储器)时，在写入操作期间(例如，在编程操作期间)，可能因NAND逻辑功能的特性而发生编程失败。在坏块管理期间，编程失败的存储块或坏存储块的数据可以被编程至新存储块中。此外，因编程失败导致的坏块严重地降低了具有3D层叠结构的存储器件150的利用效率以及存储系统100的可靠性，从而需要可靠的坏块管理。
图2是图示图1中所示的存储器件150的示意图。
参照图2，存储器件150可以包括多个存储块，例如，第零存储块210至第(N-1)存储块240。多个存储块210至240中的每个可以包括多个页，例如，2M个页(2M PAGES)。多个页中的每个可以包括多个存储单元。多个字线可以电耦接至存储单元。
存储器件150可以包括多个存储块，根据在每个存储单元中可以储存或表示的位的数量而作为单电平单元(SLC)存储块和多电平单元(MLC)存储块。SLC存储块可以包括用每个存储单元能够储存1位数据的存储单元来实施的多个页。MLC存储块可以包括利用每个存储单元能够储存多位数据(例如，两位或更多位数据)的存储单元来实施的多个页。包括用每个存储单元能够储存3位数据的存储单元来实施的多个页的MLC存储块可以被定义为三电平单元(TLC)存储块。
多个存储块210至240中的每个可以在写入操作期间储存从主机设备102提供的数据，以及可以在读取操作期间将储存的数据提供给主机102。
图3是图示图1中所示的多个存储块152至156中的一个存储块的电路图。
参照图3，存储器件150的存储块152可以包括分别电耦接至位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可以串联地电耦接在选择晶体管DST与SST之间。各个存储单元MC0至MCn-1可以由单电平单元(SLC)或由多电平单元(MLC)来配置，单电平单元(SLC)中的每个可以储存1位信息，多电平单元(MLC)中的每个可以储存多位的数据信息。串340可以分别电耦接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，以及“CSL”表示公共源极线。
虽然图3作为示例仅示出了由NAND快闪存储单元配置的存储块152，但是要注意的是，根据实施例的存储器件150的存储块152不限于NAND快闪存储器，并且可以实现为NOR快闪存储器、在其中组合了至少两种类型的存储单元的混合快闪存储器、或控制器被构建在存储芯片中的一体NAND快闪存储器(one-NAND flash memory)。半导体器件的操作特性不仅可以应用至在其中电荷储存层由导电浮栅来配置的快闪存储器件，还可以应用至在其中电荷储存层由电介质层来配置的电荷俘获闪存(CTF)。
存储器件150的电压供应块310可以提供根据操作模式而要被供应至各个字线的字线电压(例如，编程电压、读取电压和通过电压)以及要被供应至块体(bulk)(例如，在其中形成存储单元的阱区)的电压。电压供应块310可以在控制电路(未示出)的控制下执行电压产生操作。电压供应块310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列的一个存储块或一个扇区，选择选中存储块的字线中的一个，以及将字线电压提供给选中字线和未选中字线。
存储器件150的读/写电路320可以由控制电路来控制，以及可以根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读/写电路320可以用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读/写电路320可以用作写入驱动器，写入驱动器根据要被储存在存储单元阵列中的数据来驱动位线。读/写电路320可以在编程操作期间从缓冲器(未示出)接收要被写入在存储单元阵列中的数据，以及可以根据输入的数据来驱动位线。例如，读/写电路320可以包括分别与列(或位线)或列对(或位线对)相对应的多个页缓冲器322、324和326，且多个锁存器(未示出)可以被包括在页缓冲器322、324和326中的每个中。
图4至图11是图示图1中所示的存储器件150的各个方面的示意图。
图4是图示图1中所示的存储器件150的多个存储块152至156的示例的框图。
参照图4，存储器件150可以包括多个存储块BLK0至BLKN-1，且存储块BLK0至BLKN-1中的每个可以实现为三维(3D)结构或垂直结构。每个存储块BLK0至BLKN-1可以包括沿第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)延伸的结构。
各个存储块BLK0至BLKN-1可以包括沿第二方向延伸的多个NAND串NS。多个NAND串NS可以沿第一方向和/或第三方向设置。每个NAND串NS可以电耦接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL和公共源极线CSL。各个存储块BLK0至BLKN-1可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL和多个公共源极线CSL。
图5是图4中所示的存储块BLK0至BLKN-1中的一个存储块BLKi的透视图。图6是沿图5中所示的存储块BLKi的I-I′线截取的剖视图。
参照图5和图6，存储器件150的多个存储块之中的存储块BLKi可以包括沿第一方向至第三方向延伸的结构。
可以设置有衬底5111。衬底5111可以包括用第一类型杂质掺杂的硅材料。衬底5111可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。衬底5111可以是p型硅，然而，要注意的是，衬底5111不局限于是p型硅。
沿第一方向延伸的多个掺杂区5311至5314可以设置在衬底5111之上。多个掺杂区5311至5314可以包含与衬底5111中所使用的杂质不同的第二类型杂质。多个掺杂区5311至5314可以用n型杂质掺杂。虽然这里假设第一掺杂区5311至第四掺杂区5314是n型，但是要注意的是，第一掺杂区5311至第四掺杂区5314不局限于是n型。
在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，沿第一方向延伸的多个电介质材料5112可以沿第二方向顺序地设置。电介质材料5112与衬底5111可以沿第二方向彼此分离预定距离。电介质材料5112可以沿第二方向彼此分离预定距离。电介质材料5112可以包括诸如氧化硅的电介质材料。要注意的是也可以使用其他合适的电介质材料。
在第一掺杂区5311与第二掺杂区5312之间的衬底5111之上的区域中，可以设置多个柱体5113，多个柱体5113沿第一方向顺序地布置并且沿第二方向穿过电介质材料5112。多个柱体5113可以分别穿过电介质材料5112并且可以与衬底5111电耦接。每个柱体5113可以由多种材料来配置。每个柱体5113的表面层5114可以包括用第一类型杂质掺杂的硅材料。每个柱体5113的表面层5114可以包括用与衬底5111相同类型的杂质掺杂的硅材料。虽然这里假设每个柱体5113的表面层5114可以包括p型硅，但是每个柱体5113的表面层5114不局限于是p型硅。
每个柱体5113的内层5115可以由电介质材料形成。每个柱体5113的内层5115可以由诸如氧化硅的电介质材料填充。
在第一掺杂区5311与第二掺杂区5312之间的区域中，电介质层5116可以沿电介质材料5112、柱体5113和衬底5111的暴露表面设置。电介质层5116的厚度可以小于电介质材料5112之间的距离的一半。换句话说，在其中可以布置除电介质材料5112和电介质层5116之外的材料的区域可以被设置在(i)设置在电介质材料5112的第一电介质材料的底表面之上的电介质层5116与(ii)设置在电介质材料5112的第二电介质材料的顶表面之上的电介质层5116之间。电介质材料5112位于第一电介质材料之下。
在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以设置在电介质层5116的暴露表面之上。沿第一方向延伸的导电材料5211可以设置在邻近于衬底5111的电介质材料5112与衬底5111之间。具体地，沿第一方向延伸的导电材料5211可以设置在(i)布置在衬底5111之上的电介质层5116与(ii)布置在邻近于衬底5111的电介质材料5112的底表面之上的电介质层5116之间。
沿第一方向延伸的导电材料可以设置在(i)布置在电介质材料5112的一个电介质材料的顶表面之上的电介质层5116与(ii)布置在电介质材料5112的另一电介质材料(其布置在特定电介质材料5112之上)的底表面之上的电介质层5116之间。沿第一方向延伸的导电材料5221至5281可以设置在电介质材料5112之间。沿第一方向延伸的导电材料5291可以设置在最上电介质材料5112之上。沿第一方向延伸的导电材料5211至5291可以是金属材料。沿第一方向延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。
在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116以及沿第一方向延伸的多个导电材料5212至5292。
在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置沿第一方向延伸的多个电介质材料5112、沿第一方向顺序地布置且沿第二方向穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面之上的电介质层5116以及沿第一方向延伸的多个导电材料5213至5293。
漏极5320可以分别设置在多个柱体5113之上。漏极5320可以是用第二类型杂质掺杂的硅材料。漏极5320可以是用n型杂质掺杂的硅材料。虽然为了方便起见而假设漏极5320包括n型硅，但是要注意的是，漏极5320不局限于是n型硅。每个漏极5320的宽度可以大于每个对应柱体5113的宽度。例如，每个漏极5320可以以焊盘的形状设置在每个对应柱体5113的顶表面之上。
沿第三方向延伸的导电材料5331至5333可以设置在漏极5320之上。导电材料5331至5333可以沿第一方向顺序地布置。各个导电材料5331至5333可以与对应区域的漏极5320电耦接。例如，漏极5320与导电材料5331至5333可以通过接触插塞电耦接。导电材料5331至5333可以是金属材料。导电材料5331至5333可以是诸如多晶硅的导电材料。
在图5和图6中，各个柱体5113可以与沿第一方向延伸的电介质层5116以及导电材料5211至5291、5212至5292和5213至5293一起形成串。各个柱体5113可以与沿第一方向延伸的电介质层5116以及导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。
图7是图6中所示的晶体管结构TS的剖视图。
参照图7，在图6中所示的晶体管结构TS中，电介质层5116可以包括第一子电介质层至第三子电介质层5117、5118和5119。
在柱体5113的每个中的p型硅的表面层5114可以用作本体(body)。邻近于柱体5113的第一子电介质层5117可以用作隧道电介质层，并且可以包括热氧化层。
第二子电介质层5118可以用作电荷储存层。第二子电介质层5118可以用作电荷捕获层，并且可以包括氮化物层或者诸如氧化铝层或氧化铪层等的金属氧化物层。
邻近于导电材料5233的第三子电介质层5119可以用作阻挡电介质层。邻近于沿第一方向延伸的导电材料5233的第三子电介质层5119可以被形成为单层或多层。第三子电介质层5119可以是诸如氧化铝层或氧化铪层等的高k电介质层，其具有比第一子电介质层5117和第二子电介质层5118大的介电常数。
导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷储存层5118、隧道电介质层5117和本体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在所示实施例中，为了方便起见，在柱体5113的每个中的p型硅的表面层5114将被称为沿第二方向的本体。
存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。详细地，存储块BLKi可以包括沿第二方向或垂直于衬底5111的方向延伸的多个NAND串NS。
每个NAND串NS可以包括沿第二方向布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作源极选择晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作接地选择晶体管GST。
栅极或控制栅极可以对应于沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293。例如，栅极或控制栅极可以沿第一方向延伸并且形成字线和至少两个选择线(至少一个源极选择线SSL和至少一个接地选择线GSL)。
沿第三方向延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。沿第三方向延伸的导电材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接至一个位线BL。
沿第一方向延伸的第二类型掺杂区5311至5314可以被设置至NAND串NS的另一端。沿第一方向延伸的第二类型掺杂区5311至5314可以用作公共源极线CSL。
例如，存储块BLKi可以包括沿垂直于衬底5111的方向(例如，第二方向)延伸的多个NAND串NS，并且可以用作在其中多个NAND串NS电耦接至一个位线BL的NAND快闪存储块(例如，电荷捕获型存储器的NAND快闪存储块)。
虽然在图5至图7中图示了沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293设置有9层，但是要注意的是，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293不局限于设置有9层。例如，沿第一方向延伸的导电材料可以设置有8层、16层或任意的多层。换句话说，在一个NAND串NS中，晶体管的数量可以是8、16或更多。
虽然在图5至图7中图示了3个NAND串NS电耦接至一个位线BL，但是要注意的是，实施例不局限于具有电耦接至一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可以电耦接至一个位线BL，m是正整数。根据电耦接至一个位线BL的NAND串NS的数量，也可以控制沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的数量以及公共源极线5311至5314的数量。
此外，虽然在图5至图7中图示了3个NAND串NS电耦接至沿第一方向延伸的一个导电材料，但是要注意的是，实施例不局限于具有电耦接至沿第一方向延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可以电耦接至沿第一方向延伸的一个导电材料，n是正整数。根据电耦接至沿第一方向延伸的一个导电材料的NAND串NS的数量，也可以控制位线5331至5333的数量。
图8是图示具有参照图5至图7所描述的第一结构的存储块BLKi的等效电路图。
参照图8，在具有第一结构的块BLKi中，NAND串NS11至NS31可以设置在第一位线BL1与公共源极线CSL之间。第一位线BL1可以对应于图5和图6中的沿第三方向延伸的导电材料5331。NAND串NS12至NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6中的沿第三方向延伸的导电材料5332。NAND串NS13至NS33可以设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6中的沿第三方向延伸的导电材料5333。
每个NAND串NS的源极选择晶体管SST可以电耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接至公共源极线CSL。存储单元MC可以设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。
在此示例中，NAND串NS可以以行和列为单位来定义，并且电耦接至一个位线的NAND串NS可以形成一列。电耦接至第一位线BL1的NAND串NS11至NS31可以对应于第一列，电耦接至第二位线BL2的NAND串NS12至NS32可以对应于第二列，以及电耦接至第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接至一个源极选择线SSL的NAND串NS可以形成一行。电耦接至第一源极选择线SSL1的NAND串NS11至NS13可以形成第一行，电耦接至第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，以及电耦接至第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。
在每个NAND串NS中，可以定义高度。在每个NAND串NS中，邻近于接地选择晶体管GST的存储单元MC1的高度可以具有值“1”。在每个NAND串NS中，当从衬底5111测量时，存储单元的高度可以随存储单元靠近源极选择晶体管SST而增大。在每个NAND串NS中，邻近于源极选择晶体管SST的存储单元MC6的高度可以是7。
在同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。在不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接至不同的源极选择线SSL1、SSL2和SSL3。
在同一行中的NAND串NS中的同一高度处的存储单元可以共享字线WL。即，在同一高度处，电耦接至不同行中的NAND串NS的存储单元MC的字线WL可以电耦接。在同一行的NAND串NS中的同一高度处的虚设存储单元DMC可以共享虚设字线DWL。即，在同一高度或同一水平处，电耦接至不同行中的NAND串NS的虚设存储单元DMC的虚设字线DWL可以电耦接。
位于同一水平或同一高度或同一层处的字线WL或虚设字线DWL可以在其中可以设置有沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电耦接。沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触共同地电耦接至上层。在上层处，沿第一方向延伸的导电材料5211至5291、5212至5292和5213至5293可以电耦接。换句话说，在同一行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，在不同行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以电耦接至接地选择线GSL。
公共源极线CSL可以电耦接至NAND串NS。在有源区之上和衬底5111之上，第一掺杂区5311至第四掺杂区5314可以电耦接。第一掺杂区5311至第四掺杂区5314可以通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314可以电耦接。
例如，如图8中所示，同一高度或同一水平处的字线WL可以电耦接。因此，当特定高度处的字线WL被选中时，电耦接至该字线WL的所有NAND串NS可以被选中。在不同行中的NAND串NS可以电耦接至不同的源极选择线SSL。因此，在电耦接至同一字线WL的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个，在未选中行中的NAND串NS可以与位线BL1至BL3电隔离。换句话说，通过选择源极选择线SSL1至SSL3中的一个，一行NAND串NS可以被选中。此外，通过选择位线BL1至BL3中的一个，在选中行中的NAND串NS可以以列为单位而被选中。
在每个NAND串NS中，可以设置有虚设存储单元DMC。在图8中，在每个NAND串NS中，虚设存储单元DMC可以设置在第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3可以设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以被虚设存储单元DMC划分为存储单元组。在划分的存储单元组中，邻近于接地选择晶体管GST的存储单元(例如，MC1至MC3)可以被称为下存储单元组，而邻近于源极选择晶体管SST的存储单元(例如，MC4至MC6)可以被称为上存储单元组。
现在参照图9至图11，根据本发明的实施例，提供一种存储系统中的采用三维(3D)非易失性存储器件的存储器件。
图9是示意性图示利用三维(3D)非易失性存储器件(其不同于以上参照图5至图8描述的第一结构)来实施并且示出图4的多个存储块中的存储块BLKj的透视图。图10是图示沿图9的VII-VII′线截取的存储块BLKj的剖视图。
图1的存储器件150的多个存储块之中的存储块BLKj可以包括沿第一方向至第三方向延伸的结构。
可以设置有衬底6311。例如，衬底6311可以包括用第一类型杂质掺杂的硅材料。例如，衬底6311可以包括用p型杂质掺杂的硅材料，或者可以是p型阱(例如，口袋型p阱)，并且包括围绕p型阱的n型阱。虽然在实施例中为了方便起见假设衬底6311是p型硅，但是要注意的是，衬底6311不局限于是p型硅。
沿x轴方向和y轴方向延伸的第一导电材料6321至第四导电材料6324设置在衬底6311之上。第一导电材料6321至第四导电材料6324可以沿z轴方向分离预定距离。
沿x轴方向和y轴方向延伸的第五导电材料6325至第八导电材料6328可以设置在衬底6311之上。第五导电材料6325至第八导电材料6328可以沿z轴方向分离预定距离。第五导电材料6325至第八导电材料6328可以沿y轴方向与第一导电材料6321至第四导电材料6324分离。
可以设置有穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP沿z轴方向延伸。此外，可以设置有穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP沿z轴方向延伸。
下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡电介质层、电荷储存层和/或隧道电介质层。
下柱体DP和上柱体UP可以通过管栅PG电耦接。管栅PG可以布置在衬底6311中。例如，管栅PG可以包括与下柱体DP和上柱体UP相同的材料。
沿x轴方向和y轴方向延伸的第二类型的掺杂材料6312可以设置在下柱体DP之上。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作公共源极线CSL。
漏极6340可以设置在上柱体UP之上。漏极6340可以包括n型硅材料。沿y轴方向延伸的第一上导电材料6351和第二上导电材料6352可以设置在漏极6340之上。
第一上导电材料6351与第二上导电材料6352可以沿x轴方向分离。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352与漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352可以分别用作第一位线BL1和第二位线BL2。
第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，以及第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，以及第八导电材料6328可以用作漏极选择线DSL。
下柱体DP和邻近于下柱体DP的第一导电材料6321至第四导电材料6324可以形成下串。上柱体UP和邻近于上柱体UP的第五导电材料6325至第八导电材料6328可以形成上串。下串与上串可以通过管栅PG电耦接。下串的一端可以电耦接至用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以通过漏极6340电耦接至对应的位线。一个下串和一个上串形成一个单元串，该单元串电耦接在第二类型的掺杂材料6312(用作公共源极线CSL)与上导电材料层6351和6352(用作位线BL)中对应的一个之间。
即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1、第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3和第四主存储单元MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。
在图9和图10中，上串和下串可以形成NAND串NS，且NAND串NS可以包括多个晶体管结构TS。由于以上参照图7详细描述了包括在图9和图10的NAND串NS中的晶体管结构，因此这里将省略对其的详细描述。
图11是图示具有如上面参照图9和图10描述的第二结构的存储块BLKj的等效电路的电路图。为了方便起见，仅示出了第二结构中的在存储块BLKj中形成对的第一串和第二串。
参照图11，在存储器件150的多个块之中的具有第二结构的存储块BLKj中，可以以定义多个对的方式来设置单元串，如以上参照图9和图10所描述的，每个单元串利用经由管栅PG电耦接的一个上串和一个下串来实施。
即，在具有第二结构的存储块BLKj中，例如，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1可以形成第一串ST1，以及例如，沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31、至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串ST2。
第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一源极选择线SSL。第一串ST1可以电耦接至第一位线BL1，而第二串ST2可以电耦接至第二位线BL2。
虽然在图11中描述了第一串ST1和第二串ST2电耦接至同一漏极选择线DSL和同一源极选择线SSL，但是可以设想第一串ST1和第二串ST2可以电耦接至同一源极选择线SSL和同一位线BL，第一串ST1可以电耦接至第一漏极选择线DSL1，而第二串ST2可以电耦接至第二漏极选择线DSL2。此外，可以设想第一串ST1和第二串ST2可以电耦接至同一漏极选择线DSL和同一位线BL，第一串ST1可以电耦接至第一源极选择线SSL1，而第二串ST2可以电耦接至第二源极选择线SSL2。
在下文中，参照图12和图13来描述在编程操作或擦除操作期间根据本发明的实施例的存储系统100中的存储器件110的处理数据的操作。
图12是用于示意性描述根据本发明的实施例的存储系统100中的存储器件110的数据处理的示例的示图。
以下，为了描述的方便起见，将描述响应于编程命令和擦除命令的对存储器件150的存储块152至156的编程操作和擦除操作作为存储系统100的数据处理的示例。
存储器件150的存储块152至156中的每个可以具有有限的最大擦除计数(EC)，最大擦除计数表示对存储块的擦除操作的最大数量。因此，存储块可以执行最大EC之内的擦除操作。当对存储块的擦除操作的数量大于最大EC时，存储块可以被处理为不能再使用的坏块。在本实施例中，存储系统100可以对存储器件150的存储块152至156执行磨损均衡(wear leveling)操作，使得在每个存储块152至156的最大EC之内对存储器件150的全部存储块152至156均匀地执行擦除操作。以下，将更详细地描述基于每个存储器件150的存储块152至156的EC的磨损均衡操作。
根据本发明的实施例，虽然存储系统100中的数据处理将被图示为由控制器130来执行而作为示例，但是数据处理可以由控制器130的处理器134(例如，通过如上所述的FTL)来执行。
控制器130可以执行将写入数据编程至多个存储块中的编程操作。控制器130可以执行擦除存储器件150中的存储块152至156的编程数据的擦除操作。
根据本发明的实施例，控制器130可以根据每个存储块152至156的EC而通过在存储块152至156之间交换编程数据来执行对存储块152至156的磨损均衡操作。
在本实施例中，控制器130可以根据每个存储块152至156的EC来执行对存储块的磨损均衡操作，同时控制器130也可以根据每个存储块152至156的编程/擦除(P/E)循环或擦除/写入(E/W)循环来执行对存储块的磨损均衡操作。
参照图12，响应于具有编程地址的编程命令，控制器130可以将写入数据编程至存储器件1200中包括的多个存储块之中的一个(例如，存储块0(1205)、存储块1(1210)、存储块2(1215)、存储块3(1220)、存储块4(1225)、存储块5(1230)、存储块6(1235)、存储块7(1240)、存储块8(1245)和存储块9(1250))。响应于具有擦除地址的擦除命令，控制器130可以对存储器件1200中包括的存储块0至存储块9之中的一个存储块执行擦除操作。在擦除操作期间，控制器130可以更新被执行了擦除操作的存储块的EC。控制器130可以管理擦除计数列表，所述擦除计数列表包括存储块0至存储块9的全部当前EC并且被储存在存储器144中。每次擦除操作时，控制器130可以更新擦除计数列表中的每个存储块0至存储块9的当前EC。
如上所述，存储块0至存储块9中的每个可以具有最大EC，所述最大EC是对对应的存储块所允许的编程操作的最大数量。每个存储块0至9的最大EC以及当前EC可以被包括在擦除计数列表中。假设多个存储块0至9的最大EC被设置为600。
在对存储块0至存储块9的擦除操作期间，控制器130可以在擦除计数列表中更新存储块0至存储块9中的为擦除操作的目标的一个存储块的当前EC。即，当对存储块0至存储块9执行了擦除操作时，控制器130可以更新储存在控制器130的存储器144中的擦除计数列表中的当前EC。
假设存储块0至存储块9的当前EC分别是150(EC＝150)、300(EC＝300)、50(EC＝50)、170(EC＝170)、480(EC＝480)、100(EC＝100)、350(EC＝350)、200(EC＝200)、430(EC＝430)和270(EC＝270)，以及存储块0至存储块9的最大EC共同为600。
由于存储器件1200中包括的存储块0至存储块9的当前EC是不均匀的，因此控制器130可以鉴于存储块0至存储块9的当前EC来对存储块0至存储块9执行磨损均衡操作。可以对存储块0至存储块9执行磨损均衡操作，使得存储块0至存储块9具有均匀的当前EC，从而使存储器件1200的可靠性和效率最大化。
根据本发明的实施例，控制器130可以选择存储块0至存储块9之中的具有最大当前EC的存储块4(1225)作为用于磨损均衡操作的源存储块。根据本发明的实施例，控制器130可以以各种方式在存储块0至存储块9的除选中源存储块(即，存储块4)以外的剩余存储块之中选择用于磨损均衡操作的目标存储块。因此，在磨损均衡操作期间，控制器130可以控制源存储块和目标存储块来将储存在源存储块中的源数据与储存在目标存储块中的目标数据进行交换。例如，控制器130可以随机选择存储块2(1215)作为目标块，以及控制器130可以控制存储块2和存储块4来将储存在存储块4(即，源存储块)中的数据4或源数据与储存在存储块2(即，目标存储块)中的数据2或目标数据进行交换。
根据本发明的实施例，控制器130可以管理目标存储块列表，所述目标存储块列表包括存储块0至存储块9的除选中源存储块以外的剩余存储块的信息。控制器130可以从目标存储块列表选择目标存储块。例如，控制器1300可以通过擦除计数列表来选择存储块0至存储块9之中的具有最大当前EC的存储块4(1225)作为源存储块，以及可以从目标存储块列表(其包括除存储块4或选中源存储块以外的存储块0至存储块3和存储块5至存储块9的信息)中选择目标存储块。
作为示例，控制器130可以从目标存储块列表(其包括除选中源存储块以外的存储块0至存储块9的信息)随机选择任意一个存储块(例如，存储块2(1215))作为目标存储块。
作为另一个示例，控制器130可以在存储块0至9之中随机选择除选中源存储块和前一磨损均衡操作的前一目标存储块二者以外的任意一个存储块作为当前磨损均衡操作的目标存储块。如上所述，目标存储块列表可以包括目标存储块的候选者的信息或存储块0至存储块9中的除选中源存储块以外的剩余存储块的信息。此外，通过包括存储块0至存储块9的交换信息的交换列表来管理先前目标存储块的信息。交换信息包括关于源存储块和目标存储块的信息。控制器130可以通过交换列表来识别前一磨损均衡操作的前一目标存储块。
在磨损均衡操作期间，控制器130可以将储存在源存储块中的数据与储存在目标存储块中的数据进行交换，然后更新交换列表中的交换信息。控制器130可以将交换列表储存在控制器130的存储器144中。例如，交换信息可以包括表示存储块2(1215)是目标存储块并且存储块4(1225)是源存储块的信息。控制器130可以对存储块2和存储块4执行擦除操作以将储存在存储块4中的数据4与储存在存储块2中的数据2进行交换。根据擦除操作，也可以更新擦除计数列表中的存储块2和存储块4的当前EC。
作为另一个示例，控制器130可以从目标存储块列表中按照当前EC的升序来从最小的当前EC开始选择一个存储块作为目标存储块。例如，控制器130可以顺序地选择具有当前EC为50的存储块2、具有当前EC为100的存储块5、具有当前EC为150的存储块0、具有当前EC为170的存储块3以及具有当前EC为200的存储块7。
作为另一个示例，控制器130可以通过以下方式来从目标存储块列表中选择一个存储块作为目标存储块，即：首先通过预定标准来从目标存储块列表中选择一组存储块，然后从该存储块组中选择一个存储块。
作为该预定标准的示例，控制器130可以从目标存储块列表中随机选择任意存储块作为该存储块组。例如，控制器130可以随机选择存储块0至存储块3作为该存储块组，然后从该存储块组中选择存储块2作为目标存储块。
作为该预定标准的另一个示例，控制器130可以选择每个存储块具有比擦除计数列表中包括的全部当前EC的平均EC EC_avg小的当前EC的存储块作为该存储块组。例如，控制器130可以从目标存储块列表中选择具有当前EC为50的存储块2、具有当前EC为100的存储块5、具有当前EC为150的存储块0、具有当前EC为170的存储块3以及具有当前EC为200的存储块7(它们中的每个具有比擦除计数列表中包括的全部当前EC的为250的平均EC小的当前EC)作为该存储块组。
作为该预定标准的另一个示例，控制器130可以选择每个存储块具有比预设ECEC_set小的当前EC的存储块。例如，控制器130可以从目标存储块列表中选择具有当前EC为50的存储块2、具有当前EC为100的存储块5、具有当前EC为150的存储块0、具有当前EC为170的存储块3以及具有当前EC为200的存储块7(它们中的每个具有比为300的预设EC小的当前EC)作为该存储块组，所述为300的预设EC对应于为600的最大EC的一半。
以这种方式，控制器130可以从目标存储块列表中选择该存储块组。从选中的该存储块组中，控制器130可以以与如上所述的从目标存储块列表中选择目标存储块相同的方式来从该存储块组中选择目标存储块。例如，从选中的该存储块组中，控制器130可以随机选择任意一个存储块作为目标存储块，或者按照当前EC的升序从最小当前EC开始选择任意一个存储块作为目标存储块。
在本发明的实施例中，控制器130可以根据各个存储块0至9的当前EC而从存储器件1200的存储块0至存储块9中选择源存储块和目标存储块。然后，控制器130可以通过磨损均衡操作来将储存在源存储块中的数据与储存在目标存储块中的数据进行交换，使得对存储块的擦除操作被均匀地执行。
在持续选择特定存储块(例如，具有最小EC的存储块)作为用于磨损均衡操作的目标存储块的情况下，可以对特定存储块(即，具有最小EC的存储块)重复地执行擦除操作，这导致该特定存储块的可靠性降低。然而在本实施例中，控制器130可以随机选择目标存储块，使得对全部存储块均匀地执行擦除操作。因此，可以改善存储块的可靠性，以及可以使存储块的使用效率最大化以稳定地储存和处理数据。
图13是示意性地图示根据本发明的实施例的存储系统100的数据处理的流程图。
参照图13，在步骤1310处，存储系统100可以从包含存储器件1200的存储块0至存储块9的当前EC信息的擦除计数列表中检查存储器件1200的各个存储块0至9的当前EC。此时，存储系统100可以检查存储器件1200的各个存储块0至9的最大EC。
在步骤1320处，根据擦除计数列表中包括的各个存储块0至9的当前EC，存储系统100可以从擦除计数列表、目标存储块列表和交换列表中选择用于磨损均衡操作的源存储块和目标存储块。
由于以上已经参照图12描述了存储器件1200的各个存储块0至9或擦除计数列表的当前EC，以及从擦除计数列表、目标存储块列表和交换列表中选择源存储块和目标存储块，因此这里省略对其的详细描述。
在步骤1330处，存储系统可以在存储器件1200的源存储块与目标存储块之间执行磨损均衡操作，或者可以将储存在源存储块中的数据与储存在目标存储块中的数据进行交换，以及可以更新交换列表中的交换信息和擦除计数列表。
由于以上已经参照图12描述了根据存储器件1200的各个存储块0至9的当前EC的对储存在存储块中的数据之间的交换或者源存储块与目标存储块之间的磨损均衡操作、擦除计数列表以及交换列表，因此这里省略对其的详细描述。
根据本发明的实施例，存储系统及其操作方法能够使存储系统的复杂度和性能降低最小化，以及使存储器件的效率最大化，从而稳定地处理数据。
虽然已经出于说明的目的描述了各种实施例，但是对本领域技术人员将明显的是，在不脱离如所附权利要求中限定的本发明的精神和范围的情况下，可以做出各种改变和修改。

Claims (14)

1.一种存储系统，包括：
存储器件，包括多个存储块，且适用于储存数据；以及
控制器，适用于在从所述存储块中选择的源存储块与目标存储块之间执行磨损均衡操作，
其中，控制器基于擦除计数列表来选择源存储块和目标存储块，所述擦除计数列表储存所述存储块的当前擦除计数，
其中，控制器从擦除计数列表中选择具有最大擦除计数的一个存储块作为源存储块，
其中，控制器从所述存储块之中除源存储块和前一磨损均衡操作的前一目标存储块二者以外的剩余存储块中选择目标存储块，以及
其中，控制器通过交换列表来识别前一磨损均衡操作的前一目标存储块，所述交换列表包括所述存储块的交换信息以及关于源存储块与目标存储块的信息。
2.如权利要求1所述的存储系统，其中，控制器在所述存储块之中除源存储块和前一磨损均衡操作的前一目标存储块二者以外的存储块之中按照当前擦除计数的升序从最小当前擦除计数开始选择一个存储块作为目标存储块。
3.如权利要求1所述的存储系统，其中，控制器通过以下方式从目标存储块列表中选择一个存储块作为目标存储块：首先通过预定标准从目标存储块列表中选择存储块组，然后从所述存储块组中选择一个存储块。
4.如权利要求3所述的存储系统，其中，控制器选择这样的存储块作为所述存储块组，所述存储块中的每个存储块具有比擦除计数列表中包括的全部当前擦除计数的平均擦除计数小的当前擦除计数。
5.如权利要求3所述的存储系统，其中，控制器选择这样的存储块作为所述存储块组，所述存储块中的每个存储块具有比预设擦除计数小的当前擦除计数。
6.如权利要求3所述的存储系统，其中，控制器从所述存储块组中选择除源存储块和前一磨损均衡操作的前一目标存储块二者以外的目标存储块。
7.如权利要求3所述的存储系统，其中，控制器从所述存储块组中按照当前擦除计数的升序从最小当前擦除计数开始选择一个存储块作为目标存储块。
8.一种存储系统的操作方法，所述存储系统包括多个存储块，所述操作方法包括：
基于擦除计数列表来选择源存储块和目标存储块，所述擦除计数列表储存所述存储块的当前擦除计数；以及
在从所述存储块中选中的源存储块与目标存储块之间执行磨损均衡操作，
其中，选择源存储块和目标存储块包括：
从擦除计数列表中选择具有最大擦除计数的一个存储块作为源存储块，
通过从所述存储块之中除源存储块和前一磨损均衡操作的前一目标存储块二者以外的剩余存储块中选择目标存储块来执行对目标存储块的选择，以及
选择目标存储块的步骤通过交换列表来识别前一磨损均衡操作的前一目标存储块，所述交换列表包括所述存储块的交换信息以及关于源存储块与目标存储块的信息。
9.如权利要求8所述的操作方法，其中，通过在所述存储块之中除源存储块和前一磨损均衡操作的前一目标存储块二者以外的存储块之中按照当前擦除计数的升序从最小当前擦除计数开始选择一个存储块作为目标存储块来执行对目标存储块的选择。
10.如权利要求8所述的操作方法，其中，通过以下方式从目标存储块列表中选择一个存储块作为目标存储块来执行对目标存储块的选择：首先通过预定标准从目标存储块列表中选择存储块组，然后从所述存储块组中选择一个存储块。
11.如权利要求10所述的操作方法，其中，通过选择这样的存储块来执行对存储块组的选择，所述存储块中的每个存储块均具有比擦除计数列表中包括的全部当前擦除计数的平均擦除计数小的当前擦除计数。
12.如权利要求10所述的操作方法，其中，通过选择这样的存储块来执行对存储块组的选择，所述存储块中的每个存储块均具有比预设擦除计数小的当前擦除计数。
13.如权利要求10所述的操作方法，其中，通过从所述存储块组中选择除源存储块和前一磨损均衡操作的前一目标存储块二者以外的目标存储块来执行对目标存储块的选择。
14.如权利要求10所述的操作方法，其中，通过从所述存储块组中按照当前擦除计数的升序从最小当前擦除计数开始选择一个存储块作为目标存储块来执行对目标存储块的选择。
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