CN109216370B - 执行uv辅助擦除操作的存储器件 - Google Patents

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Abstract

一种非易失性存储器件包括：多个字线，其被层叠；柱体结构，其在垂直方向上穿过字线；以及电压供给器，其适用于将根据操作模式而需要的多个偏压供给到字线和柱体结构。柱体结构包括：垂直沟道区，其被设置在核心区中；以及激光二极管结构，其被设置在字线与垂直沟道区之间以围绕垂直沟道区的外围。

Description

执行UV辅助擦除操作的存储器件
相关申请的交叉引用
本申请要求于2017年6月29日提交的名称为“UV ERASABLE 3D NAND SCHEME”的美国临时专利申请No.62/526,627的优先权，其通过引用整体合并于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，并且更具体地，涉及一种执行UV辅助擦除操作的非易失性存储器件。
背景技术
由于近来计算环境的变化，便携式电子设备(诸如移动电话、数码相机和笔记本电脑)的使用迅速增加。这些便携式电子设备通常使用具有存储器件(即，数据储存器件)的存储系统。数据储存器件被用作便携式电子设备的主存储器件或辅助存储器件。
使用存储器件的数据储存器件由于没有移动部件而提供良好的稳定性、耐用性、高信息访问速度和低功耗。具有这些优点的数据储存器件的示例包括通用串联总线(USB)存储器件、具有各种接口的存储卡以及固态驱动器(SSD)。
发明内容
各种实施例针对一种非易失性存储器件，其能够通过执行UV辅助擦除操作来提供较低擦除偏压和较短擦除操作时间。
此外，各种实施例针对一种非易失性存储器件，其能够通过执行UV辅助擦除操作来排斥在栅极电介质结构中俘获的电荷。
在一个实施例中，非易失性存储器件包括：层叠的多个字线；柱体结构，其在垂直方向上穿过字线；以及电压供给器，其适用于将根据操作模式而需要的多个偏压供给到字线和柱体结构。柱体结构包括：垂直沟道区，其被设置在核心区中；以及激光二极管结构，其被设置在字线与垂直沟道区之间以围绕垂直沟道区的外围。
在一个实施例中，非易失性存储器件包括：层叠的多个字线；柱体结构，其在垂直方向上穿过字线；以及基于氮化镓(GaN)的激光二极管结构，其被设置为围绕垂直沟道区并且在擦除操作期间发射紫外光。
附图说明
图1是示出根据一个实施例的包括存储系统的数据处理系统的示图。
图2是示出图1所示的存储系统中的存储器件的示图。
图3是示出根据一个实施例的存储器件中的存储块的电路图。
图4至图11是示意性地示出图2所示的存储器件的示图。
图12是示出根据本发明的一个实施例的非易失性存储器件的示图。
图13是示出图12所示的非易失性存储器件的改进示例的示图。
图14至图22是示意性地示出根据本发明的各种实施例的图1所示的数据处理系统的示例性应用的示图。
具体实施方式
下面将参考附图更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，并且不应该被解释为限于本文所阐述的实施例。相反，提供这些实施例使得本公开将是透彻和完整的，并且将本发明的范围充分地传达给本领域技术人员。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部件。
图1是示出根据一个实施例的包括存储系统的数据处理系统的框图。
参考图1，数据处理系统100可以包括主机102和存储系统110。
主机102可以包括：例如，诸如移动电话、MP3播放器和膝上型电脑的便携式电子设备，或者诸如台式电脑、游戏机、电视机和投影仪的电子设备。
存储系统110可以响应于来自主机102的请求而操作，并且具体地，储存要由主机102访问的数据。即，存储系统110可以用作主机102的主存储系统或辅助存储系统。根据与主机102电耦接的主机接口的协议，存储系统110可以用各种储存器件中的任意一种来实现。存储系统110可以用各种存储器件(诸如固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、缩小尺寸MMC(RS-MMC)和微型MMC、安全数字(SD)卡、迷你SD、微型SD、通用串联总线(USB)储存器件、通用快闪储存(UFS)器件、紧凑式闪存(CF)卡、智能媒体(SM)卡、记忆棒等)中的任何一种来实现。
用于存储系统110的储存器件可以用易失性存储器件(诸如：动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))或者非易失性存储器件(诸如：只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电式随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻式RAM(MRAM)和电阻式RAM(RRAM))来实现。
存储系统110可以包括储存要由主机102访问的数据的存储器件150以及可以控制存储器件150中的数据的储存的控制器130。
控制器130和存储器件150可以被集成到一个半导体器件中。例如，控制器130和存储器件150可以被集成到一个半导体器件中而配置固态驱动器(SSD)。当存储系统110被用作SSD时，与存储系统110电耦接的主机102的操作速度可以显著增加。
控制器130和存储器件150可以被集成到一个半导体器件中而配置存储卡。控制器130和存储器件150可以被集成到一个半导体器件中而配置存储卡(诸如个人计算机存储卡国际协会(PCMCIA)卡、紧凑型闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC、微型MMC、安全数字(SD)卡、迷你SD、微型SD、SDHC和通用快闪储存(UFS)器件)。
又例如，存储系统110可以配置计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板电脑、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航设备、黑匣子、数码相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字录像机、数字视频播放器、配置数据中心的储存器、能够在无线环境下发送和接收信息的设备、配置家庭网络的各种电子设备之一、配置计算机网络的各种电子设备之一、配置远程信息处理网络的各种电子设备之一、RFID设备或者配置计算系统的各种组成元件之一。
存储系统110的存储器件150可以在电源中断时保留所储存的数据，并且具体地，在写入操作期间储存从主机102提供的数据，并且在读取操作期间将所储存的数据提供给主机102。存储器件150可以包括多个存储块152、154和156。存储块152、154和156中的每个存储块可以包括多个页。每个页可以包括电耦接到多个字线(WL)的多个存储单元。存储器件150可以是非易失性存储器件(例如，快闪存储器)。快闪存储器可以具有三维(3D)层叠结构。稍后将参考图2至图11来详细描述存储器件150的结构和存储器件150的三维(3D)层叠结构。
存储系统110的控制器130可以响应于来自主机102的请求而控制存储器件150。控制器130可以将从存储器件150读取的数据提供给主机102，并且将从主机102提供的数据储存到存储器件150中。因此，控制器130可以控制存储器件150的整体操作(诸如读取操作、写入操作、编程操作和擦除操作)。
具体地，控制器130可以包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142以及存储器144。
主机接口单元132可以处理从主机102提供的命令和数据，并且可以通过各种接口协议(诸如通用串联总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串联附接SCSI(SAS)、串联高级技术附件(SATA)、并联高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)以及集成驱动电子设备(IDE))中的至少一种与主机102进行通信。
ECC单元138可以在读取操作期间检测并校正从存储器件150读取的数据中的错误。当错误比特位的数量大于或等于可校正错误比特位的阈值数量时，ECC单元138可以不校正错误比特位，并且可以输出指示校正错误比特位失败的错误校正失败信号。
ECC单元138可以基于编码调制(诸如低密度奇偶校验(LDPC)码、博斯-乔赫里-霍克文黑姆(BCH)码、turbo码、里德-所罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等)来执行错误校正操作。ECC单元138可以包括用于错误校正操作的所有电路、系统或设备。
PMU 140可以提供并且管理用于控制器130的电源(即，用于控制器130中包括的组成元件的电源)。
NFC 142可以用作控制器130与存储器件150之间的存储器接口以允许控制器130响应于来自主机102的请求而控制存储器件150。NFC 142可以产生针对存储器件150的控制信号，并且当存储器件150为快闪存储器时，并且具体地，当存储器件150为NAND快闪存储器时，NFC 142可以在处理器134的控制下处理数据。
存储器144可以用作存储系统110和控制器130的工作存储器，并且储存用于驱动存储系统110和控制器130的数据。控制器130可以响应于来自主机102的请求而控制存储器件150。例如，控制器130可以将从存储器件150读取的数据提供给主机102，并将从主机102提供的数据储存在存储器件150中。当控制器130控制存储器件150的操作时，存储器144可以针对此种操作(诸如读取操作、写入操作、编程操作和擦除操作)储存由控制器130和存储器件150使用的数据。
存储器144可以用易失性存储器来实现。存储器144可以用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实现。如上所述，存储器144可以针对读取操作和写入操作储存由主机102和存储器件150使用的数据。为了储存数据，存储器144可以包括编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
响应于来自主机102的写入请求或读取请求，处理器134可以控制存储系统110的总体操作以及用于存储器件150的写入操作或读取操作。处理器134可以驱动固件(其被称为快闪转换层(FTL))以控制存储系统110的整体操作。处理器134可以用微处理器或中央处理单元(CPU)来实现。
管理单元(未示出)可以被包括在处理器134中，并且可以执行存储器件150的坏块管理。管理单元可以发现存储器件150中包括的坏存储块(其在进一步使用中处于令人不满意的状态)，并且对坏存储块执行坏块管理。当存储器件150为快闪存储器(例如，NAND快闪存储器)时，由于NAND逻辑功能的特性，可以在写入操作期间(例如，在编程操作期间)发生编程故障。在坏块管理期间，编程失败的存储块或坏存储块的数据可以被编程到新存储块中。另外，由于编程失败而导致的坏存储块严重劣化了具有3D层叠结构的存储器件150的利用率和存储系统100的可靠性，并且因此需要可靠的坏块管理。
图2是示出图1所示的存储器件150的示意图。
参考图2，存储器件150可以包括多个存储块，例如第0块到第(N-1)块210至240。多个存储块210至240中的每个存储块可以包括多个页，例如，2M数量的页(2M页)，本发明不限于此。多个页中的每个页可以包括电耦接到多个字线的多个存储单元。
此外，根据每个存储单元中可以储存或表达的比特位的数量，存储器件150可以包括多个存储块，如单电平单元(SLC)存储块和多电平单元(MLC)存储块。SLC存储块可以包括用每个存储单元能够储存1比特位数据的多个存储单元来实现的多个页。MLC存储块可以包括用每个存储单元能够储存多比特位数据(例如，两比特位数据或更多比特位数据)的多个存储单元来实现的多个页。包括用每个存储单元能够储存3比特位数据的多个存储单元来实现的多个页的MLC存储块可以被定义为三电平单元(TLC)存储块。
多个存储块210至240中的每个存储块可以在写入操作期间储存从主机102提供的数据，并且可以在读取操作期间将所储存的数据提供给主机102。
图3是示出图1所示的多个存储块152至156中的一个存储块的电路图。
参考图3，存储器件150的存储块152可以包括分别电耦接到位线BL0至BLm-1的多个单元串340。每列的单元串340可以包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元或多个存储单元晶体管MC0至MCn-1可以串联电耦接在选择晶体管DST与选择晶体管SST之间。各个存储单元MC0至MCn-1可以由多电平单元(MLC)来配置，每个多电平单元储存多个比特位的数据信息。串340可以分别电耦接到对应的位线BL0到BLm-1。作为参考，在图3中，“DSL”表示漏极选择线、“SSL”表示源极选择线以及“CSL”表示公共源极线。
虽然图3作为示例示出由NAND快闪存储单元配置的存储块152，应注意的是，根据该实施例的存储器件150的存储块152不限于NAND快闪存储器，并且可以由NOR快闪存储器、组合至少两种存储单元的混合快闪存储器或者控制器被内置在存储芯片中的单NAND快闪存储器来实现。半导体器件的操作特性不仅可以应用于其中电荷储存层由导电浮置栅来配置的快闪存储器件，而且可以应用于其中电荷储存层由电介质层来配置的电荷俘获闪存(CTF)。
存储器件150的电压供给器310可以提供根据操作模式而要供给到相应字线的字线电压(例如，编程电压、读取电压和通过电压)以及要供给到块体(例如，形成存储单元的阱区)的电压。电压供给器310可以在控制电路(未示出)的控制下执行电压产生操作。电压供给器310可以产生多个可变读取电压以产生多个读取数据，在控制电路的控制下选择存储单元阵列中的存储块或区段中的一个，选择选中的存储块的字线中的一个，并且将字线电压提供给选中的字线和未选中的字线。
存储器件150的读取/写入电路320可以由控制电路来控制，并且可以根据操作模式而用作感测放大器或写入驱动器。在验证/正常读取操作期间，读取/写入电路320可以用作用于从存储单元阵列读取数据的感测放大器。此外，在编程操作期间，读取/写入电路320可以用作根据待储存在存储单元阵列中的数据而驱动位线的写入驱动器。在编程操作期间，读取/写入电路320可以从缓冲器(未示出)接收待写入存储单元阵列中的数据，并且可以根据所输入的数据而驱动位线。读取/写入电路320可以包括分别与列或位线或者成对的列或成对的位线相对应的多个页缓冲器322、324和326，并且多个锁存器(未示出)可以被包括在页缓冲器322、324和326的每个页缓冲器中。
图4至图11是示出图1所示的存储器件150的示意图。
图4是示出图1所示的存储器件150的多个存储块152至156的示例的框图。
参考图4，存储器件150可以包括多个存储块BLK0至BLKN-1，并且存储块BLK0至BLKN-1中的每个存储块可以以三维(3D)结构或者垂直结构来实现。各个存储块BLK0至BLKN-1可以包括在第一方向至第三方向(例如，x轴方向、y轴方向和z轴方向)上延伸的结构。
各个存储块BLK0至BLKN-1可以包括在第二方向上延伸的多个NAND串NS。可以在第一方向和第三方向上设置多个NAND串NS。每个NAND串NS可以电耦接到位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DWL以及公共源极线CSL。即，各个存储块BLK0至BLKN-1可以电耦接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL以及多个公共源极线CSL。
图5是图4所示的多个存储块BLK0至BLKN-1中的一个存储块BLKi的立体图。
图6是沿着图5所示的存储块BLKi的线I-I′截取的截面图。
参考图5和图6，存储器件150的多个存储块之中的存储块BLKi可以包括在第一方向方向至第三方向上延伸的结构。
可以提供衬底5111。衬底5111可以包括掺杂有第一类型杂质的硅材料。衬底5111可以包括掺杂有p型杂质的硅材料，或者可以是p型阱(例如袋状p阱)，并且包括包围p型阱的n型阱。虽然假设衬底5111是p型硅，但应该注意，衬底5111不限于是p型硅。
可以在衬底5111之上设置有在第一方向上延伸的多个掺杂区5311至5314。多个掺杂区5311至5314可以包含与衬底5111不同的第二类型的杂质。多个掺杂区5311至5314可以掺杂有n型杂质。尽管在该实施例中第一掺杂区5311至第四掺杂区5314是n型的，但应该注意，第一掺杂区5311至第四掺杂区5314不限于n型。
在衬底5111之上的第一掺杂区5311与第二掺杂区5312之间的区域中，在第一方向上延伸的多个电介质材料5112可以在第二方向上被顺序地设置。电介质材料5112和衬底5111可以在第二方向上彼此分开预定距离。电介质材料5112可以在第二方向上彼此分开预定距离。电介质材料5112可以包括诸如氧化硅的电介质材料。
在衬底5111之上的第一掺杂区5311与第二掺杂区5312之间的的区域中，可以设置在第一方向上顺序地布置并且在第二方向上穿过电介质材料5112的多个柱体5113。多个柱体5113可以分别穿过电介质材料5112并且可以与衬底5111电耦接。每个柱体5113可以由多种材料构成。每个柱体5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。每个柱体5113的表面层5114可以包括掺杂有与衬底5111相同类型的杂质的硅材料。虽然本文中假设每个柱体5113的表面层5114可以包括p型硅，但是每个柱体5113的表面层5114不限于是p型硅。
每个柱体5113的内层5115可以由电介质材料形成。每个柱体5113的内层5115可以由诸如氧化硅的电介质材料来填充。
在第一掺杂区5311与第二掺杂区5312之间的区域中，可以沿着电介质材料5112、柱体5113和衬底5111的暴露表面来设置电介质层5116。电介质层5116的厚度可以比电介质材料5112之间的距离的一半小。即，可以布置除电介质材料5112和电介质层5116之外的材料的区域可以被设置在(i)设置于电介质材料5112的第一电介质材料的底表面上方的电介质层5116与(ii)设置于电介质材料5112的第二电介质材料的顶表面上方的电介质层5116之间。电介质材料5112位于第一电介质材料的下方。
在第一掺杂区5311与第二掺杂区5312之间的区域中，导电材料5211至5291可以被设置在电介质层5116的暴露表面的上方。在第一方向上延伸的导电材料5211可以设置在与衬底5111相邻的电介质材料5112与衬底5111之间。具体地，在第一方向上延伸的导电材料5211可以被设置在(i)设置于衬底5111上方的电介质层5116与(ii)设置于与衬底5111相邻的电介质材料5112的底表面上方的电介质层5116之间。
在第一方向上延伸的导电材料可以被设置在(i)设置于电介质材料5112中的一个电介质材料的顶表面上方的电介质层5116与(ii)设置于电介质材料5112的另一个电介质材料的底表面上方的电介质层5116之间，该导电材料被布置在某个电介质材料5112上方。在第一方向上延伸的导电材料5221至5281可以被设置在电介质材料5112之间。在第一方向上延伸的导电材料5291可以被设置在最上面的电介质材料5112上方。在第一方向上延伸的导电材料5211至5291可以是金属材料。在第一方向上延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。
在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置有与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第二掺杂区5312与第三掺杂区5313之间的区域中，可以设置有在第一方向上延伸的多个电介质材料5112、在第一方向上顺序地布置并且在第二方向上穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面上方的电介质层5116以及在第一方向上延伸的多个导电材料5212至5292。
在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置有与第一掺杂区5311和第二掺杂区5312之间的结构相同的结构。例如，在第三掺杂区5313与第四掺杂区5314之间的区域中，可以设置有在第一方向上延伸的多个电介质材料5112、在第一方向上顺序地布置并且在第二方向上穿过多个电介质材料5112的多个柱体5113、设置在多个电介质材料5112和多个柱体5113的暴露表面上方的电介质层5116以及在第一方向上延伸的多个导电材料5213至5293。
漏极5320可以分别设置在多个柱体5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n型杂质的硅材料。尽管在该实施例中漏极5320包括n型硅，但是应该注意，漏极5320不限于是n型硅。此外，每个漏极5320的宽度可以比每个对应的柱体5113的宽度大。每个漏极5320可以在每个对应的柱体5113的顶表面上方以焊盘的形状来设置。
在第三方向上延伸的导电材料5331至5333可以被设置在漏极5320上方。导电材料5331至5333可以在第一方向上顺序地布置。各个导电材料5331至5333可以与对应区域的漏极5320电耦接。漏极5320和在第三方向上延伸的导电材料5331至5333可以通过接触插塞电耦接。在第三方向上延伸的导电材料5331至5333可以是金属材料。在第三方向上延伸的导电材料5331至5333可以是诸如多晶硅的导电材料。
在图5和图6中，各个柱体5113可以与电介质层5116以及在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成串。各个柱体5113可以与电介质层5116以及在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND串NS。每个NAND串NS可以包括多个晶体管结构TS。
图7是图6所示的晶体管结构TS的截面图。
参考图7，在图6所示的晶体管结构TS中，电介质层5116可以包括第一子电介质层至第三子电介质层5117、5188和5119。
每个柱体5113中的p型硅的表面层5114可以用作主体。与柱体5113相邻的第一子电介质层5117可以用作隧穿电介质层，并且可以包括热氧化层。
第二子电介质层5118可以用作电荷储存层。第二子电介质层5118可以用作电荷捕获层，并且可以包括氮化物层或金属氧化物层(诸如氧化铝层、氧化铪层等)。
与导电材料5233相邻的第三子电介质层5119可以用作阻挡电介质层。与在第一方向上延伸的导电材料5233相邻的第三子电介质层5119可以被形成为单层或多层。第三子电介质层5119可以是高k电介质层(诸如氧化铝层、氧化铪层等)，该高k电介质层具有比第一子电介质层5117和第二子电介质层5118大的介电常数。
导电材料5233可以用作栅极或控制栅极。即，栅极或控制栅极5233、阻挡电介质层5119、电荷存储层5118、隧穿电介质层5117和主体5114可以形成晶体管或存储单元晶体管结构。例如，第一子电介质层5117至第三子电介质层5119可以形成氧化物-氮化物-氧化物(ONO)结构。在本实施例中，为了方便起见，每个柱体5113中的p型硅的表面层5114在第二方向上将被称为主体。
存储块BLKi可以包括多个柱体5113。即，存储块BLKi可以包括多个NAND串NS。具体地，存储块BLKi可以包括在第二方向或垂直于衬底5111的方向上延伸的多个NAND串NS。
每个NAND串NS可以包括在第二方向上布置的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作串源极晶体管SST。每个NAND串NS的多个晶体管结构TS中的至少一个晶体管结构可以用作接地选择晶体管GST。
栅极或控制栅极可以对应于在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293。即，栅极或控制栅极可以在第一方向上延伸并且形成字线、至少两个选择线、至少一个源极选择线SSL和至少一个接地选择线GSL。
在第三方向上延伸的导电材料5331至5333可以电耦接至NAND串NS的一端。在第三方向上延伸的导电材料5331至5333可以用作位线BL。即，在一个存储块BLKi中，多个NAND串NS可以电耦接到一个位线BL。
在第一方向上延伸的第二类型掺杂区5311至5314可以被设置到NAND串NS的另一端。在第一方向上延伸的第二类型掺杂区5311至5314可以用作公共源极线CSL。
此外，存储块BLKi可以包括在垂直于衬底5111的方向(诸如，第二方向)上延伸的多个NAND串NS，并且可以用作例如电荷捕获型存储器的NAND快闪存储块，其中多个NAND串NS电耦接到一个位线BL。
尽管在图5至图7中示出了在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293被设置为9层，但是应注意的是，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293并不限于被设置为9层。例如，在第一方向上延伸的导电材料可以被设置为8层、16层或任意多层。即，在一个NAND串NS中，晶体管的数量可以是8、16或更多。
尽管在图5至图7中示出了将3个NAND串NS电耦接到一个位线BL，但是应注意的是，该实施例不限于具有电耦接到一个位线BL的3个NAND串NS。在存储块BLKi中，m个NAND串NS可以电耦接到一个位线BL，m是正整数。根据电耦接到一个位线BL的NAND串NS的数量，在第一方向上延伸的导电材料5211到5291、5212到5292和5213到5293的数量和公共源极线5311到5314的数量也可以被控制。
此外，尽管在图5至图7中示出了3个NAND串NS电耦接到在第一方向上延伸的一个导电材料，但是应注意的是，该实施例不限于具有电耦接到在第一方向上延伸的一个导电材料的3个NAND串NS。例如，n个NAND串NS可以电耦接到在第一方向上延伸的一个导电材料，n是正整数。根据电耦接到在第一方向上延伸的一个导电材料的NAND串NS的数量，位线5331到5333的数量也可以被控制。
图8是示出具有参考图5至图7描述的第一结构的存储块BLKi的等效电路图。
参考图8，在具有第一结构的存储块BLKi中，NAND串NS11至NS31可以设置在第一位线BL1与公共源极线CSL之间。第一位线BL1可以对应于图5和图6中的在第三方向上延伸的导电材料5331。NAND串NS12至NS32可以设置在第二位线BL2与公共源极线CSL之间。第二位线BL2可以对应于图5和图6中的在第三方向上延伸的导电材料5332。NAND串NS13至NS33可以被设置在第三位线BL3与公共源极线CSL之间。第三位线BL3可以对应于图5和图6中的在第三方向上延伸的导电材料5333。
每个NAND串NS的源极选择晶体管SST可以电耦接到对应的位线BL。每个NAND串NS的接地选择晶体管GST可以电耦接到公共源极线CSL。存储单元MC可以被设置在每个NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。
在这个示例中，NAND串NS可以由行和列的单位来定义，并且电耦接到一个位线的NAND串NS可以形成一列。电耦接到第一位线BL1的NAND串NS11至NS31可以对应于第一列，电耦接到第二位线BL2的NAND串NS12至NS32可以对应于第二列，并且电耦接到第三位线BL3的NAND串NS13至NS33可以对应于第三列。电耦接到一个源极选择线SSL的NAND串NS可以形成一行。电耦接到第一源极选择线SSL1的NAND串NS11至NS13可以形成第一行，电耦接到第二源极选择线SSL2的NAND串NS21至NS23可以形成第二行，并且电耦接到第三源极选择线SSL3的NAND串NS31至NS33可以形成第三行。
在每个NAND串NS中，可以定义高度。在每个NAND串NS中，与接地选择晶体管GST相邻的存储单元MC1的高度可以具有值“1”。在每个NAND串NS中，由于从衬底5111测量时存储单元更接近源极选择晶体管SST，因此存储单元的高度可以增加。在每个NAND串NS中，与源极选择晶体管SST相邻的存储单元MC6的高度可以是7。
同一行中的NAND串NS的源极选择晶体管SST可以共享源极选择线SSL。不同行中的NAND串NS的源极选择晶体管SST可以分别电耦接到不同的源极选择线SSL1、SSL2和SSL3。
同一行中的NAND串NS中在相同高度处的存储单元MC可以共享字线WL。即，在相同高度处，与不同行中的NAND串NS的存储单元MC电耦接的字线WL可以电耦接。同一行的NAND串NS中在相同高度处的虚设存储单元DMC可以共享虚设字线DWL。即，在相同高度或相同电平处，与不同行中的NAND串NS的虚设存储单元DMC电耦接的虚设字线DWL可以电耦接。
位于相同电平或相同高度或相同层处的字线WL或虚设字线DWL可以在设置有在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的层处彼此电耦接。在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触共同电连接至上层。在上层处，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以电耦接。同一行中的NAND串NS的接地选择晶体管GST可以共享接地选择线GSL。此外，不同行中的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。即，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以电耦接到接地选择线GSL。
公共源极线CSL可以电耦接到NAND串NS。在有源区上方和衬底5111上方，第一掺杂区5311至第四掺杂区5314可以电耦接。第一掺杂区5311至第四掺杂区5314可以通过接触电耦接至上层，并且在上层处，第一掺杂区5311至第四掺杂区5314可以电耦接。
如图8所示，相同高度或相同电平的字线WL可以电耦接。因此，当选择在特定高度处的字线WL时，可以选择与字线WL电耦接的所有NAND串NS。不同行中的NAND串NS可以电耦接到不同的源极选择线SSL。因此，在与相同字线W L电耦接的NAND串NS之中，通过选择源极选择线SSL1至SSL3中的一个源极选择线，在未选中的行中的NAND串NS可以与位线BL1至BL3电隔离。换言之，通过选择源极选择线SSL1至SSL3中的一个源极选择线，可以选择一行NAND串NS。此外，通过选择位线BL1至BL3中的一个位线，可以以列为单位选择选中的行中的NAND串NS。
在每个NAND串NS中，可以设置虚设存储单元DMC。在图8中，虚设存储单元DMC可以被设置在每个NAND串NS中的第三存储单元MC3与第四存储单元MC4之间。即，第一存储单元MC1至第三存储单元MC3可以被设置在虚设存储单元DMC与接地选择晶体管GST之间。第四存储单元MC4至第六存储单元MC6可以被设置在虚设存储单元DMC与源极选择晶体管SST之间。每个NAND串NS的存储单元MC可以由虚设存储单元DMC来划分成存储单元组。在已划分的存储单元组中，与接地选择晶体管GST相邻的存储单元(例如，MC1至MC3)可以被称为下存储单元组，而与源极选择晶体管SST相邻的存储单元(例如，MC4至MC6)可以被称为上存储单元组。
在下文中，将参考图9至图11进行详细描述，该图9至图11示出了根据一个实施例的存储系统中用与第一结构不同的三维(3D)非易失性存储器件实现的存储器件。
图9是示意性地示出用与上面参考图5至图8描述的第一结构不同的三维(3D)非易失性存储器件实现的存储器件的立体图，并且示出了图4的多个存储块中的存储块BLKj。图10是示出沿着图9的线VII-VII′截取的存储块BLKj的截面图。
参考图9和图10，图1的存储器件150的多个存储块之中的存储块BLKj可以包括在第一方向至第三方向上延伸的结构。
可以提供衬底6311。例如，衬底6311可以包括掺杂有第一类型杂质的硅材料。例如，衬底6311可以包括掺杂有p型杂质的硅材料或者可以是p型阱(例如，袋状p阱)，并且包括围绕p型阱的n型阱。尽管在该实施例中衬底6311是p型硅，但是应该注意，衬底6311不限于是p型硅。
在x轴方向和y轴方向上延伸的第一导电材料6321至第四导电材料6324可以被设置在衬底6311上方。第一导电材料6321至第四导电材料6324可以在z轴方向上被分开预定距离。
在x轴方向和y轴方向上延伸的第五导电材料6325至第八导电材料6328可以被设置在衬底6311上方。第五导电材料6325至第八导电材料6328可以在z轴方向上被分开预定距离。第五导电材料6325至第八导电材料6328可以在y轴方向上与第一导电材料6321至第四导电材料6324分开。
可以设置穿过第一导电材料6321至第四导电材料6324的多个下柱体DP。每个下柱体DP在z轴方向上延伸。此外，可以设置穿过第五导电材料6325至第八导电材料6328的多个上柱体UP。每个上柱体UP在z轴方向上延伸。
下柱体DP和上柱体UP中的每个柱体可以包括内部材料6361、中间层6362和表面层6363。中间层6362可以用作单元晶体管的沟道。表面层6363可以包括阻挡电介质层、电荷储存层和隧穿电介质层。
下柱体DP和上柱体UP可以经由管道栅PG电耦接。管道栅PG可以被设置在衬底6311中。例如，管道栅PG可以包括与下柱体DP和上柱体UP相同的材料。
在x轴方向和y轴方向上延伸的第二类型的掺杂材料6312可以被设置在下柱DP上方。例如，第二类型的掺杂材料6312可以包括n型硅材料。第二类型的掺杂材料6312可以用作公共源极线CSL。
漏极6340可以被设置在上柱体UP上方。漏极6340可以包括n型硅材料。在y轴方向上延伸的第一上导电材料6351和第二上导电材料6352可以被设置在漏极6340上方。
第一上导电材料6351和第二上导电材料6352可以在x轴方向上被分开。第一上导电材料6351和第二上导电材料6352可以由金属形成。第一上导电材料6351和第二上导电材料6352以及漏极6340可以通过接触插塞电耦接。第一上导电材料6351和第二上导电材料6352分别用作第一位线BL1和第二位线BL2。
第一导电材料6321可以用作源极选择线SSL，第二导电材料6322可以用作第一虚设字线DWL1，并且第三导电材料6323和第四导电材料6324分别用作第一主字线MWL1和第二主字线MWL2。第五导电材料6325和第六导电材料6326分别用作第三主字线MWL3和第四主字线MWL4，第七导电材料6327可以用作第二虚设字线DWL2，并且第八导电材料6328可以用作漏极选择线DSL。
下柱体DP以及与下柱体DP相邻的第一导电材料6321至第四导电材料6324形成下串。上柱体UP以及与上柱体UP相邻的第五导电材料6325至第八导电材料6328形成上串。下串和上串可以经由管道栅PG电耦接。下串的一端可以电耦接到用作公共源极线CSL的第二类型的掺杂材料6312。上串的一端可以通过漏极6340电耦接到对应的位线。一个下串和一个上串形成一个单元串，该单元串电耦接在用作公共源极线CSL的第二类型的掺杂材料6312与用作位线BL的上导电材料层6351和6352中的对应一个之间。
即，下串可以包括源极选择晶体管SST、第一虚设存储单元DMC1以及第一主存储单元MMC1和第二主存储单元MMC2。上串可以包括第三主存储单元MMC3和第四主存储单元MMC4、第二虚设存储单元DMC2和漏极选择晶体管DST。
在图9和图10中，上串和下串可以形成NAND串NS，并且NAND串NS可以包括多个晶体管结构TS。由于上面参考图7详细描述了图9和图10中的NAND串NS包括的晶体管结构，因此本文中将省略其详细描述。
图11是示出了如上参考图9和图10所述的具有第二结构的存储块BLKj的等效电路的电路图。为了方便起见，仅示出了在第二结构的存储块BLKj中形成一对的第一串和第二串。
参考图11，在存储器件150的多个存储块之中的具有第二结构的存储块BLKj中，单元串可以以限定多个对的方式来设置，其中每个单元串由如上参考图9和图10所述的经由管道栅PG电耦接的一个上串和一个下串来实现。
即，在具有第二结构的某个存储块BLKj中，沿第一沟道CH1(未示出)层叠的存储单元CG0至CG31(例如至少一个源极选择栅极SSG1和至少一个漏极选择栅极DSG1)可以形成第一串ST1，并且沿第二沟道CH2(未示出)层叠的存储单元CG0至CG31(例如，至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2)可以形成第二串ST2。
第一串ST1和第二串ST2可以电耦接到相同的漏极选择线DSL和相同的源极选择线SSL。第一串ST1可以电耦接到第一位线BL1，而第二串ST2可以电耦接到第二位线BL2。
尽管在图11中描述了第一串ST1和第二串ST2电耦接到相同的漏极选择线DSL和相同的源极选择线SSL，但是可以设想第一串ST1和第二串ST2可以电耦接到相同的源极选择线SSL和相同的位线BL，第一串ST1可以电耦接到第一漏极选择线DSL1，而第二串ST2可以电耦接到第二漏极选择线DSL2。此外，可以设想，第一串ST1和第二串ST2可以电耦接到相同的漏极选择线DSL和相同的位线BL，第一串ST1可以电耦接到第一源极选择线SSL1，而第二串ST2可以电耦接到第二源极选择线SSL2。
图12示出根据本发明的一个实施例的非易失性存储器件，其示出在3D NAND单元串中形成单元晶体管的柱体(或插塞)结构的垂直截面和水平截面。本文中，如图5和图6所示的具有垂直沟道区的3D NAND快闪存储器被作为示例来描述，但是本发明的概念和精神可以不限于此。此外，尽管附图示出了圆形柱体结构的水平截面，但是柱体结构的水平截面可以具有椭圆形或多边形的形状。
参考图12，根据本发明的实施例的存储器件的3D NAND单元串可以包括层叠的多个字线WL和垂直穿过字线WL的柱体结构。本文中，可以在相邻的字线WL之间插入层间电介质材料DI。另外，柱体(或插塞)结构可以包括设置在柱体的核心区中的垂直沟道区CH、设置成围绕垂直沟道区CH的外围的激光二极管(LD)结构1000以及设置成围绕LD结构1000的外围的栅极电介质结构1100。
字线WL可以包括多晶硅或金属材料，并且层间电介质材料DI可以包括例如氧化硅。
垂直沟道区CH可以包括例如p型硅，并且可以用作单元串中的晶体管的主体。另外，当确保足够厚度的硅层时，其中心部分可以用诸如电介质层的间隙填充材料来代替。
栅极电介质结构1100可以包括从字线WL朝向垂直沟道区CH按顺序依次层叠的阻挡电介质层1110/电荷俘获层1120/隧穿电介质层1130。即，栅极电介质结构1100可以包括柱体结构中依次围绕LD结构1000的隧穿电介质层1130、电荷俘获层1120和阻挡电介质层1110。本文中，阻挡电介质层1110可以防止已经穿过隧穿电介质层1130的电荷在被电荷俘获层1120俘获的过程中迁移到字线WL。阻挡电介质层1110可以包括具有高k常数的高电介质层(例如，氧化铝层、氧化铪层等)。电荷俘获层(或电荷储存层)1120通常可以包括含氮的材料以提供高俘获点密度，该电荷俘获层1120可以包括氮化硅。隧穿电介质层1130可以由具有比电荷俘获层1120更大的能带隙的材料(例如，氧化硅或氮氧化硅)来形成。
由于在NAND闪存器件的编程操作期间由电荷俘获层1120俘获的电子可以在氮化硅的能带隙中的高电平处被俘获，因此在擦除期间难以执行解除俘获操作。总之，擦除操作可能需要高擦除偏压，或者擦除时间可能会变长。
LD结构1000可以包括从字线WL侧到垂直沟道区CH侧顺序地层叠的p型III-V族化合物层1020和n型III-V族化合物层1010。换言之，LD结构1000可以包括被设置为顺序地围绕垂直沟道区CH的n型III-V族化合物层1010和p型III-V族化合物层1010。根据本发明的实施例，氮化镓(GaN)可以用作III-V族化合物。换言之，p型III-V族化合物层1020可以包括轻掺杂的p型GaN，而n型III-V族化合物层1010可以包括相对高掺杂的n型GaN。这种p型GaN/n型GaN可以形成P-N二极管或P-I(本征)-N二极管并且发射紫外(UV)光(或激光)。简而言之，本发明的该实施例的LD结构1000可以用作设置在柱体结构中的垂直沟道区CH与字线WL之间的紫外线LD。
由于包括GaN材料的III-V族化合物具有高电子迁移率，因此它们能够增加垂直沟道区CH的单元电流。具体地，由于GaN材料具有约3.4eV的带隙，因此从LD结构1000发射的高UV能量可以激发由电荷俘获层1120俘获的电子，从而促进电子的解除俘获。
设计者可以在基本紫外线LD可以工作的范围内选择p型掺杂剂和n型掺杂剂的种类和浓度，并且设计者可以在基本紫外线LD可以工作的范围内选择p型GaN和n型GaN中的每个的组成比例。基本上，随着p型GaN和n型GaN中的每个的厚度变得更厚，可以产生更多的单元电流和激光，但是它们可以由设计者考虑GaN生长过程和垂直沟道区CH的沟道特性来选择。同时，考虑到与主要用于垂直沟道区CH的硅的物理/化学键合特性，可以在垂直沟道区CH和GaN之间插入键合层。
在NAND闪存的擦除操作中，在将n型III-V族化合物层1010维持在接地电平的同时，擦除偏压可以通过漏极/源极侧而被施加到p型III-V族化合物层1020。在这种情况下，LD结构1000的P-I-N(或P-N)二极管可以被导通以发射UV光(或激光)。该偏压条件可以与常规NAND闪存器件中使用的擦除操作兼容。例如，图3中所示的电压供给器310可以提供擦除操作所需的相应偏压。
图13示出了图12中所示的存储器件的3D NAND单元串的改进示例。
正如在图12中一样，图13中所示的存储器件的3D NAND单元串可以包括层叠的多个字线WL和垂直穿过字线WL的柱体结构，并且在相邻的字线WL之间可以插入层间电介质材料DI。
柱体(或插塞)结构还可以包括设置在柱体的核心区中的垂直沟道区CH和被设置为围绕垂直沟道区CH的外围的LD结构1000，并且可以在LD结构1000与字线WL之间设置栅极电介质结构1100A。
与图12中所示的相比，图13的改进示例在栅极电介质结构1100A中具有差异。换言之，在图12的栅极电介质结构1100的情况下，阻挡电介质层1110/电荷俘获层1120/隧穿电介质层1130全部都被包括在柱体(或插塞)结构中，而图13的栅极电介质结构1100A中，只有电荷俘获层1120和隧穿电介质层1130可以被包括在柱体结构中，并且阻挡电介质层1110A可以被形成为围绕字线WL。在这种情况下，LD结构1000的物理/电气操作可能没有差异，但是它可以帮助减轻由于额外引入到柱体结构中的LD结构1000而引起的插塞嵌入工艺中的难度。
同时，还可以改进和布置如图7所示的栅极电介质结构。换言之，阻挡电介质层/电荷俘获层/隧穿电介质层的全部可以被设置在柱体结构的外部。
图14至图22是示意性地示出图1的数据处理系统的示例性应用的示图。
图14是示意性地示出包括根据本实施例的存储系统的数据处理系统的示例的示图。
图14示意性地示出了应用根据本实施例的存储系统的存储卡系统。
参考图14，存储卡系统6100可以包括存储器控制器6120、存储器件6130和连接器6110。
更具体地，存储器控制器6120可以连接到由非易失性存储器实施的存储器件6130，并且可以访问存储器件6130。例如，存储器控制器6120可以控制存储器件6130的读取操作、写入操作、擦除操作和后台操作。存储器控制器6120可以提供存储器件6130与主机之间的接口并且用于控制存储器件6130的驱动固件。即，存储器控制器6120可以对应于参考图1描述的存储系统110的控制器130，并且存储器件6130可以对应于参考图1描述的存储系统110的存储器件150。
因此，存储器控制器6120可以包括RAM、处理单元、主机接口、存储器接口和错误校正单元。
存储器控制器6120可以通过连接器6110与外部设备(例如，图1的主机102)通信。例如，如参考图1所描述的，存储器控制器6120可以通过各种通信协议(诸如通用串联总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI快速(PCIe)、高级技术附件(ATA)、串联ATA、并联ATA、小型计算机系统接口(SCSI)、增强型小磁盘接口(EDSI)、集成驱动电子设备(IDE)、火线、通用快闪储存器(UFS)、WIFI和蓝牙)中的一种或更多种来与外部设备通信。因此，根据本实施例的存储系统和数据处理系统可以应用于有线/无线电子设备或移动电子设备。
存储器件6130可以由非易失性存储器来实现。例如，存储器件6130可以由各种非易失性存储器件(诸如可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、NAND快闪存储器、NOR快闪存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电式RAM(FRAM)和自旋力矩转移磁性RAM(STT-RAM))来实现。存储器件6130可以包括如图1的存储器件150中的多个裸片。
存储器控制器6120和存储器件6130可以被集成到单个半导体器件中。例如，存储器控制器6120和存储器件6130可以通过被集成到单个半导体器件中来构建固态驱动器(SSD)。此外，存储器控制器6120和存储器件6130可以构建存储卡(诸如PC卡(PCMCIA：个人计算机存储卡国际协会)、紧凑型闪存(CF)卡、智能媒体卡(例如SM和SMC)、记忆棒、多媒体卡(例如，MMC、RS-MMC、MMC微型和eMMC)、SD卡(例如SD、迷你SD、微型SD和SDHC)以及通用快闪储存器(UFS))。
图15是示意性地示出包括根据本实施例的存储系统的数据处理系统的另一个示例的示图。
参考图15，数据处理系统6200可以包括具有一个或更多个非易失性存储器的存储器件6230和用于控制存储器件6230的存储器控制器6220。图15所示的数据处理系统6200可以用作如参考图1所述的储存介质(诸如存储卡(CF、SD、微型SD等))或USB设备。存储器件6230可以对应于图1所示的存储系统110中的存储器件150，并且存储器控制器6220可以对应于图1所示的存储系统110中的控制器130。
存储器控制器6220可以响应于主机6210的请求来控制存储器件6230的读取操作、写入操作或擦除操作，并且存储器控制器6220可以包括一个或更多个CPU 6221、缓冲存储器(诸如RAM)6222、ECC电路6223、主机接口6224和存储器接口(诸如NVM接口)6225。
CPU 6221可以控制存储器件6230的整体操作，诸如读取操作、写入操作、文件系统管理操作和坏页管理操作。RAM 6222可以根据CPU 6221的控制来操作，并且用作工作存储器、缓冲存储器或高速缓冲存储器。当RAM 6222被用作工作存储器时，由CPU6221处理的数据可以暂时储存在RAM 6222中。当RAM 6222被用作缓冲存储器时，RAM 6222可以用于缓冲从主机6210发送到存储器件6230或从存储器件6230发送到主机6210的数据。当RAM 6222被用作高速缓冲存储器时，RAM 6222可以辅助低速存储器件6230以高速操作。
ECC电路6223可以对应于图1中所示的控制器130的ECC单元138。如参考图1所述，ECC电路6223可以产生用于校正从存储器件6230提供的数据的失败比特位或错误比特位的错误校正码(ECC)。ECC电路6223可以对提供给存储器件6230的数据执行错误校正编码，从而用具有奇偶校验位的数据。奇偶校验位可以被储存在存储器件6230中。ECC电路6223可以对从存储器件6230输出的数据执行错误校正解码。此时，ECC电路6223可以使用奇偶校验位来校正错误。例如，如参考图1所述，ECC电路6223可以使用LDPC码、BCH码、turbo码、里德-索罗门码、卷积码、RSC或诸如TCM或BCM的编码调制来校正错误。
存储器控制器6220可以通过主机接口6224向/从主机6210发送/接收数据，并且通过NVM接口6225向/从存储器件6230发送/接收数据。主机接口6224可以通过PATA总线、SATA总线、SCSI、USB、PCIe或NAND接口而连接到主机6210。存储器控制器6220可以利用诸如WiFi或长期演进(LTE)的移动通信协议而具有无线通信功能。存储器控制器6220可以连接到外部设备(例如，主机6210或另一个外部设备)，然后向/从外部设备发送/接收数据。具体地，因为存储器控制器6220可以通过各种通信协议中的一种或更多个种与外部设备通信，所以根据本实施例的存储系统和数据处理系统可以应用于有线/无线电子设备或特别是移动电子设备。
图16是示意性地示出包括根据本发明的一个实施例的存储系统的数据处理系统的另一个示例的示图。图16示意性地示出应用了根据本实施例的存储系统的SSD。
参考图16，SSD 6300可以包括控制器6320和包括多个非易失性存储器的存储器件6340。控制器6320可以对应于图1的存储系统110中的控制器130，并且存储器件6340可以对应于图1的存储系统中的存储器件150。
更具体地，控制器6320可以通过多个沟道CH1至CHi连接至存储器件6340。控制器6320可以包括一个或更多个处理器6321、缓冲存储器6325、ECC电路6322、主机接口6324和存储器接口(例如，非易失性存储器接口)6326。
缓冲存储器6325可以暂时储存从主机6310提供的数据或从存储器件6340中包括的多个快闪存储器NVM提供的数据，或暂时储存多个快闪存储器NVM的元数据(例如，包括映射表的映射数据)。缓冲存储器6325可以由诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器来实施。为了便于描述，图15示出缓冲存储器6325存在于控制器6320中。然而，缓冲存储器6325可以存在于控制器6320的外部。
ECC电路6322可以在编程操作期间计算要被编程到存储器件6340的数据的ECC值、在读取操作期间基于ECC值对从存储器件6340读取的数据执行错误校正操作以及在故障数据恢复操作期间对从存储器件6340恢复的数据执行错误校正操作。
主机接口6324可以提供与外部设备(例如，主机6310)的接口功能，并且非易失性存储器接口6326可以提供与通过多个沟道连接的存储器件6340的接口功能。
此外，可以提供应用图1的存储系统110的多个SSD 6300以实施数据处理系统(例如，独立磁盘冗余阵列(RAID)系统)。此时，RAID系统可以包括多个SSD 6300和用于控制多个SSD 6300的RAID控制器。当RAID控制器响应于从主机6310提供的写入命令而执行编程操作时，RAID控制器可以根据多个RAID电平(即，从SSD 6300中的主机6310提供的写入命令的RAID电平信息)而选择一个或更多个存储系统或SSD6300，并且将与写入命令相对应的数据输出到选中的SSD 6300。此外，当RAID控制器响应于从主机6310提供的读取命令而执行读取操作时，RAID控制器可以根据多个RAID电平(从SSD 6300中的主机6310提供的读取命令的RAID电平信息)来选择一个或更多个存储系统或SSD 6300，并且将从选中的SSD 6300读取的数据提供给主机6310。
图17是示意性地示出包括根据本发明的一个实施例的存储系统的数据处理系统的另一示例的示图。图17示意性地示出了应用根据本实施例的存储系统的嵌入式多媒体卡(eMMC)。
参考图17，eMMC 6400可以包括控制器6430和由一个或更多个NAND快闪存储器实施的存储器件6440。控制器6430可以对应于图1的存储系统110中的控制器130，并且存储器件6440可以对应于图1的存储系统110中的存储器件150。
更具体地，控制器6430可以通过多个沟道连接到存储器件6440。控制器6430可以包括一个或更多个核6432、主机接口6431和存储器接口(例如，NAND接口6433)。
核6432可以控制eMMC 6400的整体操作，主机接口6431可以提供控制器6430与主机6410之间的接口功能，并且NAND接口6433可以提供存储器件6440与控制器6430之间的接口功能。例如，主机接口6431可以用作并联接口(例如，参考图1所述的MMC接口)。此外，主机接口6431可以用作串联接口(例如，超高速(UHS-I/UHS-II)接口)。
图18至图21是示意性地示出包括根据本发明的一个实施例的存储系统的数据处理系统的其他示例的示图。图18至图21示意性地示出了应用根据本实施例的存储系统的通用快闪储存器(UFS)系统。
参考图18至图21，UFS系统6500、6600、6700和6800可以分别包括主机6510、6610、6710和6810、UFS器件6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主机6510、6610、6710和6810可以用作有线/无线电子设备或特别是移动电子设备的应用处理器，UFS器件6520、6620、6720和6820可以用作嵌入式UFS器件，并且UFS卡6530、6630、6730和6830可以用作外部嵌入式UFS器件或可移动UFS卡。
在相应的UFS系统6500、6600、6700和6800中的主机6510、6610、6710和6810、UFS器件6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以通过UFS协议与外部设备(例如，有线/无线电子设备或移动电子设备)进行通信，并且UFS器件6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以通过图1所示的存储系统110来实施。例如，在UFS系统6500、6600、6700和6800中，UFS器件6520、6620、6720和6820可以以参考图15至图17所述的数据处理系统6200、SSD 6300或eMMC 6400的形式来实施，并且UFS卡6530、6630、6730和6830可以以参考图14所述的存储卡系统6100的形式来实施。
此外，在UFS系统6500、6600、6700和6800中，主机6510、6610、6710和6810、UFS器件6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以通过UFS接口(例如，移动工业处理器接口(MIPI)中的统一协议(MIPI M-PHY和MIPI UniPro))来彼此通信。此外，UFS器件6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以通过除UFS协议以外的各种协议(例如，UFD、MMC、SD、迷你SD和微型SD)来彼此通信。
在图18所示的UFS系统6500中，主机6510、UFS器件6520和UFS卡6530中的每个可以包括UniPro。主机6510可以执行切换操作以便与UFS器件6520和UFS卡6530通信。具体地，主机6510可以通过链路层切换(例如，在UniPro处的L3切换)与UFS器件6520或UFS卡6530通信。此时，UFS器件6520和UFS卡6530可以通过在主机6510的UniPro处的链路层切换来彼此通信。在本实施例中，为了便于描述，已经示例了其中一个UFS器件6520和一个UFS卡6530连接到主机6510的配置。然而，多个UFS器件和UFS卡可以并联或以星形的形式连接到主机6510，并且多个UFS卡可以并联或以星形的形式连接到UFS器件6520，或者串联或以链的形式连接到UFS器件6520。
在图19所示的UFS系统6600中，主机6610、UFS器件6620和UFS卡6630中的每个可以包括UniPro，并且主机6610可以通过执行切换操作的切换模块6640(例如，通过在UniPro处执行链路层切换(例如L3切换)的切换模块6640)与UFS器件6620或UFS卡6630通信。UFS器件6620和UFS卡6630可以通过在UniPro处的切换模块6640的链路层切换来彼此通信。在本实施例中，为了便于描述，已经示例了其中一个UFS器件6620和一个UFS卡6630连接到切换模块6640的配置。然而，多个UFS器件和UFS卡可以并联或以星形的形式连接到切换模块6640，而多个UFS卡可以串联或以链的形式连接到UFS器件6620。
在图20所示的UFS系统6700中，主机6710、UFS器件6720和UFS卡6730中的每个可以包括UniPro，并且主机6710可以通过执行切换操作的切换模块6740(例如，通过在UniPro处执行链路层切换(例如，L3切换)的切换模块6740)与UFS器件6720或UFS卡6730通信。此时，UFS器件6720和UFS卡6730可以通过在UniPro处的切换模块6740的链路层切换来彼此通信，并且切换模块6740可以与UFS器件6720作为一个模块被集成在UFS器件6720的内部或外部。在本实施例中，为了便于描述，已经示例了其中一个UFS器件6720和一个UFS卡6730连接到切换模块6740的配置。然而，每个模块包括切换模块6740和UFS器件6720的多个模块可以并联或以星形的形式连接到主机6710，或者串联或以链的形式彼此连接。此外，多个UFS卡可以并联或以星形的形式连接到UFS器件6720。
在图21所示的UFS系统6800中，主机6810、UFS器件6820和UFS卡6830中的每个可以包括M-PHY和UniPro。UFS器件6820可以执行切换操作以便与主机6810和UFS卡6830通信。具体地，UFS器件6820可以通过在M-PHY和用于与主机6810通信的UniPro模块之间的切换操作以及在M-PHY和用于与UFS卡6830通信的UniPro模块之间的切换操作(例如，通过目标标识符(ID)切换操作)与主机6810或UFS卡6830通信。此时，主机6810和UFS卡6830可以通过在M-PHY和UFS器件6820的UniPro模块之间的目标ID切换来彼此通信。在本实施例中，为了便于描述，已经示例了其中一个UFS器件6820连接主机6810并且一个UFS卡6830连接到UFS器件6820的配置。然而，多个UFS器件可以并联或以星形的形式连接到主机6810，或者串联或以链的形式连接到主机6810，而多个UFS卡可以并联或以星形的形式连接到UFS器件6820，或者串联或以链的形式连接到UFS器件6820。
图22是示意性地示出包括根据本发明的一个实施例的存储系统的数据处理系统的另一个示例的示图。图22是示意性地示出应用了根据本实施例的存储系统的用户系统的示图。
参考图22，用户系统6900可以包括应用处理器6930、存储器模块6920、网络模块6940、储存器模块6950和用户接口6910。
更具体地，应用处理器6930可以驱动用户系统6900中包括的组件(例如，操作系统(OS))，并且包括控制用户系统6900中包括的组件的控制器、接口和图形引擎。应用处理器6930可以被设置为片上系统(SoC)。
存储器模块6920可以用作用户系统6900的主存储器、工作存储器、缓冲存储器或高速缓冲存储器。存储器模块6920可以包括易失性RAM(诸如DRAM、SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM、LPDDR SDARM、LPDDR3SDRAM或LPDDR3SDRAM)或者非易失性RAM(例如PRAM、ReRAM、MRAM或FRAM)。例如，应用处理器6930和存储器模块6920可以基于层叠式封装(PoP)来封装和安装。
网络模块6940可以与外部设备进行通信。例如，网络模块6940不仅可以支持有线通信，还可以支持各种无线通信协议(诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、全球微波接入互操作性(Wimax)、无线局域网(WLAN)、超宽带(UWB)、蓝牙、无线显示器(WI-DI))，从而与有线/无线电子设备或特别是移动电子设备进行通信。因此，根据本发明实施例的存储系统和数据处理系统可以应用于有线/无线电子设备。在应用处理器6930中可以包括网络模块6940。
储存器模块6950可以存储数据(例如，从应用处理器6930接收的数据)，然后可以将所储存的数据发送到应用处理器6930。储存器模块6950可以由非易失性半导体存储器件(诸如相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(ReRAM)、NAND闪存、NOR闪存和3D NAND闪存)来实施，并且被设置为用户系统6900的可移动储存介质(诸如存储卡或外部驱动器)。储存器模块6950可以对应于参考图1描述的存储系统110。此外，储存器模块6950可以被实施为如上参考图16至图21所述的SSD、eMMC和UFS。
用户接口6910可以包括用于将数据或命令输入到应用处理器6930或者将数据输出到外部设备的接口。例如，用户接口6910可以包括用户输入接口(诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、照相机、麦克风、陀螺仪传感器、振动传感器和压电元件)和用户输出接口(诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器和电机)。
此外，当图1的存储系统110被应用于用户系统6900的移动电子设备时，应用处理器6930可以控制移动电子设备的整体操作，并且网络模块6940可以用作用于控制与外部设备的有线/无线通信的通信模块。用户接口6910可以将由处理器6930处理的数据显示在移动电子设备的显示/触摸模块上，或者支持从触摸面板接收数据的功能。
虽然已经出于说明性目的描述了各种实施例，但是对于本领域技术人员来说显而易见的是，在不脱离如所附权利要求中所限定的本发明的精神和范围的情况下，可以进行各种改变和改进。

Claims (14)

1.一种非易失性存储器件，包括：
层叠的多个字线；
柱体结构，其在垂直方向上穿过字线；以及
电压供给器，其适用于将根据操作模式而需要的多个偏压供给到字线和柱体结构，
其中，柱体结构包括：
垂直沟道区，其被设置在核心区中；以及
激光二极管结构，其被设置在字线与垂直沟道区之间以围绕垂直沟道区的外围。
2.根据权利要求1所述的非易失性存储器件，其中，激光二极管结构包括：
n型III-V族化合物层和p型III-V族化合物层，其被设置为顺序地围绕垂直沟道区。
3.根据权利要求1所述的非易失性存储器件，其中，激光二极管结构包括：
n型GaN层和p型GaN层，其被设置为顺序地围绕垂直沟道区。
4.根据权利要求3所述的非易失性存储器件，其中，垂直沟道区包括硅层。
5.根据权利要求3所述的非易失性存储器件，其中，p型GaN层具有轻掺杂p区和本征区。
6.根据权利要求3所述的非易失性存储器件，其中，在擦除操作期间，擦除偏压被施加到p型GaN层并且接地电压被施加到n型GaN层。
7.根据权利要求3所述的非易失性存储器件，还包括：
栅极电介质结构，其被设置在字线与激光二极管结构之间。
8.根据权利要求7所述的非易失性存储器件，其中，栅极电介质结构包括：
隧穿电介质层、电荷俘获层和阻挡电介质层，其顺序地围绕柱体结构中的激光二极管结构。
9.根据权利要求7所述的非易失性存储器件，其中，栅极电介质结构包括：
隧穿电介质层和电荷俘获层，其顺序地围绕柱体结构中的激光二极管结构；以及
阻挡电介质层，其被设置在柱体结构与字线之间。
10.一种非易失性存储器件，包括：
层叠的多个字线；
柱体结构，其在垂直方向上穿过字线；以及
基于GaN的激光二极管结构，其被设置为围绕垂直沟道区并且在擦除操作期间发射紫外光。
11.根据权利要求10所述的非易失性存储器件，其中，激光二极管结构包括：
n型GaN层和p型GaN层，其被设置为顺序地围绕垂直沟道区。
12.根据权利要求11所述的非易失性存储器件，其中，垂直沟道区包括硅层。
13.根据权利要求11所述的非易失性存储器件，其中，p型GaN层具有轻掺杂p区和本征区。
14.根据权利要求11所述的非易失性存储器件，其中，在擦除操作期间，擦除偏压被施加到p型GaN层并且接地电压被施加到n型GaN层。
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