TW201719378A - 記憶體系統及其操作方法 - Google Patents

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Abstract

一種記憶體系統，可以包括：記憶體裝置，其包括複數個記憶體晶粒，每個記憶體晶粒包括複數個平面，每個平面包括複數個記憶體區塊，每個記憶體區塊包括複數個頁面，每個頁面包括複數個記憶體單元；以及控制器，其包括記憶體，該控制器適用於在回應於命令的命令操作期間將命令操作的使用者資料和元資料的段緩衝至該記憶體，並且將緩衝的段儲存到包括兩個或更多個記憶體區塊的超級記憶體區塊中。

Description

記憶體系統及其操作方法
本發明要求2015年11月25日向韓國智慧財產權局提交的韓國專利申請10-2015-0165483的優先權，其公開全文作為全部併入本申請。
本發明的示例性實施例關於一種記憶體系統，並且更具體地，關於一種用於將資料處理至記憶體裝置的記憶體系統及其操作方法。
電腦環境範例已經轉變為能夠隨時隨地使用的普遍存在的計算系統。因此，可攜式電子設備諸如行動電話、數位相機、以及筆記型電腦的使用不斷地快速增加。這些可攜式電子設備一般使用具有一個或複數個用於儲存資料的、也稱作資料儲存裝置的半導體記憶體裝置的記憶體系統。資料記憶體裝置可以用作可攜式電子設備的主記憶體裝置或者次要存放裝置。
由於半導體記憶體裝置不具有活動部件，所以其提供了優秀的穩定性、持久性、高資訊存取速度、以及低功耗。資料儲存裝置的示例包括通用序列匯流排（USB）記憶體裝置、具有各種介面的儲存卡以及固態硬碟（SSD）。
各種實施例關於一種顯示減小的複雜度和操作負荷的記憶體系統。記憶體系統可以進一步優化一個或複數個聯合的記憶體裝置的使用效率並且可以更快速和可靠地將資料處理至一個或複數個記憶體裝置中。
在一個實施例中，一種記憶體系統可以包括複數個記憶體晶粒，每個記憶體晶粒包括複數個平面，每個平面包括複數個記憶體區塊，每個記憶體區塊包括複數個頁面，每個頁面包括複數個記憶體單元；以及控制器，其包括記憶體，該控制器適用於回應於命令在命令操作期間將用於命令操作的使用者資料和元資料的段緩衝至該記憶體，並且將緩衝的段儲存到包括兩個或更多個記憶體區塊的超級記憶體區塊中。
該超級記憶體區塊可以包括第一記憶體區塊和第二記憶體區塊，該第一記憶體區塊包括在該記憶體裝置的第一記憶體晶粒的第一平面中。
該第二記憶體區塊可以是包括在該第一記憶體晶粒的第一平面中的記憶體區塊。
該第二記憶體區塊可以是包括在該第一記憶體晶粒的第二平面中的記憶體區塊。
該第二記憶體區塊可以是包括在該記憶體裝置的第二記憶體晶粒中的記憶體區塊。
記憶體可以包括：第一緩衝器，其適用於緩衝該使用者資料的資料段；以及第二緩衝器，其適用於緩衝該元資料的元段。
該控制器可以進一步適用於根據單觸發編程的大小合併緩衝的資料段，並且適用於將合併的段通過該單觸發編程儲存至包括在該超級記憶體區塊中的頁面中。
該控制器可以根據單觸發編程的大小合併緩衝的元段，然後將合併的段通過該單觸發編程儲存至包括在該超級記憶體區塊中的頁面中。
該控制器可以根據單觸發編程的大小合併緩衝的資料段和元段，然後將合併的段通過該單觸發編程儲存至包括在該超級記憶體區塊中的頁面中。
當通過單觸發編程將該元段儲存至包括在該超級記憶體區塊中的記憶體區塊中時，控制器可以交插該緩衝的元段。
當通過單觸發編程將該緩衝的資料段儲存至包括在該超級記憶體區塊中的記憶體區塊中時，控制器交插該緩衝的資料段。
當通過單觸發編程將該緩衝的資料段和元段儲存至包括在該超級記憶體區塊中的記憶體區塊中時，控制器可以交插該緩衝的資料段和元段。
在一個實施例中，一種記憶體系統的操作方法，該記憶體系統包括記憶體裝置，該記憶體裝置包括複數個記憶體晶粒，每個記憶體晶粒包括複數個平面，每個平面包括複數個記憶體區塊，每個記憶體區塊包括複數個頁面，每個頁面包括複數個記憶體單元，該操作方法可以包括：將用於命令操作的使用者資料和元資料的段緩衝至記憶體中；以及回應於命令在命令操作期間將緩衝的段儲存至包括兩個或更多個記憶體區塊的超級記憶體區塊中。
該段的緩衝可以包括：將該段中的該使用者資料的資料段緩衝至第一緩衝器中；以及將該段中的該元資料的元段緩衝至第二緩衝器中。
將該緩衝的段儲存至該超級記憶體區塊中可以包括：根據單觸發編程的大小合併該緩衝的段中的資料段；以及通過該單觸發編程將該合併的段儲存至包括在該超級記憶體區塊中的頁面中。
將該緩衝的段儲存至該超級記憶體區塊中可以包括：根據單觸發編程的大小合併該緩衝的段中的元段；以及通過該單觸發編程將該合併的段儲存至包括在該超級記憶體區塊中的頁面中。
將該緩衝的段儲存至該超級記憶體區塊中可以包括：根據單觸發編程的大小合併該緩衝的段中的資料段和元段；以及通過該單觸發編程將該合併的段儲存至包括在該超級記憶體區塊中的頁面中。
將該緩衝的段儲存至該超級記憶體區塊中可以包括當通過單觸發編程將該元段儲存至包括在該超級記憶體區塊中的記憶體區塊時交插該緩衝的段中的該元段。
將該緩衝的段儲存至該超級記憶體區塊中可以包括當通過單觸發編程將該資料段儲存至包括在該超級記憶體區塊中的記憶體區塊時交插該緩衝的段中的該資料段。
將該緩衝的段儲存至該超級記憶體區塊中可以包括當通過單觸發編程將該元段和該資料段儲存至包括在該超級記憶體區塊中的記憶體區塊時交插該緩衝的段中的該元段和該資料段。
下面將參考圖式更加詳細地描述各種實施例。然而，本發明可以不同的形式呈現且不應被解釋為限於在本文中提出的實施例。而是，這些實施例被提供使得本公開將是徹底且完整的，並且將向本領域技術人員完全地表達本發明的範圍。在整個揭示內容中，相同的元件符號用於對應本發明的各種圖式和實施例中的相似部件。
圖式不一定按比例，並且在一些情況下，為了清楚地示出實施例的特徵，比例可能已經被擴大。當元件稱為被連接或聯接到另一個元件，應當理解為前者能夠直接連接或聯接到後者，或經由其間的中間元件電連接或聯接到後者。此外，當描述一者“包括”或“具有”一些元件時，如果沒有特定限制，應當理解為其除了這些元件還可以包括（或包含）或具有其他元件。單數形式的術語可以包括複數形式，除非另有說明。
圖1是示出根據一個實施例的包括記憶體系統的資料處理系統的方塊圖。
參考圖1，資料處理系統100可以包括主機102和記憶體系統110。
主機102可以包括例如可攜式電子設備，諸如行動電話、MP3播放機、筆記型電腦，或者電子設備，諸如桌上型電腦、遊戲機、電視和投影儀。
記憶體系統110可以回應於來自主機102的請求而操作，並且特別的，儲存待被主機102存取的資料。換言之，記憶體系統110可以用作主機102的主記憶體系統或者次要存放裝置系統。記憶體系統110可以利用根據待與主機102電聯接的主機介面的協定的各種記憶體裝置中的任一種來實現。記憶體系統110可以利用各種記憶體裝置中的一種來實現，諸如固態硬碟（SSD）、多媒體卡（MMC）、嵌入式MMC（eMMC）、減小尺寸的多媒體卡（RS-MMC）和微型-MMC、安全數位（SD）卡、小型-SD和微型-SD、通用序列匯流排（USB）記憶體裝置、通用快閃儲存（UFS）裝置、標準快閃記憶體（CF）卡、智慧媒體（SM）卡、記憶棒等。
記憶體系統110的儲存裝置可利用非揮發性記憶體裝置來實現，諸如動態隨機存取記憶體（DRAM）和靜態隨機存取記憶體（SRAM）的揮發性記憶體裝置或諸如唯讀記憶體（ROM）、掩膜ROM（MROM）、可編程ROM（PROM）、可擦可編程ROM（EPROM）、電可擦可編程ROM（EEPROM）、鐵電隨機存取記憶體（FRAM）、相變RAM（PRAM）、磁阻RAM（MRAM）和電阻式RAM（RRAM）。
記憶體系統110可包括儲存待被主機102存取的資料的記憶體裝置150和可控制資料在記憶體裝置150中的儲存的控制器130。
控制器130和記憶體裝置150可以集成到一個半導體裝置中。例如， 控制器130和記憶體裝置150可以集成到一個半導體裝置中並且構成固態硬碟（SSD）。當記憶體系統110用作SSD時，與記憶體系統110電聯接的主機102的操作速度可以顯著地增加。
控制器130和記憶體裝置150可以集成到一個半導體裝置中並且構成儲存卡。控制器130和儲存裝置150可集成到一個半導體裝置中並且構成儲存卡，諸如個人電腦儲存卡國際聯合會（PCMCIA）卡、標準快閃記憶體（CF）卡、智慧媒體（SM）卡（SMC）、記憶棒、多媒體卡（MMC）、RS-MMC和微型MMC、安全數位（SD）卡、小型-SD、微型-SD和SDHC和通用快閃儲存（UFS）裝置。
作為另一個示例，記憶體系統110可以構成電腦、超便攜移動PC（UMPC）、工作站、上網本、個人數位助理（PDA）、可擕式電腦、網路平板、平板電腦、無線電話、行動電話、智慧型電話、電子書、可擕式多媒體播放機（PMP）、可擕式遊戲機、導航裝置、黑匣子、數位相機、數位多媒體廣播（DMB）播放機、三維（3D）電視、智慧電視、數位音訊記錄器、數位音訊播放機、數位圖像記錄器、數位圖像播放機、數位視訊記錄器、數位視訊播放機、配置資料中心的記憶體、能夠在無線環境下傳輸並接收資訊的裝置、配置家用網路的各種電子裝置中的一種、配置電腦網路的各種電子裝置中的一種、配置遠端資訊處理網路的各種電子裝置中的一種、RFID裝置或配置計算系統的各種組成元件中的一種。
當電源中斷時記憶體系統110的記憶體裝置150可以留存儲存的資料，並且，特別地，在寫入操作期間儲存主機102提供的資料，並且在讀取操作期間將儲存的資料提供至主機102。記憶體裝置150可以包括複數個記憶體區塊152、154和156。記憶體區塊152、154和156中的每個可以包括複數個頁面。每個頁面可以包括複數個記憶體單元，複數個字元線（WL）電聯接至該複數個記憶體單元。記憶體裝置150可以是非揮發性記憶體裝置，例如快閃記憶體。快閃記憶體可以具有三維（3D）堆疊結構。稍候將參考圖2至圖11詳細地描述記憶體裝置150構造和記憶體裝置150的三維（3D）堆疊結構。
記憶體系統110的控制器130可回應於來自主機102的請求來控制記憶體裝置150。控制器130可將從記憶體裝置150讀取的資料提供至主機102並將從主機102提供的資料儲存在記憶體裝置150中。為此，控制器130可控制記憶體裝置150的諸如讀取操作、寫入操作、編程操作和擦除操作的全部操作。
詳細地，控制器130可包括主機介面單元132、處理器134、錯誤糾正碼（ECC）單元138、電源管理單元140、NAND快閃控制器142以及記憶體144。
主機介面單元132可以處理來自主機102的命令和資料，並且可以通過諸如以下的各種介面協定中的至少一個與主機102通信：通用序列匯流排（USB）、多媒體卡（MMC）、周邊元件連接高速（PCI-E）、串列SCSI（SAS）、串列高級技術附件（SATA）、並行高級技術附件（PATA）、小型電腦系統介面（SCSI）、增強型小型磁片介面（ESDI）和集成驅動電路（IDE）。
ECC單元138可以檢測和糾正讀取操作期間從記憶體裝置150讀取的資料中的錯誤。當錯誤位元的數量大於或等於可糾正錯誤位元的閾值數量時，ECC單元138可以不糾正錯誤位元，並且可以輸出表示糾正錯誤位元失敗的錯誤糾正失敗信號。
ECC單元138可以基於諸如以下的編碼調製執行錯誤糾正操作：低密度奇偶檢查（LDPC）碼、博斯-查德胡裡-霍昆格姆（BCH）碼、渦輪碼、裡德-所羅門（RS）碼、卷積碼、遞迴卷積碼（RSC）、網格編碼調製（TCM）、分組編碼調製（BCM）等。ECC單元138可以包括用於錯誤糾正操作的所有的電路、系統、或裝置。
PMU140可以提供和管理控制器130的電源，即，包括在控制器130中的組成元件的電力。
NFC142可用作控制器130和記憶體裝置150之間的儲存介面以允許控制器130回應於來自主機102的請求控制記憶體裝置150。當記憶體裝置150是快閃記憶體並且特別是當記憶體裝置150是NAND 快閃記憶體時，NFC142可以生成記憶體裝置150的控制信號並且在處理器134的控制下處理資料。
記憶體144可以用作記憶體系統110和控制器130的工作記憶體，並且儲存用於驅動記憶體系統110和控制器130的資料。控制器130可以回應於來自主機102的請求控制記憶體裝置150。例如，控制器130可以將從記憶體裝置150讀取的資料提供至主機102並將由主機102提供的資料儲存至記憶體裝置150。當控制器130控制記憶體裝置150的操作時，記憶體144可以儲存控制器130和記憶體裝置150的諸如讀取、寫入、編程和擦除操作的操作使用的資料。
記憶體144可以利用揮發性記憶體來實現。記憶體144可以利用靜態隨機存取記憶體（SRAM）或動態隨機存取記憶體（DRAM）來實現。如上所說，記憶體144可儲存被主機102和記憶體裝置150用於讀取和寫入操作的資料。為了儲存資料，記憶體144可包括編程記憶體、資料記憶體、寫入緩衝器、讀取緩衝器、映射（map）緩衝器等。
處理器134可以控制記憶體系統110的一般操作，並且可以回應於來自主機102的寫入請求或讀取請求控制記憶體裝置150的寫入操作或讀取操作。處理器134可以驅動稱作快閃記憶體轉換層（FTL）的固件以控制記憶體系統110的一般操作。處理器可利用微處理器、中央處理單元（CPU）來實現。
管理單元（未示出）可以被包括在處理器134中，並可執行記憶體裝置150的區塊壞區塊管理。管理單元可發現包括在記憶體裝置150中的對於進一步使用處於不滿意狀態的壞記憶體區塊，並對壞記憶體區塊執行區塊壞區塊管理。當記憶體裝置150是快閃記憶體，例如NAND快閃記憶體時，由於NAND邏輯功能的特性，寫入操作期間，例如編程期間可能發生編程失敗。在區塊壞區塊管理期間，編程失敗的記憶體區塊或壞的記憶體區塊的資料可以編程到新的記憶體區塊中。同樣地，由於編程失敗產生的區塊壞區塊可能使具有3D堆疊結構的記憶體裝置150的利用效率和記憶體系統100的可靠性嚴重劣化，並且由此需要可靠的區塊壞區塊管理。
圖2是示出圖1所示的記憶體裝置150的示意圖。
參考圖2，記憶體裝置150可以包括複數個記憶體區塊，例如第0區塊至第（N-1）區塊210-240。複數個記憶體區塊210-240中的每個可以包括複數個頁面，例如2M 個頁面（2M PAGES），但本發明不限於此。複數個頁面中的每個頁面可以包括複數個記憶體單元，複數個字元線是電聯接至該複數個記憶體單元。
同樣地，根據可被儲存或表達在每個記憶體單元中的位元的數量記憶體裝置150可以包括作為單層單元（SLC）記憶體區塊或多層單元（MLC）記憶體區塊的複數個記憶體區塊。SLC記憶體區塊可包括利用每個都能夠儲存1位元資料的記憶體單元實現的複數個頁面。MLC記憶體區塊可包括利用每個都能夠儲存多位元資料例如兩位元以上資料的記憶體單元實現的複數個頁面。包括通過能夠儲存3個位元資料的記憶體單元實現的複數個頁面的MLC記憶體區塊可以限定為三層單元（TLC）記憶體區塊。
複數個記憶體區塊210至240中的每個可以在寫入操作期間儲存由主機裝置102提供的資料，並且可以在讀取操作期間將儲存的資料提供至主機102。
圖3是示出圖1所示的複數個記憶體區塊152至156中的一個的電路圖。
參照圖3，記憶體裝置150的記憶體區塊152可包括分別電聯接至位元線BL0至BLm-1的複數個單元串340。每列的單元串340可包括至少一個汲極選擇電晶體DST和至少一個源極選擇電晶體SST。複數個記憶體單元或複數個記憶體單元電晶體MC0至MCn-1可串聯地電聯接在選擇電晶體DST和SST之間。各個記憶體單元MC0至MCn-1可以由多層單元（MLC）構成，每個該多層單元（SLC）儲存複數個位元的資料資訊。串340可分別電聯接至對應的位元線BL0至BLm-1。作為參考，在圖3中，“DSL”表示汲極選擇線、“SSL”表示源極選擇線，並且“CSL”表示共源線。
雖然圖3作為示例示出由NAND快閃記憶體單元構成的記憶體區塊152，但是應當注意根據實施例的記憶體裝置150的記憶體區塊152不限於NAND快閃記憶體，並且可以通過NOR快閃記憶體、結合至少兩種記憶體單元的混合快閃記憶體或控制器內置在儲存晶片中的1-NAND快閃記憶體來實現。半導體裝置的操作特性可不僅應用於電荷儲存層由導電浮置閘極配置的快閃儲存裝置，而且可應用於電荷儲存層由介電層配置的電荷捕獲快閃記憶體（CTF）。
記憶體裝置150的電壓供應區塊310可以提供字元線電壓，例如，編程電壓、讀取電壓和過電壓根據操作方式提供至各個字元線，以及將電壓供應到塊材（bulks），例如其中形成有記憶體單元的阱區。電壓供應區塊310可以在控制電路（未示出）的控制下執行電壓生成操作。電壓供應區塊310可以生成複數個可變的讀取電壓以生成複數個讀取資料、在控制電路控制下選擇記憶體單元陣列的記憶體區塊或磁區中的一個、從選擇的記憶體區塊選擇一個字元線、並且將字元線電壓提供至選擇的字元線和未選擇的字元線。
記憶體裝置150的讀取/寫入電路320可以由控制電路控制，並且可以根據操作模式用作傳感放大器或寫入驅動器。在驗證/正常讀取操作期間，讀取/寫入電路320可以用作用於從記憶體單元陣列讀取資料的傳感放大器。同樣，在編程操作期間，讀取/寫入電路320可以用作根據待被儲存在記憶體單元陣列中的資料驅動位元線。讀取/寫入電路320可以在編程操作期間從緩衝器（未示出）接收將要寫入記憶體單元陣列的資料，並且可以根據輸入的資料驅動位元線。為此，讀取/寫入電路320可包括分別對應於列（或位元線）或列對（或位元線對）的複數個頁面緩衝器322、324和326，並且複數個閂鎖器（未示出）可包括在頁面緩衝器322、324和326中的每個中。
圖4至圖11是示出圖1所示的記憶體裝置的示意簡圖。
圖4是示出圖1所示的記憶體裝置150的複數個記憶體區塊152至156的示例的方塊圖。
參照圖4，記憶體裝置150可包括複數個記憶體區塊BLK0至BLKN-1，並且記憶體區塊BLK0至BLKN-1中的每個均可以三維（3D）結構或縱向結構實現。各個記憶體區塊BLK0至BLKN-1可包括在第一至第三方向例如x軸方向、y軸方向和z軸方向上延伸的結構。
各個記憶體區塊BLK0至BLKN-1可以包括在第二方向延伸的複數個NAND串NS。複數個NAND串NS可以設置在第一方向和第三方向。每個NAND串NS可電聯接至位元線BL、至少一個源極選擇線SSL、至少一個地選擇線GSL、複數個字元線WL、至少一個虛擬字元線DWL以及共源線CSL。即，各個記憶體區塊BLK0至BLKN-1可以電聯接至複數個位元線BL、複數個源極選擇線SSL、複數個地選擇線GSL、複數個字元線WL、複數個虛擬字元線DWL、以及複數個共源線CSL。
圖5是圖4中所示的複數個記憶體區塊BLK0至BLKN-1中的一個記憶體區塊BLKi的透視圖。圖6是沿圖5所示的記憶體區塊BLKi線I-I’進行截取的截面圖。
參考圖5和圖6，記憶體裝置150的複數個記憶體區塊中的記憶體區塊BLKi可以包括在第一至第三方向延伸的結構。
可以設置基板5111。基板5111可以包括摻雜第一型雜質的矽材料。基板5111可以包括摻雜p-型雜質的矽材料或可以是p-型阱，例如袋（pocket）p阱，並且包括圍繞p-型阱的n-型阱。雖然假定基板5111是p-型矽，但是應注意基板5111不限於p-型矽。
在第一方向上延伸的複數個摻雜區域5311-5314可被設置在基板5111上方。複數個摻雜區域5311至5314可以包含不同於基板5111的第二型雜質。複數個摻雜區域5311至5314可以摻雜有n-型雜質。雖然此處假定第一至第四摻雜區域5311至5314是n-型，但應注意第一至第四摻雜區域5311至5314不限於n-型。
在第一摻雜區域5311和第二摻雜區域5312之間的基板5111上方的區域中，在第一方向延伸的複數個介電材料5112可以順序地設置在第二方向。介電材料5112和基板5111可以在第二方向以預定距離彼此隔開。介電材料5112可以在第二方向以預定的距離互相分離。介電材料5112可以包括諸如二氧化矽的介電材料。
在第一摻雜區域5311和第二摻雜區域5312之間的基板5111上方的區域中，設置了順序佈置在第一方向並且在第二方向貫穿介電材料5112的複數個柱狀物5113。複數個柱狀物5113可以分別地貫穿介電材料5112並且可以電聯接到基板5111。每個柱狀物5113可以由多種材料構造。每個柱狀物5113的表面層5114可以包括由第一型雜質摻雜的矽材料。每個柱狀物5113的表面層5114可以包括摻雜有與基板5111相同類型的雜質的矽材料。雖然假定每個柱狀物5113的表面層5114可以包括p-型矽，但應注意每個柱狀物5113的表面層5114不限於p-型矽。
每個柱狀物5113的內層5115可以由介電材料形成。每個柱狀物5113的內層5115可以由諸如二氧化矽的介電材料填充。
在第一摻雜區域5311和第二摻雜區域5312之間的區域，可以沿著介電材料5112、柱狀物5113和基板5111的露出表面設置介電層5116。介電層5116的厚度可小於介電材料5112之間的距離的一半。換言之，不同於介電材料5112和介電層5116的材料的區域可被佈置，可設置在（i）設置在介電材料5112的第一介電材料的底部表面上方的介電層5116和（ii）設置在介電材料5112的第二介電材料的頂部表面上方的介電層5116之間。介電材料區域5112位於第一介電材料下面。
在第一摻雜區域5311和第二摻雜區域5312之間的區域中，導電材料5211-5291可設置在介電層5116的露出表面上方。在第一方向上延伸的導電材料5211可以設置在鄰近基板5111的介電材料5112和基板5111之間。特別地，在第一方向上延伸的導電材料5211可設置在（i）設置在基板5111上的介電層5116和（ii）設置在鄰近基板5111的介電材料5112的底部表面上的介電層5116之間。
在第一方向上延伸的導電材料可設置在（i）設置在介電材料5112中的一個的頂部表面上方的介電層5116和（ii）設置在置於特定介電材料5112上方的介電材料5112的另一介電材料的底部表面上的介電層5116之間。在第一方向上延伸的導電材料5221-5281可設置在介電材料5112之間。在第一方向上延伸的導電材料5291可設置在最上面的介電材料5112上。在第一方向上延伸的導電材料5211-5291可以是金屬材料。在第一方向上延伸的導電材料5211-5291可以是諸如多晶矽的導電材料。
在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可設置與第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可設置：在第一方向上延伸的複數個介電材料5112、順序地設置在第一方向上且在第二方向上穿過複數個介電材料5112的複數個柱狀物5113、設置在複數個介電材料5112和複數個柱狀物5113的露出表面上方的介電層5116、以及在第一方向上延伸的複數個導電材料5212-5292。
在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可設置與第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可設置：在第一方向上延伸的複數個介電材料5112、順序地設置在第一方向上且在第二方向上穿過複數個介電材料5112的複數個柱狀物5113、設置在複數個介電材料5112和複數個柱狀物5113的露出表面上方的介電層5116、以及在第一方向上延伸的複數個導電材料5213-5293。
汲極5320可分別設置在複數個柱狀物5113上方。汲極5320可以是摻雜有第二類型雜質的矽材料。汲極5320可以是摻雜有n-型雜質的矽材料。儘管為了方便起見假定汲極5320包括n-型矽，但應注意的是，汲極5320不限於n-型矽。例如，每個汲極5320的寬度可大於每個對應的柱狀物5113的寬度。每個汲極5320可以焊盤（pad）的形狀設置在每個對應的柱狀物5113的頂部表面上方。
在第三方向上延伸的導電材料5331-5333可設置在汲極5320上方。導電材料5331-5333可在第一方向上順序地設置。各個導電材料5331-5333可與對應區域的汲極5320電聯接。汲極5320和在第三方向上延伸的導電材料5331-5333可通過接觸插塞電聯接。在第三方向上延伸的導電材料5331-5333可以是金屬材料。在第三方向上延伸的導電材料5331-5333可以是諸如多晶矽的導電材料。
在圖5和圖6中，各自的柱狀物5113可與介電層5116和在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293一起形成串。各個柱狀物5113可與介電層5116和在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293一起形成NAND串NS。每個NAND串NS可包括複數個電晶體結構TS。
圖7是圖6中所示的電晶體結構TS的截面視圖。
參照圖7，在圖6中所示的電晶體結構TS中，介電層5116可包括第一子介電層5117、第二子介電層5118和第三子介電層5119。
在每個柱狀物5113中的p-型矽的表面層5114可作為主體。鄰近柱狀物5113的第一子介電層5117可作為穿隧介電層，且可包括熱氧化層。
第二子介電層5118可作為電荷儲存層。第二子介電層5118可作為電荷捕獲層，且可包括氮化物層或諸如氧化鋁層、氧化鉿層等的金屬氧化物層。
鄰近導電材料5233的第三子介電層5119可作為阻斷介電層。鄰近在第一方向上延伸的導電材料5233的第三子介電層5119可形成為單層或多層。第三子介電層5119可以是介電常數大於第一子介電層5117和第二子介電層5118的諸如氧化鋁層、氧化鉿層等的高k介電層。
導電材料5233可作為閘極或控制閘極。即，閘極或控制閘極5233、阻斷介電層5119、電荷儲存層5118、穿隧介電層5117和主體5114可形成電晶體或記憶體單元電晶體結構。例如，第一子介電層5117、第二子介電層5118和第三子介電層5119可形成氧化物-氮化物-氧化物（ONO）結構。在一個實施例中，為方便起見，在每個柱狀物5113中的p-型矽的表面層5114將被稱為第二方向上的主體。
記憶體區塊BLKi可包括複數個柱狀物5113。即，記憶體區塊BLKi可包括複數個NAND串NS。詳細地，記憶體區塊BLKi可包括在第二方向或垂直於基板5111的方向上延伸的複數個NAND串NS。
每個NAND串NS可包括設置在第二方向上的複數個電晶體結構TS。每個NAND串NS的複數個電晶體結構TS中的至少一個可作為串源電晶體SST。每個NAND串NS的複數個電晶體結構TS中的至少一個可作為地選擇電晶體GST。
閘極或控制閘極可對應於在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293。換言之，閘極或控制閘極可在第一方向上延伸且形成字元線和至少一個源極選擇線SSL和至少一個地選擇線GSL的至少兩個選擇線。
在第三方向上延伸的導電材料5331-5333可電聯接至NAND串NS的一端。在第三方向上延伸的導電材料5331-5333可作為位元線BL。即，在一個記憶體區塊BLKi中，複數個NAND串NS可電聯接至一個位元線BL。
在第一方向上延伸的第二類型摻雜區域5311-5314可被設置至NAND串NS的另一端。在第一方向上延伸的第二類型摻雜區域5311-5314可作為共源線CSL。
即，記憶體區塊BLKi可包括在垂直於基板5111的方向例如第二方向上延伸的複數個NAND串NS，且可作為其中複數個NAND串NS電聯接至一個位元線BL的例如電荷捕獲類型記憶體的NAND快閃記憶體區塊。
儘管圖5至圖7中示出了在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293設置為9層，但應注意的是，在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293不限於設置為9層。例如，在第一方向上延伸的導電材料可設置為8層、16層或任意複數個層。換言之，在一個NAND串NS中，電晶體的數量可以是8個、16個或更多。
儘管圖5至圖7中示出了3個NAND串NS被電聯接至一個位元線BL，但應注意的是，實施例不限於具有被電聯接至一個位元線BL的3個NAND串NS。在記憶體區塊BLKi中，m個NAND串NS可電聯接至一個位元線BL，m為正整數。根據電聯接至一個位元線BL的NAND串NS的數量，在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293的數量和共源線5311-5314的數量也可被控制。
進一步地，儘管圖5至圖7中示出了3個NAND串NS被電聯接至在第一方向上延伸的一個導電材料，但應注意的是，實施例不限於具有被電聯接至在第一方向上延伸的一個導電材料的3個NAND串NS。例如，n個NAND串NS可被電聯接至在第一方向上延伸的一個導電材料，n為正整數。根據被電聯接至在第一方向上延伸的一個導電材料的NAND串NS的數量，位元線5331-5333的數量也可被控制。
圖8是示出具有如參照圖5至圖7所述的第一結構的記憶體區塊BLKi的等效電路圖。
參照圖8，在具有第一結構的區塊BLKi中，NAND串NS11-NS31可設置在第一位元線BL1和共源線CSL之間。第一位元線BL1可對應於圖5和圖6的在第三方向上延伸的導電材料5331。NAND串NS12-NS32可設置在第二位元線BL2和共源線CSL之間。第二位元線BL2可對應於圖5和圖6的在第三方向上延伸的導電材料5332。NAND串NS13-NS33可設置在第三位元線BL3和共源線CSL之間。第三位元線BL3可對應於圖5和圖6的在第三方向上延伸的導電材料5333。
每個NAND串NS的源極選擇電晶體SST可電聯接至對應的位元線BL。每個NAND串NS的地選擇電晶體GST可電聯接至共源線CSL。記憶體單元MC可以設置在每個NAND串NS的源極選擇電晶體SST和地選擇電晶體GST之間。
在該示例中，NAND串NS可由行和列的單元定義並且電聯接至一個位元線的NAND串NS可形成一列。電聯接至第一位元線BL1的NAND串NS11-NS31可對應於第一列，電聯接至第二位元線BL2的NAND串NS12-NS32可對應於第二列，並且電聯接至第三位元線BL3的NAND串NS13-NS33可對應於第三列。電聯接至一個源極選擇線SSL的NAND串NS可形成一行。電聯接至第一源極選擇線SSL1的NAND串NS11-NS31可形成第一行，電聯接至第二源極選擇線SSL2的NAND串NS12-NS32可形成第二行，並且電聯接至第三源極選擇線SSL3的NAND串NS13-NS33可形成第三行。
在每個NAND串NS中，可定義高度。在每個NAND串NS中，鄰近地選擇電晶體GST的記憶體單元MC1的高度可具有值“1”。在每個NAND串NS中，當從基板5111被測量時，記憶體單元的高度可隨著記憶體單元靠近源極選擇電晶體SST而增加。在每個NAND串NS中，鄰近源極選擇電晶體SST的記憶體單元MC6的高度可以是7。
在相同行中的NAND串NS的源極選擇電晶體SST可共用源極選擇線SSL。在不同行中的NAND串NS的源極選擇電晶體SST可分別電聯接至不同的源極選擇線SSL1、SSL2和SSL3。
相同行中的NAND串NS中的相同高度處的記憶體單元可共用字元線WL。即，在相同高度處，電聯接至不同行中的NAND串NS的記憶體單元MC的字元線WL可被電聯接。相同行的NAND串NS中相同高度處的虛擬記憶體單元DMC可共用虛擬字元線DWL。即，在相同高度或水平面處，電聯接至不同行中的NAND串NS的虛擬記憶體單元DMC的虛擬字元線DWL可被電聯接。
位於相同水平面或高度或層處的字元線WL或虛擬字元線DWL可在可設置在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293的層處彼此電聯接。在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293可通過接觸部共同電聯接至上層。在上層處，在第一方向上延伸的導電材料5211-5291、5212-5292和5213-5293可被電聯接。換言之，在相同行中的NAND串NS的地選擇電晶體GST可共用地選擇線GSL。進一步地，在不同行中的NAND串NS的地選擇電晶體GST可共用地選擇線GSL。即，NAND串NS11-NS13、NS21-NS23和NS31-NS33可電聯接至地選擇線GSL。
共源線CSL可電聯接至NAND串NS。在有源區域上和在基板5111上，第一至第四摻雜區域5311-5314可被電聯接。第一至第四摻雜區域5311-5314可通過接觸部電聯接至上層，並且在上層處，第一至第四摻雜區域5311-5314可被電聯接。
即，如圖8中所示，相同高度或水平面的字元線WL可被電聯接。因此，當選擇特定高度處的字元線WL時，電聯接至字元線WL的所有NAND串NS可被選擇。在不同行中的NAND串NS可電聯接至不同源極選擇線SSL。因此，在電聯接至相同字元線WL的NAND串NS中，通過選擇源極選擇線SSL1-SSL3中的一個，在未選擇的行中的NAND串NS可與位元線BL1-BL3電隔離。換言之，通過選擇源極選擇線SSL1-SSL3中的一個，NAND串NS的行可被選擇。此外，通過選擇位元線BL1-BL3中的一個，所選擇的行中的NAND串NS可以列為單位來選擇。
在每個NAND串NS中，可設置虛擬記憶體單元DMC。在圖8中，虛擬記憶體單元DMC可在每個NAND串NS中被設置在第三記憶體單元MC3和第四記憶體單元MC4之間。即，第一至第三記憶體單元MC1-MC3可設置在虛擬記憶體單元DMC和地選擇電晶體GST之間。第四至第六記憶體單元MC4-MC6可設置在虛擬記憶體單元DMC和源極選擇電晶體SSL之間。每個NAND串NS的記憶體單元MC可被虛擬記憶體單元DMC劃分成記憶體單元組。在劃分的記憶體單元組中，鄰近地選擇電晶體GST的記憶體單元例如MC1-MC3可被稱為較低記憶體單元組，且鄰近串選擇電晶體SST的記憶體單元例如MC4-MC6可被稱為較高記憶體單元組。
在下文中，將參照圖9至圖11做出詳細說明，圖9至圖11示出根據本發明的另一個實施例的通過不同於第一結構的三維（3D）非揮發性記憶體而實現的記憶體系統。
特別地，圖9是示意性說明利用不同於上文參照圖5至圖8所述的第一結構的三維（3D）非揮發性儲存裝置來實現的儲存裝置的透視圖。圖10是示出沿圖9的線VII-VII＇截取的記憶體區塊BLKj的截面圖。
參考圖9和圖10，圖1的記憶體裝置150的複數個記憶體區塊中的記憶體區塊BLKj可以包括在第一至第三方向延伸的結構。
可以設置基板6311。例如，基板6311可包括摻雜有第一類型雜質的矽材料。例如，基板6311可包括摻雜有p-型雜質的矽材料或可以是p-型阱，例如袋p-阱，且包括圍繞p-型阱的n-型阱。儘管為了方便在實施例中假定基板6311為p-型矽，但應注意的是，基板6311不限於p-型矽。
在x軸方向和y軸方向上延伸的第一至第四導電材料6321-6324被設置在基板6311上方。第一至第四導電材料6321-6324可在z軸方向上隔開預定距離。
在x軸方向和y軸方向上延伸的第五至第八導電材料6325-6328可設置在基板6311上方。第五至第八導電材料6325-6328可在z軸方向上隔開預定距離。第五至第八導電材料6325-6328可在y軸方向上與第一至第四導電材料6321-6324隔開。
可設置穿過第一至第四導電材料6321-6324的複數個下部柱狀物DP。每個下部柱狀物DP在z軸方向上延伸。而且，可設置穿過第五至第八導電材料6325-6328的複數個上部柱狀物UP。每個上部柱狀物UP在z軸方向上延伸。
下部柱狀物DP和上部柱狀物UP中的每個可包括內部材料6361、中間層6362和表面層6363。中間層6362可用作單元電晶體的通道。表面層6363可包括阻斷介電層、電荷儲存層和穿隧介電層。
下部柱狀物DP和上部柱狀物UP可通過管閘極PG電聯接。管閘極PG可被設置在基板6311中。例如，管閘極PG可包括與下部柱狀物DP和上部柱狀物UP相同的材料。
在x軸方向和y軸方向上延伸的第二類型的摻雜材料6312可設置在下部柱狀物DP上方。例如，第二類型的摻雜材料6312可包括n-型矽材料。第二類型的摻雜材料6312可用作共源線CSL。
汲極6340可設置在上部柱狀物UP上方。汲極6340可包括n-型矽材料。在y軸方向上延伸的第一上部導電材料6351和第二上部導電材料6352可設置在汲極6340上方。
第一上部導電材料6351和第二上部導電材料6352可在x軸方向上隔開。第一上部導電材料6351和第二上部導電材料6352可由金屬形成。第一上部導電材料6351和第二上部導電材料6352和汲極6340可通過接觸插塞電聯接。第一上部導電材料6351和第二上部導電材料6352分別作為第一位元線BL1和第二位元線BL2。
第一導電材料6321可作為源極選擇線SSL，第二導電材料6322可作為第一虛擬字元線DWL1，並且第三導電材料6323和第四導電材料6324分別作為第一主字元線MWL1和第二主字元線MWL2。第五導電材料6325和第六導電材料6326分別作為第三主字元線MWL3和第四主字元線MWL4，第七導電材料6327可作為第二虛擬字元線DWL2，並且第八導電材料6328可作為汲極選擇線DSL。
下部柱狀物DP和鄰近下部柱狀物DP的第一至第四導電材料6321-6324形成下部串。上部柱狀物UP和鄰近上部柱狀物UP的第五至第八導電材料6325-6328形成上部串。下部串和上部串可通過管閘極PG電聯接。下部串的一端可電聯接至作為共源線CSL的第二類型的摻雜材料6312。上部串的一端可通過汲極6340電聯接至對應的位元線。一個下部串和一個上部串形成一個單元串，其電聯接在作為共源線CSL的第二類型的摻雜材料6312和作為位元線BL的上部導電材料層6351-6352中的對應的一個之間。
即，下部串可包括源極選擇電晶體SST、第一虛擬記憶體單元DMC1、以及第一主記憶體單元MMC1和第二主記憶體單元MMC2。上部串可包括第三主記憶體單元MMC3、第四主記憶體單元MMC4、第二虛擬記憶體單元DMC2和汲極選擇電晶體DST。
在圖9和圖10中，上部串和下部串可形成NAND串NS，且NAND串NS可包括複數個電晶體結構TS。由於上文參照圖7詳細地描述了包括在圖9和圖10中的NAND串NS中的電晶體結構，所以在此將省略其詳細說明。
圖11是示出具有如上參照圖9和圖10所述的第二結構的記憶體區塊BLKj的等效電路的電路圖。為方便起見，僅示出形成第二結構中的記憶體區塊BLKj中的一對的第一串和第二串。
參照圖11，在記憶體裝置150的複數個區塊中的具有第二結構的記憶體區塊BLKj中，單元串可以定義複數個對的這種方式來設置，其中，單元串中的每個都利用如上參照圖9和圖10所述的通過管閘極PG電聯接的一個上部串和一個下部串來實現。
即，在具有第二結構的某一記憶體區塊BLKj中，記憶體單元CG0-CG31沿第一通道CH1（未示出）堆疊，例如，至少一個源極選擇閘極SSG1和至少一個汲極選擇閘極DSG1可形成第一串ST1，並且記憶體單元CG0-CG31沿第二通道CH2（未示出）堆疊，例如，至少一個源極選擇閘極SSG2和至少一個汲極選擇閘極DSG2可形成第二串ST2。
第一串ST1和第二串ST2可電聯接至相同汲極選擇線DSL和相同源極選擇線SSL。第一串ST1可電聯接至第一位元線BL1，且第二串ST2可電聯接至第二位元線BL2。
儘管圖11中描述了第一串ST1和第二串ST2被電聯接至相同汲極選擇線DSL和相同源極選擇線SSL，但可認為第一串ST1和第二串ST2可電聯接至相同源極選擇線SSL和相同位元線BL、第一串ST1可電聯接至第一汲極選擇線DSL1並且第二串ST2可電聯接至第二汲極選擇線SDL2。進一步地，可認為第一串ST1和第二串ST2可電聯接至相同汲極選擇線DSL和相同位元線BL、第一串ST1可電聯接至第一源極選擇線SSL1並且第二串ST2可電聯接至第二源極選擇線SSL2。
下文，將參考圖12至14更詳細地描述對根據本發明的實施例的記憶體系統中的記憶體裝置的資料處理操作，或者特別是對應於從主機102接收命令的命令操作，例如對記憶體裝置150的命令資料處理操作。
圖12和圖13是示意地示出根據本發明的一個實施例的圖1的記憶體系統110的操作方法的簡圖。
在寫入操作期間，控制器130可以將使用者資料儲存到記憶體裝置150的記憶體區塊中，並且可以生成並更新包括其中儲存使用者資料的記憶體區塊的映射資料（map data）的元資料。映射資料可以包括包含邏輯到物理（L2P）表的第一映射資料和包含物理到邏輯（P2L）表的第二映射資料。控制器130可以將元資料儲存到記憶體裝置150的記憶體區塊中。L2P映射表可以包括L2P資訊，其是儲存使用者資料的記憶體區塊的邏輯位址和物理位址之間的映射資訊。P2L映射表可以包括P2L資訊，其是儲存使用者資料的記憶體區塊的物理位址和邏輯位址之間的映射資訊。
元資料可以包括關於對應於命令的命令資料和命令操作的資訊、關於受控於命令操作的記憶體裝置150的記憶體區塊的資訊、以及關於對應於命令操作的映射資料的資訊。換言之，元資料可以包括使用者資料之外的命令的所有資訊和資料。
寫入操作期間，控制器130可以在記憶體裝置150的記憶體區塊中儲存使用者資料的資料段和元資料的元段。元段可以包括L2P映射表和P2L映射表的映射段（L2P段和P2L段）。
控制器130可以通過單觸發編程（one shot program）將使用者資料和元資料儲存至超級記憶體區塊中。
超級記憶體區塊可以包括一個或複數個可以包括在不同記憶體晶粒或平面中或者相同記憶體晶粒和平面中的記憶體區塊。例如，超級記憶體區塊可以包括第一記憶體區塊和第二記憶體區塊，該第一記憶體區塊和該第二記憶體區塊包括在不同記憶體晶粒或平面中或者相同記憶體晶粒和平面中區塊區塊。
隨著元資料的元段儲存在超級記憶體區塊的兩個或更多個記憶體區塊，例如第一記憶體區塊和第二記憶體區塊中，元段可以是交插的，即元段可以交替且規律地在超級記憶體區塊的兩個或更多個記憶體區塊之間儲存。可以通過交插實質上提高元資料的存取性能。此外，隨著涉及接收命令的使用者資料和元資料通過單觸發編程同時地儲存到超級記憶體區塊中，控制器130可以更快速並穩定地處理對應於命令的命令資料，從而更快速並穩定地執行對應於接收命令的命令操作。
參照圖12，控制器130可以在寫入操作期間將使用者資料和使用者資料的映射資料儲存至記憶體裝置150的第一至第三超級記憶體區塊1250-1270的開放區塊1252-1274中。
第一至第三超級記憶體區塊1250-1270中的每個包括兩個記憶體區塊，即，第一記憶體區塊和第二記憶體區塊。然而，第一至第三超級記憶體區塊1250-1270可以分別包括多於兩個記憶體區塊。
圖12示例了偶數記憶體區塊（區塊0、區塊2和區塊4）作為第一記憶體區塊以及奇數記憶體區塊（區塊1、區塊3和區塊5）作為第二記憶體區塊。
下文，假定第一記憶體區塊（區塊0、區塊2和區塊4）包括在第一記憶體晶粒的第一平面中並且第二記憶體區塊（區塊1、區塊3和區塊5）包括在記憶體裝置150的第一記憶體晶粒的第二平面中。
控制器130可以通過單觸發編程將元資料和使用者資料儲存至第一至第三超級記憶體區塊1250-1270中。
控制器130可以通過單觸發編程將L2P段和P2L段儲存至超級記憶體區塊1250-1270的第一記憶體區塊和第二記憶體區塊中。
控制器130可以在第一緩衝器1210中緩衝使用者資料的資料段1212。然後，控制器130可以將儲存在第一緩衝器1210中的資料段1212通過單觸發編程儲存至超級記憶體區塊1250-1270的第一記憶體區塊和第二記憶體區塊中。
隨著使用者資料的資料段1212儲存至超級記憶體區塊1250-1270的第一記憶體區塊和第二記憶體區塊中，控制器130可以將使用者資料的第一映射資料的L2P段1222和第二映射資料的P2L段1224生成並儲存至第二緩衝器1220中。
參照圖13，在回應於命令的命令操作（例如，回應於寫入命令的寫入操作）期間，控制器130可以將使用者資料的資料段1300儲存在包括在控制器130的記憶體144中的第一緩衝器1210中。
圖13示例了包括資料段0-9的使用者資料的資料段1300。作為示例，假定資料段0-9分別地對應於邏輯頁面數量0-9。
在回應於命令的命令操作期間，控制器130可以將包括使用者資料的映射資料的元資料的元段1330儲存至包括在控制器130的記憶體144中的第二緩衝器1220中。
圖13示例了元資料的元段1330，元段1330包括分別對應於元資料的段索引0-9的元段0-9。
下文假定資料段0-9和元段0-9的每個段具有16K大小並且包括在每個記憶體區塊中的每個頁面具有16K大小。假設單觸發編程大小為64K，資料段0-9和元段0-9中具有總大小64K的四個段可以合併並通過各次單觸發編程儲存在每個超級記憶體區塊中。
因此，在回應於命令的命令操作（例如，回應於寫入命令的寫入操作期間），在控制器130的記憶體144中，記憶體系統可以將使用者資料的資料段1300儲存在第一緩衝器1210中，並且將元資料的元段1330儲存在第二緩衝器1220中。然後，記憶體系統可以通過單觸發編程將儲存在第一緩衝器1210中的資料段1300和儲存在第二緩衝器1220中的元段1300儲存在第一超級記憶體區塊1250中。
例如，根據單觸發編程的大小（總大小64K的四個資料或者元段），記憶體系統可以通過單觸發編程僅將資料段1300或僅將元段1330儲存至包括在第一超級記憶體區塊1250的第一記憶體區塊和第二記憶體區塊的頁面中。此外，記憶體系統可以合併資料段1300和元段1330，並且將合併的段通過單觸發編程儲存至包括在第一超級記憶體區塊1250的第一記憶體區塊和第二記憶體區塊中的頁面中。
因此，在回應於命令的命令操作（例如，回應於寫入命令的寫入操作）期間，記憶體系統能快速並穩定地通過單觸發編程處理使用者資料和元資料，從而快速並穩定地執行命令操作。此外，元資料（例如，使用者資料的映射資料）可以交插並通過單觸發編程儲存在記憶體裝置150的超級記憶體區塊1250-1270的第一記憶體區塊和第二記憶體區塊中，並且由此，記憶體系統能快速地存取用於執行命令操作的元資料。在一個實施例中，至少一個緩衝的元資料和使用者資料段可以以交插方式儲存在超級記憶體區塊的每個記憶體區塊或者記憶體裝置的區塊中。在一個實施例中，緩衝的元資料和用戶資料段兩者可以以交插方式儲存在超級記憶體區塊的每個記憶體區塊或者記憶體裝置的區塊中。例如，參照圖13，根據交插方式的單觸發編程，資料段0可以儲存在區塊0（1252）的頁面0中，元段0可以儲存在區塊1（1254）的頁面0中，資料段1可以儲存在區塊2（1262）的頁面0中，並且元段1可以儲存在區塊3（1264）的頁面0中。
圖14是示出根據本發明的實施例的記憶體系統110的資料處理操作的流程圖。
參照圖14，在步驟1410，記憶體系統110可以在回應於命令的命令操作期間將用於命令操作的使用者資料的資料段和元資料的元段緩衝至控制器130的記憶體144中。
在步驟1420，記憶體系統可以檢查用於緩衝的資料段和元段的單觸發編程的、包括在記憶體裝置150中的超級記憶體區塊中的開放區塊（即，參考圖12和圖13描述的第一記憶體區塊和第二記憶體區塊）。
在步驟1430，記憶體系統可以根據單觸發編程的大小合併緩衝的資料段和元段，例如，如上所述的總大小64K的四個資料或者元段。例如，記憶體系統可以僅合併資料段，僅合併元段或者合併資料段和元段兩者以具有與單觸發編程的大小一致的總大小。例如，當假定資料段和元段的每個段具有16K大小並且單觸發編程的大小為64K時，資料段0-9和元段0-9中具有64K總大小的四個段可以合併以用於單次單觸發編程。
在步驟1440，記憶體系統可以通過各次單觸發編程將合併的段儲存（編程）至包括在記憶體裝置150的超級記憶體區塊中的頁面。
由於已經參考圖12和圖13更詳細地描述了用於對應於從主機接收命令的命令操作的使用者資料的資料段和元資料的元段、用於資料段和元段的單觸發編程、用於單觸發編程的記憶體裝置的超級記憶體區塊、以及資料段和元段向超級記憶體區塊的儲存，在此省略其詳細說明。
如上所述，根據本發明的實施例的記憶體系統及其操作方法能最小化記憶體系統的複雜度和操作負荷。記憶體系統及其操作方法可以進一步增加記憶體裝置的使用效率，並且可以更快速並穩定地將資料處理至記憶體裝置。
儘管為了說明的目的已經描述了各種實施例，但對於本領域技術人員將明顯的是，在不脫離如申請專利範圍所限定的本發明的精神和/或範圍的情況下可以做出各種改變和變型。
100‧‧‧資料處理系統
102‧‧‧主機
110‧‧‧記憶體系統
130‧‧‧控制器
132‧‧‧主機介面單元
134‧‧‧處理器
138‧‧‧錯誤糾正碼（ECC）單元
140‧‧‧電源管理單元
142‧‧‧NAND快閃控制器
144‧‧‧記憶體
150‧‧‧記憶體裝置
152‧‧‧記憶體區塊
154‧‧‧記憶體區塊
156‧‧‧記憶體區塊
310‧‧‧電壓供應區塊
320‧‧‧讀取/寫入電路
322‧‧‧頁面緩衝器
324‧‧‧頁面緩衝器
326‧‧‧頁面緩衝器
340‧‧‧單元串
1210‧‧‧第一緩衝器
1212‧‧‧資料段
1220‧‧‧第二緩衝器
1222‧‧‧第一映射資料的L2P段
1224‧‧‧第二映射資料的P2L段
1250‧‧‧超級記憶體區塊
1260‧‧‧超級記憶體區塊
1270‧‧‧超級記憶體區塊
1300‧‧‧資料段
1302~1320‧‧‧資料段0-9
1330‧‧‧元段
1332~1350‧‧‧元段0-9
1410‧‧‧步驟
1420‧‧‧步驟
1430‧‧‧步驟
1440‧‧‧步驟
5111‧‧‧基板
5112‧‧‧介電材料
5113‧‧‧柱狀物
5114‧‧‧表面層
5115‧‧‧內層
5116‧‧‧介電層
5117‧‧‧第一子介電層
5118‧‧‧第二子介電層
5119‧‧‧第三子介電層
5211~5293‧‧‧導電材料
5311~5314‧‧‧摻雜區域
5320‧‧‧汲極
5331~5333‧‧‧導電材料
6311‧‧‧基板
6312‧‧‧第二類型的摻雜材料
6321~6324‧‧‧第一至第四導電材料
6325~6328‧‧‧第五至第八導電材料
6340‧‧‧汲極
6351‧‧‧第一上部導電材料
6352‧‧‧第二上部導電材料
6361‧‧‧內部材料
6362‧‧‧中間層
6363‧‧‧表面層
BL0~BLm-1‧‧‧位元線
BLK0~BLKN-1‧‧‧記憶體區塊
BLOCK0~BLOCKN-1‧‧‧區塊
CG0~CG31‧‧‧記憶體單元
CSL‧‧‧共源線
DMC‧‧‧虛擬記憶體單元
DP‧‧‧下部柱狀物
DSL‧‧‧汲極選擇線
DSG‧‧‧汲極選擇閘極
GSL‧‧‧地選擇線
GST‧‧‧地選擇電晶體
I-I’‧‧‧線
MC0~MCn-1‧‧‧記憶體單元
NS11~NS33‧‧‧NAND串
PG‧‧‧管閘極
SSL‧‧‧源極選擇線
SST‧‧‧源極選擇電晶體
ST1‧‧‧第一串
ST2‧‧‧第二串
TS‧‧‧電晶體結構
UP‧‧‧上部柱狀物
VII-VII’‧‧‧線
WL0~WLn-1‧‧‧字元線
［圖1］係為根據本發明的一個實施例的包括記憶體系統的資料處理系統的簡圖。 ［圖2］係為圖1所示的記憶體系統中採用的記憶體裝置的示例的簡圖。 ［圖3］係為圖2的記憶體裝置的記憶體區塊的示例的電路圖。 ［圖4~圖11］係為圖2的記憶體裝置各個方面的示例的簡圖。 ［圖12、圖13］係為根據本發明的一個實施例的圖1的記憶體系統的操作方法的簡圖。 ［圖14］係為根據本發明的一個實施例的記憶體系統的資料處理操作的流程圖。
100‧‧‧資料處理系統
102‧‧‧主機
110‧‧‧記憶體系統
130‧‧‧控制器
132‧‧‧主機介面單元
134‧‧‧處理器
138‧‧‧錯誤糾正碼(ECC)單元
140‧‧‧電源管理單元
142‧‧‧NAND快閃控制器
144‧‧‧記憶體
150‧‧‧記憶體裝置
152‧‧‧記憶體區塊
154‧‧‧記憶體區塊
156‧‧‧記憶體區塊

Claims (20)

  1. 一種記憶體系統，包括： 記憶體裝置，其包括複數個記憶體晶粒，每個記憶體晶粒包括複數個平面，每個平面包括複數個記憶體區塊，每個記憶體區塊包括複數個頁面，每個頁面包括複數個記憶體單元；以及 控制器，其包括記憶體，該控制器適用於回應於命令在命令操作期間將用於命令操作的使用者資料和元資料的段緩衝至該記憶體，並且將緩衝的段儲存到包括兩個或更多個記憶體區塊的超級記憶體區塊中。
  2. 如請求項1所述的記憶體系統，其中，該超級記憶體區塊包括第一記憶體區塊和第二記憶體區塊，該第一記憶體區塊包括在該記憶體裝置的第一記憶體晶粒的第一平面中。
  3. 如請求項2所述的記憶體系統，其中該第二記憶體區塊是包括在該第一記憶體晶粒的第一平面中的記憶體區塊。
  4. 如請求項2所述的記憶體系統，其中該第二記憶體區塊是包括在該第一記憶體晶粒的第二平面中的記憶體區塊。
  5. 如請求項2所述的記憶體系統，其中該第二記憶體區塊是包括在該記憶體裝置的第二記憶體晶粒中的記憶體區塊。
  6. 如請求項1所述的記憶體系統，其中該記憶體包括： 第一緩衝器，其適用於緩衝該使用者資料的資料段；以及 第二緩衝器，其適用於緩衝該元資料的元段。
  7. 如請求項6所述的記憶體系統，其中該控制器進一步適用於根據單觸發編程的大小合併緩衝的資料段，並且適用於將合併的段通過該單觸發編程儲存至包括在該超級記憶體區塊中的頁面中。
  8. 如請求項6所述的記憶體系統，其中該控制器根據單觸發編程的大小合併緩衝的元段，然後將合併的段通過該單觸發編程儲存至包括在該超級記憶體區塊中的頁面中。
  9. 如請求項6所述的記憶體系統，其中該控制器根據單觸發編程的大小合併緩衝的資料段和元段，然後將合併的段通過該單觸發編程儲存至包括在該超級記憶體區塊中的頁面中。
  10. 如請求項6所述的記憶體系統，其中當通過單觸發編程將該元段儲存至包括在該超級記憶體區塊中的記憶體區塊中時，控制器交插該緩衝的元段。
  11. 如請求項6所述的記憶體系統，其中當通過單觸發編程將該緩衝的資料段儲存至包括在該超級記憶體區塊中的記憶體區塊中時，控制器交插該緩衝的資料段。
  12. 如請求項6所述的記憶體系統，其中當通過單觸發編程將該緩衝的資料段和元段儲存至包括在該超級記憶體區塊中的記憶體區塊中時，控制器交插該緩衝的資料段和元段。
  13. 一種記憶體系統的操作方法，該記憶體系統包括記憶體裝置，該記憶體裝置包括複數個記憶體晶粒，每個記憶體晶粒包括複數個平面，每個平面包括複數個記憶體區塊，每個記憶體區塊包括複數個頁面，每個頁面包括複數個記憶體單元，該操作方法包括： 將用於命令操作的使用者資料和元資料的段緩衝至記憶體中；以及 回應於命令在命令操作期間將緩衝的段儲存至包括兩個或更多個記憶體區塊的超級記憶體區塊中。
  14. 如請求項13所述的操作方法，其中該段的緩衝包括： 將該段中的該使用者資料的資料段緩衝至第一緩衝器中；以及 將該段中的該元資料的元段緩衝至第二緩衝器中。
  15. 如請求項14所述的操作方法，其中將該緩衝的段儲存至該超級記憶體區塊中包括： 根據單觸發編程的大小合併該緩衝的段中的資料段；以及 通過該單觸發編程將該合併的段儲存至包括在該超級記憶體區塊中的頁面中。
  16. 如請求項14所述的操作方法，其中將該緩衝的段儲存至該超級記憶體區塊中包括： 根據單觸發編程的大小合併該緩衝的段中的元段；以及 通過該單觸發編程將該合併的段儲存至包括在該超級記憶體區塊中的頁面中。
  17. 如請求項14所述的操作方法，其中將該緩衝的段儲存至該超級記憶體區塊中包括： 根據單觸發編程的大小合併該緩衝的段中的資料段和元段；以及 通過該單觸發編程將該合併的段儲存至包括在該超級記憶體區塊中的頁面中。
  18. 如請求項14所述的操作方法，其中將該緩衝的段儲存至該超級記憶體區塊中包括當通過單觸發編程將該元段儲存至包括在該超級記憶體區塊中的記憶體區塊時交插該緩衝的段中的該元段。
  19. 如請求項14所述的操作方法，其中將該緩衝的段儲存至該超級記憶體區塊中包括當通過單觸發編程將該資料段儲存至包括在該超級記憶體區塊中的記憶體區塊時交插該緩衝的段中的該資料段。
  20. 如請求項14所述的操作方法，其中將該緩衝的段儲存至該超級記憶體區塊中包括當通過單觸發編程將該元段和該資料段儲存至包括在該超級記憶體區塊中的記憶體區塊時交插該緩衝的段中的該元段和該資料段。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10339046B1 (en) 2018-03-09 2019-07-02 Shenzhen Epostar Electronics Limited Co. Data moving method and storage controller

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180135188A (ko) * 2017-06-12 2018-12-20 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102420025B1 (ko) * 2017-06-19 2022-07-13 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR20180138394A (ko) * 2017-06-21 2018-12-31 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
KR102415875B1 (ko) * 2017-07-17 2022-07-04 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
KR102391499B1 (ko) * 2017-08-11 2022-04-28 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
KR20190031693A (ko) * 2017-09-18 2019-03-27 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US10490245B2 (en) 2017-10-02 2019-11-26 Micron Technology, Inc. Memory system that supports dual-mode modulation
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10446198B2 (en) 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US10355893B2 (en) 2017-10-02 2019-07-16 Micron Technology, Inc. Multiplexing distinct signals on a single pin of a memory device
KR102559528B1 (ko) * 2018-03-20 2023-07-26 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
KR102592803B1 (ko) * 2018-10-31 2023-10-24 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR20200076923A (ko) 2018-12-20 2020-06-30 에스케이하이닉스 주식회사 저장 장치, 컨트롤러 및 저장 장치의 동작 방법
CN111651371B (zh) 2019-03-04 2023-06-16 慧荣科技股份有限公司 非对称型平面管理方法以及数据存储装置及其控制器
KR20210013445A (ko) * 2019-07-25 2021-02-04 에스케이하이닉스 주식회사 컨트롤러, 메모리 시스템 및 그것의 동작 방법
KR20220130389A (ko) * 2021-03-18 2022-09-27 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090204872A1 (en) * 2003-12-02 2009-08-13 Super Talent Electronics Inc. Command Queuing Smart Storage Transfer Manager for Striping Data to Raw-NAND Flash Modules
KR100632940B1 (ko) * 2004-05-06 2006-10-12 삼성전자주식회사 프로그램 사이클 시간을 가변시킬 수 있는 불 휘발성반도체 메모리 장치
US8225069B2 (en) * 2009-03-31 2012-07-17 Intel Corporation Control of on-die system fabric blocks
US8219776B2 (en) * 2009-09-23 2012-07-10 Lsi Corporation Logical-to-physical address translation for solid state disks
CN104239233B (zh) * 2014-09-19 2017-11-24 华为技术有限公司 缓存管理方法、缓存管理装置和缓存管理设备
US10114584B2 (en) * 2014-12-22 2018-10-30 Sandisk Technologies Llc Removing read disturb signatures for memory analytics

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10339046B1 (en) 2018-03-09 2019-07-02 Shenzhen Epostar Electronics Limited Co. Data moving method and storage controller
TWI679537B (zh) * 2018-03-09 2019-12-11 深圳大心電子科技有限公司 資料移動方法及儲存控制器

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