TW201732532A

TW201732532A - 資料處理系統及其操作方法

Info

Publication number: TW201732532A
Application number: TW105125257A
Authority: TW
Inventors: 鄭南植
Original assignee: 愛思開海力士有限公司
Priority date: 2016-03-04
Filing date: 2016-08-09
Publication date: 2017-09-16
Also published as: US20170255586A1; KR20170103428A; CN107153623A

Abstract

本發明提供一種資料處理系統，其包括：包括第一記憶體裝置和用於控制第一記憶體裝置的第一控制器的第一記憶體系統；包括第二記憶體裝置的第二記憶體系統；適於支援第一記憶體系統透過第一連接方法與第二記憶體系統聯接的第一連接器；適於支援第二記憶體系統透過第二連接方法與第一記憶體系統聯接的第二連接器；以及使第一記憶體系統與第二記憶體系統彼此聯接的第三連接器。

Description

資料處理系統及其操作方法

本發明的示例性實施例總體係關於一種資料處理系統，且更特別地，係關於一種用於處理在多個記憶體系統間交換的資料的資料處理系統，以及用於操作資料處理系統的方法

電腦環境範例已經轉變成可以隨時隨地使用的普遍的電腦系統。由此，諸如行動電話、數位相機和筆記型電腦的可攜式電子裝置的使用已經快速增加。這些可攜式電子裝置通常使用具有作為用於儲存資料的資料記憶體的一個或多個半導體記憶體裝置的記憶體系統。記憶體系統可被作為可攜式電子裝置的主要記憶體裝置或次要記憶體裝置。

由於使用半導體記憶體裝置的記憶體系統不具有活動部件，因此它們提供優良的穩定性、耐久性、高資訊存取速度和低功耗。具有這些優點的記憶體系統的示例包括通用序列匯流排（USB, universal serial bus）記憶體裝置、具有各種介面的儲存卡和固態驅動器（SSD, solid state drives）。

本發明的實施例係關於一種可更加穩定且快速地處理在多個記憶體系統之中交換的資料的資料處理系統以及操作該資料處理系統的方法。

根據本發明的實施例，資料處理系統可包括：包括第一記憶體裝置和用於控制第一記憶體裝置的第一控制器的第一記憶體系統；包括第二記憶體裝置的第二記憶體系統；適於支援第一記憶體系統透過第一連接方法與第二記憶體系統聯接的第一連接器；適於支援第二記憶體系統透過第二連接方法與第一記憶體系統聯接的第二連接器；以及使第一記憶體系統與第二記憶體系統彼此聯接的第三連接器。

第一連接器可以與第一記憶體系統的主機聯接，並且第一連接器可以包括第一埠，第一埠包括用於與第二記憶體系統連接的多個第一針腳（pin）。

第二連接器可以包括第二埠，第二埠包括用於與第一記憶體系統連接的多個第二針腳。

第一埠可以透過第一針腳與第二針腳之間的映射與第二埠聯接，並且第一針腳可以透過第三連接器將信號傳輸至第二針腳/從第二針腳接收信號。

第一針腳的電力針腳、接地針腳、傳輸針腳、接收針腳、時脈針腳和重置針腳可以被映射到第二針腳的對應的電力針腳、接地針腳、傳送針腳、接收針腳、時脈針腳和重置針腳。

當第一針腳的基準時脈針腳可以被映射到第二針腳的基準時脈針腳時，第一埠和第二埠被同步化。

第一連接器可以為高速周邊元件連接（PCIe, Peripheral Component Interconnection express）連接器。

第二連接器可以為通用序列匯流排（USB）連接器和外部高速非揮發性記憶體（NVMe, Nonvolatile Memory express）連接器中的至少一種。

第三連接器可以包括印刷電路板（PCB, Printed Circuit Board）圖案或線纜，並且線纜可以為被動型（passive-type）線纜和主動型（active-type）線纜中的一種，其中主動型線纜包括主動積體電路（IC, Integrated Circuit）。

第二連接器可以被插入至第一連接器中，並且第一記憶體系統和第二記憶體系統彼此聯接。

第二記憶體系統可以進一步包括：用於控制第二記憶體裝置的第二控制器。

根據本發明的另一實施例，一種操作資料處理系統的方法可以包括：透過傳輸連接器聯接包括第一記憶體裝置和用於控制第一記憶體裝置的第一控制器的第一記憶體系統與包括第二記憶體裝置的第二記憶體系統；檢查第一記憶體系統的第一連接方法與第二記憶體系統的第二連接方法；聯接具有第一連接方法的第一連接器與具有第二連接方法的第二連接器；以及將儲存在第一記憶體系統中的資料傳輸至第二記憶體系統，將儲存在第二記憶體系統中的資料傳輸至第一記憶體系統，並處理從第一記憶體系統和第二記憶體系統傳輸的資料。

第一連接器可以與第一記憶體系統的主機聯接，並且第一連接器包括第一埠，第一埠包括用於與第二記憶體系統連接的多個第一針腳。

聯接具有第一連接方法的第一連接器與具有第二連接方法的第二連接器時，第一埠和第二埠可以透過第一針腳和第二針腳之間的映射彼此聯接；並且在將儲存在第一記憶體系統中的資料傳輸至第二記憶體系統，將儲存在第二記憶體系統中的資料傳輸至第一記憶體系統以及處理從第一記憶體系統和第二記憶體系統傳輸的資料時，第一針腳和第二針腳可以透過傳輸連接器傳輸/接收信號。

第一針腳的電力針腳、接地針腳、傳輸針腳、接收針腳、時脈針腳和重置針腳可被映射到第二針腳的對應的電力針腳、接地針腳、傳輸針腳、接收針腳、時脈針腳和重置針腳。

第一連接器可以為高速周邊元件連接（PCIe）連接器。

第二連接器可以為通用序列匯流排（USB）連接器和外部高速非揮發性記憶體（NVMe）連接器中的至少一種。

傳輸連接器可以包括印刷電路板（PCB）圖案或線纜，並且線纜可以為被動型線纜和主動型線纜中的一種，主動型線纜包括主動積體電路（IC）。

下面將參照附圖更詳細地描述本發明的示例性實施例。然而，本發明可以不同的形式實現，而不應解釋為限於本文中闡述的實施例。相反，提供這些實施例使得本公開將是徹底且完整的，並將本發明全面地傳達給本領域技術人員。

應理解，雖然術語“第一”、“第二”、“第三”等可在本文中用於描述各種元件，但是這些元件並不受這些術語的限制。這些術語用於區分一個元件與另一個元件。因此，在不背離本發明的精神和範圍的情況下，下文所述的第一元件也可稱為第二元件或第三元件。

附圖不一定按比例繪製，在某些情況下，比例可能已經被放大以更清楚地示出實施例的各種元件。例如，在附圖中，為了便於圖示，可相對於實際尺寸和間隔放大元件的尺寸和元件間的間隔。

還將進一步理解的是，當元件被稱作“連接至”或“聯接至”另一元件時，它可以是直接在另一個元件上面、直接連接至或聯接至另一個元件，或者可存在一個或多個中間元件。另外，還將理解的是，當元件被稱作在兩個元件“之間”時，它可以是該兩個元件之間的唯一元件，或者也可存在一個或多個中間元件。

本文使用的術語的目的僅在於描述具體實施例而並不旨在限制本發明。

如本文所用的，單數形式也旨在包括複數形式，除非上下文中另有清楚說明。

還將理解的是，當在本說明書中使用時，術語“包括”、“包括有”、“包含”和“包含有”詳細說明闡述元件的存在，而不排除一個或多個其它元件的存在或增加。如本文所使用的，術語“和/或”包括相關所列項目的一個或多個的任何和所有組合。

在以下描述中，闡述了大量具體細節以提供對本發明的徹底理解。本發明可被實施而無需這些具體細節的一些或全部。在其它實例下，為了避免不必要地混淆本發明，沒有詳細描述熟知的過程結構和/或過程。

還應注意，在一些情況下，如將對相關領域技術人員顯而易見的是，結合一個實施例所描述的特徵或元件可單獨使用或與另一實施例的其它特徵或元件組合使用，除非另有特別說明。

下文將參照附圖詳細描述本發明的各種實施例。

遍及本公開，相似的附圖標記在整個本發明的各種附圖和實施例中指代相似的部件。

現在參照圖1，根據本發明的實施例，提供資料處理系統100。資料處理系統100可包括主機102和記憶體系統110。

主機102可以是或者包括任何合適的電子裝置。例如，主機102可以是或者包括可攜式電子裝置，諸如，行動電話、MP3播放機、筆記型電腦等。主機102可包括非可攜式電子裝置，諸如，桌上型電腦、遊戲機、電視（TV）、投影儀等。

記憶體系統110可回應於來自主機102的請求儲存待被主機102存取的資料。記憶體系統110可作為主機102的主要記憶體系統或次要記憶體裝置系統。根據主機介面的協定，可將記憶體系統110實現為與主機102電聯接。記憶體系統110可包括一個或多個半導體記憶體裝置。例如，半導體記憶體裝置可以為揮發性記憶體裝置。例如，半導體記憶體裝置可以是非揮發性記憶體裝置。在一個實施例中，記憶體系統110可以被實現為固態驅動器（SSD）、多媒體卡（MMC, multimedia card）、嵌入式MMC（eMMC, embedded MMC）、縮小尺寸的MMC（RS-MMC, reduced size MMC）和微型MMC、安全數位（SD, secure digital）卡、迷你-SD和微型-SD、通用序列匯流排（USB）儲存裝置、通用閃速儲存（UFS, universal flash storage）裝置、標準快閃記憶體（CF, compact flash）卡、智慧媒體（SM, smart media）卡、記憶棒等。

用於記憶體系統110的儲存裝置可以是或者包括揮發性記憶體裝置，諸如，動態隨機存取記憶體（DRAM, dynamic random access memory）、靜態隨機存取記憶體（SRAM, static random access memory）等。用於記憶體系統110的儲存裝置可以是或者包括諸如唯讀記憶體（ROM, read only memory）、遮罩ROM（MROM, mask ROM）、可程式設計ROM（PROM, programmable ROM）、可擦除可程式設計ROM（EPROM, erasable programmable ROM）、電可擦除可程式設計ROM（EEPROM, electrically erasable programmable ROM）、鐵電隨機存取記憶體（FRAM, ferroelectric random access memory）、相變RAM（PRAM, phase change RAM）、磁阻RAM（MRAM, magnetoresistive RAM）、電阻式RAM（RRAM, resistive RAM）等的非揮發性記憶體裝置。

記憶體系統110可包括用於儲存資料的記憶體裝置150和用於控制與記憶體裝置150和主機102的資料交換的控制器130。例如，在控制器130的控制下，可將從主機接收的資料儲存在記憶體裝置150中。而且，記憶體裝置150中儲存的資料可被主機102存取。

控制器130和記憶體裝置150可以集成到單個半導體裝置中。例如，控制器130和記憶體裝置150可以集成到配置為固態驅動器（SSD）的半導體裝置中。將記憶體系統110配置為SSD通常可使主機102的操作速度的顯著提高。

控制器130和記憶體裝置150可以集成到配置為諸如以下的儲存卡的半導體裝置中：國際個人電腦記憶卡協會（PCMCIA, Personal Computer Memory Card International Association）卡、標準快閃記憶體（CF）卡、智慧媒體（SM）卡、記憶棒、多媒體卡（MMC）、RS-MMC和微型-MMC、安全數位（SD）卡、迷你-SD、微型-SD和SDHC、通用閃速儲存（UFS）裝置等。

記憶體系統110可以是或者包括電腦、超級移動PC（UMPC, ultra-mobile PC）、工作站、上網本、個人數位助手（PDA, personal digital assistant）、可攜式電腦、網路平板、平板電腦、無線電話、行動電話、智慧型電話、電子書、可攜式多媒體播放機（PMP, portable multimedia player）、可攜式遊戲機、導航裝置、黑盒子、數位相機、數位多媒體廣播（DMB, digital multimedia broadcasting）播放機、三維（3D, three-dimensional）電視、智慧電視、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位視訊記錄器、數位視訊播放機、配置資料中心的記憶體、能夠在無線環境下發送資訊並且接收資訊的裝置、配置家用網路的各種電子裝置中的一種、配置電腦網路的各種電子裝置中的一種、配置遠端資訊處理網路的各種電子裝置中的一種、RFID裝置、配置計算系統的各種構成元件中的一種等。

在寫入操作期間，記憶體裝置150可儲存由主機102提供的資料。在讀取操作期間，記憶體裝置150可將儲存的資料提供給主機102。可使用一個或多個記憶體裝置150。一個或多個記憶體裝置150可以為本質相同。一個或多個記憶體裝置可以是不同的記憶體裝置。記憶體裝置150可包括一個或多個儲存區塊152、154和156。儲存區塊152、154和156中的每個儲存區塊可包括多個頁面。每個頁面可包括與字線（WL）電聯接的多個記憶體單元。每個頁面可包括與多個字線（WL）電聯接的多個記憶體單元。記憶體單元可以是單位單元或多位元單元。多個記憶體單元可以二維陣列排列。多個記憶體單元可以三維堆疊結構排列。記憶體裝置150可以是即使在電源中斷或關閉時也能夠保留儲存的資料的非揮發性記憶體裝置。根據實施例，記憶體裝置可以是閃速記憶體。記憶體裝置可以為具有三維（3D）堆疊結構的閃速記憶體裝置。稍後將參照圖2-圖11描述具有三維（3D）堆疊結構的非揮發性記憶體裝置150的實例。

控制器130可控制記憶體裝置150的所有操作，諸如讀取操作、寫入操作、程式設計操作和/或擦除操作。通常，控制器130可回應於來自主機102的請求而控制記憶體裝置150。例如，控制器130可回應於來自主機102的讀取請求而將從記憶體裝置150讀取的資料提供至主機102。而且，控制器130可回應於寫入請求而將從主機102提供的資料儲存至記憶體裝置150中。

可使用任何合適的控制器。例如，控制器130可包括主機介面單元132、處理器134、錯誤校正碼（ECC, error correction code）單元138、電源管理單元（PMU, power management unit）140、NAND閃速控制器（NFC, NAND flash controller）142和記憶體144。

主機介面單元132可處理由主機102提供的命令和/或資料。主機介面單元132可透過諸如以下的各種介面協定中的至少一種與主機102通信：通用序列匯流排（USB）、多媒體卡（MMC）、高速周邊元件連接（PCI-E）、串列SCSI（SAS, serial attached SCSI）、串列高級技術附件（SATA, serial advanced technology attachment）、並行高級技術附件（PATA, parallel advanced technology attachment）、小型電腦系統介面（SCSI, small computer system interface）、增強型小型盤介面（ESDI, enhanced small disk interface）、電子集成驅動器（IDE, integrated drive electronics）等。如可能需要的，主機介面單元132可包括適用於與主機102以及控制器130的其它元件通信的任何合適的電路、系統或裝置。

ECC單元138可在讀取操作期間檢測並校正從記憶體裝置150讀取的資料中的錯誤。可使用各種檢測和校正技術。例如，如果由EEC單元138檢測的錯誤位元的數目大於或等於可校正錯誤位元的閾值數目，則ECC單元138可不校正錯誤位元，並輸出指示校正錯誤位元失敗的錯誤校正失敗信號。

ECC單元138可基於任何合適的錯誤校正方案執行錯誤校正操作。例如，EEC單元138可基於諸如低密度同位（LDPC, low density parity check）碼、博斯-查德胡裡-霍昆格母（BCH, Bose-Chaudhuri-Hocquenghem）碼、turbo碼、裡德-所羅門（RS, Reed-Solomon）碼、卷積碼、遞迴系統碼（RSC, recursive systematic code）、格碼調製（TCM, trellis-coded modulation）、區塊編碼調製（BCM, Block coded modulation）等的許多熟知的編碼調製方案中的編碼調製方案來執行錯誤校正操作。ECC單元138可包括錯誤檢測和校正操作所需的任何合適的電路、系統或裝置。

PMU 140可提供並管理用於控制器130的電力。例如，如可能需要的，PMU 140可提供並管理用於控制器130的各種元件的電力。PMU 140可包括任何合適的電路、系統和裝置。

當記憶體裝置為閃速記憶體時，NFC 142是控制器和記憶體裝置150之間的記憶體介面的實例。NFC 142可作為控制器130和記憶體裝置150之間的記憶體介面，以使控制器130回應於來自主機102的請求而控制記憶體裝置150。例如，NFC 142可供應用於記憶體裝置150的控制信號。例如NFC 142可在處理器134的控制下處理資料。也可根據所使用的具體記憶體裝置使用任何其它合適的記憶體介面。

記憶體144可作為記憶體系統110和控制器130的工作記憶體，並儲存用於驅動記憶體系統110和控制器130的資料。例如，當控制器130控制記憶體裝置150的操作時，記憶體144可儲存控制器130和記憶體裝置150用於諸如讀取、寫入、程式設計和擦除操作的操作的資料。

記憶體144可以是或包括揮發性記憶體。例如，記憶體144可以是或包括靜態隨機存取記憶體（SRAM）或動態隨機存取記憶體（DRAM）。如上所述，記憶體144可以儲存主機102和記憶體裝置150用於讀取操作和/或寫入操作的資料。記憶體144可以是或包括程式記憶體、資料記憶體、寫入緩衝器、讀取緩衝器、映射緩衝器等。

處理器134可控制記憶體系統110的操作。例如，處理器134可回應於來自主機102的寫入請求而控制記憶體裝置150的寫入操作。而且，處理器134可回應於來自主機102的讀取請求而控制記憶體裝置150的讀取操作。處理器134可驅動例如快閃記憶體轉換層（FTL, flash translation layer）的韌體，以控制記憶體系統110的一般操作。例如，處理器134可以是或包括微處理器、中央處理單元（CPU, central processing unit）等。可以使用任何合適的處理器。

控制器130還可包括其它單元。例如，管理單元（未示出）可被包括在處理器134中用於執行記憶體裝置150的壞區塊（bad block）管理。相應地，管理單元可發現包括在記憶體裝置150中的壞儲存區塊，即，對於進一步使用處於不令人滿意狀況的儲存區塊，並對壞儲存區塊執行壞區塊管理操作。例如，當諸如NAND閃速記憶體的閃速記憶體被作為記憶體裝置150時，在寫入操作期間由於NAND邏輯功能的固有特性而可能發生程式設計失敗。在壞區塊管理期間，程式設計失敗的儲存區塊（例如壞儲存區塊）的資料可被程式設計到新儲存區塊中。由於程式設計失敗導致的壞區塊可能嚴重惡化記憶體裝置利用效率，尤其是具有3D堆疊結構的記憶體裝置，因而負面影響記憶體系統110的可靠性。

圖2是示出根據本發明的實施例的記憶體裝置150的簡圖。

參照圖2，記憶體裝置150可包括多個儲存區塊。例如，記憶體裝置150可包括第零儲存區塊2210至第（N-1）儲存區塊240，其中N是正整數。多個儲存區塊210-240中的每個可包括多個頁面。例如，多個儲存區塊210-240中的每個可包括2^M 個頁面（2^M 頁面），其中M是正整數。多個頁面中的每個頁面可包括多個字線（WL）電聯接到其的多個記憶體單元。應注意，可使用任何數目的合適的區塊且每區塊可使用任何數目的頁面。

根據在每個記憶體單元中可以儲存或表達的位元數，儲存區塊可以為單層單元（SLC）儲存區塊和/或多層單元（MLC, multi-level cell）儲存區塊。SLC儲存區塊可包括利用記憶體單元實施的多個頁面，其中每個記憶體單元能夠儲存1位元資料。MLC儲存區塊可包括利用記憶體單元實施的多個頁面，其中每個記憶體單元能夠儲存多位數據（例如，兩位元資料或更多位數據）。可使用包括利用每個能夠儲存3位元資料的記憶體單元實施的多個頁面的MLC儲存區塊，該MLC儲存區塊將被稱作三層單元（TLC, triple level cell）儲存區塊。

多個儲存區塊210-240中的每個可在寫入操作期間儲存由主機102提供的資料，並可在讀取操作期間將所儲存的資料提供至主機102。

圖3是示出根據本發明的實施例的記憶體裝置中的儲存區塊的電路圖。

參照圖3，記憶體裝置150的儲存區塊152可包括分別電聯接到位線BL0至BLm-1的多個單元串340。每個單元串340可以包括至少一個汲極選擇電晶體DST以及至少一個源極選擇電晶體SST。多個記憶體單元或多個記憶體單元電晶體MC0至MCn-1可以串聯地電聯接在選擇電晶體DST與SST之間。各個記憶體單元MC0至MCn-1可以由每個存儲多位元的資數據資訊的多層單元（MLC）組成。記憶體單元MC0至MCn-1可具有任何合適的結構。

在圖3中，“DSL”表示汲極選擇線，“SSL”表示源極選擇線，“CSL”表示公共源極線。

作為示例，圖3示出了由NAND閃速記憶體單元配置的儲存區塊152。然而，需要注意的是，儲存區塊152不限於NAND閃速記憶體單元，而且在其它實施例中可由NOR閃速記憶體單元、具有組合的至少兩種記憶體單元的混合閃速記憶體單元或具有內置在儲存晶片中的控制器的NAND閃速記憶體單元來實現。而且，半導體裝置的操作特性不僅可以應用到其中電荷儲存層由導電浮閘極配置的閃速記憶體裝置，還可以應用到其中電荷儲存層由介電層配置的電荷捕獲快閃記憶體（CTF, charge trap flash）。

還需要注意的是，記憶體裝置150不僅限於閃速記憶體裝置。例如，記憶體裝置150可以是DRAM或SRAM裝置。

根據操作模式，記憶體裝置150的電壓供應區塊310可以產生待被供應至各個字線的諸如程式設計電壓、讀取電壓或過電壓的電壓。電壓供應區塊310可供應待被供應至其中形成記憶體單元的塊材（bulk）（例如阱區）的電壓。電壓供應區塊310可在控制電路（未示出）的控制下執行電壓供應操作。電壓供應區塊310可以供應多個可變的讀取電壓以供應多個讀取資料。電壓供應區塊310可以在控制電路的控制下選擇儲存區塊或記憶體單元陣列的磁區中的一個，選擇被選擇的儲存區塊的字線中的一個以及將字線電壓提供至被選擇的字線和未被選擇的字線。

記憶體裝置150的讀取/寫入電路320可以由控制電路控制，並且可以根據操作模式作為傳感放大器或寫入驅動器。在驗證/正常讀取操作期間，讀取/寫入電路320可以作為用於從記憶體單元陣列讀取資料的傳感放大器。而且，在程式設計操作期間，讀取/寫入電路320可以作為用於根據待被儲存在記憶體單元陣列中的資料來驅動位元線的寫入驅動器。讀取/寫入電路320可以在程式設計操作期間從緩衝器（未示出）接收待被寫入在記憶體單元陣列中的資料，並可以根據輸入的資料驅動位元線。為了這個目的，讀取/寫入電路320可以包括分別對應於列（或位線）或列對（或位線對）的多個頁面緩衝器322、324和326。頁面緩衝器322、324和326中的每一個可包括多個鎖存器（未示出）。圖4是示出根據本發明的實施例的包括在記憶體裝置150中的多個儲存區塊的實例的方塊圖。

如圖4所示，記憶體裝置150可包括多個儲存區塊BLK0至BLKN-1。儲存區塊BLK0至BLKN-1中的每一個可以3D結構或垂直結構實現。各個儲存區塊BLK0至BLKN-1可以包括在第一方向至第三方向（例如x軸方向、y軸方向和z軸方向）上延伸的多個結構。

各個儲存區塊BLK0至BLKN-1可以包括在第二方向上延伸的多個NAND串NS（圖8）。多個NAND串NS可以在第一方向和第三方向上設置。每一個NAND串NS可以被電聯接至位線BL、至少一個源極選擇線SSL、至少一個接地選擇線GSL、多個字線WL、至少一個虛擬字線DWL以及公共源極線CSL。各個儲存區塊BLK0至BLKN-1可以被電聯接至多個位線BL、多個源極選擇線SSL、多個接地選擇線GSL、多個字線WL、多個虛擬字線DWL以及多個公共源極線CSL。

圖5是圖4中所示的多個儲存區塊BLK0至BLKN-1中的一個儲存區塊BLKi的立體圖。圖6是圖5中所示的儲存區塊BLKi沿線I-I’截取的剖視圖。

參照圖5和圖6，儲存區塊BLKi可以包括在第一方向至第三方向上延伸的結構。

儲存區塊BLKi可以包括襯底5111，襯底5111包括諸如摻雜有第一類型雜質的矽材料的半導體材料。在另一個實例中，襯底5111可以包括摻雜有p-型雜質的矽材料。襯底5111可以是p-型阱，例如，袋狀（pocket）p-型阱。襯底51111可進一步包括環繞p-型阱的n-型阱。儘管在本發明的實施例中，襯底5111被例示為p-型矽，但要注意的是，襯底5111不限於p-型矽並且可使用其它合適的半導體材料。

在第一方向上延伸的多個摻雜區域5311至5314可以設置在襯底5111上方。摻雜區域5311至5314可以在第三方向上以一定間隔隔開。多個摻雜區域5311至5314可以包含不同於襯底5111中使用的雜質的類型的第二類型雜質。例如，多個摻雜區域5311至5314可以摻雜有n-型雜質。儘管在本發明的實施例中，第一摻雜區域5311至第四摻雜區域5314被例示為n-型，但要注意的是，第一摻雜區域5311至第四摻雜區域5314不限於n-型。

在第一摻雜區域5311和第二摻雜區域5312之間的襯底5111上方的區域中，在第一方向上延伸的多個介電材料區域5112可以在第二方向上以一定間隔隔開。介電材料區域5112還可以在第二方向上與襯底5111分開預設距離。介電材料區域5112中的每個可以在第二方向上彼此分開預設距離。介電材料區域5112可以包括諸如二氧化矽的任何合適的介電材料。

在兩個連續摻雜區域之間的襯底5111上方的區域，例如摻雜區域5311和5312之間，多個柱狀物5113在第一方向上以一定間隔隔開。多個柱狀物5113在第二方向上延伸並可穿過介電材料區域5112以使它們與襯底5111電聯接。每一柱狀物5113可以包括一種或多種材料。例如，每一柱狀物5113可包括內層5115和外表面層5114。表面層5114可以包括摻雜有雜質的摻雜矽材料。例如，表面層5114可包括摻雜有與襯底5111相同或相同類型的雜質的矽材料。儘管在本實施例中，表面層5114被例示為包括p-型矽，但表面層5114不限於p-型矽，並且技術人員可容易地想到其中襯底5111和柱狀物5113的表面層5114可摻雜有n-型雜質的其它實施例。

每一柱狀物5113的內層5115可以由介電材料形成。內層5115可以是或包括諸如二氧化矽的介電材料。

在第一摻雜區域5311和第二摻雜區域5312之間的區域中，介電層5116可以沿著介電材料區域5112、柱狀物5113和襯底5111的暴露表面設置。介電層5116的厚度可以小於介電材料區域5112之間的距離的一半。換言之，不同於介電材料區域5112和介電層5116的材料的區域可以設置於（i）介電材料區域5112的第一介電材料的底面下方的介電層5116和（ii）設置於介電材料區域5112的第二介電材料的頂面上方的介電層5116之間。介電材料區域5112可位於第一介電材料下方。

在連續摻雜區域之間的區域中，諸如在第一摻雜區域5311和第二摻雜區域5312之間的區域中，多個導電材料區域5211至5291可以被設置於介電層5116的暴露表面上方。在第一方向上延伸的多個導電材料區域可以在第二方向上以與多個介電材料區域5112交叉配置的方式以一定間隔隔開。介電層5116填充導電材料區域與介電材料區域5112之間的空間。例如，在第一方向上延伸的導電材料區域5211可以被設置於鄰近襯底5111的介電材料區域5112與襯底5111之間。特別地，在第一方向上延伸的導電材料區域5211可以被設置於（i）設置於襯底5111上方的介電層5116和（ii）設置於鄰近襯底5111的介電材料區域5112的底面下方的介電層5116之間。

在第一方向上延伸的導電材料區域5211至5291中的每個可以被設置於（i）設置在介電材料區域5112中的一個的頂面上方的介電層5116和（ii）設置在下一個介電材料區域5112的底面下方的介電層5116之間。在第一方向上延伸的導電材料區域5221至5281可以被設置於介電材料區域5112之間。在第一方向上延伸的頂部導電材料區域5291可以被設置於最上的介電材料區域5112上方。在第一方向上延伸的導電材料區域5211至5291可以由金屬材料製成或者可以包括金屬材料。在第一方向上延伸的導電材料區域5211至5291可以由諸如多晶矽的導電材料製成或者可以包括諸如多晶矽的導電材料。

在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可設置與在第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第二摻雜區域5312和第三摻雜區域5313之間的區域中，可設置在第一方向上延伸的多個介電材料區域5112、順序地排列在第一方向上且在第二方向上穿過多個介電材料區域5112的多個柱狀物5113、設置於多個介電材料區域5112和多個柱狀物5113的暴露表面上方的介電層5116以及在第一方向上延伸的多個導電材料區域5212至5292。

在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可設置與第一摻雜區域5311和第二摻雜區域5312之間的結構相同的結構。例如，在第三摻雜區域5313和第四摻雜區域5314之間的區域中，可設置在第一方向上延伸的多個介電材料區域5112、順序地排列在第一方向上且在第二方向上穿過多個介電材料區域5112的多個柱狀物5113、設置於多個介電材料區域5112和多個柱狀物5113的暴露表面上方的介電層5116以及在第一方向上延伸的多個導電材料區域5213至5293。

汲極5320可以分別設置於多個柱狀物5113上方。例如，汲極5320可由摻雜有第二類型雜質的矽材料製成。汲極5320可以由摻雜有n-型雜質的矽材料製成。儘管為了方便說明起見，汲極5320被例示為包括n-型矽，但要注意的是，汲極5320不限於n-型矽。每一汲極5320的寬度可以大於每一對應的柱狀物5113的寬度。例如，每一汲極5320可以焊盤的形狀設置於每一對應的柱狀物5113的頂面上方。

在第三方向上延伸的導電材料區域5331至5333可以設置於汲極5320上方。導電材料區域5331至5333中的每個可以順序地排列在第三方向上的汲極5320上方並在第三方向上延伸。在第三方向上延伸的多個導電材料區域5331至5333可以在第一方向上彼此隔開預設分隔距離。各導電材料區域5331至5333可以與其下方的各汲極5320電聯接。汲極5320和在第三方向上延伸的導電材料區域5331至5333可以透過接觸插塞被電聯接。在第三方向上延伸的導電材料區域5331至5333可以由金屬材料製成。在第三方向上延伸的導電材料區域5331至5333可以由諸如多晶矽的導電材料製成。

在圖5和圖6中，各柱狀物5113可以與介電層5116和在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293一起形成串。各柱狀物5113可以與介電層5116和在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293一起形成NAND串NS。每一NAND串NS可以包括多個電晶體結構TS。

現在參照圖7，在圖6中所示的電晶體結構TS中，介電層5116可以包括第一子介電層5117至第三子介電層5119。

在柱狀物5113的每個中的p-型矽的表面層5114可以作為主體。鄰近柱狀物5113的第一子介電層5117可以作為隧穿介電層，以及可以包括熱氧化層。

第二子介電層5118可以作為電荷儲存層。第二子介電層5118可以作為電荷捕獲層，且可以包括氮化物層或諸如氧化鋁層、二氧化鉿層等的金屬氧化物層。

鄰近導電材料5233的第三子介電層5119可以作為阻斷介電層。鄰近在第一方向上延伸的導電材料5233的第三子介電層5119可以形成為單層或多層。第三子介電層5119可以是介電常數大於第一子介電層5117和第二子介電層5118的諸如氧化鋁層、二氧化鉿層等的高k介電層。

導電材料5233可以作為閘或控制閘。例如，閘或控制閘5233、第三子介電層5119、第二子介電層5118、第一子介電層5117和表面層5114可以形成電晶體或記憶體單元電晶體結構。例如，第一子介電層5117至第三子介電層5119可以形成氧化物-氮化物-氧化物（ONO）結構。在實施例中，為了方便說明起見，每一柱狀物5113中的p-型矽的表面層5114將被稱為第二方向上的主體。

儲存區塊BLKi可以包括多個柱狀物5113。例如，儲存區塊BLKi可以包括多個NAND串NS。具體地，儲存區塊BLKi可以包括在第二方向或垂直於襯底5111的方向上延伸的多個NAND串NS。

每一NAND串NS可以包括在第二方向上設置的多個電晶體結構TS。每一NAND串NS的多個電晶體結構TS中的至少一個可以作為串源極電晶體SST。每一NAND串NS的多個電晶體結構TS中的至少一個可以作為接地選擇電晶體GST。

閘或控制閘可以對應於在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293。例如，閘或控制閘可以在第一方向上延伸並形成字線和至少兩個選擇線，該至少兩個選擇線包括至少一個源極選擇線SSL以及至少一個接地選擇線GSL。

在第三方向上延伸的導電材料區域5331至5333可以被電聯接至NAND串NS的一端。在第三方向上延伸的導電材料區域5331至5333可以作為位線BL。例如，在一個儲存區塊BLKi中，多個NAND串NS可以被電聯接至一個位線BL。

在第一方向上延伸的第二類型摻雜區域5311至5314可以被設置於NAND串NS的其它端。在第一方向上延伸的第二類型摻雜區域5311至5314可以作為公共源極線CSL。

例如，儲存區塊BLKi可以包括在垂直於襯底5111的方向例如第二方向上延伸的多個NAND串NS，並且可以作為其中多個NAND串NS被電聯接至一個位線BL的例如電荷捕獲型記憶體的NAND閃速儲存區塊。

儘管在圖5至圖7中示出在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293被設置為九（9）層，但要注意的是，在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293並不限於此。例如，在第一方向上延伸的導電材料區域可以八（8）層、十六（16）層或任意多層設置。例如，在一個NAND串NS中，電晶體的數量可以是8個、16個或更多個。

儘管在圖5至圖7中示出三（3）個NAND串NS被電聯接至一個位線BL，但要注意的是，實施例並不限於此。在儲存區塊BLKi中，m個NAND串NS可以被電聯接至一個位線BL，m為正整數。第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293的數量和摻雜區域5311至5314的數量可根據被電聯接至一個位線BL的NAND串NS的數量而變化。

進一步地，儘管圖5至圖7示出三（3）個NAND串NS被電聯接至在第一方向上延伸的一個導電材料，但要注意的是，實施例並不限於此。例如，n個NAND串NS可以被電聯接至在第一方向上延伸的一個導電材料，n為正整數。導電材料區域5331至5333的數量可根據被電聯接至在第一方向上延伸的一個導電材料的NAND串NS的數量而變化。

參照圖8，在具有第一結構的區塊BLKi中，多個NAND串NS11至NS31可以被設置於第一位線BL1和公共源極線CSL之間。第一位線BL1可以對應於在第三方向上延伸的圖5和圖6的導電材料區域5331。NAND串NS12至NS32可以被設置於第二位線BL2和公共源極線CSL之間。第二位線BL2可以對應於在第三方向上延伸的圖5和圖6的導電材料區域5332。NAND串NS13至NS33可以被設置於第三位線BL3和公共源極線CSL之間。第三位線BL3可以對應於在第三方向上延伸的圖5和圖6的導電材料區域5333。

每一NAND串NS的源極選擇電晶體SST可以被電聯接至對應的位線BL。每一NAND串NS的接地選擇電晶體GST可以被電聯接至公共源極線CSL。記憶體單元MC1和MC6可以被設置於每一NAND串NS的源極選擇電晶體SST和接地選擇電晶體GST之間。

在該實例中，NAND串NS可以透過行和列的單元定義。被電聯接至一個位線的NAND串NS可以形成一列。被電聯接至第一位線BL1的NAND串NS11至NS31可以對應於第一列。被電聯接至第二位線BL2的NAND串NS12至NS32可以對應於第二列。被電聯接至第三位線BL3的NAND串NS13至NS33可以對應於第三列。被電聯接至一個源極選擇線SSL的NAND串NS可以形成一行。被電聯接至第一源極選擇線SSL1的NAND串NS11至NS13可以形成第一行。被電聯接至第二源極選擇線SSL2的NAND串NS21至NS23可以形成第二行。被電聯接至第三源極選擇線SSL3的NAND串NS31至NS33可以形成第三行。

在每一NAND串NS中，高度可以被定義。在每一NAND串NS中，鄰近接地選擇電晶體GST的記憶體單元MC1的高度可以具有例如值“1”。在每一NAND串NS中，當從襯底5111開始測量時，記憶體單元的高度可以隨著記憶體單元靠近源極選擇電晶體SST而增加。例如，在每一NAND串NS中，鄰近源極選擇電晶體SST的記憶體單元MC6的高度可以具有例如值“7”。

在相同行中排列的NAND串NS的源極選擇電晶體SST可以共用源極選擇線SSL。在不同行中排列的NAND串NS的源極選擇電晶體SST可以分別地電聯接至不同的源極選擇線SSL1、SSL2和SSL3。

在相同行中的NAND串NS中的相同高度處的記憶體單元可以共用字線WL。例如，在相同的高度處，被電聯接至不同行中的NAND串NS的記憶體單元MC的字線WL可以彼此電聯接。在相同行的NAND串NS中的相同高度處的虛擬記憶體單元DMC可以共用虛擬字線DWL。例如，在相同高度或水準處，被電聯接至不同行中的NAND串NS的虛擬記憶體單元DMC的虛擬字線DWL可以彼此電聯接。

對於可以設置在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293的層的每個，位於相同水準或高度或層處的字線WL或虛擬字線DWL可以彼此電聯接。在第一方向上延伸的導電材料區域5211至5291、5212至5292和5213至5293可以透過接觸部被共同地電聯接至上層。換言之，在相同行中的NAND串NS的接地選擇電晶體GST可以共用接地選擇線GSL。進一步地，在不同行中的NAND串NS的接地選擇電晶體GST可以共用接地選擇線GSL。例如，NAND串NS11至NS13、NS21至NS23和NS31至NS33可以被共同地電聯接至接地選擇線GSL。

公共源極線CSL可以被共同地電聯接至NAND串NS。在襯底5111上方的有源區域上方，第一摻雜區域5311至第四摻雜區域5314可以被電聯接。第一摻雜區域5311至第四摻雜區域5314可以透過接觸部被共同電聯接至上層。

例如，如圖8中所示，相同高度或水準的字線WL可以彼此電聯接。因此，當在某個高度處的字線WL被選擇時，被電聯接至所選擇的字線WL的全部NAND串NS可以被選擇。在不同行中的NAND串NS可以被電聯接至不同的源極選擇線SSL。因此，在被電聯接至相同的字線WL的NAND串NS中，透過選擇源極選擇線SSL1至SSL3中的一個，在未被選擇的行中的NAND串NS可與位線BL1至BL3電隔離。換言之，透過選擇源極選擇線SSL1至SSL3中的一個，在與被選擇的源極線相同的行中排列的NAND串NS可以被選擇。此外，透過選擇位線BL1至BL3中的一個，在與被選擇的位線相同的列中排列的NAND串NS可以被選擇。因此，只有在與被選擇的源極線相同的行和與被選擇的位線相同的列中排列的NAND串NS可以被選擇。

在每一NAND串NS中，可設置虛擬記憶體單元DMC。例如，在圖8中，虛擬記憶體單元DMC可以設置於每一NAND串NS中的第三記憶體單元MC3和第四記憶體單元MC4之間。例如，第一記憶體單元MC1至第三記憶體單元MC3可以被設置於虛擬記憶體單元DMC和接地選擇電晶體GST之間。第四記憶體單元MC4至第六記憶體單元MC6可以被設置於虛擬記憶體單元DMC和源極選擇電晶體SST之間。每一NAND串NS的記憶體單元MC可以透過虛擬記憶體單元DMC被劃分成兩（2）個記憶體單元組。在被劃分的記憶體單元組中，鄰近接地選擇電晶體GST的記憶體單元例如MC1至MC3可以被稱為下部記憶體單元組，並且鄰近串選擇電晶體SST的剩餘記憶體單元例如MC4至MC6可以被稱為上部記憶體單元組。

在下文中，將參照圖9至圖11做出詳細說明，圖9至圖11示出根據用不同於第一結構的三維（3D）非揮發性記憶體裝置來實施的實施例的記憶體系統中的記憶體裝置。

圖9為示意性示出用不同於上文參照圖5至圖8描述的第一結構的三維（3D）非揮發性記憶體裝置來實施的記憶體裝置以及示出圖4的多個儲存區塊中的儲存區塊BLKj的立體圖。圖10是示出沿圖9的線VII-VII’截取的儲存區塊BLKj的剖視圖。

參照圖9和圖10，儲存區塊BLKj可以包括在第一方向至第三方向上延伸的結構並且可包括襯底6311。襯底6311可以包括摻雜有第一類型雜質的矽材料。例如，襯底6311可以包括摻雜有p-型雜質的矽材料。襯底6311可以是p-型阱，例如，袋型p-阱。襯底6311可進一步包括圍繞p-型阱的n-型阱。雖然在所描述的實施例中，襯底6311被例示為p-型矽，但要注意的是，襯底6311不限於p-型矽。

在x軸方向和y軸方向上延伸的第一導電材料區域6321至第四導電材料區域6324被設置於襯底6311上方。第一導電材料區域6321至第四導電材料區域6324可以在z軸方向上隔開預設距離。

在x軸方向和y軸方向上延伸的第五導電材料區域6325至第八導電材料區域6328可以被設置於襯底6311上方。第五導電材料區域6325至第八導電材料區域6328可以在z軸方向上隔開預設距離。第五導電材料區域6325至第八導電材料區域6328可以在y軸方向上與第一導電材料區域6321至第四導電材料區域6324隔開。

可以設置穿過第一導電材料區域6321至第四導電材料區域6324的多個下部柱狀物DP。每一個下部柱狀物DP可在z軸方向上延伸。而且，可設置穿過第五導電材料區域6325至第八導電材料區域6328的多個上部柱狀物UP。每一個上部柱狀物UP可在z軸方向上延伸。

下部柱狀物DP和上部柱狀物UP中的每一個可以包括內部材料6361、中間層6362以及表面層6363。中間層6362可以作為單元電晶體的通道。表面層6363可以包括阻斷介電層、電荷儲存層和隧穿介電層。

下部柱狀物DP和上部柱狀物UP可以透過管閘PG彼此電聯接。管閘PG可以被設置在襯底6311中。例如，管閘PG可以包括與下部柱狀物DP和上部柱狀物UP相同的材料。

在x軸方向和y軸方向上延伸的第二類型的摻雜材料6312可以被設置在下部柱狀物DP上方。例如，第二類型的摻雜材料6312可以包括n-型矽材料。第二類型的摻雜材料6312可以作為公共源極線CSL。

汲極6340可以被設置在上部柱狀物UP上方。汲極6340可以包括n-型矽材料。在y軸方向上延伸的第一上部導電材料區域6351和第二上部導電材料區域6352可以被設置在汲極6340上方。

第一上部導電材料區域6351和第二上部導電材料區域6352可以沿x軸方向分開。第一上部導電材料區域6351和第二上部導電材料區域6352可以由金屬形成。第一上部導電材料區域6351和第二上部導電材料區域6352和汲極6340可以透過接觸插塞彼此電聯接。第一上部導電材料區域6351和第二上部導電材料區域6351可分別作為第一位線BL1和第二位線BL2。

第一導電材料區域6321可以作為源極選擇線SSL。第二導電材料6322可以作為第一虛擬字線DWL1。第三導電材料區域6323和第四導電材料區域6324可分別作為第一主字線MWL1和第二主字線MWL2。第五導電材料區域6325和第六導電材料區域6326可分別作為第三主字線MWL3和第四主字線MWL4。第七導電材料區域6327可以作為第二虛擬字線DWL2。第八導電材料區域6328可以作為汲極選擇線DSL。

下部柱狀物DP和鄰近下部柱狀物DP的第一導電材料區域6321至第四導電材料區域6324可形成下部串。上部柱狀物UP和鄰近上部柱狀物UP的第五導電材料區域6325至第八導電材料區域6328可形成上部串。下部串和上部串可以透過管閘PG彼此電聯接。下部串的一端可以被電聯接至作為公共源極線CSL的第二類型的摻雜材料6312。上部串的一端可以透過汲極6340被電聯接至對應的位線。一個下部串和一個上部串可形成一個單元串，該單元串被電聯接在作為公共源極線CSL的摻雜材料6312與作為位線BL的上部導電材料區域6351和6352中的對應的一個之間。

例如，下部串可以包括源極選擇電晶體SST、第一虛擬記憶體單元DMC1及第一主要記憶體單元MMC1和第二主要記憶體單元MMC2。上部串可以包括第三主要記憶體單元MMC3和第四主要記憶體單元MMC4、第二虛擬記憶體單元DMC2及汲極選擇電晶體DST。

在圖9和圖10中，上部串和下部串可形成NAND串NS。NAND串NS可以包括多個電晶體結構TS。因為上文參照圖7詳細地說明了包括在圖9和圖10中的NAND串NS中的電晶體結構，因此在此將省略其詳細說明。

圖11是示出如上文參照圖9和圖10所述的具有第二結構的儲存區塊BLKj的等效電路的電路圖。為方便起見，僅示出在第二結構的儲存區塊BLKj中形成一對的第一串ST1和第二串ST2。

參照圖11，在具有第二結構的儲存區塊BLKj中，可以定義多個對的方式設置多個單元串，多個單元串中的每一個用如上文參照圖9和圖10所述的透過管閘PG電聯接的一個上部串和一個下部串來實現。

例如，在具有第二結構的儲存區塊BLKj中，沿著第一通道CH1（未示出）堆疊的記憶體單元CG0至CG31，例如至少一個源極選擇閘SSG1和至少一個汲極選擇閘DSG1可以形成第一串ST1，以及沿著第二通道CH2（未示出）堆疊的記憶體單元CG0至CG31，例如至少一個源極選擇閘SSG2和至少一個汲極選擇閘DSG2可以形成第二串ST2。

第一串ST1和第二串ST2可以被電聯接至相同的汲極選擇線DSL和相同的源極選擇線SSL。第一串ST1可以被電聯接至第一位線BL1。第二串ST2可以被電聯接至第二位線BL2。儘管圖11示出第一串ST1和第二串ST2被電聯接至相同的汲極選擇線DSL和相同的源極選擇線SSL，但可以想到第一串ST1和第二串ST2可以被電聯接至相同的源極選擇線SSL和相同的位線BL，第一串ST1可以被電聯接至第一汲極選擇線DSL1且第二串ST2可以被電聯接至第二汲極選擇線DSL2。進一步地，可以想到第一串ST1和第二串ST2可以被電聯接至相同的汲極選擇線DSL和相同的位線BL，第一串ST1可以被電聯接至第一源極選擇線SSL1且第二串ST2可以被電聯接至第二源極選擇線SSL2。

以下，詳細描述根據本發明的實施例的在資料處理系統中的多個記憶體系統之間執行的資料處理。例如，描述在用於執行資料讀取/寫入操作的多個記憶體系統之中執行的資料傳輸/接收操作。

圖12至圖17概念性示出根據本發明的實施例的用於處理在多個記憶體系統之中交換的資料的資料處理系統。為了說明的目的，描述在讀取/寫入操作期間，在包括參照圖1描述的記憶體系統110的資料處理系統中的多個記憶體系統之中處理資料的操作。換言之，描述當在包括多個記憶體系統的資料處理系統中的第一記憶體系統和第二記憶體系統之間執行讀取/寫入操作時，在第一記憶體系統和第二記憶體系統之間傳輸/接收資料的操作。

下文，為了說明的目的，以下情況被描述為示例：第一記憶體系統與第二記憶體系統聯接，其中儲存在第一記憶體系統中的資料被傳輸至第二記憶體系統，而且，儲存在第二記憶體系統中的資料被傳輸至第一記憶體系統。而且，在相同的實例中，在第一記憶體系統和第二記憶體系統中分別且單獨地處理被傳輸至第一記憶體系統和第二記憶體系統的資料。進一步地，在所示出的實施例中，與主機102聯接以實現圖1中的資料處理系統（或電腦系統）的第一記憶體系統還與第二記憶體系統聯接。第二記憶體系統可以是圖1中作為資料處理系統（例如電腦系統）的外部裝置的記憶體裝置150。在另一個實例中，第二記憶體系統可包括圖1的記憶體裝置150和控制器130兩者。可在第一記憶體系統和第二記憶體系統之間傳輸/接收資料。

根據本發明的實施例的資料處理系統可透過包括利用控制器130和記憶體裝置150實現的第一記憶體系統和與第一記憶體系統聯接的主機102被實現為電腦系統。而且，第一記憶體系統可與為電腦系統外部裝置的第二記憶體系統聯接，並且可以透過傳輸至第二記憶體系統/從第二記憶體系統接收來處理資料。在本申請中，與第一記憶體系統聯接的主機102可以包括用於有效聯接主機與第二記憶體系統的連接器，而第二記憶體系統可包括用於聯接第二記憶體系統與第一記憶體系統的連接器。第一記憶體系統的連接器可以透過適於第一記憶體系統和第二記憶體系統的對應連接方案與第二記憶體系統的連接器聯接，並且第一記憶體系統和第二記憶體系統透過傳輸/接收資料來處理資料。

在本申請中，如上所述，根據本發明的實施例的情況是第一記憶體系統包括圖1示出的記憶體裝置150和控制器130並且第一記憶體系統與主機102聯接以實現資料處理系統。下文，為了說明的目的，為資料處理系統的電腦系統中包括第一記憶體系統的情況被作為示例描述。第二記憶體系統可利用圖1示出的記憶體裝置150或記憶體裝置150和控制器130兩者來實現。第二記憶體系統可與第一記憶體系統一起與主機102聯接以形成資料處理系統。所實現的第二記憶體系統可以為利用第一記憶體系統實現的電腦系統的外部裝置。在本申請中，第二記憶體系統可包括在與包含第一記憶體系統的資料處理系統不同的另一個資料處理系統中。換言之，第二記憶體系統可包括在與包括第一記憶體系統的電腦系統不同的另一個電腦系統中。

在以下本發明的實施例中，詳細描述以下情況：與主機102聯接且實現圖1所示的電腦系統的第一記憶體系統與利用如圖1所示的記憶體裝置150單獨實現的或利用如圖1所示的記憶體裝置150和控制器130兩者實現的第二記憶體系統聯接，並且資料在第一記憶體系統和第二記憶體系統之間被傳輸/接收。

現在參照圖12，資料處理系統包括第一記憶體系統1200和第二記憶體系統1250。第一記憶體系統1200包括記憶體裝置150和控制器130（見圖1）並且與主機102聯接。第二記憶體系統1250可包括記憶體裝置150，或者可包括記憶體裝置150和控制器130。第二記憶體系統1250還與主機102聯接。在資料處理系統中，與主機102聯接的第一記憶體系統1200還包括用於與第二記憶體系統1250聯接的第一連接器1210。第二記憶體系統1250包括用於與第一記憶體系統1200聯接的第二連接器1260。資料處理系統包括用於連接第一記憶體系統1200的第一連接器1210與第二記憶體系統1250的第二連接器1260的第三連接器1290。

舉一個例子，第一記憶體系統1200包括圖1中示出的記憶體裝置150和控制器130並且第一記憶體系統1200與主機102聯接來實現電腦系統。第一記憶體系統1200包括用於與第二記憶體系統1250連接的第一連接器1210。在該實例中，第一記憶體系統1200透過第一方法與為電腦系統的外部裝置的第二記憶體系統1250聯接，第一方法可以是高速周邊元件連接（PCIe）。換言之，第一記憶體系統1200的第一連接器1210透過第一方法與為外部裝置的第二記憶體系統1250聯接。第一連接器1210包括第一埠1220，其支持透過第一方法的第一記憶體系統1200與第二記憶體系統1250之間的連接，並使第一記憶體系統1200和第二記憶體系統1250彼此連接。第一埠1220包括用於將資料傳輸至第二記憶體系統1250/從第二記憶體系統1250接收資料的多個第一針腳1222、1224、1226、1228和1230，該第二記憶體系統1250透過第一方法與第一記憶體系統1200聯接。

第二記憶體系統1250是電腦系統的外部裝置，該電腦系統包括第一記憶體系統1200。第二記憶體系統1250可以利用圖1示出的記憶體裝置150單獨實現或利用圖1示出的記憶體裝置150和控制器130兩者來實現。第二記憶體系統1250包括用於與第一記憶體系統1200連接的第二連接器1260。在本申請中，第二記憶體系統1250透過第二方法與電腦系統聯接。換言之，包括在第二記憶體系統1250中的第二連接器1260透過第二方法與電腦系統的第一記憶體系統1200聯接，第二方法可以是通用序列匯流排（USB）。第二連接器1260包括第二埠1270，第二埠1270包括用於透過第二方法將資料傳輸至第一記憶體系統1200/從第一記憶體系統1200接收資料的多個第二針腳1272、1274、1276、1278和1280。而且，由於第二記憶體系統1250透過USB與電腦系統聯接，因此包括在第二記憶體系統1250中的、是記憶體裝置的資料儲存裝置可以是USB記憶體裝置。

而且，聯接第一記憶體系統1200的第一連接器1210與第二記憶體系統1250的第二連接器1260的第三連接器1290聯接第一連接器1210的第一埠1220與第二連接器1260的第二埠1270，其中第一連接器1210透過為PCIe的第一方法與外部裝置聯接，第二連接器1260透過為USB的第二方法與電腦系統的第一記憶體系統1200聯接。在本申請中，第三連接器1290為第一連接器1210的第一埠1220中包括的第一針腳1222、1224、1226、1228和1230與第二連接器1260的第二埠1270中包括的第二針腳1272、1274、1276、1278和1280之間傳輸/接收的資料提供通道。在本申請中，第三連接器1290將第一針腳1222、1224、1226、1228和1230分別映射至相應的第二針腳1272、1274、1276、1278和1280並將第一針腳1222、1224、1226、1228和1230分別與相應的第二針腳1272、1274、1276、1278和1280聯接。

例如，當第一記憶體系統1200的第一連接器1210是PCIe連接器時，第一埠1220包括用於透過PCIe與為第二記憶體系統1250的外部裝置連接的第一針腳1222、1224、1226、1228和1230。在本申請中，為PCIe連接器的第一連接器1210的第一埠1220可以包括多個第一針腳1222、1224、1226、1228和1230，如至少9個針腳：用於接地連接的兩個接地針腳GND；用於電源的一個電力針腳；用於信號接收的兩個接收針腳RX-和RX+；用於信號傳輸的兩個傳輸針腳TX-和TX+；用於連接和存取重置的一個重置針腳PERST＃；以及用於請求時脈的時脈請求針腳CLKREQ＃。第一埠1220可以進一步包括兩個基準時脈針腳REFCLK-和REFCLK+和一個附加的接地針腳GND。

在本申請中，第一記憶體系統1200可以透過為PCIe連接器的第一連接器1210的第一埠1220傳輸資料。例如，第一記憶體系統1200可以透過為PCIe連接器的第一連接器1210的第一埠1220以約8Gbps的資料速率傳輸資料。而且，第一連接器1210的第一針腳1222、1224、1226、...1228和1230可以包括18個針腳（以下稱為針腳A1至A18）或36個針腳（以下稱為針腳A1至A18和B1至B18）。第一連接器1210（例如，PCIe連接器）的第一埠1220的針腳中的至少一些可被映射至第二連接器1260的第二埠1270的相應針腳並與第二連接器1260的第二埠1270的相應針腳聯接，其中第二連接器1260可以是USB連接器或外部高速非揮發性記憶體（NVMe）連接器。

當第二記憶體系統1250的第二連接器1260為USB連接器時，如上所述，第二埠1270包括用於與第一記憶體系統1200連接的第二針腳1272、1274、1276、1278和1280。例如，為USB連接器的第二連接器1260的第二埠1270可以包括第二針腳1272、1274、1276、1278和1280，如至少9個針腳C1至C9：兩個接地針腳GND、用於電源的電力針腳、用於接收信號的兩個接收針腳RX-和RX+、用於傳輸信號的兩個傳輸針腳TX-和TX+、用於重置連接的重置針腳PERST＃以及用於請求時脈的時脈請求針腳CLKREQ＃。

第二記憶體系統1250可透過第二連接器1260的第二埠1270傳輸資料。例如，當第二連接器1260為USB連接器時，第二記憶體系統1250可以透過第二連接器1260的第二埠1270以約5Gbps的資料速率傳輸資料。而且，當第二連接器為USB連接器時，第二連接器1260的第二埠1270和第一PCIe連接器1210的第一埠1220可以透過具有獨立擴展頻譜時脈架構（SRIS, Independent Spread Spectrum Clocking Architecture）的分離式基準時脈彼此同步，可透過第三連接器1290聯接並且彼此之間傳輸/接收資料。

例如，當第一連接器1210為PCIe連接器且第二連接器1260為USB連接器時，可以進行以下針腳連接：第一連接器1210的第一埠1220的電力針腳A2、A3、A9和A10可與電力針腳C1聯接，其中電力針腳C1是第二連接器1260的第二埠1270的第一針腳；第一連接器1210的第一埠1220的時脈請求針腳可以與時脈請求針腳C2聯接，其中時脈請求針腳C2是第二連接器1260的第二埠1270的第二針腳；第一連接器1210的第一埠1220的重置針腳A11可以與重置針腳C3聯接，其中重置針腳C3是第二連接器1260的第二埠1270的第三針腳；第一連接器1210的第一埠1220的接地針腳A4、A12、A15、A18、B4、B7、B13、B16和B18可以與接地針腳C4和C7聯接，其中接地針腳C4和C7是第二連接器1260的第二埠1270的第四針腳和第七針腳；第一連接器1210的第一埠1220的傳輸針腳B14和B15可以與傳輸針腳C5和C6聯接，其中傳輸針腳C5和C6是第二連接器1260的第二埠1270的第五針腳和第六針腳；以及第一連接器1210的第一埠1220的接收針腳A16和A17可以與接收針腳C8和C9聯接，其中接收針腳C8和C9是第二連接器1260的第二埠1270的第八針腳和第九針腳。第一連接器1210的第一埠1220的基準時脈針腳A1和A14以及其它針腳A1、A5、A6、A7、A8、B5、B6、B9、B10、B11、B12和B17不與第二連接器1260的第二埠1270聯接。

當第二記憶體系統1250的第二連接器1260為可以是外部NVMe連接器的外部記憶體裝置時，上文描述的第二埠1270包括用於與第一記憶體系統1200連接的第二針腳1272、1274、1276、1278和1280。例如，為外部NVMe連接器的第二連接器1260的第二埠1270可以包括多個第二針腳1272、1274、1276、1278和1280，例如包括以下的至少12個針腳D1至D12：用於接地連接的3個接地針腳GND針腳、用於電源的一個電力針腳、用於接收信號的兩個接收針腳RX-和RX+、用於傳輸信號的兩個傳輸針腳TX-和TX+、用於重置連接的一個重置針腳PERST＃、用於請求時脈的一個時脈請求針腳CLKREQ＃以及用於與基準時脈連接的兩個基準時脈REFCLK-和REFCLK +。

當第二連接器1260為外部NVMe連接器時，記憶體系統1250可透過第二埠1270近似以約8Gbps的資料速率來傳輸資料。而且，為外部NVMe連接器的第二連接器1260的第二埠1270與為PCIe連接器的第一連接器1210的第一埠1220可透過基準時脈REFCLK-和REFCLK+同步，可透過第三連接器1290聯接並且彼此之間傳輸/接收資料。

例如，更具體地，當第一連接器1210是PCIe連接器且第二連接器是外部NVMe連接器時，可以進行以下針腳連接：第一連接器1210的第一埠1220的電力針腳A2、A3、A9和A10可與電力針腳D1聯接，其中電力針腳D1是第二連接器1260的第二埠1270的第一針腳；第一連接器1210的第一埠1220的時脈請求針腳可以與時脈請求針腳D2聯接，其中時脈請求針腳D2是第二連接器1260的第二埠1270的第二針腳；第一連接器1210的第一埠1220的重置針腳A11可以與重置針腳D3聯接，其中重置針腳D3是第二連接器1260的第二埠1270的第三針腳；第一連接器1210的第一埠1220的接地針腳A4、A12、A15、A18、B4、B7、B13、B16和B18可以與接地針腳D4、D7和D10聯接，其中接地針腳D4、D7和D10是第二連接器1260的第二埠1270的第四針腳、第七針腳和第十針腳；第一連接器1210的第一埠1220的基準時脈針腳A13和A14可以與基準時脈針腳D5和D6聯接，其中基準時脈針腳D5和D6是第二連接器1260的第二埠1270的第五針腳和第六針腳；第一連接器1210的第一埠1220的傳輸針腳B14和B15可以與傳輸針腳D8和D9聯接，其中傳輸針腳D8和D9是第二連接器1260的第二埠1270的第八針腳和第九針腳；以及第一連接器1210的第一埠1220的接收針腳A16和A17可以與接收針腳D11和D12聯接，其中接收針腳D11和D12是第二連接器1260的第二埠1270的第十一針腳和第十二針腳。第一連接器1210的第一埠1220的其它針腳A1、A5、A6、A7、A8、B5、B6、B9、B10、B11、B12和B17不與第二連接器1260的第二埠1270聯接。

例如，在實施例中，第一連接器1210的第一埠1220的電力針腳A2、A3、A9、A10、B2、B3、B9和B10與第二連接器1260的第二埠1270的對應電力針腳C1和D1聯接。而且，第一連接器1210的第一埠1220的時脈請求針腳與第二連接器1260的第二埠1270的電力針腳C2和D2聯接。第一連接器1210的第一埠1220的接地針腳A4、A12、A15、A18、B4、B7、B13、B16和B18與第二連接器1260的第二埠1270的接地針腳C4、C7、D4、D7和D10聯接。第一連接器1210的第一埠1220的重置針腳A11與第二連接器1260的第二埠1270的重置針腳C3和D3聯接。第一連接器1210的第一埠1220的基準時脈針腳A13和A14與第二連接器1260的第二埠1270的基準時脈針腳D5和D6聯接。第一連接器1210的第一埠1220的傳輸針腳B14和B15與第二連接器1260的第二埠1270的傳輸針腳C5、C6、D8和D9聯接。第一連接器1210的第一埠1220的接收針腳A16和A17與第二連接器1260的第二埠1270的接收針腳C8、C9、D11和D12聯接。第一連接器1210的第一埠1220的其它針腳A1、A5、A6、A7、A8、B5、B6、B9、B10、B11、B12和B17不與第二連接器1260的第二埠1270聯接。

在圖13示出的根據本發明的實施例的資料處理系統中，包括在第一記憶體系統的第一連接器中的第一埠1310和包括在第二記憶體系統的第二連接器中的第二埠1360在預定板1300上實施，並且它們透過包括印刷電路板（PCB）圖案1350的第三連接器彼此聯接以在兩者之間傳輸/接收資料。

而且，在圖14示出的根據本發明的實施例的資料處理系統中，包括在第一記憶體系統的第一連接器中的第一埠1410和包括在第二記憶體系統的第二連接器中的第二埠1460在預定板1400上實施。它們透過包括線纜1450的第三連接器彼此聯接以在兩者之間傳輸/接收資料。

在圖15示出的根據本發明的實施例的資料處理系統中，第一記憶體系統的第一連接器1510被實施為插頭的形式，並且如上所述，第一埠的針腳被映射到第二埠的針腳。第一連接器1510可透過包括被動型線纜1550的第三連接器與第二連接器1560聯接。

在圖16示出的根據本發明的實施例的資料處理系統中，第一記憶體系統的第一連接器1610被實施為插頭的形式，並且如上所述，第一埠的針腳被映射到第二埠的針腳。第一連接器1610可透過第三連接器與第二連接器1660聯接，其中第三連接器包括在主動積體電路（IC）1655中執行映射的主動型線纜1650。

在圖17示出的根據本發明的實施例的資料處理系統中，第二記憶體系統1750的第二連接器1760（例如USB連接器）可以插入至第一記憶體系統1700的第一連接器1710中。第一連接器1710與第二連接器1760可以彼此聯接。

下文，參照圖18詳細描述根據本發明的實施例的處理資料的操作。

圖18是示出根據本發明的實施例的資料處理系統中處理資料的操作的流程圖。

參照圖18，在步驟S1810中，資料處理系統聯接第一記憶體系統與第二記憶體系統。第一記憶體系統可以包括圖1所示的記憶體裝置150和與主機102聯接的控制器130。第二記憶體系統可以包括圖1所示的記憶體裝置150，或者包括圖1所示的記憶體裝置150和控制器130。第二記憶體系統還可以與主機102聯接。

在步驟S1820中，檢查出用於聯接第一記憶體系統與第二記憶體系統的方法，並且匹配第一記憶體系統與第二記憶體系統。

在步驟S1830中，第一記憶體系統和第二記憶體系統被同步化以在第一記憶體系統和第二記憶體系統之間傳輸/接收資料。

在步驟S1840中，在第一記憶體系統和第二記憶體系統之間傳輸/接收資料。換言之，儲存在第一記憶體系統中的資料被傳輸到第二記憶體系統，然後第二記憶體系統處理資料。而且，儲存在第二記憶體系統中的資料被傳輸到第一記憶體系統，然後第一記憶體系統處理資料。

以上參照圖12至圖17詳細描述了根據本發明的實施例的資料處理系統中的資料處理，例如資料處理系統的結構，特別是包括在資料處理系統中的第一記憶體系統和第二記憶體系統的結構，以及第一記憶體系統與第二記憶體系統之間的聯接，此處不提供對其的進一步描述。

根據本發明的實施例的資料處理系統和操作該資料處理系統的方法可最小化記憶體系統的複雜度和性能退化並且可穩定和快速地處理在記憶體系統之中交換的資料。

雖然已經參照具體實施例描述了本發明，但是對本領域技術人員將顯而易見的是，在不背離如權利要求限定的本發明的精神和範圍的情況下可以進行各種變化和修改。

100‧‧‧資料處理系統
102‧‧‧主機
110‧‧‧記憶體系統
130‧‧‧控制器
132‧‧‧主機介面單元
134‧‧‧處理器
138‧‧‧錯誤校正碼單元
140‧‧‧電源管理單元
142‧‧‧NAND閃速控制器
144‧‧‧記憶體
150‧‧‧記憶體裝置
152, 154, 156‧‧‧儲存區塊
210, 220, 230, 240‧‧‧儲存區塊
310‧‧‧電壓供應區塊
320‧‧‧讀取/寫入電路
322, 324, 326‧‧‧頁面緩衝器
340‧‧‧單元串
1200‧‧‧第一記憶體系統
1210‧‧‧第一連接器
1222, 1224, 1226‧‧‧第一針腳
1228, 1230‧‧‧第一針腳
1250‧‧‧第二記憶體系統
1260‧‧‧第二連接器
1272, 1274, 1276‧‧‧第二針腳
1278, 1280‧‧‧第二針腳
1290‧‧‧第三連接器
1300‧‧‧預定板
1310‧‧‧第一埠
1350‧‧‧印刷電路板圖案
1360‧‧‧第二埠
1400‧‧‧預定板
1410‧‧‧第一埠
1450‧‧‧線纜
1460‧‧‧第二埠
1510‧‧‧第一連接器
1550‧‧‧被動型線纜
1560‧‧‧第二連接器
1610‧‧‧第一連接器
1650‧‧‧主動型線纜
1655‧‧‧主動積體電路
1660‧‧‧第二連接器
1700‧‧‧第一記憶體系統
1710‧‧‧第一連接器
1750‧‧‧第二記憶體系統
1760‧‧‧第二連接器
1810, 1820‧‧‧步驟
1830, 1840‧‧‧步驟
5111‧‧‧襯底
5112‧‧‧介電材料區域
5113‧‧‧柱狀物
5114‧‧‧表面層
5115‧‧‧內層
5116‧‧‧介電層
5117‧‧‧第一子介電層
5118‧‧‧第二子介電層
5119‧‧‧第三子介電層
5211-5213‧‧‧導電材料區域
5221-5223‧‧‧導電材料區域
5231-5233‧‧‧導電材料區域
5241-5243‧‧‧導電材料區域
5251-5253‧‧‧導電材料區域
5261-5263‧‧‧導電材料區域
5271-5273‧‧‧導電材料區域
5281-5283‧‧‧導電材料區域
5291-5293‧‧‧導電材料區域
5311-5314‧‧‧摻雜區域
5320‧‧‧汲極
5331-5333‧‧‧導電材料區域
6311‧‧‧襯底
6312‧‧‧摻雜材料
6321-6324‧‧‧導電材料區域
6325-6328‧‧‧導電材料區域
6340‧‧‧汲極
6351, 6352‧‧‧上部導電材料區域
6361‧‧‧內部材料
6362‧‧‧中間層
6363‧‧‧表面層
DP‧‧‧下部柱狀物
PG‧‧‧管閘
TS‧‧‧電晶體結構
UP‧‧‧上部柱狀物
BL0, BL1...BLm-1‧‧‧位線
GST‧‧‧接地選擇電晶體
MC1-MC6‧‧‧記憶體單元
SST‧‧‧源極電晶體
BLK0, BLK1...BLKN-1‧‧‧區塊
NS11-NS13‧‧‧NAND串
NS21-NS23‧‧‧NAND串
NS31-NS33‧‧‧NAND串

透過參照附圖詳細描述本發明的各種實施例，本發明的上述和其它特徵及優勢將變得對本發明所屬領域技術人員更加顯而易見，其中：

圖1是示出根據本發明的實施例的包括記憶體系統的資料處理系統的簡圖。

圖2是示出根據本發明的實施例的記憶體裝置的簡圖。

圖4至圖11是示意性示出根據本發明的實施例的圖2所示的記憶體裝置的各個方面的簡圖。

圖12至圖17是概念性示出根據本發明的實施例的用於處理在多個記憶體系統間交換的資料的資料處理系統。

圖18是示出根據本發明的實施例的在資料處理系統中處理資料的操作的流程圖。

100‧‧‧資料處理系統

102‧‧‧主機

110‧‧‧記憶體系統

130‧‧‧控制器

132‧‧‧主機介面單元

134‧‧‧處理器

138‧‧‧錯誤校正碼單元

140‧‧‧電源管理單元

142‧‧‧NAND閃速控制器

144‧‧‧記憶體

150‧‧‧記憶體裝置

152,154,156‧‧‧儲存區塊

Claims

一種資料處理系統，其包括：第一記憶體系統，其包括第一記憶體裝置和用於控制該第一記憶體裝置的第一控制器；第二記憶體系統，其包括第二記憶體裝置；第一連接器，其適於支援該第一記憶體系統透過第一連接方法與該第二記憶體系統聯接；第二連接器，其適於支援該第二記憶體系統透過第二連接方法與該第一記憶體系統聯接；以及第三連接器，其使該第一記憶體系統與該第二記憶體系統彼此聯接。
如請求項1所述的資料處理系統，其中該第一連接器與該第一記憶體系統的主機聯接，並且該第一連接器包括第一埠，該第一埠包括用於與該第二記憶體系統連接的多個第一針腳。
如請求項2所述的資料處理系統，其中，該第二連接器包括第二埠，該第二埠包括用於與該第一記憶體系統連接的多個第二針腳。
如請求項3所述的資料處理系統，其中該第一埠透過該第一針腳與該第二針腳之間的映射與該第二埠聯接，並且該第一針腳透過該第三連接器將信號傳輸至該第二針腳/從該第二針腳接收信號。
如請求項4所述的資料處理系統，其中該第一針腳的電力針腳、接地針腳、傳輸針腳、接收針腳、時脈針腳和重置針腳被映射到該第二針腳的對應的電力針腳、接地針腳、傳輸針腳、接收針腳、時脈針腳和重置針腳。
如請求項4所述的資料處理系統，其中當該第一針腳的基準時脈針腳被映射到該第二針腳的基準時脈針腳時，該第一埠和該第二埠被同步化。
如請求項1所述的資料處理系統，其中該第一連接器為高速周邊元件連接連接器，即PCIe連接器。
如請求項1所述的資料處理系統，其中該第二連接器為通用序列匯流排連接器即USB連接器和外部高速非揮發性記憶體連接器即NVMe連接器中的至少一種。
如請求項1所述的資料處理系統，其中該第三連接器包括印刷電路板圖案即PCB圖案或線纜；並且該線纜為被動型線纜和主動型線纜之間的一種，該主動型線纜包括主動積體電路，即IC。
如請求項1所述的資料處理系統，其中該第二連接器被插入至該第一連接器中，並且該第一記憶體系統和該第二記憶體系統彼此聯接。
如請求項1所述的資料處理系統，其中該第二記憶體系統進一步包括：用於控制該第二記憶體裝置的第二控制器。
一種用於操作資料處理系統的方法，其包括：透過傳輸連接器聯接包括第一記憶體裝置和用於控制該第一記憶體裝置的第一控制器的第一記憶體系統與包括第二記憶體裝置的第二記憶體系統；檢查該第一記憶體系統的第一連接方法與該第二記憶體系統的第二連接方法；聯接具有該第一連接方法的第一連接器與具有該第二連接方法的第二連接器；以及將儲存於該第一記憶體系統中的資料傳輸至該第二記憶體系統，將儲存於該第二記憶體系統中的資料傳輸至該第一記憶體系統，並處理從該第一記憶體系統和該第二記憶體系統傳輸的資料。
如請求項12所述的方法，其中該第一連接器與該第一記憶體系統的主機聯接，並且該第一連接器包括第一埠，該第一埠包括用於與該第二記憶體系統連接的多個第一針腳。
如請求項13所述的方法，其中該第二連接器包括第二埠，該第二埠包括用於與該第一記憶體系統連接的多個第二針腳。
如請求項14所述的方法，其中在聯接具有該第一連接方法的第一連接器與具有該第二連接方法的第二連接器時，該第一埠和該第二埠透過該第一針腳和該第二針腳之間的映射彼此聯接；並且在將儲存於該第一記憶體系統中的資料傳輸至該第二記憶體系統，將儲存於該第二記憶體系統中的資料傳輸至該第一記憶體系統，以及處理從該第一記憶體系統和該第二記憶體系統傳輸的資料時，該第一針腳和該第二針腳透過該傳輸連接器傳輸/接收信號。
如請求項15所述的方法，其中該第一針腳的電力針腳、接地針腳、傳輸針腳、接收針腳、時脈針腳和重置針腳被映射到該第二針腳的對應的電力針腳、接地針腳、傳輸針腳、接收針腳、時脈針腳和重置針腳。
如請求項15所述的方法，其中當該第一針腳的基準時脈針腳被映射到該第二針腳的基準時脈針腳時，該第一埠和該第二埠被同步化。
如請求項12所述方法，其中該第一連接器為高速周邊元件連接連接器，即PCIe連接器。
如請求項12所述的方法，其中該第二連接器為通用序列匯流排連接器即USB連接器和外部高速非揮發性記憶體連接器即NVMe連接器中的至少一種。
如請求項12所述的方法，其中該傳輸連接器包括印刷電路板圖案即PCB圖案或線纜，並且該線纜為被動型線纜和主動型線纜之間的一種，該主動型線纜包括主動積體電路，即IC。