KR20170103428A - 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법 - Google Patents

데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법 Download PDF

Info

Publication number
KR20170103428A
KR20170103428A KR1020160026340A KR20160026340A KR20170103428A KR 20170103428 A KR20170103428 A KR 20170103428A KR 1020160026340 A KR1020160026340 A KR 1020160026340A KR 20160026340 A KR20160026340 A KR 20160026340A KR 20170103428 A KR20170103428 A KR 20170103428A
Authority
KR
South Korea
Prior art keywords
connector
memory
pins
memory system
data processing
Prior art date
Application number
KR1020160026340A
Other languages
English (en)
Inventor
정남식
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160026340A priority Critical patent/KR20170103428A/ko
Priority to TW105125257A priority patent/TW201732532A/zh
Priority to US15/244,771 priority patent/US20170255586A1/en
Priority to CN201610850987.5A priority patent/CN107153623A/zh
Publication of KR20170103428A publication Critical patent/KR20170103428A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G06F12/0646—Configuration or reconfiguration
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express

Abstract

본 기술은, 복수의 메모리 시스템들 간에 데이터를 처리하는 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법에 관한 것으로, 제1메모리 장치, 및 상기 제1메모리 장치의 제1컨트롤러를 포함하는 제1메모리 시스템; 제2메모리 장치를 포함하는 제2메모리 시스템; 상기 제1메모리 시스템과 상기 제2메모리 시스템 간을 연결하는 제1커넥터; 상기 제1메모리 시스템이 제1방식을 통해 상기 제2메모리 시스템과 접속하도록 지원하는 제2컨넥터; 및 상기 제2메모리 시스템이 제2방식을 통해 상기 제1메모리 시스템과 접속하도록 지원하는 제3커넥터;를 포함할 수 있다.

Description

데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법{DATA PROCESSING SYSTEM AND OPERATING METHOD OF DATA PROCESSING SYSTEM}
본 발명은 데이터 처리 시스템에 관한 것으로, 보다 구체적으로는 복수의 메모리 시스템들 간에 데이터를 처리하는 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예들은, 복수의 메모리 시스템들 간에 데이터를 신속하고 안정적으로 처리할 수 있는 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법을 제공한다.
본 발명의 실시 예들에 따른 데이터 처리 시스템은, 제1메모리 장치, 및 상기 제1메모리 장치의 제1컨트롤러를 포함하는 제1메모리 시스템; 제2메모리 장치를 포함하는 제2메모리 시스템; 상기 제1메모리 시스템과 상기 제2메모리 시스템 간을 연결하는 제1커넥터; 상기 제1메모리 시스템이 제1방식을 통해 상기 제2메모리 시스템과 접속하도록 지원하는 제2컨넥터; 및 상기 제2메모리 시스템이 제2방식을 통해 상기 제1메모리 시스템과 접속하도록 지원하는 제3커넥터;를 포함할 수 있다.
여기서, 상기 제2컨넥터는, 상기 제1메모리 시스템의 호스트(host)에 연결되며; 상기 제2메모리 시스템과의 접속을 위한 복수의 제1핀들을 포함한 제1포트(port)를 포함할 수 있다.
그리고, 상기 제3커넥터는, 상기 제1메모리 시스템과의 접속을 위한 복수의 제2핀들을 포함한 제2포트를 포함할 수 있다.
또한, 상기 제1핀들과 상기 제2핀들 간의 매핑을 통해, 상기 제1포트와 상기 제2포트가 상호 연결 및 접속되며; 상기 제1커넥터를 통해 상기 제1핀들과 상기 제2핀들 간이 신호를 송수신할 수 있다.
아울러, 상기 제1핀들에서의 파워 핀, 그라운드 핀, 송수신 핀, 클럭 핀, 및 리셋 핀이, 상기 제2핀들에서 각각 대응하는 파워 핀, 그라운드 핀, 송수신 핀, 클럭 핀, 및 리셋 핀과 매핑될 수 있다.
그리고, 상기 제1핀들에서의 레퍼런스 클럭 핀이, 상기 제2핀들에서의 레퍼런스 클럭 핀과 매핑되어, 상기 제1포트와 상기 제2포트 간이 동기화될 수 있다.
또한, 상기 제2커넥터는, PCIe(Peripheral Component Interconnect express) 커넥터이고, 상기 제3커넥터는, USB(Universal Serial Bus) 커넥터 및 외부(external) NVMe(Non-Volatile Memory Express) 커넥터 중, 적어도 하나일 수 있다.
아울러, 상기 제1커넥터는, PCB 패턴(pattern)을 포함하거나 케이블(cable)을 포함하며; 상기 케이블은, 패시브 타입(passive type)의 케이블과 액티브(active) IC(integrated circuit)를 포함한 액티브 타입의 케이블 중, 하나일 수 있다.
그리고, 상기 제3커넥터가 상기 제2커넥터에 삽입되어, 상기 제1메모리 시스템과 상기 제2메모리 시스템 간이 상호 연결 및 접속될 수 있다.
또한, 상기 제2메모리 시스템은, 상기 제2메모리 장치의 제2컨트롤러를 더 포함할 수 있다.
본 발명의 실시 예들에 따른 데이터 처리 시스템의 동작 방법은, 제1메모리 장치 및 상기 제1메모리 장치의 제1컨트롤러를 포함하는 제1메모리 시스템과, 제2메모리 장치를 포함하는 제2메모리 시스템 간을, 제1커넥터를 통해, 연결하는 단계; 상기 제1메모리 시스템의 제1방식과 상기 제2메모리 시스템의 제2방식을 확인하는 단계; 상기 제1방식의 제2커넥터와 상기 제2방식의 제3커넥터를 상호 접속하는 단계; 및 상기 제1메모리 시스템에 저장된 데이터를 상기 제2메모리 시스템으로 전송하고, 상기 제2메모리 시스템에 저장된 데이터를 상기 제1메모리 시스템으로 전송하며, 상기 제1메모리 시스템과 상기 제2메모리 시스템에서 각각 전송된 데이터를 처리하는 단계;를 포함할 수 있다.
여기서, 상기 제2컨넥터는, 상기 제1메모리 시스템의 호스트(host)에 연결되며; 상기 제2메모리 시스템과의 접속을 위한 복수의 제1핀들을 포함한 제1포트(port)를 포함할 수 있다.
또한, 상기 제3커넥터는, 상기 제1메모리 시스템과의 접속을 위한 복수의 제2핀들을 포함한 제2포트를 포함할 수 있다.
그리고, 상기 상호 접속하는 단계는, 상기 제1핀들과 상기 제2핀들 간의 매핑을 통해, 상기 제1포트와 상기 제2포트가 상호 연결 및 접속하며; 상기 처리하는 단계는, 상기 제1커넥터를 통해 상기 제1핀들과 상기 제2핀들 간이 신호를 송수신할 수 있다.
아울러, 상기 제1핀들에서의 파워 핀, 그라운드 핀, 송수신 핀, 클럭 핀, 및 리셋 핀이, 상기 제2핀들에서 각각 대응하는 파워 핀, 그라운드 핀, 송수신 핀, 클럭 핀, 및 리셋 핀과 매핑될 수 있다.
그리고, 상기 제1핀들에서의 레퍼런스 클럭 핀이, 상기 제2핀들에서의 레퍼런스 클럭 핀과 매핑되어, 상기 제1포트와 상기 제2포트 간이 동기화될 수 있다.
또한, 상기 제2커넥터는, PCIe(Peripheral Component Interconnect express) 커넥터이고, 상기 제3커넥터는, USB(Universal Serial Bus) 커넥터 및 외부(external) NVMe(Non-Volatile Memory Express) 커넥터 중, 적어도 하나일 수 있다.
아울러, 상기 제1커넥터는, PCB 패턴(pattern)을 포함하거나 케이블(cable)을 포함하며; 상기 케이블은, 패시브 타입(passive type)의 케이블과 액티브(active) IC(integrated circuit)를 포함한 액티브 타입의 케이블 중, 하나일 수 있다.
본 발명의 실시 예들에 따른, 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법은, 메모리 시스템들의 복잡도 및 성능 저하를 최소화하며, 메모리 시스템들 간에 데이터를 신속하고 안정적으로 처리할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면.
도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면.
도 4 내지 도 11은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면.
도 12 내지 도 17은 본 발명의 실시 예에 따라 복수의 메모리 시스템들 간에 데이터를 처리하는 데이터 처리 시스템의 일 예를 개략적으로 설명하기 위한 도면.
도 18은 본 발명의 실시 예에 따른 데이터 처리 시스템에서 데이터를 처리하는 동작 과정을 개략적으로 도시한 도면.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어, PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 그리고, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3D 입체 스택(stack) 구조가 될 수 있다. 여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3D 입체 스택 구조에 대해서는, 이하 도 2 내지 도 11을 참조하여 보다 구체적으로 설명할 예정임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(134)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패(fail) 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(142) 간의 인터페이싱을 수행하는 메모리 인터페이스로서, 메모리 장치(142)가 플래시 메모리, 특히 일 예로 메모리 장치(142)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라 메모리 장치(142)의 제어 신호를 생성하고 데이터를 처리한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼, 리드 버퍼, 맵(map) 버퍼 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하며, 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
아울러, 프로세서(134)에는, 메모리 장치(150)의 배드 관리(bad management), 예컨대 배드 블록 관리(bad block management)를 수행하기 위한 관리 유닛(도시하지 않음)이 포함되며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들에서 배드 블록(bad block)을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리, 다시 말해 배드 블록 관리는, 메모리 장치(150)가 플래쉬 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)이 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가 3D 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리할 경우, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 실시 예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4 내지 도 11은 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(Block0)(210), 블록1(Block1)(220), 블록2(Block2)(230), 및 블록N-1(BlockN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 이상)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가질 수, 다시 말해 고집적화 할 수 있다. 여기서, 하나의 메모리 셀에 3 비트 데이터를 저정할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록을, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록으로 구분할 수도 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트 장치로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)로 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)에서 메모리 장치(300)의 메모리 블록(330)은, 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트의 데이터 정보를 저장하는 멀티 레벨 셀(MLC: Multi-Level Cell)로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은 낸드 플래시 메모리 셀로 구성된 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(300)의 메모리 블록(330)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 및 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
그리고, 메모리 장치(300)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(300)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(column pair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다. 그러면 여기서, 도 4 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 4를 참조하면, 메모리 장치(150)는, 전술한 바와 같이, 복수의 메모리 블록들(BLK 1 to BLKh)을 포함할 수 있다. 여기서, 도 4는, 도 3에 도시한 메모리 장치의 메모리 블록을 보여주는 블록도로서, 각 메모리 블록(BLK)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각 메모리 블록(BLK)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함할 수 있다.
각 메모리 블록(BLK)은 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다. 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 각 낸드 스트링(NS)은 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있다. 즉, 각 메모리 블록은 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있다.
그리고, 도 5 및 도 6을 참조하면, 메모리 장치(150)의 복수의 메모리 블록들에서 임의의 메모리 블록(BLKi)은, 제1방향 내지 제3방향들을 따라 신장된 구조물들을 포함할 수 있다. 여기서, 도 5는, 본 발명의 실시 예에 따른 메모리 장치가 제1구조의 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이며, 도 4의 복수의 메모리 블록에서 제1구조로 구현된 임의의 메모리 블록(BLKi)을 도시한 사시도이고, 도 6은, 도 5의 메모리 블록(BLKi)을 임의의 제1선(I-I')에 따른 단면도이다.
우선, 기판(5111)이 제공될 수 있다. 예컨대, 기판(5111)은 제1타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(5111)은 p-타입 불순물로 도핑된 실리콘 물질을 포함하거나, p-타입 웰(예를 들면, 포켓 p-웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서는 설명의 편의를 위해, 기판(5111)은 p-타입 실리콘인 것으로 가정하지만, 기판(5111)은 p-타입 실리콘으로 한정되지 않는다.
그리고, 기판(5111) 상에, 제1방향을 따라 신장된 복수의 도핑 영역들(5311,5312,5313,5314)이 제공될 수 있다. 예를 들면, 복수의 도핑 영역들((5311,5312,5313,5314)은 기판(1111)과 상이한 제2타입을 가질 수 있다. 예를 들면, 복수의 도핑 영역들(5311,5312,5313,5314)은 n-타입을 가질 수 있다. 이하에서는 설명의 편의를 위해, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은, n-타입인 것으로 가정하지만, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은 n-타입인 것으로 한정되지 않는다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이에 대응하는 기판(5111) 상의 영역에서, 제1방향을 따라 신장되는 복수의 절연 물질들(5112)이 제2방향을 따라 순차적으로 제공될 수 있다. 예를 들면, 복수의 절연 물질들(5112) 및 기판(5111)은 제2방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예를 들면, 복수의 절연 물질들(5112)은 각각 제2방향을 따라 미리 설정된 거리만큼 이격되어 제공될 수 있다. 예컨대, 절연 물질들(5112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이에 대응하는 기판(5111) 상의 영역에서, 제1방향을 따라 순차적으로 배치되며 제2방향을 따라 절연 물질들(5112)을 관통하는 복수의 필라들(5113)이 제공될 수 있다. 예컨대, 복수의 필라들(5113) 각각은 절연 물질들(5112)을 관통하여 기판(5111)과 연결될 수 있다. 예컨대, 각 필라(5113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(1113)의 표면층(1114)은 제1타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 각 필라(5113)의 표면층(5114)은 기판(5111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 이하에서는 설명의 편의를 위해, 각 필라(5113)의 표면층(5114)은 p-타입 실리콘을 포함하는 것으로 가정하지만, 각 필라(5113)의 표면층(5114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(5113)의 내부층(5115)은 절연 물질로 구성될 수 있다. 예를 들면, 각 필라(5113)의 내부층(5115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이의 영역에서, 절연 물질들(5112), 필라들(5113), 그리고 기판(5111)의 노출된 표면을 따라 절연막(5116)이 제공될 수 있다. 예컨대, 절연막(5116)의 두께는 절연 물질들(5112) 사이의 거리의 1/2 보다 작을 수 있다. 즉, 절연 물질들(5112) 중 제1절연 물질의 하부 면에 제공된 절연막(5116), 그리고, 제1절연 물질 하부의 제2절연 물질의 상부 면에 제공된 절연막(5116) 사이에, 절연 물질들(5112) 및 절연막(5116) 이외의 물질이 배치될 수 있는 영역이 제공될 수 있다.
제1도핑 영역 및 제2도핑 영역들(5311,5312) 사이의 영역에서, 절연막(5116)의 노출된 표면 상에 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281,5291)이 제공될 수 있다. 예를 들면, 기판(5111)에 인접한 절연 물질(5112) 및 기판(5111) 사이에 제1방향을 따라 신장되는 도전 물질(5211)이 제공될 수 있다. 특히, 기판(5111)에 인접한 절연 물질(5112)의 하부 면의 절연막(5116) 및 기판(5111) 사이에, 제1방향으로 신장되는 도전 물질(5211)이 제공될 수 있다.
절연 물질들(5112) 중 특정 절연 물질 상부 면의 절연막(5116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부 면의 절연막(5116) 사이에, 제1방향을 따라 신장되는 도전 물질이 제공될 수 있다. 예컨대, 절연 물질들(5112) 사이에, 제1방향으로 신장되는 복수의 도전 물질들(5221,5231,5241,5251,5261,5271,5281)이 제공될 수 있다. 또한, 절연 물질들(5112) 상의 영역에 제1방향을 따라 신장되는 도전 물질(5291)이 제공될 수 있다. 예컨대, 제1방향으로 신장된 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281,5291)은 금속 물질일 수 있다. 예컨대, 제1방향으로 신장된 도전 물질들(5211,5221,5231,5241,5251,5261,5271,5281,5291)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
제2도핑 영역 및 제3도핑 영역들(5312,5313) 사이의 영역에서, 제1도핑 영역 및 제2도핑 영역들(5311,5312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예컨대, 제2도핑 영역 및 제3도핑 영역들(5312,5313) 사이의 영역에서, 제1방향으로 신장되는 복수의 절연 물질들(5112), 제1방향을 따라 순차적으로 배치되며 제3방향을 따라 복수의 절연 물질들(5112)을 관통하는 복수의 필라들(5113), 복수의 절연 물질들(5112) 및 복수의 필라들(5113)의 노출된 표면에 제공되는 절연막(5116), 그리고, 제1방향을 따라 신장되는 복수의 도전 물질들(5212,5222,5232,5242,5252,5262,5272,5282,5292)이 제공될 수 있다.
제3도핑 영역 및 제4도핑 영역들(5313,5314) 사이의 영역에서, 제1도핑 영역 및 제2도핑 영역들(5311,5312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예컨대, 제3도핑 영역 및 제4도핑 영역들(5312,5313) 사이의 영역에서, 제1방향으로 신장되는 복수의 절연 물질들(5112), 제1방향을 따라 순차적으로 배치되며 제3방향을 따라 복수의 절연 물질들(5112)을 관통하는 복수의 필라들(5113), 복수의 절연 물질들(5112) 및 복수의 필라들(5113)의 노출된 표면에 제공되는 절연막(5116), 그리고 제1방향을 따라 신장되는 복수의 도전 물질들(5213,5223,5243,5253,5263,5273,5283,5293)이 제공될 수 있다.
복수의 필라들(5113) 상에 드레인들(5320)이 각각 제공될 수 있다. 예컨대, 드레인들(5320)은 제2타입으로 도핑된 실리콘 물질들일 수 있다. 예를 들면, 드레인들(5320)은 n-타입으로 도핑된 실리콘 물질들일 수 있다. 이하에서는 설명의 편의를 위해, 드레인들(5320)는 n-타입 실리콘을 포함하는 것으로 가정하지만, 드레인들(5320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예컨대, 각 드레인(5320)의 폭은 대응하는 필라(5113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(5320)은 대응하는 필라(5113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(5320) 상에, 제3방향으로 신장된 도전 물질들(5331,5332,5333)이 제공될 수 있다. 도전 물질들(5331,5332,5333)은 제1방향을 따라 순차적으로 배치될 수 있다. 도전 물질들(5331,5332,5333) 각각은 대응하는 영역의 드레인들(5320)과 연결될 수 있다. 예컨대, 드레인들(5320) 및 제3방향으로 신장된 도전 물질(5333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,5333)은 금속 물질일 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,53333)은 폴리 실리콘 등과 같은 도전 물질일 수 있다.
도 5 및 도 6에서, 각 필라(5113)는 절연막(5116)의 인접한 영역 및 제1방향을 따라 신장되는 복수의 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293) 중 인접한 영역과 함께 스트링을 형성할 수 있다. 예를 들면, 각 필라(5113)는 절연막(5116)의 인접한 영역 및 제1방향을 따라 신장되는 복수의 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성할 수 있다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
그리고, 도 7을 참조하면, 도 6에 도시한 트랜지스터 구조(TS)에서의 절연막(5116)은, 제1서브 절연막 내지 제3서브 절연막들(5117,5118,5119)을 포함할 수 있다. 여기서, 도 7은, 도 6의 트랜지스터 구조(TS)를 보여주는 단면도이다.
필라(5113)의 p-타입 실리콘(5114)은 바디(body)로 동작할 수 있다. 필라(5113)에 인접한 제1서브 절연막(5117)은 터널링 절연막으로 동작할 수 있으며, 열산화막을 포함할 수 있다.
제2서브 절연막(5118)은 전하 저장막으로 동작할 수 있다. 예를 들면, 제2서브 절연막(5118)은 전하 포획층으로 동작할 수 있으며, 질화막 또는 금속 산화막(예컨대, 알루미늄 산화막, 하프늄 산화막 등)을 포함할 수 있다.
도전 물질(5233)에 인접한 제3 서브 절연막(5119)은 블로킹 절연막으로 동작할 수 있다. 예를 들면, 제1방향으로 신장된 도전 물질(5233)과 인접한 제3서브 절연막(5119)은 단일층 또는 다층으로 형성될 수 있다. 제3서브 절연막(5119)은 제1서브 절연막 및 제2서브 절연막들(5117,5118)보다 높은 유전상수를 갖는 고유전막(예컨대, 알루미늄 산화막, 하프늄 산화막 등)일 수 있다.
도전 물질(5233)은 게이트(또는 제어 게이트)로 동작할 수 있다. 즉, 게이트(또는 제어 게이트(5233)), 블로킹 절연막(5119), 전하 저장막(5118), 터널링 절연막(5117), 및 바디(5114)는, 트랜지스터(또는 메모리 셀 트랜지스터 구조)를 형성할 수 있다. 예컨대, 제1서브 절연막 내지 제3서브 절연막들(5117,5118,5119)은 ONO(oxide-nitride-oxide)를 구성할 수 있다. 이하에서는 설명의 편의를 위해, 필라(5113)의 p-타입 실리콘(5114)을 제2방향의 바디라 칭하기로 한다.
메모리 블록(BLKi)은 복수의 필라들(5113)을 포함할 수 있다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함할 수 있다. 보다 구체적으로 설명하면, 메모리 블록(BLKi)은 제2방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있다.
각 낸드 스트링(NS)은 제2방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작할 수 있다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작할 수 있다.
게이트들(또는 제어 게이트들)은 제1방향으로 신장된 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)에 대응할 수 있다. 즉, 게이트들(또는 제어 게이트들)은 제1방향으로 신장되어 워드라인들, 그리고 적어도 두 개의 선택라인들(예를 들면, 적어도 하나의 스트링 선택라인(SSL) 및 적어도 하나의 접지 선택라인(GSL))을 형성할 수 있다.
제3방향으로 신장된 도전 물질들(5331,5332,5333)은 낸드 스트링들(NS)의 일단에 연결될 수 있다. 예컨대, 제3방향으로 신장된 도전 물질들(5331,5332,5333)은 비트라인들(BL)로 동작할 수 있다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결될 수 있다.
제1방향으로 신장된 제2타입 도핑 영역들(5311,5312,5313,5314)이 낸드 스트링들(NS)의 타단에 제공될 수 있다. 제1방향으로 신장된 제2타입 도핑 영역들(5311,5312,5313,5314)은 공통 소스라인들(CSL)로 동작할 수 있다.
즉, 메모리 블록(BLKi)은 기판(5111)에 수직한 방향(제2방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함하며, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작할 수 있다.
도 5 내지 도 7에서는, 제1방향으로 신장되는 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 9개의 층에 제공되는 것으로 설명하였지만, 제1방향으로 신장되는 도체라인들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제1방향으로 신장되는 도체라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링(NS)에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.
전술한 도 5 내지 도 7에서는, 하나의 비트라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명하였으나, 하나의 비트라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예컨대, 메모리 블록(BLKi)에서, 하나의 비트라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)의 수 및 공통 소스라인들(5311,5312,5313,5314)의 수 또한 조절될 수 있다.
또한, 도 5 내지 도 7에서는, 제1방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명하였으나, 제1방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제1방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제1방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트라인들(5331,5332,5333)의 수 또한 조절될 수 있다.
도 8을 참조하면, 메모리 장치(150)의 복수의 블록들에서 제1구조로 구현된 임의의 블록(BLKi)에는, 제1비트라인(BL1) 및 공통 소스라인(CSL) 사이에 낸드 스트링들(NS11 to NS31)이 제공될 수 있다. 여기서, 도 8은, 도 5 내지 도 7에서 설명한 제1구조로 구현된 메모리 블록(BLKi)의 등가 회로를 도시한 회로도이다. 그리고, 제1비트라인(BL1)은 제3방향으로 신장된 도전 물질(5331)에 대응할 수 있다. 제2비트라인(BL2) 및 공통 소스라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공될 수 있다. 제2비트라인(BL2)은 제3방향으로 신장된 도전 물질(5332)에 대응할 수 있다. 제3비트라인(BL3) 및 공통 소스라인(CSL) 사이에, 낸드 스트링들(NS13, NS23, NS33)이 제공될 수 있다. 제3비트라인(BL3)은 제3방향으로 신장된 도전 물질(5333)에 대응할 수 있다.
각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트라인(BL)과 연결될 수 있다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스라인(CSL)과 연결될 수 있다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공될 수 있다.
이하에서는 설명의 편의를 위해, 행(row) 및 열(column)) 단위로 낸드 스트링들(NS)을 정의할 수 있으며, 하나의 비트라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성할 수 있음을, 일 예로 하여 설명하기로 한다. 예를 들면, 제1비트라인(BL1)에 연결된 낸드 스트링들(NS11 내지 NS31)은 제1열에 대응할 수 있고, 제2비트라인(BL2)에 연결된 낸드 스트링들(NS12 내지 NS32)은 제2열에 대응할 수 있으며, 제3비트라인(BL3)에 연결된 낸드 스트링들(NS13 내지 NS33)은 제3열에 대응할 수 있다. 하나의 스트링 선택라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성할 수 있다. 예를 들면, 제1스트링 선택라인(SSL1)에 연결된 낸드 스트링들(NS11 내지 NS13)은 제1행을 형성할 수 있고, 제2스트링 선택라인(SSL2)에 연결된 낸드 스트링들(NS21 내지 NS23)은 제2행을 형성할 수 있으며, 제3스트링 선택라인(SSL3)에 연결된 낸드 스트링들(NS31 내지 NS33)은 제3행을 형성할 수 있다.
또한, 각 낸드 스트링(NS)에서, 높이가 정의될 수 있다. 예컨대, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가할 수 있다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.
그리고, 동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택라인(SSL)을 공유할 수 있다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택라인들(SSL1, SSL2, SSL3)에 각각 연결될 수 있다.
아울러, 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드라인(WL)을 공유할 수 있다. 즉, 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드라인들(WL)은 공통으로 연결될 수 있다. 동일한 행의 낸드 스트링들(NS)의 동일한 높이의 더미 메모리 셀들(DMC)은 더미 워드라인(DWL)을 공유할 수 있다. 즉, 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 더미 메모리 셀들(DMC)에 연결된 더미 워드라인들(DWL)은 공통으로 연결될 수 있다.
예컨대, 워드라인들(WL) 또는 더미 워드라인들(DWL)은 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 제공되는 층에서 공통으로 연결될 수 있다. 예컨대, 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)은 콘택을 통해 상부 층에 연결될 수 있다. 상부 층에서 제1방향으로 신장되는 도전 물질들(5211 내지 5291, 5212 내지 5292, 및 5213 내지 5293)이 공통으로 연결될 수 있다. 즉, 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택라인(GSL)을 공유할 수 있다. 그리고, 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택라인(GSL)을 공유할 수 있다. 다시 말해, 낸드 스트링들(NS11 내지 NS13, NS21 내지 NS23, 및 NS31 내지 NS33)은 접지 선택라인(GSL)에 공통으로 연결될 수 있다.
공통 소스라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결될 수 있다. 예를 들면, 기판(5111) 상의 활성 영역에서, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)이 연결될 수 있다. 예를 들면, 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)은 콘택을 통해 상부 층에 연결될 수 있고, 또한 상부 층에서 제1도핑 영역 내지 제4도핑 영역들(5311,5312,5313,5314)이 공통으로 연결될 수 있다.
즉, 도 8에 도시된 바와 같이, 동일 깊이의 워드라인들(WL)은 공통으로 연결될 수 있다. 따라서, 특정 워드라인(WL)이 선택될 때, 특정 워드라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 수 있다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택라인(SSL)에 연결될 수 있다. 따라서, 스트링 선택라인들(SSL1 내지 SSL3)을 선택함으로써, 동일 워드라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트라인들(BL1 내지 BL3)로부터 분리될 수 있다. 즉, 스트링 선택라인들(SSL1 내지 SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트라인들(BL1 내지 BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.
각 낸드 스트링(NS)에서, 더미 메모리 셀(DMC)이 제공될 수 있다. 더미 메모리 셀(DMC) 및 접지 선택라인(GST) 사이에 제1메모리 셀 내지 제3메모리 셀들(MC1 내지 MC3)이 제공될 수 있다.
더미 메모리 셀(DMC) 및 스트링 선택라인(SST) 사이에 제4메모리 셀 내지 제6메모리 셀들(MC4 내지 MC6)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)의 메모리 셀들(MC)은, 더미 메모리 셀(DMC)에 의해 메모리 셀 그룹들로 분할될 수 있으며, 분할된 메모리 셀 그룹들 중 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(예를 들면, MC1 to MC3)을 하부 메모리 셀 그룹이라 할 수 있고, 분할된 메모리 셀 그룹들 중 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀들(예를 들면, MC4 내지 MC6)을 상부 메모리 셀 그룹이라 할 수 있다. 그러면 이하에서는, 도 9 내지 도 11을 참조하여 본 발명의 실시 예에 따른 메모리 시스템에서 메모리 장치가 제1구조와 다른 구조의 3차원 비휘발성 메모리 장치로 구현될 경우에 대해 보다 구체적으로 설명하기로 한다.
도 9 및 도 10을 참조하면, 메모리 장치(150)의 복수의 메모리 블록들에서 제2구조로 구현된 임의의 메모리 블록(BLKj)은, 제1방향 내지 제3방향들을 따라 신장된 구조물들을 포함할 수 있다. 여기서, 도 9는, 본 발명의 실시 예에 따른 메모리 장치가 앞선 도 5 내지 도 8에서 설명한 제1구조와 다른 제2구조의 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이며, 도 4의 복수의 메모리 블록에서 제2구조로 구현된 임의의 메모리 블록(BLKj)을 도시한 사시도이고, 도 10은, 도 9의 메모리 블록(BLKj)을 임의의 제2선(Ⅶ-Ⅶ')에 따른 단면도이다.
우선, 기판(6311)이 제공될 수 있다. 예컨대, 기판(6311)은 제1타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(6311)은 p-타입 불순물로 도핑된 실리콘 물질을 포함하거나, p-타입 웰(예를 들면, 포켓 p-웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서는 설명의 편의를 위해, 기판(6311)은 p-타입 실리콘인 것으로 가정하지만, 기판(6311)은 p-타입 실리콘으로 한정되지 않는다.
그리고, 기판(6311) 상에, x-축 방향 및 y-축 방향으로 신장되는 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)이 제공된다. 여기서, 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)은 z-축 방향을 따라 특정 거리만큼 이격되어 제공된다.
또한, 기판(6311) 상에 x-축 방향 및 y-축으로 신장되는 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)이 제공된다. 여기서, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 z-축 방향을 따라 특정 거리만큼 이격되어 제공된다. 그리고, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 y-축 방향을 따라 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)과 이격되어 제공된다.
아울러, 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)을 관통하는 복수의 하부 필라들이 제공된다. 각 하부 필라(DP)는 z-축 방향을 따라 신장된다. 또한, 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)을 관통하는 복수의 상부 필라들이 제공된다. 각 상부 필라(UP)는 z-축 방향을 따라 신장된다.
하부 필라(DP) 및 상부 필라(UP) 각각은 내부 물질(6361), 중간층(6362) 및 표면층(6363)을 포함한다. 여기서, 도 5 및 도 6에서 설명한 바와 같이, 중간층(6362)은 셀 트랜지스터의 채널로서 동작할 것이다. 표면층(6363)은 블로킹 절연막, 전하 저장막 및 터널링 절연막을 포함할 것이다.
하부 필라(DP) 및 상부 필라(UP)는 파이프 게이트(PG)를 통해 연결된다. 파이프 게이트(PG)는 기판(6311) 내에 배치될 수 있으며, 일 예로, 파이프 게이트(PG)는 하부 필라(DP) 및 상부 필라(UP)와 동일한 물질들을 포함할 수 있다.
하부 필라(DP)의 상부에, x-축 방향 및 y-축 방향으로 신장되는 제 2 타입의 도핑 물질(6312)이 제공된다. 예컨대, 제2타입의 도핑 물질(6312)은 n-타입의 실리콘 물질을 포함할 수 있다. 제2타입의 도핑 물질(6312)은 공통 소스라인(CSL)으로서 동작한다.
상부 필라(UP)의 상부에 드레인(6340)이 제공된다. 예컨대, 드레인(6340)은 n-타입의 실리콘 물질을 포함할 수 있다. 그리고, 드레인들의 상부에 y-축 방향으로 신장되는 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)이 제공된다.
제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 x-축 방향을 따라 이격되어 제공된다. 예컨대, 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 금속으로서 형성될 수 있으며, 일 예로, 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)과 드레인들은 콘택 플러그들을 통해 연결될 수 있다. 제1상부 도전 물질 및 제2상부 도전 물질들(6351,6352)은 각각 제1비트라인 및 제2비트라인들(BL1, BL2)로 동작한다.
제1도전 물질(6321)은 소스 선택라인(SSL)으로 동작하고, 제2도전 물질(6322)은 제1더미 워드라인(DWL1)으로 동작하며, 제3도전 물질 및 제4도전 물질들(6323,6324)은 각각 제1메인 워드라인 및 제2메인 워드라인들(MWL1, MWL2)로 동작한다. 그리고, 제5도전 물질 및 제6도전 물질들(6325,6326)은 각각 제3메인 워드라인 및 제4메인 워드라인들(MWL3, MWL4)로 동작하고, 제7도전 물질(6327)은 제2더미 워드라인(DWL2)으로 동작하며, 제8도전 물질(6328)은 드레인 선택라인(DSL)로서 동작한다.
하부 필라(DP), 그리고 하부 필라(DP)에 인접한 제1도전 물질 내지 제4도전 물질들(6321,6322,6323,6324)은 하부 스트링을 구성한다. 상부 필라(UP), 그리고 상부 필라(UP)에 인접한 제5도전 물질 내지 제8도전 물질들(6325,6326,6327,6328)은 상부 스트링을 구성한다. 하부 스트링 및 상부 스트링은 파이프 게이트(PG)를 통해 연결된다. 하부 스트링의 일단은 공통 소스라인(CSL)으로 동작하는 제2타입의 도핑 물질(6312)에 연결된다. 상부 스트링의 일단은 드레인(6320)을 통해 해당 비트라인에 연결된다. 하나의 하부 스트링 및 하나의 상부 스트링은 제2타입의 도핑 물질(6312)과 해당 비트라인 사이에 연결된 하나의 셀 스트링을 구성할 것이다.
즉, 하부 스트링은 소스 선택 트랜지스터(SST), 제1더미 메모리 셀(DMC1), 그리고 제1메인 메모리 셀 및 제2메인 메모리 셀들(MMC1, MMC2)을 포함할 것이다. 그리고, 상부 스트링은 제3메인 메모리 셀 및 제4메인 메모리 셀들(MMC3, MMC4), 제2더미 메모리 셀(DMC2), 그리고 드레인 선택 트랜지스터(DST)를 포함할 것이다.
한편, 도 9 및 도 10에서 상부 스트림 및 하부 스트링은, 낸드 스트링(NS)을 형성할 수 있으며, 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함할 수 있다. 여기서, 도 9 및 도 10에서의 낸드 스트림에 포함된 트랜지스터 구조는, 앞서 도 7에서 구체적으로 설명하였으므로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 도 11을 참조하면, 메모리 장치(150)의 복수의 블록들에서 제2구조로 구현된 임의의 블록(BLKj)에는, 도 9 및 도 10에서 설명한 바와 같이, 하나의 상부 스트링과 하나의 하부 스트링이 파이프 게이트(PG)를 통해 연결되어 구현된 하나의 셀 스트링들이 각각 복수의 쌍들을 이루어 제공될 수 있다. 여기서, 도 11은, 도 9 및 도 10에서 설명한 제2구조로 구현된 메모리 블록(BLKj)의 등가 회로를 도시한 회로도이며, 설명의 편의를 위해 제2구조로 구현된 임의의 블록(BLKj)에서 한 쌍을 구성하는 제1스트링과 제2스트링만을 도시하였다.
즉, 제2구조로 구현된 임의의 블록(BLKj)에서, 제1채널(CH1)을 따라 적층된 메모리 셀들, 예컨대 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는, 제1스트링(ST1)을 구현하고, 제2채널(CH2)을 따라 적층된 메모리 셀들, 예컨대 적어도 하나의 소스 선택 게이트 및 적어도 하나의 드레인 선택 게이트는 제2스트링(ST2)을 구현한다.
또한, 제1스트링(ST1)과 제2스트링(ST2)은, 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결되며, 또한 제1스트링(ST1)은, 제1비트라인(BL1)에 연결되고, 제2스트링(ST2)은 제2비트라인(BL2)에 연결된다.
여기서, 설명의 편의를 위해, 도 11에서는, 제1스트링(ST1)과 제2스트링(ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 소스 선택라인(SSL)에 연결되는 경우를 일 예로 설명하였으나, 제1스트링(ST1)과 제2스트링(ST2)이 동일한 소스 선택라인(SSL) 및 동일한 비트라인(BL)에 연결되어, 제1스트링(ST1)이 제1드레인 선택라인(DSL1)에 연결되고 제2스트링(ST2)이 제2드레인 선택라인(DSL2)에 연결되거나, 또는 제1스트링(ST1)과 제2스트링(ST2)이 동일한 드레인 선택라인(DSL) 및 동일한 비트라인(BL)에 연결되어, 제1스트링(ST1)이 제1소스 선택라인(SSL1)에 연결되고 제2스트링(ST2)은 제2소스 선택라인(SDSL2)에 연결될 수도 있다. 그러면 이하에서는, 도 12 내지 도 18을 참조하여 본 발명의 실시 예에 따른 데이터 처리 시스템에서 복수의 메모리 시스템들 간에 데이터 처리, 예컨대 데이터 리드/라이트 동작을 위한 복수의 메모리 시스템들 간의 데이터 송수신에 대해서 보다 구체적으로 설명하기로 한다.
도 12 내지 도 17은 본 발명의 실시 예에 따라 복수의 메모리 시스템들 간에 데이터를 처리하는 데이터 처리 시스템의 일 예를 개략적으로 설명하기 위한 도면이다. 이하에서는 설명의 편의를 위해, 도 1에서 설명한 메모리 시스템(110)이 복수개가 존재하는 데이터 처리 시스템에서, 즉, 복수의 메모리 시스템들을 포함하는 데이터 처리 시스템에서, 복수의 메모리 시스템들 간에 데이터를 처리하는 동작, 다시 말해 임의의 제1메모리 시스템과 다른 임의의 제2메모리 시스템에서의 리드/라이트 동작 시에, 제1메모리 시스템과 제2메모리 시스템 간에 데이터를 송수신하는 동작을 일 예로 하여 설명하기로 한다.
또한, 이하에서는 설명의 편의를 위해, 복수의 메모리 시스템들을 포함하는 데이터 처리 시스템에서, 임의의 제1메모리 시스템이 다른 임의의 제2메모리 시스템과 연결 및 접속된 후, 제1메모리 시스템에 저장된 데이터가 제2메모리 시스템으로 송신되고, 또한 제2메모리 시스템에 저장된 데이터가 제1메모리 시스템으로 송신되며, 아울러 제1메모리 시스템 및 제2메모리 시스템으로 송신된 데이터가, 제1메모리 시스템 및 제2메모리 시스템에서 각각 처리되는 동작을 일 예로 하여 설명하기로 한다. 여기서, 본 발명의 실시 예에서는, 도 1에서 도시한 호스트(102)와 연결되어 컴퓨터 시스템에 구현된 제1메모리 시스템이, 컴퓨터 시스템의 외부 장치와 연결 및 접속, 예컨대 컴퓨터 시스템의 외부 장치로서 도 1에서 도시한 메모리 장치(150)로만 구현되거나 또는 메모리 장치(150)와 컨트롤러(130)로 구현된 제2메모리 시스템과, 연결 및 접속한 후, 제1메모리 시스템과 제2메모리 시스템 간이 데이터를 송수신하여 처리하는 동작을, 일 예로 하여 보다 구체적으로 설명하기로 한다.
다시 말해, 본 발명의 실시 예에 따른 데이터 처리 시스템은, 예컨대 도 1에 도시한 컨트롤러(130)와 메모리 장치(150)로 구현된 제1메모리 시스템이 호스트(102)와 연결되어 컴퓨터 시스템에 구현되며, 또한 제1메모리 시스템이 컴퓨터 시스템의 외부 장치인 제2메모리 시스템과 연결 및 접속된 후, 데이터를 제2메모리 시스템과 송수신하여 처리한다. 이때, 제1메모리 시스템과 연결된 호스트(102)에는, 제2메모리 시스템과의 연결을 위한 커넥터(connect)가 포함되고, 또한 제2메모리 시스템에는, 제1메모리 시스템과의 연결을 위한 커넥터가 포함되며, 제1메모리 시스템과 제2메모리 시스템에 상응하는 접속 방식을 통해, 제1메모리 시스템의 커넥터와 제2메모리 시스템의 커넥터가 연결 및 접속된 후, 제1메모리 시스템과 제2메모리 시스템 간은, 데이터를 송수신하여 처리한다.
여기서, 전술한 바와 같이, 제1메모리 시스템은, 도 1에서 도시한 메모리 장치(150)와 컨트롤러(130)를 포함하며, 아울러 호스트(102)와 연결되어 본 발명의 실시 예에 따른 데이터 처리 시스템에 구현될 수 있으며, 이하에서는 설명의 편의를 위해 제1메모리 시스템이 데이터 처리 시스템으로 컴퓨터 시스템에 구현되는 것을 일 예로 하여 설명하기로 한다. 그리고, 제2메모리 시스템은, 도 1에서 도시한 메모리 장치(150)만 구현되거나 또는 메모리 장치와 컨트롤러(130)로 구현될 수 있으며, 아울러 제1메모리 시스템과 같이 호스트(102)와 연결되어 데이터 처리 시스템으로 구현될 수 있으며, 또한 이렇게 구현된 제2메모리 시스템은, 제1메모리 시스템이 구현된 컴퓨터 시스템의 외부 장치가 될 수 있다. 여기서, 제2메모리 시스템은, 제1메모리 시스템이 구현된 데이터 처리 시스템과 다른 임의의 데이터 처리 시스템에 구현, 다시 말해 제1메모리 시스템이 구현된 컴퓨터 시스템과 다른 임의의 컴퓨터 시스템에 구현될 수 있다.
이하의 본 발명의 실시 예에서는, 도 1에서 도시한 호스트(102)와 연결되어 컴퓨터 시스템에 구현된 제1메모리 시스템이, 컴퓨터 시스템의 외부 장치로서, 도 1에서 도시한 메모리 장치(150)로만 구현되거나 또는 메모리 장치(150)와 컨트롤러(130)로 구현된 제2메모리 시스템과, 연결 및 접속한 후, 제1메모리 시스템과 제2메모리 시스템 간이 데이터를 송수신하여 처리하는 동작을, 일 예로 하여 보다 구체적으로 설명하기로 한다.
우선, 도 12를 참조하면, 데이터 처리 시스템은, 전술한 바와 같이, 도 1에서의 메모리 장치(150)와 컨트롤러(130)를 포함하여 호스트(102)와 연결된 임의의 제1메모리 시스템, 예컨대 메모리 시스템1(1200)과, 도 1에서의 메모리 장치(150)을 포함하거나, 메모리 장치(150)와 컨트롤러(130)를 포함, 또는 메모리 장치(150)와 컨트롤러(130)를 포함하여 호스트(102)와 연결된 임의의 제2메모리 시스템, 예컨대 메모리 시스템2(1250)를 포함한다. 그리고, 데이터 처리 시스템에서, 메모리 시스템1(1200)이 연결된 호스트(105)에는, 메모리 시스템2(1250)와의 연결 및 접속을 위한 커넥터, 예컨대 커넥터1(1210)이 포함되며, 또한 메모리 시스템2(1250)에는 메모리 시스템1(1200)과의 연결 및 접속을 위한 커넥터, 예컨대 커넥터2(1260)가 포함되며, 아울러 데이터 처리 시스템에는, 메모리 시스템1(1200)의 커넥터1(1210)과 메모리 시스템2(1250)의 커넥터2(1260) 간을 연결하는 커넥터, 예컨대 커넥터3(1290)이 포함된다.
예를 들어 보다 구체적으로 설명하면, 메모리 시스템1(1200)은, 도 1에서 도시한 메모리 장치(150)와 컨트롤러(130)를 포함하며, 호스트(102)와 연결되어 컴퓨터 시스템에 구현된다. 특히, 메모리 시스템1(1200)은, 호스트(102) 측에, 메모리 시스템2(1250)와의 연결 및 접속을 위한 커넥터1(1210)을 포함한다. 여기서, 메모리 시스템1(1200)은, 제1방식을 통해, 메모리 시스템1(1200)이 구현된 컴퓨터 시스템의 외부 장치, 예컨대 메모리 시스템2(1250)와 연결 및 접속된다. 다시 말해, 메모리 시스템1(1200)에 포함된 커넥터1(1210)은, 제1방식, 예컨대 PCIe(Peripheral Component Interconnect express)를 통해, 외부 장치로서 메모리 시스템2(1250)와 연결 및 접속되며, 이때 커넥터1(1210)은, 제1방식을 통해 메모리 시스템1(1200)이 메모리 시스템2(1250)와 연결 및 접속하도록 지원하며, 메모리 시스템1(1200)과 메모리 시스템2(1250) 간의 연결 및 접속을 위한 제1포트(Port), 예컨대 포트1(1220)을 포함하며, 포트1(1220)은, 제1방식으로 통해 연결 및 접속된 메모리 시스템2(1250)와의 데이터 송수신을 위한 복수의 제1핀들(1222,1224,1226,1228,1230)을 포함한다.
또한, 메모리 시스템2(1250)는, 메모리 시스템1(1200)이 구현된 컴퓨터 시스템의 외부 장치로서, 도 1에서 도시한 메모리 장치(150)로만 구현되거나 또는 메모리 장치(150)와 컨트롤러(130)로 구현된다. 특히, 메모리 시스템2(1250)는, 컴퓨터 시스템에 구현된 메모리 시스템(1200)과의 연결 및 접속을 위한 커넥터2(1260)를 포함한다. 여기서, 메모리 시스템2(1250)는, 제2방식을 통해, 컴퓨터 시스템과 연결 및 접속, 다시 말해 메모리 시스템2(1250)에 포함된 커넥터2(1260)은, 제2방식, 예컨대 USB(Universal Serial Bus)를 통해 컴퓨터 시스템에 구현된 메모리 시스템1(1200)과 연결 및 접속되며, 커넥터2(1260)는, 제2방식을 통해 메모리 시스템2(1250)가 메모리 시스템1(1200)과 연결 및 접속하도록 지원하며, 메모리 시스템1(1200)과 메모리 시스템2(1250) 간의 연결 및 접속을 위한 제2포트(Port), 예컨대 포트2(1270)를 포함하며, 포트2(1270)는, 제2방식으로 통해 연결 및 접속된 메모리 시스템1(1200)과의 데이터 송수신을 위한 복수의 제2핀들(1272,1274,1276,1278,1280)을 포함한다. 또한, 메모리 시스템2(1250)가 일 예로 USB를 통해 컴퓨터 시스템과 연결 및 접속됨에 따라, 메모리 시스템2(1250)에 포함된 데이터 저장 장치, 즉 메모리 장치는, USB 메모리 장치가 될 수 있다.
아울러, 메모리 시스템1(1200)의 커넥터1(1210)과 메모리 시스템2(1250)의 커넥터2(1260) 간을 연결하는 커넥터3(1290)은, 제1방식, 다시 말해 PCIe를 통해 외부 장치와 연결 및 접속하는 커넥터1(1210)의 포트1(1220)과, 제2방식, 다시 말해 USB를 통해 메모리 시스템1(1200)의 컴퓨터 시스템과 연결 및 접속하는 커넥터2(1260)의 포트2(1270)을 연결한다. 여기서, 커넥터3(1290)에는, 커넥터1(1210)의 포트1(1220)에 포함된 복수의 제1핀들(1222,1224,1226,1228,1230)과, 커넥터2(1260)의 포트2(1270)에 포함된 복수의 제2핀들(1272,1274,1276,1278,1280) 간에 데이터 송수신을 위한 전송 경로를 제공하며, 이때 복수의 제1핀들(1222,1224,1226,1228,1230)에 각각 대응하는 복수의 제2핀들(1272,1274,1276,1278,1280) 간을 연결, 다시 말해 커넥터3(1290)은, 복수의 제1핀들(1222,1224,1226,1228,1230)과 복수의 제2핀들(1272,1274,1276,1278,1280) 간을 매핑시켜 연결한다.
예컨대, 메모리 시스템1(1200)에서 커넥터1(1210)가 PCIe 커넥터일 경우, 포트1(1220)에는, PCIe를 통해 외부 장치, 예컨대 메모리 시스템2(1250)와의 연결 및 접속을 위해, 전술한 바와 같이, 복수의 제1핀들(1222,1224,1226,1228,1230)을 포함한다. 여기서, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에는, 복수의 제1핀들(1222,1224,1226,1228,1230), 일 예로 적어도 9개 또는 12개의 핀들을 포함할 수 있으며, 그라운드 연결을 위한 2개의 그라운드(GND) 핀들, 파워 공급을 위한 파워(Power) 핀, 신호 수신을 위한 2개의 수신(RX-, RX+) 핀들, 신호 송신을 위한 2개의 송신(TX-, TX+) 핀들, 연결 및 접속 리셋을 위한 리셋(PERST#) 핀, 클럭 요청을 위한 클럭 요청(CLKREQ#) 핀을 포함하며, 아울러 레퍼런스 클럭 연결을 위한 2개의 레퍼런스 클럭(REFCLK-, REFCLK+) 핀들과 추가적인 그라운드(GND) 핀을 더 포함할 수 있다.
이때, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)을 통해 메모리 시스템1(1200)에서는, 8Gbps로 데이터를 전송할 수 있다. 또한, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에는, 전술한 바와 같이, 복수의 제1핀들(1222,1224,1226,1228,1230)을 포함, 예컨대 18개 또는 36개의 핀들(A1~A18, B1~B18)을 포함할 수 있으며, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 각 핀들은, 예컨대 USB 커넥터 또는 외부(external) NVMe(Non-Volatile Memory Express) 커넥터인 커넥터2(1260)의 포트2(1270)에서 각각 대응하는 핀들과 매핑되어 연결된다.
다시 말해, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 파워 핀들(A2, A3, A9, A10, B2, B3, B9, B10)은, USB 커넥터 또는 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 파워 핀들(C1, D1)과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 클럭 요청 핀은, USB 커넥터 또는 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 파워 핀(C2, D2)과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 그라운드 핀들(A4, A12, A15, A18, B4, B7, B13, B16, B18)은, USB 커넥터 또는 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 그라운드 핀들(C4, C7, D4, D7, D10)과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 리셋 핀(A11)은, USB 커넥터 또는 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 리셋 핀(C3, D3)과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 레퍼런스 클럭 핀들(A13, A14)은, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 레퍼런스 클럭 핀들(D5, D6)과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 송신 핀들(B14, B15)은, USB 커넥터 또는 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 송신 핀들(C5, C6, D8, D9)과 연결, 및 PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 수신 핀들(A16, A17)은, USB 커넥터 또는 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 수신 핀들(C8, C9, D11, D12)과 연결된다. 그리고, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 그 외의 나머지 핀들(A1, A5, A6, A7, A8, B5, B6, B9, B10, B11, B12, B17)은, USB 커넥터 또는 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)와 연결되지 않는다.
그리고, 메모리 시스템2(1250)에서 커넥터2(1260)가 USB 커넥터일 경우, 포트2(1270)에는, 메모리 시스템1(1200)과의 연결 및 접속을 위해, 전술한 바와 같이, 복수의 제2핀들(1272,1274,1276,1278,1270)을 포함한다. 여기서, USB 커넥터인 커넥터2(1260)의 포트2(1270)에는, 복수의 제2핀들(1272,1274,1276,1278,1270), 일 예로 적어도 9개의 핀들(C1~C9)을 포함할 수 있으며, 그라운드 연결을 위한 2개의 그라운드(GND) 핀들, 파워 공급을 위한 파워(Power) 핀, 신호 수신을 위한 2개의 수신(RX-, RX+) 핀들, 신호 송신을 위한 2개의 송신(TX-, TX+) 핀들, 연결 및 접속 리셋을 위한 리셋(PERST#) 핀, 클럭 요청을 위한 요청(CLKREQ#) 핀을 포함할 수 있다.
이때, USB 커넥터인 커넥터2(1260)의 포트2(1270)를 통해 메모리 시스템2(1250)에서는, 5Gbps로 데이터를 전송할 수 있다. 또한, USB 커넥터인 커넥터2(1260)의 포트2(1270)와 커넥터1(1210)의 포트1(1220) 간은, SRIS(Separate Reference Clock with Independent Spread Spectrum Clocking Architecture)를 통해 동기화되고, 커넥터3(1290)을 통해 연결 및 접속되어 데이터를 송수신한다.
다시 말해, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 파워 핀(A2, A3, A9, A10)은, USB 커넥터인 커넥터2(1260)의 포트2(1270)에서 파워 핀(C1), 즉 1번 핀과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 클럭 요청 핀은, USB 커넥터인 커넥터2(1260)의 포트2(1270)에서 클럭 요청 핀(C2), 즉 2번 핀과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 리셋 핀(A11)은, USB 커넥터인 커넥터2(1260)의 포트2(1270)에서 리셋 핀(C3), 즉 3번 핀과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 그라운드 핀들(A4, A12, A15, A18, B4, B7, B13, B16, B18)은, USB 커넥터인 커넥터2(1260)의 포트2(1270)에서 그라운드 핀들(C4, C7), 즉 4번 및 7번 핀들과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 송신 핀들(B14, B15)은, USB 커넥터인 커넥터2(1260)의 포트2(1270)에서 송신 핀들(C5, C6), 즉 5번 및 6번 핀들과 연결, 및 PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 수신 핀들(A16, A17)은, USB 커넥터인 커넥터2(1260)의 포트2(1270)에서 수신 핀들(C8, C9), 즉 8번 및 9번 핀들과 연결된다. 그리고, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 레퍼런스 클럭 핀들(A1, A14)과 그 외의 나머지 핀들(A1, A5, A6, A7, A8, B5, B6, B9, B10, B11, B12, B17)은, USB 커넥터인 커넥터2(1260)의 포트2(1270)와 연결되지 않는다.
아울러, 메모리 시스템2(1250)에서 커넥터2(1260)가 외부 메모리 장치, 예컨대 외부 NVMe 커넥터일 경우, 포트2(1270)에는, 메모리 시스템1(1200)과의 연결 및 접속을 위해, 전술한 바와 같이, 복수의 제2핀들(1272,1274,1276,1278,1270)을 포함한다. 여기서, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에는, 복수의 제2핀들(1272,1274,1276,1278,1270), 일 예로 적어도 12개(D1~D12)의 핀들을 포함할 수 있으며, 그라운드 연결을 위한 3개의 그라운드(GND) 핀들, 파워 공급을 위한 파워(Power) 핀, 신호 수신을 위한 2개의 수신(RX-, RX+) 핀들, 신호 송신을 위한 2개의 송신(TX-, TX+) 핀들, 연결 및 접속 리셋을 위한 리셋(PERST#) 핀, 클럭 요청을 위한 요청(CLKREQ#) 핀, 레퍼런스 클럭 연결을 위한 2개의 레퍼런스 클럭(REFCLK-, REFCLK+) 핀들을 포함할 수 있다.
이때, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)를 통해 메모리 시스템2(1250)에서는, 8Gbps로 데이터를 전송할 있다. 또한, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)와 커넥터1(1210)의 포트1(1220) 간은, 개의 레퍼런스 클럭(REFCLK-, REFCLK+) 핀들을 통해 동기화되며, 커넥터3(1290)을 통해 연결 및 접속되어 데이터를 송수신한다.
다시 말해, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 파워 핀(A2, A3, A9, A10)은, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 파워 핀(D1), 즉 1번 핀과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 클럭 요청 핀은, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 클럭 요청 핀(D2), 즉 2번 핀과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 리셋 핀(A11)은, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 리셋 핀(D3), 즉 3번 핀과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 그라운드 핀들(A4, A12, A15, A18, B4, B7, B13, B16, B18)은, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 그라운드 핀들(D4, D7, D10), 즉 4번, 7번, 및 10번 핀들과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 레펀런스 클럭 핀들(A13, A14)은, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 레퍼런스 클럭 핀들(D5, D6), 즉 5번 및 6번 핀들과 연결, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 송신 핀들(B14, B15)은, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 송신 핀들(D8, D9), 즉 8번 및 9번 핀들과 연결, 및 PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 수신 핀들(A16, A17)은, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)에서 수신 핀들(D11, D12), 즉 11번 및 12번 핀들과 연결된다. 그리고, PCIe 커넥터인 커넥터1(1210)의 포트1(1220)에서 그 외의 나머지 핀들(A1, A5, A6, A7, A8, B5, B6, B9, B10, B11, B12, B17)은, 외부 NVMe 커넥터인 커넥터2(1260)의 포트2(1270)와 연결되지 않는다.
이렇게 본 발명의 실시 예에 따른 데이터 처리 시스템은, 도 13에 도시한 바와 같이, 제1메모리 시스템의 제1커넥터에 포함된 제1포트(1310)와 제2메모리 시스템의 제2커넥터에 포함된 제2포트(1360)가, 임의의 보드(1300) 상에 구현될 수 있으며, PCB 패턴(pattern)(1350)을 포함하는 제3커넥터를 통해 연결 및 접속되어 데이터를 송수신한다. 또한, 본 발명의 실시 예에 따른 데이터 처리 시스템은, 도 14에 도시한 바와 같이, 제1메모리 시스템의 제1커넥터에 포함된 제1포트(1410)와 제2메모리 시스템의 제2커넥터에 포함된 제2포트(1460)은, 임의의 보드(1400) 상에 구현될 수 있으며, 케이블(cable)(1450)을 포함하는 제3커넥터를 통해 연결 및 접속되어 데이터를 송수신한다.
여기서, 본 발명의 실시 예에 따른 데이터 처리 시스템은, 도 15에 도시한 바와 같이, 제1메모리 시스템의 제1커넥터(1510)가 플러그(plug) 형태로 구현된 후, 전술한 바와 같이 제1포트와 제2포트에 포함된 핀들 간을 매핑시켜, 패시브 타입(passive type)의 케이블(1550)을 포함한 제3커넥터를 통해, 제1커넥터(1510)와 제2커넥터(1560)를 연결 및 접속시킬 수 있다. 아울러, 본 발명의 실시 예에 따른 데이터 처리 시스템은, 도 16에 도시한 바와 같이, 제1메모리 시스템의 제1커넥터(1610)가 플러그 형태로 구현된 후, 전술한 바와 같이 제1포트와 제2포트에 포함된 핀들 간의 매핑을 액티브(active) IC(integrated circuit)(1655)을 통해 수행하는 액티브 타입(active type)의 케이블(1650)을 포함한 제3커넥터를 통해, 제1커넥터(1610)와 제2커넥터(1660)를 연결 및 접속시킬 수 있다. 그리고, 본 발명의 실시 예에 따른 데이터 처리 시스템은, 도 17에 도시한 바와 같이, 제1메모리 시스템(1700)의 제1커넥터(1710)에, 제2메모리 시스템(1750)의 제2커넥터(1760)가 삽입되어, 제1커넥터(1610)와 제2커넥터(1660)가 연결 및 접속될 수 있다. 그러면 여기서, 도 18을 참조하여 본 발명의 실시 예에 다른 데이터 시스템에서의 데이터를 처리하는 동작에 대해서 보다 구체적으로 설명하기로 한다.
도 18은 본 발명의 실시 예에 따른 데이터 처리 시스템에서 데이터를 처리하는 동작 과정을 개략적으로 도시한 도면이다.
도 18을 참조하면, 데이터 처리 시스템은, 1810단계에서, 도 1에서의 메모리 장치(150)와 컨트롤러(130)를 포함하여 호스트(102)와 연결된 임의의 제1메모리 시스템과, 도 1에서의 메모리 장치(150)을 포함하거나, 메모리 장치(150)와 컨트롤러(130)를 포함, 또는 메모리 장치(150)와 컨트롤러(130)를 포함하여 호스트(102)와 연결된 임의의 제2메모리 시스템 간을 연결한다.
그리고, 1820단계에서, 제1메모리 시스템과 제2메모리 시스템 간 접속을 위한 방식을 확인한 후, 제1메모리 시스템과 제2메모리 시스템 간을 매칭하고, 1830단계에서, 제1메모리 시스템과 제2메모리 시스템 간의 데이터 송수신을 위해, 제1메모리 시스템과 제2메모리 시스템 간을 동기화한다.
그런 다음, 1840단계에서, 제1메모리 시스템과 제2메모리 시스템 간이 데이터를 송수신, 다시 말해 제1메모리 시스템에 저장된 데이터가 제2메모리 시스템으로 전송되어, 제2메모리 시스템에서 처리되며, 또한 제2메모리 시스템에 저장된 데이터가 제1메모리 시스템으로 전송되어, 제1메모리 시스템에서 처리된다.
여기서, 본 발명의 실시 예에 따른 데이터 처리 시스템에서의 데이터 처리, 예컨대 데이터 처리 시스템의 구조, 특히 데이터 처리 시스템에 포함된 제1메모리 시스템과 제2메모리 시스템의 구조, 및 제1메모리 시스템과 제2메모리 시스템 간의 연결 및 접속에 대해서는, 앞서 도 12 내지 도 17를 참조하여 보다 구체적으로 설명하였으므로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 제1메모리 장치, 및 상기 제1메모리 장치의 제1컨트롤러를 포함하는 제1메모리 시스템;
    제2메모리 장치를 포함하는 제2메모리 시스템;
    상기 제1메모리 시스템과 상기 제2메모리 시스템 간을 연결하는 제1커넥터;
    상기 제1메모리 시스템이 제1방식을 통해 상기 제2메모리 시스템과 접속하도록 지원하는 제2컨넥터; 및
    상기 제2메모리 시스템이 제2방식을 통해 상기 제1메모리 시스템과 접속하도록 지원하는 제3커넥터;를 포함하는,
    데이터 처리 시스템.
  2. 제1항에 있어서,
    상기 제2컨넥터는,
    상기 제1메모리 시스템의 호스트(host)에 연결되며;
    상기 제2메모리 시스템과의 접속을 위한 복수의 제1핀들을 포함한 제1포트(port)를 포함하는,
    데이터 처리 시스템.
  3. 제2항에 있어서,
    상기 제3커넥터는, 상기 제1메모리 시스템과의 접속을 위한 복수의 제2핀들을 포함한 제2포트를 포함하는,
    데이터 처리 시스템.
  4. 제3항에 있어서,
    상기 제1핀들과 상기 제2핀들 간의 매핑을 통해, 상기 제1포트와 상기 제2포트가 상호 연결 및 접속되며;
    상기 제1커넥터를 통해 상기 제1핀들과 상기 제2핀들 간이 신호를 송수신하는,
    데이터 처리 시스템.
  5. 제4항에 있어서,
    상기 제1핀들에서의 파워 핀, 그라운드 핀, 송수신 핀, 클럭 핀, 및 리셋 핀이, 상기 제2핀들에서 각각 대응하는 파워 핀, 그라운드 핀, 송수신 핀, 클럭 핀, 및 리셋 핀과 매핑되는,
    데이터 처리 시스템.
  6. 제4항에 있어서,
    상기 제1핀들에서의 레퍼런스 클럭 핀이, 상기 제2핀들에서의 레퍼런스 클럭 핀과 매핑되어, 상기 제1포트와 상기 제2포트 간이 동기화되는,
    데이터 처리 시스템.
  7. 제1항에 있어서,
    상기 제2커넥터는, PCIe(Peripheral Component Interconnect express) 커넥터인,
    데이터 처리 시스템.
  8. 제1항에 있어서,
    상기 제3커넥터는, USB(Universal Serial Bus) 커넥터 및 외부(external) NVMe(Non-Volatile Memory Express) 커넥터 중, 적어도 하나인,
    데이터 처리 시스템.
  9. 제1항에 있어서,
    상기 제1커넥터는, PCB 패턴(pattern)을 포함하거나 케이블(cable)을 포함하며;
    상기 케이블은, 패시브 타입(passive type)의 케이블과 액티브(active) IC(integrated circuit)를 포함한 액티브 타입의 케이블 중, 하나인,
    데이터 처리 시스템.
  10. 제1항에 있어서,
    상기 제3커넥터가 상기 제2커넥터에 삽입되어, 상기 제1메모리 시스템과 상기 제2메모리 시스템 간이 상호 연결 및 접속되는,
    데이터 처리 시스템.
  11. 제1항에 있어서,
    상기 제2메모리 시스템은, 상기 제2메모리 장치의 제2컨트롤러를 더 포함하는,
    데이터 처리 시스템.
  12. 제1메모리 장치 및 상기 제1메모리 장치의 제1컨트롤러를 포함하는 제1메모리 시스템과, 제2메모리 장치를 포함하는 제2메모리 시스템 간을, 제1커넥터를 통해, 연결하는 단계;
    상기 제1메모리 시스템의 제1방식과 상기 제2메모리 시스템의 제2방식을 확인하는 단계;
    상기 제1방식의 제2커넥터와 상기 제2방식의 제3커넥터를 상호 접속하는 단계; 및
    상기 제1메모리 시스템에 저장된 데이터를 상기 제2메모리 시스템으로 전송하고, 상기 제2메모리 시스템에 저장된 데이터를 상기 제1메모리 시스템으로 전송하며, 상기 제1메모리 시스템과 상기 제2메모리 시스템에서 각각 전송된 데이터를 처리하는 단계;를 포함하는,
    데이터 처리 시스템의 동작 방법.
  13. 제12항에 있어서,
    상기 제2컨넥터는,
    상기 제1메모리 시스템의 호스트(host)에 연결되며;
    상기 제2메모리 시스템과의 접속을 위한 복수의 제1핀들을 포함한 제1포트(port)를 포함하는,
    데이터 처리 시스템의 동작 방법.
  14. 제13항에 있어서,
    상기 제3커넥터는, 상기 제1메모리 시스템과의 접속을 위한 복수의 제2핀들을 포함한 제2포트를 포함하는,
    데이터 처리 시스템의 동작 방법.
  15. 제14항에 있어서,
    상기 상호 접속하는 단계는, 상기 제1핀들과 상기 제2핀들 간의 매핑을 통해, 상기 제1포트와 상기 제2포트가 상호 연결 및 접속하며;
    상기 처리하는 단계는, 상기 제1커넥터를 통해 상기 제1핀들과 상기 제2핀들 간이 신호를 송수신하는,
    데이터 처리 시스템의 동작 방법.
  16. 제15항에 있어서,
    상기 제1핀들에서의 파워 핀, 그라운드 핀, 송수신 핀, 클럭 핀, 및 리셋 핀이, 상기 제2핀들에서 각각 대응하는 파워 핀, 그라운드 핀, 송수신 핀, 클럭 핀, 및 리셋 핀과 매핑되는,
    데이터 처리 시스템의 동작 방법.
  17. 제15항에 있어서,
    상기 제1핀들에서의 레퍼런스 클럭 핀이, 상기 제2핀들에서의 레퍼런스 클럭 핀과 매핑되어, 상기 제1포트와 상기 제2포트 간이 동기화되는,
    데이터 처리 시스템의 동작 방법.
  18. 제12항에 있어서,
    상기 제2커넥터는, PCIe(Peripheral Component Interconnect express) 커넥터인,
    데이터 처리 시스템의 동작 방법.
  19. 제12항에 있어서,
    상기 제3커넥터는, USB(Universal Serial Bus) 커넥터 및 외부(external) NVMe(Non-Volatile Memory Express) 커넥터 중, 적어도 하나인,
    데이터 처리 시스템의 동작 방법.
  20. 제12항에 있어서,
    상기 제1커넥터는, PCB 패턴(pattern)을 포함하거나 케이블(cable)을 포함하며;
    상기 케이블은, 패시브 타입(passive type)의 케이블과 액티브(active) IC(integrated circuit)를 포함한 액티브 타입의 케이블 중, 하나인,
    데이터 처리 시스템의 동작 방법.
KR1020160026340A 2016-03-04 2016-03-04 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법 KR20170103428A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020160026340A KR20170103428A (ko) 2016-03-04 2016-03-04 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
TW105125257A TW201732532A (zh) 2016-03-04 2016-08-09 資料處理系統及其操作方法
US15/244,771 US20170255586A1 (en) 2016-03-04 2016-08-23 Data processing system and method for operating the same
CN201610850987.5A CN107153623A (zh) 2016-03-04 2016-09-26 数据处理系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160026340A KR20170103428A (ko) 2016-03-04 2016-03-04 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법

Publications (1)

Publication Number Publication Date
KR20170103428A true KR20170103428A (ko) 2017-09-13

Family

ID=59723627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160026340A KR20170103428A (ko) 2016-03-04 2016-03-04 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법

Country Status (4)

Country Link
US (1) US20170255586A1 (ko)
KR (1) KR20170103428A (ko)
CN (1) CN107153623A (ko)
TW (1) TW201732532A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110633226A (zh) * 2018-06-22 2019-12-31 武汉海康存储技术有限公司 融合存储器、存储系统及深度学习计算方法
CN109710025A (zh) * 2019-01-07 2019-05-03 深圳忆联信息系统有限公司 一种固态硬盘的pcie时钟兼容方法、装置、计算机设备及存储介质
CN110568905A (zh) * 2019-08-09 2019-12-13 苏州浪潮智能科技有限公司 一种硬盘背板、信号处理方法及介质
TWI728618B (zh) * 2019-12-24 2021-05-21 睿寬智能科技有限公司 管理壞塊的方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN2630930Y (zh) * 2003-06-06 2004-08-04 昆盈企业股份有限公司 可显示传输状态的usb转接头
US7155624B2 (en) * 2003-09-30 2006-12-26 Dell Products L.P. Powered newcard connector
KR20070083294A (ko) * 2006-02-14 2007-08-24 삼성전자주식회사 컴퓨터 시스템 및 그 제어 방법
US20090037637A1 (en) * 2007-08-01 2009-02-05 Min-Chuan Wan Multiuser-multitasking computer architecture
US8700821B2 (en) * 2008-08-22 2014-04-15 Intel Corporation Unified multi-transport medium connector architecture
US9191263B2 (en) * 2008-12-23 2015-11-17 Keyssa, Inc. Contactless replacement for cabled standards-based interfaces
US8180945B2 (en) * 2009-09-11 2012-05-15 I/O Interconnect Limited USB add-on module
CN102135859A (zh) * 2010-01-22 2011-07-27 智多星电子科技有限公司 用于差分数据传输的快闪存储卡
CN201638108U (zh) * 2010-03-04 2010-11-17 王杰 多功能移动电脑面板
CN202333348U (zh) * 2011-11-28 2012-07-11 中国联合网络通信集团有限公司 连接器、感知处理模块与通信系统
CN202564744U (zh) * 2011-12-28 2012-11-28 钰创科技股份有限公司 高速外设组件互连接口与usb3.0装置之间的桥接器
US8782321B2 (en) * 2012-02-08 2014-07-15 Intel Corporation PCI express tunneling over a multi-protocol I/O interconnect
US8880923B2 (en) * 2012-03-29 2014-11-04 Intel Corporation Link power management in an I/O interconnect
US8856573B2 (en) * 2012-06-27 2014-10-07 Intel Corporation Setting a number (N) of fast training sequences (FTS) automatically to an optimal value
CN103577366B (zh) * 2012-07-19 2016-09-14 财团法人工业技术研究院 便携式电子装置及其数据传输方法
CN202977930U (zh) * 2012-12-04 2013-06-05 东莞市石龙富华电子有限公司 一种分离式多功能转换线
CN203377892U (zh) * 2013-07-05 2014-01-01 北京握奇智能科技有限公司 一种安全认证装置
US9710406B2 (en) * 2014-12-15 2017-07-18 Intel Corporation Data transmission using PCIe protocol via USB port
US9652351B2 (en) * 2014-12-23 2017-05-16 Intel Corporation System to detect charger and remote host for type-C connector
US9484649B2 (en) * 2015-01-30 2016-11-01 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Electromechanical assembly with socket and card edge connector
US9858237B2 (en) * 2015-05-11 2018-01-02 Dell Products L.P. Information handling system differential signalling variable bandwidth interface selectively configuring single ended and differential signals
CN104917512B (zh) * 2015-05-29 2018-08-14 深圳市亿道数码技术有限公司 一种多功能usb接口电路及转换线材

Also Published As

Publication number Publication date
CN107153623A (zh) 2017-09-12
US20170255586A1 (en) 2017-09-07
TW201732532A (zh) 2017-09-16

Similar Documents

Publication Publication Date Title
KR102231441B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US20160313931A1 (en) Memory system and operating method thereof
KR20170056765A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170118288A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20160112135A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170061221A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US10296243B2 (en) Memory system and operating method of memory system
KR20160073868A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170075855A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170050953A (ko) 메모리 시스템 및 그의 동작방법
KR20160148952A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20160075166A (ko) 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
KR20160058458A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102438552B1 (ko) 메모리 시스템 및 그 동작방법
KR20170111193A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170057902A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170061218A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170076878A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20160075165A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20170118284A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20160148948A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
US20170115914A1 (en) Memory system and operating method thereof
US20170060470A1 (en) Memory system and operating method thereof
KR20170103428A (ko) 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
US10514860B2 (en) Memory system and operation method for the same