CN111739571A - 低电流电子可擦除可重写只读存储器阵列的快速擦除方法 - Google Patents

低电流电子可擦除可重写只读存储器阵列的快速擦除方法 Download PDF

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CN111739571A CN201910228696.6A CN201910228696A CN111739571A CN 111739571 A CN111739571 A CN 111739571A CN 201910228696 A CN201910228696 A CN 201910228696A CN 111739571 A CN111739571 A CN 111739571A
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Abstract

一种低电流电子可擦除可重写只读存储器阵列的快速擦除方法，此低电流电子可擦除可重写只读存储器阵列包含多组位元线、多个字线、多个共源线与多个子存储器阵列，于每一子存储器阵列中，第一存储单元连接第一组位元线的一位元线、第一共源线与第一字线，第二存储单元连接第一组位元线的另一位元线、第一共源线与第二字线，第一、第二存储单元互相对称配置，并分别位于第一共源线之相异两侧。藉由本发明对应元件提出之擦除条件，包括将源极或漏极设定为浮接，来实现低电流、低电压及低成本，且能达到位元组操作之快速擦除的功能。

Description

低电流电子可擦除可重写只读存储器阵列的快速擦除方法
技术领域
本发明系有关一种存储器阵列，特别是关于一种低电流电子可擦除可重写只读存储器(EEPROM)阵列的快速擦除方法。
背景技术
按，互补式金属氧化物半导体导体(Complementary Metal OxideSemiconductor，CMOS)制程技术已成为特殊应用积体电路(applicatioNspecificintegrated circuit，ASIC)之常用制造方法。在电脑资讯产品发达的今天，快闪存储器(Flash)与电子式可清除可编程只读存储器(Electrically Erasable Programmable ReadOnly Memory，EEPROM)由于皆具备有电性编写和擦除数据之非易失性存储器功能，且在电源关掉后数据不会消失，所以被广泛使用于电子产品上。
非易失性存储器为可编程的，其系用以储存电荷以改变存储器之晶体管的栅极电压，或不储存电荷以留下原存储器之晶体管的栅极电压。擦除操作则是将储存在非易失性存储器中之电荷移除，使得非易失性存储器回到原存储器之晶体管之栅极电压。对于目前之快闪存储器架构而言，虽然面积较小，成本较低，但只支援大区块的抹写，无法只对特定的一位元存储单元(memory cell)进行抹写，在使用上较不方便；另外，对于电子式可清除可编程只读存储器之架构而言，具有位元组写入(byte write)的功能，相对快闪存储器而言使用较方便，且其一位元存储单元电路图及存储单元结构剖视图，分别如图1、图2所示。每一存储单元包含二晶体管：一存储晶体管10、一选择晶体管12与一电容结构13，电容结构13设于存储晶体管10之上方，以作为一多晶硅存储单元，由于这样的结构，造成面积较快闪存储器大，且在进行位元擦除时，往往需要将未选到的位置以晶体管加以隔离，进而提高成本需求。
因此，本案申请人系针对上述现有技术之缺失，特别研发一种低电流电子可擦除可重写只读存储器(EEPROM)阵列，并进而提出基于此存储器架构之低电流、低电压且低成本，同时可针对位元组操作之快速擦除方法。
发明内容
本发明之主要目的，在于提供一种低电流电子可擦除可重写只读存储器(EEPROM)阵列的快速擦除方法，乃于具有低电流、低电压且低成本之电子可擦除可重写只读存储器架构下，利用特殊的偏压方式，达成位元组的快速擦除之功能。
为达上述目的，本发明提供一种低电流电子可擦除可重写只读存储器阵列的快速擦除方法，应用于低电流电子可擦除可重写只读存储器阵列，此低电流电子可擦除可重写只读存储器阵列包含多条平行之位元线，其区分为多组位元线，此些组位元线包含一第一组位元线，位元线与多条平行之字线互相垂直，且字线包含一第一、第二字线，并与多条平行之共源线互相平行，共源线包含一第一共源线。另有多个子存储器阵列，每一子存储器阵列连接一组位元线、二字线与一共源线，每一子存储器阵列包含一第一、第二存储单元，第一存储单元连接第一组位元线、第一共源线与第一字线，第二存储单元连接第一组位元线、第一共源线与第二字线，第一、第二存储单元互相对称配置，并分别位于第一共源线之相异两侧，且第一组位元线包含二位元线，其分别连接第一、第二存储单元。
第一、第二存储单元皆作为一操作存储单元，在选取操作存储单元其中之一作为选取存储单元，以进行操作时，与选取存储单元连接同一位元线之操作存储单元，且未与选取存储单元连接同一共源线之操作存储单元，作为多个同位元存储单元，与选取存储单元连接同一位元线、共源线之操作存储单元，作为同源存储单元，与选取存储单元连接同一字线之操作存储单元，作为多个同字存储单元，其余操作存储单元则作为多个未选取存储单元。
第一、第二存储单元可皆具位于P型阱区或P型基板中之N型场效应晶体管，亦可皆具位于N型阱区或N型基板中之P型场效应晶体管。
当存储单元具N型场效应晶体管，且欲操作时，则于选取存储单元连接之P型阱区或P型基板施加基底电压Vsubp，并于选取存储单元连接之位元线、字线、共源线分别施加第一位元电压Vb1、第一字电压Vw1、第一共源电压Vs1，于每一同位元存储单元连接之字线、共源线分别施加第二字电压Vw2、第二共源电压Vs2，于每一同字存储单元连接之位元线、共源线分别施加第二位元电压Vb2、第一共源电压Vs1(每一同字存储单元其共源线也共用)，于同源存储单元连接之字线施加第二字电压Vw2，于每一未选取存储单元连接之位元线、字线、共源线分别施加第二位元电压Vb2、第二字电压Vw2、第二共源电压VS2。
对选取存储单元进行擦除时，满足Vsubp为接地(0)，Vb1为高压(HV)，Vs1为浮接，且Vw1为0～低压(LV)；或者，满足Vsubp为接地(0)，Vb1为浮接，Vs1为高压(HV)，且Vw1为0～低压(LV)。
当存储单元具P型场效应晶体管时，于选取存储单元连接之N型阱区或N型基板施加基底电压Vsubn，并满足下列条件：对选取存储单元进行擦除时，满足Vsubn为高压(HV)，Vb1为接地(0)，Vs1为浮接，且Vw1为高压(HV)～中压(MV)；或者，满足Vsubn为高压(HV)，Vb1为浮接，Vs1为接地(0)，且Vw1为高压(HV)～中压(MV)。
底下藉由具体实施例配合所附的图式详加说明，当更容易了解本发明之目的、技术内容、特点及其所达成之功效。
附图说明
图1为现有技术之一位元存储单元电路示意图。
图2为现有技术之一位元存储单元之结构剖视图。
图3为本发明之实施例之电路示意图。
图4为本发明之实施例之电路布局示意图。
图5为本发明之实施例之子存储器阵列的电路示意图。
图6为本发明之N型场效应晶体管与电容之结构剖视图。
图7为本发明之P型场效应晶体管与电容之结构剖视图。
附图标记列表：10—存储晶体管；12—选择晶体管；13—电容结构；14—位元线；16—位元线；18—第一组位元线；20—字线；22—第一字线；24—第二字线；26—共源线；28—第一共源线；30—子存储器阵列；32—第一存储单元；34—第二存储单元；36—场效应晶体管；38—电容；40—场效应晶体管；42—电容；44—漏极接点；46—N型场效应晶体管；47—P型场效应晶体管晶体管；48—P型半导体基板；49—N型半导体基板；50—漂浮栅极；52—氧化层；54—控制栅极；56—电容。
具体实施方式
以下请同时参阅图3及图4，以介绍本发明之实施例所提出之低电流电子可擦除可重写只读存储器阵列。此低电流电子可擦除可重写只读存储器阵列包含多条平行之位元线14，其区分为多组位元线16，此些组位元线16包含一第一组位元线18，此第一组位元线18包含二条位元线14。另有与位元线14互相垂直的多条平行之字线20，其包含一第一、第二字线22、24。与字线20互相平行的有多条平行之共源线26，其包含一第一共源线28。上述位元线14、字线20与共源线26会连接多个子存储器阵列30，即2x1位元存储单元。每一子存储器阵列30连接一组位元线16、二字线20与一共源线26。由于每一子存储器阵列30与位元线16、二字线20、共源线26的连接关极为相近，以下就相同处陈述之。
请参阅图4与图5，每一子存储器阵列30包含一第一、第二存储单元32、34，第一存储单元32连接第一组位元线18之位元线14、第一共源线28与第一字线22，第二存储单元34连接第一组位元线18之另一位元线14、第一共源线28与第二字线24，第一、第二存储单元32、34互相对称配置，并分别位于第一共源线28之相异两侧。此外，在相邻两个子存储器阵列30中，二第二存储单元34彼此相邻且连接同一位元线14，以共用同一接点换言之，即二第二存储单元34之场效应晶体管40彼此相邻且连接同一位元线14，以共用同一漏极接点44，如此便可缩小整体布局面积。
第一存储单元32更包含一场效应晶体管36与一电容38，场效应晶体管36具有一漂浮栅极，且场效应晶体管36之漏极连接第一组位元线18之位元线14，源极连接第一共源线24，电容38之一端连接场效应晶体管36之漂浮栅极，另一端连接第一字线22，以接收第一字线22之偏压，场效应晶体管36接收第一组位元线18之位元线14与第一共源线24之偏压，以对场效应晶体管36之漂浮栅极进行写入数据或将场效应晶体管36之漂浮栅极之数据进行擦除。
第二存储单元34更包含一场效应晶体管40与一电容42，场效应晶体管40具有一漂浮栅极，且场效应晶体管40之漏极连接第一组位元线18之位元线14，源极连接第一共源线24，电容42之一端连接场效应晶体管40之漂浮栅极，另一端连接第二字线24，以接收第二字线24之偏压，场效应晶体管40接收第一组位元线18之位元线14与第一共源线24之偏压，以对场效应晶体管40之漂浮栅极进行写入数据或将场效应晶体管40之漂浮栅极之数据进行擦除。另外，在相邻两个子存储器阵列30中，二第二存储单元34之场效应晶体管40彼此相邻且连接同一位元线14，以共用同一漏极接点44，进而缩小电路布局面积。
请再参阅图3，上述场效应晶体管36、40可皆为位于P型基板或P型阱区中之N型场效应晶体管，亦或位于N型基板或N型阱区中之P型场效应晶体管，而本发明之操作方式因应N型或P型场效应晶体管而有不同，以下先说明场效应晶体管36、40为N型场效应晶体管的操作方式。为了清楚说明此操作方式，需对每一个存储单元之名称作明确的定义。
上述第一、第二存储单元32、34皆作为一操作存储单元，且可选取此些操作存储单元其中之一作为选取存储单元，以进行操作。与选取存储单元连接同一位元线14，且未与选取存储单元连接同一共源线26之操作存储单元，作为多个同位元存储单元；与选取存储单元连接同一位元线14、共源线26之操作存储单元，作为一同源存储单元；与选取存储单元连接同一字线20之操作存储单元，作为多个同字存储单元；另其余操作存储单元则作为多个未选取存储单元。
本实施例的操作方式如下，利用下面的操作方式，可使其他未选取之存储单元不受影响，以操作特定单一存储单元。
于选取存储单元连接之P型基板或P型阱区施加基底电压Vsubp，并于此选取存储单元连接之位元线14、字线20、共源线26分别施加第一位元电压Vb1、第一字电压Vw1、第一共源电压Vs1，于每一同位元存储单元连接之字线20、共源线26分别施加第二字电压Vw2、第二共源电压Vs2，于每一同字存储单元连接之位元线14、共源线26分别施加第二位元电压Vb2、第一共源电压Vs1(每一同字存储单元其共源线也共用)，于同源存储单元连接之字线20施加第二字电压Vw2，于每一未选取存储单元连接之位元线14、字线20、共源线26分别施加第二位元电压Vb2、第二字电压Vw2、第二共源电压Vs2，并满足下列条件：
对选取存储单元进行擦除时，
满足Vsubp为接地(0)，Vb1为高压(HV)，Vs1为浮接，且Vw1为0～低压(LV)；或
满足Vsubp为接地(0)，Vb1为浮接，Vs1为高压(HV)，且Vw1为0～低压(LV)。
当场效应晶体管36、40为P型场效应晶体管时，根据上述存储单元与电压之定义，更于N型阱区或N型基板施加基底电压Vsubn，并满足下列条件：
对选取存储单元进行擦除时，
满足Vsubn为高压(HV)，Vb1为接地(0)，Vs1为浮接，且Vw1为高压(HV)～中压(MV)；或
满足Vsubn为高压(HV)，Vb1为浮接，Vs1为接地(0)，且Vw1为高压(HV)～中压(MV)。
由于同一子存储单元阵列30中两存储单元32、34分别连接两位元线14；因此，同一子存储单元阵列30中之第一字线22与第二字线24可连接于同一偏压也不影响位元组写入(byte write)、擦除(byte erase)的功能，即可用同一接线接出，可以减少解码区域的面积。
以下介绍场效应晶体管36、40及电容38、42的结构剖视图，并以N型场效应晶体管为例。请参阅图6，N型场效应晶体管46设于一作为半导体基板之P型半导体基板48中，并具有一漂浮栅极50，该漂浮栅极50上依序设有一氧化层52与一控制栅极54，控制栅极54与氧化层52、漂浮栅极50系形成电容56，且漂浮栅极50与控制栅极54之材质皆为多晶硅。当半导体基板为N型时，则可在基板中设一P型阱区，再让N型场效应晶体管46设于P型阱区中。此种存储单元的结构设计，即快闪存储器(Flash)架构，可大幅降低非易失性存储器阵列之面积及其成本。
同样地，当场效应晶体管36、40及电容38、42的结构剖视图以P型场效应晶体管为例时，如图7所示，P型场效应晶体管47设于一作为半导体基板之N型半导体基板49中，并具有一漂浮栅极50，该漂浮栅极50上依序设有一氧化层52与一控制栅极54，控制栅极54与氧化层52、漂浮栅极50系形成电容56，且漂浮栅极50与控制栅极54之材质皆为多晶硅。当半导体基板为P型时，则可在基板中设一N型阱区，再让P型场效应晶体管46设于N型阱区中。
综上所述，根据本发明所提供之低电流电子可擦除可重写只读存储器阵列的快速擦除方法，对于此种具有面积较小与成本较低的快闪存储器(Flash)架构，利用将源极或漏极设定为浮接的偏压方式，使得位元组擦除(byte erase)的作业更为简单、快速。
以上所述系藉由实施例说明本发明之特点，其目的在使熟习该技术者能暸解本发明之内容并据以实施，而非限定本发明之专利范围，故，凡其他未脱离本发明所揭示之精神所完成之等效修饰或修改，仍应包含在以下所述的申请专利范围中。

Claims (14)

1.一种低电流电子可擦除可重写只读存储器(EEPROM)阵列的快速擦除方法，其特征在于，该低电流电子可擦除可重写只读存储器阵列包含：多条平行之位元线，其系区分为多组位元线，该些组位元线包含一第一组位元线；多条平行之字线，其系与该些位元线互相垂直，并包含一第一、第二字线；多条平行之共源线，系与该些字线互相平行，并包含一第一共源线；以及多个子存储器阵列，每一该子存储器阵列连接一组该位元线、二该字线与一该共源线，每一该子存储器阵列包含：一第一存储单元，其系连接该第一组位元线、该第一共源线与该第一字线；以及一第二存储单元，其系连接该第一组位元线、该第一共源线与该第二字线，该第一、第二存储单元互相对称配置，并分别位于该第一共源线之相异两侧，该第一组位元线包含二该位元线，其系分别连接该第一、第二存储单元，该第一、第二存储单元皆具位于P型基板或P型阱区中之N型场效应晶体管时，该第一、第二存储单元皆作为一操作存储单元，在选取该些操作存储单元其中之一作为选取存储单元，以进行操作时，与该选取存储单元连接同一该位元线，且未与该选取存储单元连接同一该共源线之该些操作存储单元，作为多个同位元存储单元，与该选取存储单元连接同一该字线之该些操作存储单元，作为多个同字存储单元，其余该些操作存储单元则作为多个未选取存储单元，该快速擦除方法包含：
于该选取存储单元连接之该P型基板或该P型阱区施加基底电压Vsubp，并于该选取存储单元连接之该位元线、该字线、该共源线分别施加第一位元电压Vb1、第一字电压Vw1、第一共源电压Vs1，于每一该同位元存储单元连接之该字线、该共源线分别施加第二字电压Vw2、第二共源电压Vs2，于每一该同字存储单元连接之该位元线、该共源线分别施加第二位元电压Vb2、该第一共源电压VS1，于每一该未选取存储单元连接之该位元线、该字线、该共源线分别施加该第二位元电压Vb2、该第二字电压Vw2、该第二共源电压Vs2，并满足下列条件：
对该选取存储单元进行擦除时，
满足Vsubp为接地(0)，Vb1为高压(HV)，Vs1为浮接，且Vw1为0～低压(LV)；或
满足Vsubp为接地(0)，Vb1为浮接，Vs1为高压(HV)，且Vw1为0～低压(LV)。
2.如权利要求1所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，同一该子存储单元阵列中的该第一字线与该第二字线可连接相同字电压。
3.如权利要求1所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，相邻两个该子存储器阵列中，该二第二存储单元彼此相邻且连接同一该位元线，以共用同一接点。
4.如权利要求1所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，该第一存储单元更包含：一场效应晶体管，其具有一漂浮栅极，且该场效应晶体管之漏极连接该第一组位元线，源极连接该第一共源线，一电容，其一端连接该漂浮栅极，另一端连接该第一字线，以接收该第一字线之偏压，该场效应晶体管接收该第一组位元线与该第一共源线之偏压，对该场效应晶体管之该漂浮栅极进行写入数据或将该场效应晶体管之该漂浮栅极之数据进行擦除。
5.如权利要求1所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，该第二存储单元更包含：一场效应晶体管，其具有一漂浮栅极，且该场效应晶体管之漏极连接该第一组位元线，其源极连接该第一共源线；一电容，其一端连接该漂浮栅极，另一端连接该第二字线，以接收该第二字线之偏压，该场效应晶体管接收该第一组位元线与该第一共源线之偏压，对该场效应晶体管之该漂浮栅极进行写入数据或将该场效应晶体管之该漂浮栅极之数据进行擦除。
6.如权利要求4或5所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，该场效应晶体管为N型场效应晶体管或P型场效应晶体管。
7.如权利要求4或5所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，该漂浮栅极上依序设有一氧化层与一控制栅极，该控制栅极与该氧化层、该漂浮栅极形成一电容，且该漂浮栅极与该控制栅极皆为多晶硅。
8.一种低电流电子可擦除可重写只读存储器(EEPROM)阵列的快速擦除方法，其特征在于，该低电流电子可擦除可重写只读存储器阵列包含：多条平行之位元线，其系区分为多组位元线，该些组位元线包含一第一组位元线；多条平行之字线，其系与该些位元线互相垂直，并包含一第一、第二字线；多条平行之共源线，系与该些字线互相平行，并包含一第一共源线，以及多个子存储器阵列，每一该子存储器阵列连接一组该位元线、二该字线与一该共源线，每一该子存储器阵列包含：一第一存储单元，其系连接该第一组位元线、该第一共源线与该第一字线；以及一第二存储单元，其系连接该第一组位元线、该第一共源线与该第二字线，该第一、第二存储单元互相对称配置，并分别位于该第一共源线之相异两侧，该第一组位元线包含二该位元线，其系分别连接该第一、第二存储单元，该第一、第二存储单元皆具位于N型基板或N型阱区中之P型场效应晶体管时，该第一、第二存储单元皆作为一操作存储单元，在选取该些操作存储单元其中之一作为选取存储单元，以进行操作时，与该选取存储单元连接同一该位元线，且未与该选取存储单元连接同一该共源线之该些操作存储单元，作为多个同位元存储单元，与该选取存储单元连接同一该字线之该些操作存储单元，作为多个同字存储单元，其余该些操作存储单元则作为多个未选取存储单元，该快速擦除方法包含：
于该选取存储单元连接之该N型基板或该N型阱区施加基底电压Vsubn，并于该选取存储单元连接之该位元线、该字线、该共源线分别施加第一位元电压Vb1、第一字电压Vw1、第一共源电压Vs1，于每一该同位元存储单元连接之该字线、该共源线分别施加第二字电压Vw2、第二共源电压Vs2，于每一该同字存储单元连接之该位元线、该共源线分别施加第二位元电压Vb2、该第一共源电压Vs1，于每一该未选取存储单元连接之该位元线、该字线、该共源线分别施加该第二位元电压Vb2、该第二字电压Vw2、该第二共源电压Vs2，并满足下列条件：
对该选取存储单元进行擦除时，
满足Vsubn为高压(HV)，Vb1为接地(0)，Vs1为浮接，且Vw1为高压(HV)～中压(MV)；或
满足Vsubn为高压(HV)，Vb1为浮接，Vs1为接地(0)，且Vw1为高压(HV)～中压(MV)。
9.如权利要求8所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，同一该子存储单元阵列中的该第一字线与该第二字线可连接相同字电压。
10.如权利要求8所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，相邻两个该子存储器阵列中，该二第二存储单元彼此相邻且连接同一该位元线，以共用同一接点。
11.如权利要求8所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，该第一存储单元更包含：一场效应晶体管，其具有一漂浮栅极，且该场效应晶体管之漏极连接该第一组位元线，源极连接该第一共源线，一电容，其一端连接该漂浮栅极，另一端连接该第一字线，以接收该第一字线之偏压，该场效应晶体管接收该第一组位元线与该第一共源线之偏压，对该场效应晶体管之该漂浮栅极进行写入数据或将该场效应晶体管之该漂浮栅极之数据进行擦除。
12.如权利要求8所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，该第二存储单元更包含：一场效应晶体管，其具有一漂浮栅极，且该场效应晶体管之漏极连接该第一组位元线，其源极连接该第一共源线；一电容，其一端连接该漂浮栅极，另一端连接该第二字线，以接收该第二字线之偏压，该场效应晶体管接收该第一组位元线与该第一共源线之偏压，对该场效应晶体管之该漂浮栅极进行写入数据或将该场效应晶体管之该漂浮栅极之数据进行擦除。
13.如权利要求11或12所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，该场效应晶体管为N型场效应晶体管或P型场效应晶体管。
14.如权利要求11或12所述的低电流电子可擦除可重写只读存储器阵列的快速擦除方法，其特征在于，该漂浮栅极上依序设有一氧化层与一控制栅极，该控制栅极与该氧化层、该漂浮栅极形成一电容，且该漂浮栅极与该控制栅极皆为多晶硅。
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