JP2007242191A - 不揮発性半導体記憶装置およびその制御方法 - Google Patents
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Abstract
【解決手段】メモリセルアレイ11のNウェルに形成したメモリセルTrmのソース線SLを、ブロック内ソース線であるカラムソース線CSLおよびブロックソース線BSLで共通に接続するとともにブロックソースセレクトゲートBSSGを介してブロック外ソース線MSLに接続する。このブロック外ソース線MSLは最上層のメタル層でY軸(ビット線方向)に延びるように配線する。プログラムベリファイ時にカラムラッチの出力でビット線から書き込み完了のメモリセルを介して流れるセル電流をこのブロック外ソース線MSLでバイパスさせる。
【選択図】図7
Description
この図1に示す例では、半導体チップ1に2つのメモリセルアレイ11,12を備え、それぞれにカラムラッチ41,42を設けている。また、ブロックBLK毎にブロックソース線21にソース線ドライバ31を設けている。
ベリファイ時には、メモリセル61を介してカラムラッチ41からビット線51およびブロックソース線21に電流が流れる。すなわち、カラムラッチ41→ビット線51→ブロックソース線21方向に(あるいはその逆方向に)電流が流れる。(この例ではブロックソース線21の一端を接地している)。
図4は書き込み動作の全体の処理手順をフローチャートとして表したものである。不揮発性半導体記憶装置に情報を書き込む際、不揮発性トランジスタに所定電圧を印加してプログラム(書き込み)を行うが、複数のメモリセル(不揮発性トランジスタ)には書き込み速度のばらつきがあるので、書き込み時間を短い時間に区分し、プログラム(書き込み)とプログラムベリファイを行い、書き込みが完了していないメモリセルについて再び書き込みを行う、という動作を繰り返すことによって全体の書き込み動作が完了する。
半導体基板上に、複数の不揮発性のMOSトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続してなる不揮発性半導体記憶装置において、
前記メモリセルアレイを、複数ビット幅を有する複数のブロックに区分するとともに各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
複数ビット分を並列にベリファイする並列ベリファイ回路を前記ビット線に接続し、
前記ブロック内ソース線に導通するとともに、前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置する。
また、前記ブロック外ソース線は、例えば前記ブロック内ソース線のうちビット線方向に延びるソース線に沿って設ける。
また、前記ブロック外ソース線は前記ビット線の16〜128本毎に1本配置する。
また、前記ブロック外ソース線は前記半導体基板上の最上層のメタル層で配線する。
図5(A)はその全体の構成を示す図、図5(B)は(A)におけるC部分の構成を示す図である。図1に示した従来の不揮発性半導体記憶装置と異なり、Y方向(ビット線方向)にブロック外ソース線71を設けている。ブロックソース線21,22は消去時のブロック単位で設けている。ブロック外ソース線71,72はビット線16〜128本毎に1本の割合で等間隔に配置し、一端を接地あるいは電源(Vcc)に接続している。ブロック外ソース線MSL71,72はブロックソースセレクトゲートBSSGを介してブロックソース線(ブロック内ソース線)BSL21,22に接続している。
SG:セレクトゲート
SBL:サブビット線
WL:ワード線
SL:ソース線
WEL:ウェル(メモリセルのウェルおよびセレクトゲートのウェル)
〈プログラム動作〉
この不揮発性半導体記憶装置では、BBHE注入による書き込み時に、ソース電圧をセルウェル電圧(4.0V)よりも低い(Vcc=1.8V)にしてドレイン電圧GNDに近づけ、ドレイン−ソース間の電位差を小さくしたことにより、且つ、セルウェルに適切なバックゲート電圧を印加したことによるバックゲート効果によって、等価的にしきい値電圧Vth(絶対値)を高くしたことにより、ソース−ドレイン間がパンチスルーしにくくしている。これにより、ゲート長を0.1μm以下、たとえば60nm程度まで短くしたセル構造を実現している。
t4において、選択WLを10Vにする。これは、WLドライバ回路にディストリビュータ回路を介して接続されている正チャージポンプ回路を活性化することで実現する。
t6において、DDRV=H、/DDRV=Lとする。これにより、書き込むべきビット線に対してはノードNB=Hであるので、MBLはL(GNDレベル)にセットされる。一方、書き込みしないビット線に対してはNB=Lであるので、MBLはH(VCCレベル)にセットされる。
t9において、/BLH=Lとする。
これにより、t10の状態で、選択MBLがVCCに戻る。
t12において、選択WLをGNDにすると共に、非選択WLをVCCにする。
以上のようにしてプログラム動作を行う。
プログラムベリファイは、プログラム対象セルのしきい値が所定電位になっているかを確認することによって行う。そのため、プログラムと交互に繰り返し実行される動作である。
ベリファイ動作では、セルウェルの電圧が4.0Vのままであり、ワード線WLに−0.7Vを印加する。この状態で、ソース線SLとビット線MBLをVCCに充電したのち、ソースラインSLをGNDに駆動する。プログラム完了の場合には、チャネルが導通するため、ビットラインMBLは放電されGNDになる。プログラムが完了していない場合にはビットラインMBLはVCCのままである。このビットラインMBLの電位をカラムラッチに取り込み、これに基づいて次のプログラムパルス印加時のビットラインMBL電圧を決定する。すなわち、ラッチされた電位がVCCのビットラインのみ次のプログラムパルス時に再度電子の注入を行うようにする。
先ずt13において、選択WLを−5Vにする。これは、WLドライバ回路にディストリビュータ回路を介して接続される負チャージポンプ回路を活性化することで実現する。
続いてt15において、VRFRを=Hにする。このときNAがHならばトランジスタN7,N8を通じてMBLがGNDに放電される。NA=Hの状態は、カラムラッチが書き込み合格を示しており、該当するMBLは書き込み完了のメモリセルを介して放電される前に、トランジスタN7,N8を通じて放電される。
プログラム完了の場合には選択メモリセルのチャネルが導通するためSBLとMBLが放電される。一方、プログラムが完了していない場合には、SBLとMBLはVCCのままとなる。
MBLが放電されていれば、トランジスタP3がON状態になり、ノードNAがHにセットされ、書き込み合格を示す。この状態では、次のプログラムパルス印加時(t7)でMBLはHになり、プログラムパルスが印加されない。
t19において、/BLHをLにする。
これによりt20の状態で、MBLがVCCに戻る。
t3からt21の動作をプログラムが完了するまで繰り返す。
t23において、選択SGをVCCにする。これによりSBLがMBLと電気的に遮断され、SBLがフローティング状態になる。
これでスタンバイ状態に戻る。
以上のようにしてプログラムベリファイ動作を行う。
11,12−メモリセルアレイ
21,22−ブロックソース線
31,32−ソース線ドライバ
41,42−カラムラッチ
51−ビット線
61−メモリセル
Trm−不揮発性トランジスタ(メモリセル)
71−ブロック外ソース線
SS−電源
BLK−ブロック
BSSG−ブロックソースセレクトゲート(ブロックソース線選択素子)
MSL−ブロック外ソース線
BSL−ブロックソース線(ブロック内ソース線)
MBL−主ビット線
CSL−カラムソース線(ブロック内ソース線)
半導体基板上に、複数の不揮発性のMOSトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続してなる不揮発性半導体記憶装置において、
前記メモリセルアレイを、複数ビット幅を有する一括消去単位の複数のブロックに区分するとともに各ブロックをビット線方向に配置し、各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
複数ビット分を並列にベリファイする並列ベリファイ回路を前記ビット線に接続し、
前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置し、
ソース線ドライバを前記ブロック毎に設けて、該ソース線ドライバおよび前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する経路と、
ブロックソース線選択素子を前記ブロック内ソース線と前記ブロック外ソース線との間に設けて、前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する経路と、
をそれぞれ構成したものとする。
また、前記ブロック外ソース線は前記ビット線の16〜128本毎に1本配置する。
また、前記ブロック外ソース線は前記半導体基板上の最上層のメタル層で配線する。
また、消去時に前記ソース線ドライバを駆動して該ソース線ドライバから前記ブロック内ソース線を介して前記メモリセルのソースに消去用の電位を与え、ベリファイ時に前記ブロックソース線選択素子を導通させて、前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して、前記メモリセルのソースにベリファイ用の電位を与えるように制御する。
半導体基板上に、複数の不揮発性のP型MOSトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続してなる不揮発性半導体記憶装置において、
前記メモリセルアレイを、複数ビット幅を有する一括消去単位の複数のブロックに区分するとともに各ブロックをビット線方向に配置し、各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
複数ビット分を並列にベリファイする並列ベリファイ回路を前記ビット線に接続し、
前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置し、
ソース線ドライバを前記ブロック毎に設けて、該ソース線ドライバおよび前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する第1の経路と、
ブロックソース線選択素子を前記ブロック毎に前記ブロック内ソース線と前記ブロック外ソース線との間に設けて、前記ブロック外ソース線、前記ブロックソース線選択素子、および前記ブロック内ソース線を介して前記メモリセルのソースに電位を供給する第2の経路と、
をそれぞれ構成し、
前記メモリセルに対して並列にベリファイを行う際には、前記ベリファイの対象となっているメモリセルが属するブロックに対応するブロックソース線選択素子を導通させて前記第1の経路及び前記第2の経路を経由してソースに選択的にビット線よりも低い電位を供給するとともに、前記ベリファイの対象となっている前記メモリセルが属しないブロックに対応するブロックソース線選択素子を非導通にすることを特徴とし
たものとする。
Claims (5)
- 半導体基板上に、複数の不揮発性のMOSトランジスタからなるメモリセルを縦横に配置してメモリセルアレイとし、前記メモリセルのゲートをワード線に接続し、前記メモリセルのドレインをビット線に接続してなる不揮発性半導体記憶装置において、
前記メモリセルアレイを、複数ビット幅を有する複数のブロックに区分するとともに各ブロックに、ブロック内のメモリセルのソース同士を接続するブロック内ソース線を設け、
複数ビット分を並列にベリファイする並列ベリファイ回路を前記ビット線に接続し、
前記ブロック内ソース線に導通するとともに、前記ビット線方向に延びる複数のブロック外ソース線を前記ワード線方向にほぼ等間隔に配置してなる不揮発性半導体記憶装置。 - 前記ブロック毎に、ブロック内ソース線と電源または接地との間にソース線ドライバを設けるとともに、前記ブロック内ソース線と前記ブロック外ソース線との間に、前記ブロックを選択するブロックソース線選択素子を設けた請求項1項に記載の不揮発性半導体記憶装置。
- 前記ブロック外ソース線は、前記ブロック内ソース線のうちビット線方向に延びるソース線に沿って設けた請求項1または2に記載の不揮発性半導体記憶装置。
- 前記ブロック外ソース線は前記ビット線の16〜128本毎に1本配置した請求項1〜3のうちいずれか1項に記載の不揮発性半導体記憶装置。
- 前記ブロック外ソース線は前記半導体基板上の最上層のメタル層で配線した請求項1〜4のうちいずれか1項に記載の不揮発性半導体記憶装置。
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