CN101800076A - 非易失性半导体存储装置及执行校验写入操作的方法 - Google Patents

Abstract

本文公开了一种非易失性半导体存储装置及在其上执行校验写入操作的方法，该非易失性半导体存储装置包括多个存储单元和驱动器电路，该驱动器电路被配置成以周期执行校验写入操作，包括从多个存储单元的阵列中选择用于构成写入单元单位的预定数量的存储单元、将数据集体地写入预定数量的存储单元以及校验写入的数据，该驱动器电路还重复地执行校验写入操作，直到写入单元单位内的所有存储单元都通过了校验为止。

Description

非易失性半导体存储装置及执行校验写入操作的方法

技术领域

本发明涉及一种其中多个存储单元以特定的形式排列的非易失性半导体存储装置和一种在该装置上执行校验写入操作的方法。

背景技术

存在为了增加向例如NOR型非易失性半导体存储(闪存)装置写入的速度，用于提高同时编程的位数的方法(诸如在日本专利特开第2007-242191号(下文中称为专利文件1)中公开的方法)。该类型的方法旨在通过在编程校验读取操作中同时校验-读取众多的位来实现提高的写入速度。

这样的用于更快速编程的技术不限于现有的非易失性存储装置；它们也可以被广泛地应用于包括日本专利特开第2005-235360号(下文中称为专利文件2)中公开的阻抗可变型存储装置的其它类型的非易失性存储装置。

正如作为相关技术一部分的专利文件1中所讨论的，例如针对NOR型闪速存储器，写入速度典型地为大约每位100微秒，并且写入电流为大约100μA。当在编程时同时写入数据8至32位时，获得8至32位/10μsec.(＝100千字节/秒至400千字节/秒)的编程吞吐量。该操作所需的写入电流为大约800μA至3.2mA。

以上引用的专利文件1提出了当提供大电流以处理增加的同时编程的位数时用于确保在其上限制了布线上的电压降的电流路径的布置。设计这些布置来提高编程吞吐量。

发明内容

因为增加同时被校验的位数需要馈入更大的写入电流，所以重要的是确保适当的电流路径。然而，通常比确保电流路径更重要的是放宽对电源的限制。即，在芯片中紧凑地加入提供大电流的电源，来期望使用内部升压的电源电压产生该电流。然而，难以完成在芯片中供应大电流的这个行动。

从而在确立实用地提高编程吞吐量的技术中，更加重要的是要调和写入时间的缩短和最大写入电流的削减。

这也适用于除了NOR型以外的闪速存储器和专利文件2中所讨论的其它非易失性存储器。

根据目前已知的编程方法，如上所概述，已经提升了编程吞吐量但未考虑对写入电流的限制。在那种意义上来说，现有技术可能不被认为是实用的。

本发明的实施例考虑了上述情形而被做出，并且提供了具有用于提升编程吞吐量同时试图减小写入电流的驱动器电路的非易失性半导体存储装置。本发明的实施例还提供了一种在用于提升编程吞吐量同时试图减小写入电流的该非易失性半导体存储装置上执行校验写入操作的方法。

在实施本发明中并根据本发明的一个实施例，提供了一种非易失性半导体存储装置，其包括：多个存储单元和驱动器电路，驱动器电路被构造成以周期执行校验写入操作，包括：从多个存储单元的阵列中选择用于构成写入单元单位的预定数量的存储单元；向预定数量的存储单元集体地写入数据；以及校验写入的数据，驱动器电路还重复地执行校验写入操作，直到发现写入单元单位内的所有存储单元都已经通过校验为止；其中，利用从多个存储单元的阵列选择的多个写入单元单位，驱动器电路在被发现未通过校验的存储单元上，以向一个写入单元单位写入数据比向另一写入单元单位写入数据晚至少一个周期开始的方式同时地执行多个校验写入操作。

根据如上概述的结构，驱动器电路控制多个存储单元上的写入校验操作。更具体地，将预定数量的存储单元从多个存储单元中选择出并作为写入单元单位。然后以从写入数据到写入单元单位至校验写入的数据的周期在写入单元单位上执行写入校验操作，重复该周期，直到发现写入单元单位中的所有存储单元已经通过校验为止。

在重复地执行周期中，驱动器电路如下地控制向写入单元单位的第一写入的开始：从上述多个存储单元中，那些构成多个上述写入单元单位的存储单元被选择且同时经历写入校验操作。这时，操作对象单元是那些还未校验的单元或那些被发现未通过校验的单元。当同时地执行多个上述校验写入操作时，向一个写入单元单位写入数据的开始相对于向另一个写入单元单位写入数据的开始被延迟了至少一个周期。

当同时向多个写入单元单位写入数据时，向第二或后续写入单元单位写入数据的开始相对于向在前写入单元单位写入数据的开始被延迟了至少一个周期。从而，校验写入操作已经过去了至少一个周期的在前写入单元单位结果具有比最初包含的存储单元少的操作对象单元。

这里假设每个写入单元单位的存储单元数量相同。还假设只有那些未被发现通过了校验的存储单元才是校验写入操作的对象。

如果没有执行上述的写入开始点的移位，那么会在所有写入单元单位上同时执行第一写入。当然，至少被校验过一次的所有存储单元会被排除。从而所有存储单元都是操作的对象。这期望提供与作为操作对象的存储单元的数量相当的写入电流。鉴于写入电流一定程度上根据写入数据为“1”或“0”而不同，统计上来说，第一写入时消耗了非常大的写入电流。随着写入排序数的增加，通过校验的存储单元数增加。结果，从统计上说，所消耗写入电流的平均值逐渐下降。

根据本发明的实施例，对比而言，从统计上说高度可能地是一个写入单元单位在第一周期中消耗最大的电流。然而，由于只涉及一个写入单元单位，所以总电流值没有达到很大。

在接下来的(即，第二)周期中，可能会消耗最大电流的写入单元单位转移到新增加的第二写入单元单位。在第二周期中，此电流加上施加至第一写入单元单位的第二写入电流构成总电流。即，在第二周期中，用于第一写入单元单位中那些在第一周期中未通过校验的单元的写入电流通过用于第二写入单元单位的写入电流来增补，以构成总电流。尽管第二周期中的总电流极有可能大于第一周期中的总电流，但是第二总电流肯定小于第一总电流的两倍。

写入单元单位的数量在第三和后续周期的每个中仅仅增加了1。用于剩余的老写入单元单位的电流值随着周期序数的变大而下降。

如果未应用本发明的实施例，那么第一周期中的总电流量是最大的。随着周期序数的增加，总电流量以相对陡峭的方式下降。对比而言，本发明的实施例的应用使得降低总电流量的峰值以及使各周期的总电流平均化是高度可能的。

根据本发明的另一个实施例，提供了一种在非易失性半导体存储装置上执行校验写入操作的方法，该方法包括以周期执行校验写入操作的步骤，包括：从多个存储单元的阵列中选择用于构成写入单元单位的预定数量的存储单元；向预定数量的存储单元集体地写入数据；以及校验写入的数据，还重复地执行该校验写入操作，直到发现写入单元单位内的所有存储单元已经通过校验为止；其中，利用从多个存储单元的阵列中选择的多个写入单元单位，在被发现未通过校验的存储单元上以向一个写入单元单位写入数据比向另一写入单元单位写入数据晚至少一个周期开始的方式同时地执行多个校验写入操作。

如上所概述，本发明的实施例提供了一种能够增加吞吐量同时减小总写入电流量的非易失性半导体存储装置，以及用于在该存储装置上执行校验写入操作的方法。

附图说明

图1是用作本发明的第一和第二实施例的非易失性半导体存储装置的框图；

图2是涉及第一和第二实施例的存储单元阵列的构造图；

图3是涉及第一和第二实施例的存储单元的等效电路图；

图4是示出写入电流和元件阻抗的倒数(电导率)之间关系的存储单元的写入特性图；

图5A、5B以及5C是涉及第一实施例的校验写入控制的概念图；

图6是涉及第一实施例的校验写入控制的操作流程图；

图7A、7B、7C以及7D是涉及第二实施例的校验写入控制的概念图；以及

图8是涉及第二实施例的校验写入控制的操作流程图。

具体实施方式

下面将参照附图描述本发明的优选实施例。将按照以下标题描述本发明是如何典型地被实施的：

1.第一实施例：从一个周期到另一个周期写入开始点的移位

2.第二实施例：(从一个周期到另一个周期的移位)+(变化数量的添加存储单元)

3.变形例。

<1.第一实施例>

【总体结构】

图1是非易失性半导体存储装置的框图。图2是存储单元阵列的构造图。如图2中所示，图1中所示的非易失性半导体存储装置具有存储单元阵列1，其中以矩阵形式分别在行方向和列方向上排列R个存储单元和P个存储单元。这里，“R”和“P”均表示可以根据期望而确定的比较大的自然数。

如图1中所示，所谓的外围电路位于存储单元阵列1的周围。图1中示出的所有外围电路的总计(即，除了存储单元阵列1的块)相当于典型的本发明的驱动器电路。

作为存储单元阵列1的外围电路的一部分，板驱动器(platedriver)8以及电路块4和7被连接。电路块4包括行解码器和行驱动器，从而该块在随后的描述中将称为行驱动器电路4。电路块7包括感测放大器和列驱动器(即，用于写入和读取操作的驱动器)，从而该块在下文中将称为列驱动器电路7。

尽管图1只示出了一个存储单元阵列1、一个板驱动器8、一个行驱动器电路4以及一个列驱动器电路7，但是通常提供了这些组件每一种的多个部件。将一个存储单元阵列1、一个板驱动器8、一个行驱动器电路4以及一个列驱动器电路7组合成子阵列。至少一个子阵列构成图1中所示的非易失性半导体存储装置。这里应当注意的是，板驱动器8、行驱动器电路4以及列驱动器电路7可以属于各自的子阵列(即，不被其它任何的子阵列共享)，或者可以被多个相邻的子阵列共享。

图2示出行驱动器电路4和列驱动器电路7如何连接至存储单元阵列1中的一个子阵列。在存储单元阵列1中，如图2中所示，以矩阵形式排列存储单元MC；存储单元MC在行方向上通过字线WL和在列方向上通过位线BL而互相连接；以及字线WL和位线BL分别被连接至行驱动器电路4和列驱动器电路7。

如随后将更详细地讨论的，每个存储单元MC是由一个晶体管和一个可变电阻器(存储元件)构成的可变阻抗型存储单元。应当注意的是，该类型的存储单元是优选示例，并且也可以将本发明的实施例应用到其它类型的非易失性存储单元。

图2兼作说明如何选择随后要讨论的、由预定数量的存储单元MC构成的写入单元单位的示意图。由于那个原因，图2将存储单元阵列1在行方向上划分为块。阵列到块的此划分仅仅是虚拟的(即，不是物理上的)；它仅代表用于列驱动器单元7的存储单元的不同地址。因此，可以根据要输入至列驱动器电路7的地址，以不同于图2中所示出的方式(即，针对块尺寸和块数量而言)来以可替选方式划分存储单元阵列1。

图2中，更具体地，在行方向上存在R个存储单元，并且将这些存储单元划分为N块IO[n(＝0、1、...、N-1)]。在这种情况下，没有在列方向上的块划分。每个块由M×P个存储单元MC组成。

在示出N块IO[n]的图2中，共同连接至第一位线BL的第一列中的存储单元的集合被称为第一列CLM[0]；第二列中的存储单元的集合被称为第二列CLM[1]；等等。这样，最后列中的存储单元的集合被称为第M列CLM[M-1]。

针对这个实施例，将写入单元单位定义为如图2中所示的从N块IO[n]中逐一选择的N个物理上分离的存储单元的集合。在随后的描述中将这个写入单元单位(或与该写入单元单位相对应的N个数据项)称为字。而多值存储器的每个存储单元能够容纳2位或更多位的数据，此实施例假设使用二进制存储器，从而也可以将与每个写入单元单位相对应的N位称为字。

第一字是连接至一条字线WL的R个存储单元中属于第一列CLM[0]的N个存储单元的集合；第二字是连接至一条字线WL的R个存储单元中属于第二列CLM[1]的N个存储单元的集合；等等。从而第M字是连接至一条字线WL的R个存储单元中属于第M列CLM[M-1]的N个存储单元的集合。

如上所述，连接至一条字线WL的R个存储单元由M个字组成。也将M个字称为页。根据感测放大器的构造，M个字可以构成一页或两页。图1中示出的其它外围电路包括用于控制直接驱动存储单元阵列1的电路(行驱动器电路4、列驱动器电路7以及板驱动器8)的电路。这些控制电路包括地址电路2、列解码器5、数据输入/输出(I/O)电路6及控制器11。电源电路与用于生成和控制时钟信号的电路未示出。

地址电路2起到所谓的预解码器的作用并将输入地址信号(“Address”)分为要被输入至行驱动器电路4的高阶位或低阶位的X地址和要被输入至列解码器5的剩余位的Y地址。地址电路2还可以兼作地址寄存器，其在控制器11的控制下保持地址信号以便按适当定时的方式随后输出。

行驱动器电路4在地址电路2和控制器11的控制下工作，处理来自这些组件的信号。行驱动器电路4接收借助地址电路2通过从外部输入的地址信号提取而生成的X地址、选择由输入的X地址指定的一条字线WL以及用预定电压来驱动选择的字线WL预定的时间段。

为了使连接至字线WL的存储单元MC准备好写入或读取操作，将电压施加至字线WL。这个电压被称为字线电压、栅极电压或写入电压且在此实施例的情况中当处于高(“H”)时变成有效。行驱动器电路4是控制用于施加均具有峰值的脉冲(写入脉冲)作为写入电压的时序、脉冲的持续时间以及被施加的电压的电路。写入脉冲的单元驱动功率可以对于所有写入操作保持相同，或可以根据存储单元的类型而变化。应当注意的是，用于控制单元驱动功率的适合方法根据存储单元类型而变化。示例性地，当存储单元是如本实施例的可变阻抗型时，可以使用以下几种方法中的一种或者其组合来改变写入脉冲的单元驱动功率，这些方法包括：用于控制施加的电压的方法，用于控制脉冲的数量同时保持每个脉冲的持续时间不变的方法，以及用于控制脉冲持续时间的方法。

列驱动器电路7包含诸如写入驱动器和读取驱动器的列驱动器。列驱动器电路7还包含读取位线BL的电位(即，将该电位放大为二进制电压)的感测放大器。将列驱动器电路7连接至内部数据总线10。

列解码器5是基于从地址电路2输入的Y地址来激活与特定的存储单元相对应的感测放大器或列驱动器的电路。

在把存储单元划分为块的图2的设置中，为每个块IO[n]提供了至少一个感测放大器。在存储单元阵列中可以提供和列的数量一样多的感测放大器。然而，应当注意的是，感测放大器的集中安装导致较大的电路尺寸。从而优选的是为每个M个存储单元的块提供感测放大器，并且优选地是使列驱动器电路7的内部开关控制把感测放大器连接至该块内特定列的路径。

也可以提供和列的数量一样多的列驱动器(写入驱动器和读取驱动器)。或者，出于上述原因，可以提供和块的数量一样多的列驱动器。在这种情况下，列驱动器电路7中包括用于控制列驱动器至位线BL的连接的开关。

列驱动器电路7中还包括用于将位线BL与诸如列驱动器电路7和列解码器5的外围电路的负载断开连接以便易于驱动位线的列开关。列开关和用于控制列驱动器与位线BL之间连接的开关或者通过由列驱动器电路7基于来自列解码器5的Y地址而内部生成的开关控制信号来驱动，或者通过从控制器11发送的控制信号来驱动。

控制器11接收诸如写入信号、删除信号以及读取信号的各种操作控制信号，并基于这些输入的控制信号来控制其它外围电路的组件块。控制器11也起到发送用于指示芯片(即非易失性半导体存储装置)准备好读取/写入操作或处于繁忙状态的状态标志(就绪/忙标志)到芯片外部的作用。

板驱动器8是由控制器11控制的电压驱动器。如随后将更详细地描述的，板驱动器8控制用于使单元电流流过可变阻抗型存储单元的板电压。板电压基于与位线BL的电压相关的电压差来确定存储单元电流的方向。为了实施这个特征，板驱动器8控制板电压相对于位线电压的强度差异的关系在写入操作和删除操作之间的反转。基于来自控制器11的指定写入操作或删除操作的控制信号来执行该控制。

【存储单元结构】

图3是本发明各实施例共同的存储单元的等效电路图。图3中示出的存储单元MC由充当存储元件的一个可变单元电阻器Rcell和一个存取晶体管组成。可变单元电阻器Rcell的一端被连接至板线PL，以及另一端被连接至存取晶体管AT的源极。存取晶体管AT的漏极被连接至位线BL并且该晶体管的栅极被连接至充当存取线的字线WL。

板线PL可以如图2中所示的布置为与位线BL平行，或者可以布置为与位线BL垂直。由于在存储单元阵列1内以相同的电压在给定的时间点驱动板线PL，所以如果可能的话可以用导电板(conductive Plate)来取代板线PL。板线PL(或板)由控制器11和板驱动器8控制。

存取晶体管AT被形成在半导体衬底上，并具有构成源极和漏极的两个掺杂区。在半导体衬底上于两个掺杂区之间，连同插入的栅极绝缘膜，形成了典型地由多晶硅制成的栅电极。栅电极或者构成字线，或者连接至另外制备的字线。将掺杂区中的一个连接至由上层布线层构成的位线。将另一个掺杂区连接至上层中的可变单元电阻器Rcell。

可变单元电阻器Rcell具有膜结构，该膜结构具有插入在下电极和构成板线PL的上电极之间的绝缘体膜和导体膜。用于绝缘体膜的材料可以是诸如SiN、SiO₂或Gd₂O₃的绝缘体。用于导体膜的材料可以示例性地为包含金属元素Cu、Ag以及Al中至少一种的金属膜、合金膜(例如，CuTe合金膜)或金属化合物膜。也可以替代地使用除了Cu、Ag或Al以外的金属元素，只要它们能够易于离子化。导体膜被形成作为用于提供导电离子的层。

示例性地，当在写入操作时使可变单元电阻器Rcell中板线PL侧相比于位线BL至少提升至一定电压时，导体膜中包含的Cu、Ag以及Al离子化并且被赋予了要被拉到阴极侧的特性。这些金属导电离子被注入到绝缘体膜中。这导致绝缘体膜的绝缘强度下降，赋予该膜一定程度的导电性。

相反地，当相比板线PL而言提高位线BL电压时，使注入到绝缘体膜中的导电离子回到导体膜。这在写入操作之前有效地将电阻器复位为高阻抗状态。该操作被称为删除(操作)。

图4示出了写入电流与元件阻抗的倒数(电导率)之间的关系。从图4可以看出，可变单元电阻器Rcell的阻抗值与写入电流大约成反比。在图4中，点表示测量值。通过阶梯状改变被测存取晶体管AT的栅极电压值而得到离散点。即，该图表示出了可变单元电阻器Rcell的阻抗值可以例如利用存取晶体管AT上的栅极电压(写入电压)的强度来非常高精度地控制。

除了响应于输入数据是单个地还是集体地访问存储单元的细节以外，写入操作和删除操作之间的差异是定义上的差异。例如，尽管充分地注入导电离子到绝缘体中的行动通常被称为“写入”操作，但是这也可以替代地被定义为删除操作。相反地，尽管使导电离子从绝缘体回到离子供应层的行动通常被称为“删除”操作，但是这也可以被定义为写入操作。对于FG和MONOS型来说也是如此。

关于本发明的这个实施例，注入导电离子到绝缘体中以降低其阻抗值的行动被定义为写入操作，以及从绝缘体中提取导电离子的行动被定义为删除操作。然而，这不限制本发明的实施例，并且即使写入操作和删除操作的定义被互换，也同样可以应用本发明。对于FG和MONOS型来说也是如此。

在给定的存储单元MC上重复写入操作和删除操作实现了其中正被讨论的可变单元电阻器Rcell的阻抗值在高阻抗状态和低阻抗状态之间可逆地变化的二进制存储器。此外，即使在停止向单元施加电压之后也保留了写入的数据，使得存储单元起到非易失性存储器的作用。接下来将描述对写入操作的驱动控制。

【校验写入控制】

图5A、5B以及5C是涉及第一实施例的校验写入控制的概念图。图5A示意性地示出了执行由给定地址k指定的一个字(一个写入单元单位)的数据写入的过程中时间的推移。同样地，图5B示意性地示出了执行由不同于地址k的另一个地址j(优选的是相应的存储单元不应重叠)指定的一个字的数据写入的过程中时间的推移。图5C示意性地示出了执行用于将数据写入至不同于地址k和地址j两者的地址i(优选的是相应的存储单元不应重叠)的过程中时间的推移。这里应当注意的是，图5A至图5C中所示的地址k、地址j和地址i可以或者可以不对应于同一行。

上面的三个地址不需要对应于同一行意味着他们可以被连接至同一字线或不同的字线。然而，字线通常被一个接一个地驱动，典型地是因为一次驱动一条字线有利于抑制电力从字线被放电。以下的描述，假设一个接一个地驱动字线，以及以规定存储空间的方式来排序三个地址，例如，它们是按地址信号顺序的连续地址。在这种情况下，需要为每个列提供感测放大器。

作为同时校验写入操作的目标的多个字的数量不限于三个。然而，假设存储单元没有相互重叠，那么针对经历同时校验写入操作的多个字，不会两次或更多次地选择物理上相同的存储单元。

图6示出了从写入操作的开始启动的、用于写入四个字的过程的操作流程图。图6中说明的仅是编程过程；外围电路不被期望通过决定给定步骤的执行次数或决定给定步骤是否结束来适应性地改变该过程。尤其是，与执行次数已经预设的序列一致地操作的外围电路可以被认为是图6中示出的执行流程的示例。例如，其执行次数已经预设以及由此确定了其结束的给定步骤可以在实际中终止，无需经历预定的写入何时已经结束这样的判断，从而控制自动地转移至下一步骤。

首先，在步骤ST11中写入第一字。在下一步骤ST12中执行写入校验操作(即，读出和校验)。示例性地，通过列驱动器电路7对比读取数据自动地检查写入数据并根据两数据之间的匹配而设定写入禁止，来完成该校验。

在步骤ST12之后，并列地执行步骤ST13和ST14。在步骤ST13中，进行检查以确定第一字的第一写入是否已经结束。提供该步骤，以便在第一写入终止的时刻便开始写入第二字。即，这里规定了移位的周期数。如果将移位设为两个周期，那么在步骤ST13中所作的检查是关于第一字的第二写入是否已经结束。在这个示例中，步骤ST13中检查的结果是肯定的，从而开始了第二字的写入。

同时，在步骤ST14中作检查来确定编程是否完成。当已经校验了所有位(存储单元)时，确定完成了编程。因此非常可能的是，步骤ST14中的检查结果在第一轮否定的。然后到达步骤ST15。

在步骤ST15中，作检查来确定是否用完了规定的写入次数。没有用于检查规定次数是否用完的这个步骤(即，步骤ST15)，则在有缺陷的存储单元被检测的情况下，从步骤ST14至步骤ST11的循环就没有出口。这里提供步骤ST15来避免这样的可能出现的结果。如果发现用完了规定的写入次数，则到达步骤ST16，设定写入未完成标志并终止第一字的写入。

当正执行第一字上的第二及后续的写入和校验操作周期时，以如图5中所示的同步移位方式开始第二字的写入。这里涉及的步骤(即，步骤ST21至ST26)与在第一字上执行的步骤ST11至ST16相同。

如同更早的周期中那样，在步骤ST23中检测到步骤ST22中第一写入的结束，并且开始了第三字的写入(在步骤ST31至ST36中)。以同样的方式，第四字的写入(在步骤ST41至步骤ST46中)比第三字的开始晚一个周期开始。

如图所示，如果第四字是最后的字，那么就没有继步骤ST42之后的当检测到第一写入结束时让后续操作继续的处理(等同于步骤ST13、ST23和ST33)。步骤ST46的结束使得四字页编程完成。

在随后的操作流程中，如果步骤ST13、ST23、ST33以及ST34中任一的检查结果是否定的(“No”)，那么将不会执行后续处理(步骤ST13情况下为步骤ST21至ST26)。在图6中用“NOP”表示这种处理的缺乏。

在其中作了检查来确定写入(编程)是否完成的步骤ST14、ST24、ST34以及ST44的每个中，可以基于前一写入校验操作的结果来确定接下来要控制的栅极电压值。这与如下事实相关：可以使用栅极电压来控制其中电流像图4中所示的那样与阻抗变化强烈相关的阻抗可变型存储单元的阻抗。如果存储单元具有图4中所示的特性，那么可以通过针对规定的阻抗值而适当地选择栅极电压的设定来控制这些存储单元上写入的成功率。出于这个原因，即使考虑到输入数据的随机改变，也可以就多少写入操作会完成向无缺陷存储单元写入数据而做出高概率预测。因此，如果接下来要控制的栅极电压是基于写入校验操作的结果而确定的，那么和如果栅极电压值被控制成每次改变一个步长相比，上述特征允许更快速的编程。

在上述的第一实施例中，在地址k的编程结束之前，地址j的编程比地址k的编程晚一个周期(或几个周期)开始。如果假设在编程结束之前平均要执行Q个校验周期，那么编程吞吐量以大约Q因子倍增。

根据第一实施例，如果将用单个写入的编程成功率设定为高(例如，为80百分比或更高)，那么所消耗电流的峰值的上升可以保持为正常的1.2倍或更少，并且可以并行地编程多个地址。

<2.第二实施例>

图7A、7B、7C以及7D是涉及第二实施例的校验写入控制的概念图。尽管可以像5A至5C的情况下一样，通过选择如图2中所示的每块IO[n]一个存储单元来构成写入单元单位，但是图7A至7D所示的是另一类型的示例。即，将连接至给定字线WL的一组S个存储单元作为一个写入单元单位。也可以从上述第一实施例得到此变形。这是第二实施例相比第一实施例可能出现的区别而非本质的区别。

图7A至7D所示的技术与图5A至图5C所示技术的真正区别是新加入校验写入操作的位数(即，存储单元数)在各周期之间变动。更具体地，在第二周期中新增加的A位少于最初的S位。同样地，在第三周期中新增加的B位少于S位以及在第四周期中新增加的C位少于S位。值A、B以及C不是固定的，它们在各周期之间变动。要在每个周期中同时处理的位的数量保持在数量S(位)以下。

可以进行上述种类的控制是基于以下事实：给定例如图4中所示那样的高度可控的存储单元，通过校验的概率(即编程成功率)基本上保持为恒定。

图8示出涉及第二实施例的操作流程。首先，在步骤ST51中，激活给定的字线来选择行。然后在步骤ST52中，从连接至选择的字线的R个存储单元中，选择连接至S条位线(即，S列)的给定组的写入单元单位。

在步骤ST53和ST54中，在选择的写入单元单位(S位)上执行写入和写入校验(读取和校验)操作。在步骤ST55中，成功编程从而通过校验的位数q(q≤S)被计数。例如，如果将数量S设定为16，以及将编程成功率设定为75％，那么位数q是12。在接下来的步骤ST56中没有选择这12列。在接下来的步骤ST57中，作检查来确定页编程是否完成。当已校验了所有R位且所有列已经不被选择时，确定编程完成。

此时，步骤ST57中的检查结果是否定的(“No”)，并且到达步骤ST58。在步骤ST58中，从剩余未选择的列中选择q个新的列(即，等于前回成功编程的位数)。预先确定了选择列的优先顺序。

然后再次到达步骤ST53，并且将新选择的q列加入至前回编程周期中失败的(S-q)列。在步骤ST53和ST54中，在通过添加选择而获得的总共S列上执行写入和写入校验操作。再次在步骤ST55中计数已被编程的位数，在步骤ST56中再次不选择被成功编程的列，以及在步骤ST57中再次作检查来确定页编程是否完成。

当编程成功率被设定为75％时，在第二周期中成功地编程了12位且4位失败。在四个失败的位中，有一个可能已从第一周期中继承。

在第三以及后续的周期中重复上述步骤。在接近一个页结束的周期中，可能再也没有用于在步骤ST58中添加的足够位。在那种情况下，在少于S的位上执行写入。最终，当发现完成整个页的编程时，在步骤ST59中不选择当前行，并且结束一个页的写入。

在如上的操作流程中，在除了几个接近结束的周期外的各周期中都恒定地在S位上执行写入。那意味着通过第二实施例比通过第一实施例更加均匀地保持了消耗的写入电流量。结果，即使与最大写入计数S一致地将电源电路的能力设置为低，也可以保证性能。因此有两种可能：或者可以减小电源电路的规模，或者可以为了提升操作速度而提高电源电路的驱动功率。

上述讨论的操作可以逐条列举如下：

1)对于由R位组成的页编程，第一校验周期中在S位上首先执行写入和校验操作，其中S小于R。

2)在其数量为在第一校验周期中完成了写入的位的数量以下的新位上开始第二校验周期。

3)在其数量为在第二校验周期中完成了写入的位的数量以下的新位上开始第三校验周期。

4)重复相似性质的周期。

5)可以将上述逐条列举的步骤1)至4)总结为下面的表述：在其数量为在第(k-1)校验周期中完成了写入的位的数量以下的新位上开始第k校验周期。

利用第二实施例，同时经历每个校验周期的位的数量典型地保持为S以下。这使得能够最大化编程吞吐量同时将峰值消耗电流限制为与S位相当的写入电流。

第二实施例适用于根据写入数据对经历集体擦除后处于被预先删除的状态的各页进行选择性编程(写入)的情况。在这样的情况下，可以预先禁止根据写入数据不会被编程(即，不在其上写入数据)的位(列)，以便不会选择这些位。

<3.变形例>

可以向其应用本发明的实施例的非易失性存储单元不限于阻抗可变型存储单元MC。如上所述，本发明的实施例的写入校验操作旨在抑制总单元电流。实施例的降低总单元电流的能力通过图4中示出的存储单元阻抗是高度可控的事实而得到了技术上的支持。就那方面而言，当将本发明应用到结合了阻抗可变存储单元的本发明的实施例(尤其是第二实施例)时，本发明尤其有效。

然而，应当注意，当涉及到控制是否让单元电流流动时，电压控制型存储单元在抑制总消耗电流方面十分有效。鉴于此，本发明可适用于包括FG和MONOS型(NAND、OR，等等)以及MRAM和ReRAM的所有非易失性存储器。

本申请包含与2009年2月5日在日本专利局提交的日本在先专利申请JP2009-024724中公开的内容相关的主题内容，其全部内容通过引用结合于此。

本领域技术人员应当理解，在所附权利要求书或其等同物的范围内可以根据设计要求和其它因素做出各种修改、组合、子组合以及改变。

Claims (10)

1.一种非易失性半导体存储装置，包括：

多个存储单元；以及

驱动器电路，其被配置成以周期执行校验写入操作，包括：从所述多个存储单元的阵列中选择用于构成写入单元单位的预定数量的存储单元；将数据集体地写入所述预定数量的存储单元；以及校验写入的数据，所述驱动器电路还重复地执行所述校验写入操作，直到所述写入单元单位内的所有存储单元都通过了校验为止；

其中，利用从所述多个存储单元的阵列中选择的多个所述写入单元单位，所述驱动器电路在未通过校验的存储单元上，按照向一个写入单元单位写入数据比向另一个写入单元单位写入数据晚至少一个周期开始的方式，同时地执行多个所述校验写入操作。

2.根据权利要求1所述的非易失性半导体存储装置，其中，给定所述多个所述写入单元单位，所述驱动器电路最大化首先要写入数据的写入单元单位中的存储单元数量，所述驱动器电路还使数据的写入以逐渐延迟的方式开始的各写入单元单位中的存储单元数量变化。

3.根据权利要求2所述的非易失性半导体存储装置，其中，所述驱动器电路按照所述校验写入操作在一个周期中同时执行的存储单元的数量不超过首先写入数据的写入单元单位中最大存储单元数量的方式，控制各写入单元单位中的存储单元数量。

4.根据权利要求3所述的非易失性半导体存储装置，其中，数据的写入比所述另一个写入单元单位晚至少一个周期开始的所述一个写入单元单位具有在所述多个存储单元的阵列内与所述另一个写入单元单位的地址连续的地址。

5.根据权利要求4所述的非易失性半导体存储装置，其中，所述多个存储单元各自按照使阻抗值根据施加的电压而变化的存储元件和存取晶体管串联在第一公共线和第二公共线之间的方式来形成。

6.根据权利要求1所述的非易失性半导体存储装置，其中，数据的写入比所述另一个写入单元单位晚至少一个周期开始的所述一个写入单元单位具有在所述多个存储单元的阵列内与所述另一个写入单元单位的地址连续的地址。

7.根据权利要求6所述的非易失性半导体存储装置，其中，所述多个存储单元各自按照使阻抗值根据施加的电压而变化的存储元件和存取晶体管串联在第一公共线和第二公共线之间的方式来形成。

8.根据权利要求1所述的非易失性半导体存储装置，其中，所述存储单元是阻抗可变型存储单元。

9.一种在非易失性半导体存储装置上执行校验写入操作的方法，所述方法包括下述步骤：

以周期执行所述校验写入操作，包括：从多个存储单元的阵列中选择用于构成写入单元单位的预定数量的存储单元；将数据集体地写入所述预定数量的存储单元；以及校验写入的数据，所述校验写入操作还被重复地执行，直到所述写入单元单位内的所有存储单元都通过了校验为止；

其中，利用从所述多个存储单元的阵列中选择的多个所述写入单元单位，在未通过校验的存储单元上，按照向一个写入单元单位写入数据比向另一个写入单元单位写入数据晚至少一个周期开始的方式，同时地执行多个所述校验写入操作。

10.根据权利要求9所述的在非易失性半导体存储装置上执行校验写入操作的方法，其中，所述存储单元是阻抗可变型存储单元。

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