CN105609132A - 半导体存储装置 - Google Patents

Abstract

一种半导体存储装置，具有使用可变电阻元件的至少一个存储单元，以及控制存储单元的写入和读取的控制电路。通过控制电路实现的操作包括第一写入操作，第二写入操作以及重写操作。第一写入操作是用于将第一极性的第一电压施加至存储单元的写入操作。第二写入操作是用于将与第一极性相反的第二极性的第二电压施加至存储单元的写入操作。重写操作是在第一写入操作失败时，用于进一步执行用于将第二极性的第二电压施加至存储单元的第二A写入操作以及用于将第一极性的第一电压施加至存储单元的第一A写入操作的写入操作。

Description

半导体存储装置

相关申请的交叉引用

将2014年11月19日提交的日本专利申请No.2014-234648的公开内容(包括说明书，附图和摘要)整体并入本文作为参考。

技术领域

本发明涉及一种半导体存储装置，且特别涉及一种使用可变电阻元件的半导体存储装置。

背景技术

在类似闪存或ReRAM(电阻式RAM)的非易失性存储器的写入中，对于数据写入之后的数据是否已经适当写入进行确认，且在数据没有适当写入时执行用于执行各个额外写入操作的检验操作。对于额外写入操作来说，通常，在希望写入0时执行写入0的操作，且在希望写入1时执行写入1的操作。

例如，已经在专利文献1和专利文献2的每一个中描述了一种方法，其中在使用可变电阻元件的双极型ReRAM中，比通常电压低的低压的0取向脉冲首先在1未能被写入时施加，且随后施加1取向脉冲(例如图11中的第二至第三步骤)以由此执行重写。

[现有技术文献]

[专利文献]

[专利文献1]日本专利No.4838399

[专利文献2]日本专利No.5307213

发明内容

在双极型ReRAM(其中施加至可变电阻元件的电压极性在可变电阻元件切换至高电阻以及切换至低电阻时反转)中，当相同极性的电压顺序地持续施加至可变电阻元件时，可变电阻元件的疲劳度增大，因此可靠性退化。在上述各个专利文献1和专利文献2中所述的方法中，考虑相反脉冲的施加会带来降低疲劳度的效果，但是这种效果不明显，因为将被施加的脉冲的电压低。因此需要提高可变电阻元件的长期可靠性。

将从本说明书和附图的描述中使其他问题和新颖特征显而易见。

根据本发明一个方面的半导体存储装置包括使用可变电阻元件的至少一个存储单元，以及控制存储单元的写入和读取的控制电路。通过控制电路进行的操作包括第一写入操作，第二写入操作以及重写操作。第一写入操作是用于将第一极性的第一电压施加至存储单元的写入操作。第二写入操作是用于将与第一极性相反的第二极性的第二电压施加至存储单元的写入操作。重写操作是用于当第一写入操作失败时进一步执行用于将第二极性的第二电压施加至存储单元的第二A写入操作以及用于将第一极性的第一电压施加至存储单元的第一A写入操作的写入操作。

更优选地，在半导体存储装置中，属于重写操作的第二A写入操作施加具有与第二写入操作相同幅值的脉冲。

根据本发明的一个方面，能提高可变电阻元件的长期可靠性。

附图说明

图1是示出根据本发明的实施例1的半导体存储装置中使用的可变电阻元件的结构的一个示例的示意图；

图2是示出包括根据本发明实施例1的半导体存储装置中的图1中所示的可变电阻元件的存储单元的构造的一个示例的示意图；

图3是示出其中图2中所示的各个存储单元设置在根据本发明实施例1的半导体存储装置中的存储单元阵列的构造的一个示例的示意图；

图4是示出包括根据本发明实施例1的半导体存储装置中的检验操作的写入操作流程的一个示例的流程图；

图5是示出当在做出是否预先在根据本发明实施例1的半导体存储装置中执行写入的决定之后，执行包括检验操作的写入操作时的流程的一个示例的流程图；

图6A和6B是分别示出包括相对于根据本发明的实施例1的半导体存储装置的常规检验操作的写入操作的波形的一个示例的示意图；

图7A和7B是分别示出包括根据本发明实施例1的半导体存储装置中的检验操作的写入操作的波形的一个示例的示意图；

图8是示出根据本发明实施例1的半导体存储装置中的存储单元阵列的构造的变形的示意图；

图9是示出根据本发明实施例2的半导体存储装置中的逐位顺序写入操作的波形的一个示例的示意图；

图10是示出根据本发明实施例2的半导体存储装置中的多位的组中的写入操作的波形的一个示例的示意图；

图11A和11B分别是用于说明根据本发明实施例2的半导体存储装置中的顺序和有效写入操作(无检验)的一个示例的示意图；

图12是用于说明根据本发明实施例2的半导体存储装置中的有效写入操作(包括检验)的一个示例的示意图；

图13是示出根据本发明实施例2的半导体存储装置中的多位的组中的包括检验的写入操作(对应于图4)的一个示例的流程图；

图14是示出根据本发明实施例2的半导体存储装置中的多位的组中的包括检验的写入操作(对应于图5)的一个示例的流程图；

图15是用于说明根据本发明实施例2的半导体存储装置中的有效写入操作的变形(其中并行执行用于检验的复位写入和重写)的示意图；

图16是用于说明根据本发明实施例2的半导体存储装置中的有效写入操作的变形(其中并行执行检验和正常写入)的示意图；

图17是示出根据本发明实施例3的半导体存储装置中的多位的组中的写入操作的波形的一个示例的示意图；以及

图18是示出根据本发明实施例4的半导体存储装置的构造的一个示例的示意图。

具体实施方式

为方便起见，在以下实施例中，无论所需情形如何，都通过分成多个部分或实施例描述本发明。但是，除非另外特别说明，否则它们不是彼此无关的。其中一个的某些或全部的变形，细节，补充说明等与另一个的相关。

而且，当在下述实施例中涉及元件等的数目(包括工件数，数值，量，范围等)时，除非另外特别说明且原理上明确限于特定数目，否则其数目不限于特定数目且可以是大于或小于或等于特定数目。

还毋容质疑的是，在以下实施例中，其中使用的部件(也包括元件或要素步骤等)通常不是必要的，除非另外特别说明且考虑原理上明确必要等之外。

类似地，当下述实施例中涉及部件等的形状，位置关系等时，它们将包括基本上相同或类似于它们的形状等的情况，除非另外特别说明且考虑在原理上等明确不是上述情况之外。这也类似地适用于上述数值和范围。

[实施例概要]

首先将说明实施例的概要。在本实施例的概要中，本实施例将借助括号内的实施例的对应部件的参考数字等进行说明。

根据一个实施例的半导体存储装置具有使用可变电阻元件(VR)的至少一个存储单元(MC)、以及控制存储单元的写入和读取的控制电路(WLCTL,BLCTL,PLCTL)。控制电路实现的操作包括第一写入操作(双极型On(或Off)写入操作)、第二写入操作(双极型Off(或On)写入操作)、以及重写操作。第一写入操作是用于将第一极性的第一电压施加至存储单元的写入操作。第二写入操作是用于将极性与第一极性相反的第二极性的第二电压施加至存储单元的写入操作。重写操作是在第一写入操作失败时，用于进一步执行用于将第二极性的第二电压施加至存储单元的第二A写入操作(复位Off(或On)写入操作)以及用于将第一极性的第一电压施加至存储单元的第一A写入操作(原始On(或Off)写入操作)的写入操作。

更优选地，在半导体存储装置中，进行属于重写操作的第二A写入操作以施加与第二写入操作相同幅值的脉冲。

将根据附图在下文详细说明基于上述实施例的概要的各个实施例。顺便提及，相同参考数字或相关参考数字在用于说明实施例的所有附图中原则上分别指代相同构件，且将省略其重复说明。

[实施例1]

将使用图1至8说明根据本实施例1的半导体存储装置。

根据本实施例1的半导体存储装置是双极型ReRAM且为其中施加至可变电阻元件之一的电压的极性在可变电阻元件切换至高电阻以及切换至低电阻时反转的存储单元。在双极型ReRAM中，当持续在一个方向上写入时，会发生可变电阻层中氧分布的偏移，且可变电阻元件的特性会波动。因此，在各个可变电阻元件中，On(电阻降低)写入的次数以及Off(电阻增大)写入的次数需要进入通常基本上彼此相等的状态。

而且，在ReRAM的评估中已经清楚的是即使可变电阻元件的阻值在完全相同的条件下写入，每次后写入的阻值会出现很大波动，且阻值的波动程度处于可变电阻元件之间的波动之外。这种性质不同于现有技术的非易失性存储元件，并需要适应波动的新颖的写入方法。

因此，在本实施例中，在检验期间，首先在已经确认写入失败的位上在反向上执行数据的写入，且随后执行原始数据的写入。因此，在各个可变电阻元件中，通过将On(电阻降低)写入的次数以及Off(电阻增大)写入的次数设定为通常彼此近似相等的状态而避免氧分布偏移，由此提高可变电阻元件的长期可靠性。

<可变电阻元件>

首先参考附图1对有关根据本实施例1的双极型ReRAM中使用的可变电阻元件进行说明。图1是示出这种可变电阻元件的结构的一个示例。

在可变电阻元件VR中，可变电阻层VRL被金属层M1和金属层M2夹着。金属层M1以及金属层M2分别形成第一电极和第二电极。可变电阻层VRL分别基于金属层M1通过将正电压施加至金属层M2可改变为低阻(On)状态，且基于金属层M2通过将正电压施加至金属层M1可改变为高阻(Off)状态。通过使On和Off状态分别对应于0和1或1和0来存储1位信息。

可变电阻层VRL例如由金属氧化物形成(例如氧化钽，氧化钛，氧化锆或氧化铪)。在这种情况下，可变电阻层VRL可以是单层膜或层叠膜。当可变电阻层VRL是叠层时，可变电阻层VRL例如是其中元素种类的组合彼此不同的叠层。或者，可变电阻层VRL例如可以是其中元素种类组合彼此相同的层叠膜。在这种情况下，层叠膜的相应层在氧组分比上彼此不同。顺便提及，可变电阻层VRL的厚度例如大于或等于1.5nm且小于或等于30nm。金属层M1例如由钌、氮化钛、钽、氮化钽、钨、钯或铂形成。金属层M2例如由钌、氮化钛、钽、氮化钽、钨、钯或铂形成。

<存储单元>

将参考图2说明包括上述可变电阻元件VR的存储单元。图2是示出存储单元的构造的一个示例的示意图。

可通过组合图1中所示的可变电阻元件VR以及MOS晶体管TR来构造存储单元MC。MOS晶体管TR是控制是否将位线BL和板线PL之间的电势差施加至可变电阻元件VR或断开电势差的选择晶体管。可变电阻元件VR的一端分别耦合至板线PL，且其另一端通过MOS晶体管TR耦合至位线BL。而且，MOS晶体管TR的栅极耦合至字线WL。施加至可变电阻元件VR的电压的极性可根据是否将位线BL的电势和板线PL的电势中的一个设定为高于另一个的电势而进行切换。虽然没有对金属层M1和金属层M2中的那一个耦合至板线PL进行特别限定，但是下文说明将假设金属层M2耦合至板线PL。而且，虽然MOS晶体管TR不限于N沟道型或P沟道型，但是下文说明将假设MOS晶体管TR是N沟道型，其中通过将正电压施加至其栅极而使源和漏导电。顺便提及，在P沟道型的情况下，通过将负电压施加至其栅极而使其源和漏彼此导电。

<存储单元阵列>

将参考图3说明其中设置了上述存储单元MC的存储单元阵列。图3是示出存储单元阵列的构造的一个示例的示意图。

通过将各在图2中所示的存储单元MC以如图3中所示的矩阵形式排列而构造存储单元阵列MCA。在图3中，各个四边形都对应于图2中所示的存储单元MC。虽然图3示出具有16位存储能力的存储单元阵列MCA(4行×4列，存储单元MC00至MC03、MC10至MC13、MC20至MC23以及MC30至MC33)，但是如果阵列增加行和列，则可适当实现更大容量。

存储单元阵列MCA中的存储单元MC00至MC03、MC10至MC13、MC20至MC23以及MC30至MC33分别耦合至字线WL0至WL3、位线BL0至BL3以及板线PL0至PL3之间的交点。例如，存储单元MC00耦合至字线WL0，位线BL0以及板线PL0之间的交点。除了存储单元MC00之外的另外的存储单元MC01至MC03、MC10至MC13、MC20至MC23以及MC30至MC33也分别以相同方式耦合至字线，位线和板线之间的交点。

在存储单元阵列MCA中，所有板线PL0至PL3、位线B0至BL3以及字线WL0至WL3耦合至提供在阵列外周部分处的控制电路。例如，分别地，位线BL0至BL3耦合至阵列上方的位线控制电路BLCTL，板线PL0至PL3耦合至阵列下方的板线控制电路PLCTL，且字线WL0至WL3耦合至阵列左手边的字线控制电路WLCTL。控制电路通过将电压适当地施加至板线，位线以及字线以由此使期望的存储单元进入高阻状态或低阻状态而执行写入，或者通过检测流过位线或板线的电流以由此确定期望的存储单元是高电阻还是低电阻而执行读取。

例如，在由虚线围绕的存储单元MC11进入On状态而写入的情况下，板线PL1以及字线WL1分别设定至高电势，且所有位线BL0至BL3以及除板线PL1以及字线WL1之外的板线PL0，PL2以及PL3以及字线WL0,WL2以及WL3分别设定至零电势。在由虚线围绕的存储单元MC11进入Off状态而写入的情况下，位线BL1和字线WL1分别设定至高电势，且所有板线PL0至PL3，以及除了位线BL1和字线WL1之外的位线BL0、BL2和BL3和字线WL0、WL2和WL3分别设定为零电势。此外，为了执行与由虚线围绕的存储单元MC11是处于On还是Off状态有关的读取，如下执行：字线WL1设定为高电势。所有其它的位线BL0至BL3，以及除了板线PL1和字线WL1之外的板线PL0、PL2和PL3以及字线WL0、WL2和WL3分别设定为零电势。足够低于写入时的电压可施加至板线PL1以检测流过板线PL1或位线BL1的电流。

在上述操作中，在耦合至除字线WL1之外的字线的存储单元中的晶体管进入非导电状态，因此没有电压施加至可变电阻元件。此外，在没有耦合至位线BL1以及板线PL1的存储单元中，没有电压施加至可变电阻元件，因为位线BL0、BL2和BL3以及板线PL0、PL2和PL3变成相同电势。因此，仅由虚线围绕的存储单元MC11被写入和读取。除存储单元MC11之外的其他存储单元MC00至MC03,MC10、MC12、MC13、MC20至MC23以及MC30至MC33也类似于上述地进行写入或读取。

<写入操作、读取操作、检验操作>

将参考图4至7说明用于上述存储单元MC的写入操作、读取操作以及检验操作。

ReRAM具有可变电阻元件VR的阻值在写入的执行之后每次波动的特性。因此，即使在固定条件下执行写入，写入也会以某一概率失败。即，存在这样的情况，其中即使是试图以On进行写入，但是阻值也不能充分增小，或即使是试图以Off进行写入，但是阻值也不能充分增大。即使在这种情况下，检验操作可执行为在没有失败的情况下执行写入。

图4是示出包括通常的检验操作(即使在本实施例中也适用)的写入操作的流程的一个示例的流程图。首先，在开始写入操作(步骤S10)之后的步骤S11中，对某一存储单元执行On或Off写入。随后，在步骤S12中，检查写入是否通过执行存储单元的读取而适当执行。如果发现写入不能适当实现，则确定需要重写(步骤S13－是)。再次从步骤S13参考步骤S11，再次执行相同的写入。如果发现写入能适当实现(步骤S13－否)，则结束写入操作(步骤S14)。顺便提及，为了防止陷入死循环，通常为步骤S13中执行的是的确定的次数设置上限。

希望在对期望的存储单元执行写入时，预先执行存储单元的读取，且仅在其读取的状态反转时执行写入。例如，当希望启动某一存储单元时，如果存储单元目前为Off则执行On的写入，且如果存储单元目前为On则不执行。这是因为对处于On状态的可变电阻元件VR的重新写入On或对处于Off状态的可变电阻元件VR的重新写入Off会致使可靠性退化。当这种方法和上述检验组合在一起时写入操作的流程示于图5中。

即，图5是示出在确定是否预先执行写入之后执行包括检验操作的写入操作的流程的一个示例的流程图。在图5的示例中，在开始写入操作(步骤S20)之后在步骤S21中预先执行期望的存储单元的读取。随后在步骤S22中，确定是否需要用于反转对应的存储单元的状态的写入。如果确定需要这种写入(步骤S22－是)，则以与图4类似的方式在步骤S23至S25中对期望的存储单元执行写入。如果确定不需要写入(步骤S22－否)，则结束写入操作(步骤S26)。

图6是示出包括常规检验操作的写入操作的波形的一个示例的示意图。图6示出当图4的上述操作或图5中的步骤S23之后的操作执行时，所选存储单元的板线PL和位线BL之间施加的电压中的时间变化。但是，各个可变电阻元件VR的位线BL一侧上的端设定为零基准。图6A示出执行On写入，且图6B示出执行Off写入。写入#1对应于第一写入和检验读取，且写入#2对应于下一写入和检验读取。在其间施加On电势，Off电势以及读取电势的至少部分周期期间，正电势施加至所选存储单元的字线WL，且存储单元的晶体管必须设定为On状态。因此，持续在其间电压施加至位线BL和板线PL之间以及电压施加至字线WL的周期的脉冲波形电压(On脉冲、Off脉冲、读取脉冲)被施加至所选存储单元的可变电阻元件VR，由此执行写入或读取。

顺便提及，这些脉冲的电压不需要与施加在板线PL和位线BL之间的On电势、Off电势和读取电势一致，因为晶体管中存在电压降。如果在一个时间执行了写入，则不执行写入#2的操作。当在写入#2期间写入失败时，在附图中没有示出的写入#3之后重复类似于用于写入#2的操作。虽然施加读取脉冲用于检验读取，但是其电压被充分抑制为低到不影响可变电阻元件VR的程度。读取电势的极性可与On电势相同或相反(图6示出其与On电势相同)。On电势和Off电势可在幅值上彼此相等或不等(图6示出它们在幅值上彼此相等)。

当如图6中所示简单重复On或Off写入时，相同极性的脉冲施加至可变电阻元件VR以用于写入中的每次失败，因此提升了可变电阻元件VR的疲劳度且因此ReRAM的可靠性的退化变得易于积累。用于解决这种问题的写入方法示出于图7中。图7是示出包括本实施例中的检验操作的写入操作的波形的一个示例的示意图。图7A和7B分别对应于图6A和6B。图7不同于图6之处在于与最后写入极性相反的极性的脉冲在写入失败后加入重写写入#2。如图7A中所示，On脉冲首先在写入On时在Off脉冲的施加之后施加。此外，如图7B中所示，Off脉冲在写入Off时在On脉冲的施加之后施加。当需要没有示出于附图中的写入#3及其之后时，施加类似于写入#2的波形。例如图7中所示，在On的写入之前施加Off脉冲或在Off的写入之前施加On脉冲将被称为复位脉冲。

当可变电阻元件VR不完善地进入On状态时执行On的重写。此时，可变电阻元件VR首先复位至Off状态，且On的写入重新执行(图7A)。当可变电阻元件VR不完善地进入Off状态时执行Off的重写。此时，可变电阻元件VR首先复位至On状态，且重新执行Off的写入(图7B)。在ReRAM中，写入的失败通常由每次写入操作的偶然性导致，而不是由在写入失败发生时的可变电阻元件VR的特性的永久偏差导致。因此，在电阻器复位之后再次挑战写入而不是执行重新写入的本方法变得有效。根据本方法，即使重复检验写入，在数量上基本相同的On和Off脉冲也施加至可变电阻元件VR。因此，可变电阻元件VR的疲劳度积累被缓和，且提高了存储单元的可靠性。

可使复位脉冲精确地等于用于写入On或Off的脉冲。即，图7A中具有Off电势的复位脉冲可在幅值(电势幅值表示的脉冲高度以及周期幅值表示的脉冲宽度)上等于具有图7B中的Off电势的脉冲。具有图7B中的On电势的复位脉冲可在幅值上等于具有图7A中的On电势的脉冲。因此，用于产生复位脉冲的电路可共享为用于产生正常On或Off脉冲的电路。

<存储单元阵列的变形>

将参考图8说明上述存储单元阵列MCA的变形。图8是示出这种存储单元阵列的构造的变形的示意图。

各种变形都被认为是存储单元阵列MCA的形式。图8是其一个示例。集合多个板线PL。换言之，板线PL具有公共电耦合的一端。因此，示出其中可减小存储单元阵列MCA占据的面积的构造。

在这种构造中，例如，在由虚线围绕的存储单元MC11进入On状态而写入的情况下，除板线PL和字线WL1之外，位线BL0、BL2和BL3分别进入高电势，且除了字线WL1以及位线BL1之外的所有字线WL0、WL2和WL3分别进入零电势。在由虚线围绕的存储单元MC11进入Off状态而写入的情况下，位线BL1和字线WL1分别进入高电势，且板线PL、位线BL0、BL2和BL3，以及字线WL0、WL2和WL3分别进入零电势。此外，为了读取由虚线围绕的存储单元MC11是否是On或Off，可通过将字线WL1设定为高电势，将除了字线WL1之外的字线WL0、WL2和WL3，以及位线BL1设定为零电势，且施加足够低于写入板线PL和位线BL0、BL2和BL3的电压而检测流过板线PL和位线BL1的电流。

在上述操作中，在耦合至除字线WL1之外的那些的存储单元中的晶体管进入非导电状态，因此没有电压施加至可变电阻元件。此外，因为位线BL0、BL2和BL3以及板线PL在没有耦合至位线BL1的各个存储单元中变成相同电势，因此没有电压施加至可变电阻元件。因此，仅由虚线围绕的存储单元MC11被写入或读取。除存储单元MC11之外的其他存储单元MC00至MC03、MC10、MC12、MC13、MC20至MC23、以及MC30至MC33的写入或读取也类似于上述情况。

<实施例1的有利效果>

根据上述本实施例1，可提高可变电阻元件VR的长期可靠性。即，在双极型ReRAM中，当持续在一个方向上写入时，会发生可变电阻层VRL中的氧分布的偏移，且可变电阻元件VR的特性会波动。因此，在本实施例中，反转数据的Off或On写入首先在确认On或Off写入失败的位上执行。随后，执行原始数据的On或Off写入。因此，在各个可变电阻元件VR中，可通过使On写入的次数和Off写入的次数进入通常基本上彼此相等的状态而防止可变电阻层VRL中氧分布的偏移。换言之，可通过使On写入的次数和Off写入的次数进入通常基本上彼此相等的状态而缓和各个可变电阻元件VR的疲劳度积累。因此，可缓和可变电阻元件VR的长期可靠性。更详细的细节如下：

(1)当On(或Off)写入操作失败时，在各个可变电阻元件VR中执行用于执行复位Off(或On)写入操作以及原始On(或Off)写入操作的重写操作以使On写入的次数以及Off写入的次数进入通常基本上彼此相等的状态，由此能防止可变电阻层VRL中氧分布的偏移。

(2)属于重写操作的复位Off(或On)写入操作可通过施加与原始Off(或On)写入操作相同幅值的脉冲而充分获得降低可变电阻元件VR的疲劳度的效果。

(3)在On(或Off)写入操作之后读取数据。因此，当On(或Off)写入操作失败时，原始On(或Off)写入操作在复位Off(或On)写入操作的执行之后执行以复位由每次写入操作中的偶然性造成的不完全状态，因此可重新执行写入操作。

(4)重复重写操作直至写入操作顺利执行，或重复预定次数以由此能防止落入不能成功进行写入操作的死循环。

(5)在执行On(或Off)写入操作时，预先读取数据，且根据读取结果执行写入操作，由此致使可靠性没有退化。即，当希望执行On(或Off)写入操作时，如果Off(或On)写入操作处于执行状态，则执行On(或Off)写入操作，且如果On(或Off)写入操作处于执行状态，则不执行On(或Off)写入操作。因此，仅当需要反转On或Off写入的状态时，才执行写入操作。

(6)因为耦合至存储单元MC的板线PL具有分别公共电耦合的一端，因此可减小由存储单元阵列MCA占据的面积。

[实施例2]

将使用图9至16说明本实施例2的半导体存储装置。在本实施例2中，将主要说明不同于实施例1的要点。

因为考虑到读取，ReRAM中的On写入和Off写入而将板线PL和位线BL的电势设定为不同，因此在切换这些操作时发生位线BL或板线PL的充电和放电，且它们的频率切换致使功耗增加。虽然已经在实施例1中说明了写入至单个位，但是存在希望依次在多位中执行写入的情况。在这种情况下，在位线BL和板线PL之间的电势切换的次数减少，以能改善功耗以及操作速度。即，当相同操作施加至位时，位线BL和板线PL之间的电势的切换可通过依次执行它们的操作而避免。

将通过图9和10中所示的情况说明获得这种有利效果的原因。图9是示出逐位顺序写入操作的波形的一个示例的示意图。图10是示出多位的组中的写入操作的波形(其中多位属于相同的位线BL/板线PL)的一个示例。例如，考虑上述图3中所述，希望将数据写入耦合至位线BL1和板线PL1的所有四位(存储单元MC10,MC11,MC12和MC13)。为了说明的简便，虽然不包括检验操作，但是无论是否存在检验操作，类似的方法都是适用的。

假设Off、On、Off以及Off已经初始地写入这四位(地址假设为10、11、12和13)，且希望将On、Off、On和Off写入这些位。另一方面，当对每一位执行上述图5的操作且完全不会发生写入失败时，如图9中所示，需要执行“读取位10(WL0)→将On写入位10→读取位11(WL1)→将Off写入位11→读取位12(WL2)→将On写入位12→读取位13(WL3)→不进行操作”的操作。在这种操作期间，需要板线PL1和位线BL1的电势总共改变七次，即“读取状态→On写入状态→读取状态→Off写入状态→读取状态→On写入状态→读取状态”。

但是，集体地处理该四位假设是如图10中所示的过程。即，通过“读取位10→读取位11→读取位12→读取位13(读取所有四位)→将On写入位10→将On写入位12(将On写入到需要On写入的所有位)→将Off写入位11(将Off写入到需要Off写入的所有位)”而获得相同结果。在这种情况下，板线PL1和位线BL1的电势仅需要三种改变“读取状态→On写入状态→Off写入状态”。

顺便提及，控制脉冲电压至可变电阻元件VR的施加的周期，以便确定其间写入线电压设定为高电势的周期。因此，如图9和10中所示，板线PL1和位线BL1的脉冲宽度设定得较宽，包括相对于字线WL0、WL1、WL2和WL3的脉冲宽度的字线的脉冲宽度部分。而且，这里，字线WL0、WL1、WL2和WL3的高电势被设定以便相对于读取脉冲，On写入脉冲为低电势且Off写入脉冲为相等电势。

图9和10的操作可典型地如图11中所示表示。图11是用于说明顺序和有效写入操作(没有检验)的一个示例的示意图。图11A对应于图9，且图11B对应于图10。水平方向上的刻度分别对应于一个板线PL1和一个位线BL1的电压状态。上述刻度所示的四边形表示执行了单独位(10、11、12和13)的操作(R：读取、W-On:On写入、W-Off:Off写入)。当多个四边形垂直设置在相同刻度内时，它们表示在不改变电极线PL1和位线BL1的电压状态的情况下依次执行其操作。图11A表示通过电压状态的七次改变而完成的操作，且图11B表示通过电压状态的三次改变而完成的操作。

此外，考虑执行使用复位操作的检验。相对于具有所需写入的位10、11和12执行检验读取，同时保持板线PL1和位线BL1的电压设定。作为一个示例的写入位10和11已经失败的操作如图12中所示。图12是用于说明有效写入操作(包括检验)的一个示例的示意图。图12中对角地阴影的四边形对应于复位写入(W-On,W-Off)。多位的检验读取可在不改变板线PL1和位线BL1的电压状态的情况下执行。

即，如图12中所示，在第四和随后的次数之后，示出“读取位10→读取位11→读取位12(读取所有3位)→将复位写入的On写入位11→将Off写入位11→将复位写入的Off写入位10→将On写入位10→读取位10→读取位11(读取写入中的失败的2位)”的过程。

对应于上述图4和5的流程，在集体写入位的这种情况在图13和14中所示。图13是示出多位的组中的包括检验的写入操作(对应于图4)的一个示例的流程图。图14是示出多位的组中的包括检验的写入操作(对应于图5)的一个示例的流程图。

如图13中所示，首先在开始写入操作(步骤S30)之后在步骤S31中的所需位的存储单元上执行On写入。随后，在步骤S32中，对所需位的存储单元执行Off写入。随后，在步骤S33中，检查写入是否适当地通过执行存储单元的读取而执行。如果确定写入不能适当地执行，则确定需要重写(步骤S34–是)。从步骤S34参考回步骤S31，再次执行相同的写入操作。如果确定可适当地执行写入(步骤S34－否)，则终止写入操作(步骤S35)。

在图14的示例中，在开始写入操作(步骤S40)之后预先在步骤S41中执行所需的N位存储单元的读取。随后，在步骤S42中，确定是否需要用于反转存储单元的状态的写入。如果发现需要写入(步骤S42－是)，则以与步骤S43－S46中的图13类似的方式对期望的存储单元执行写入。如果发现不需要写入(步骤S42－否)，则终止写入操作(步骤S47)。

其中使图12的上述操作进一步有效的示例示出于图15中。图15是用于说明有效写入操作的变形(其中检验复位写入和重写并行执行)的示意图。如图15中所示，在第六时间处，在不改变板线PL1和位线BL1的电压状态的情况下执行位10的复位操作中的Off写入(W-Off)，以及位11的复位操作(W-On)之后的Off写入(W-Off)，由此可使检验操作进一步有效。

此外，图16是用于说明有效写入操作的变形(其中检验和正常写入并行执行)的示意图。图16示出其中位10和11的写入失败一次并执行检验的同时在不等待检验完成的情况下执行位12和13的写入的一个示例。存在当执行某一位的写入且随后对另一位执行写入时的情况，无需等待下一次写入直至完成前次写入。在这种情况下，如图16中所示，用于前次写入的检验操作，以及不用于后一写入检验的正常的写入操作可并行执行。

例如，在图16中，在第六时间处，在不改变板线PL1和位线BL1的电压状态的情况下执行位10的复位操作中的Off写入(W-Off)，用于位11的重写的Off写入(W-Off)以及位13的正常Off写入(W-Off)。或者，在第五时间处，在不改变板线PL1以及位线BL1的电压状态的情况下执行位11的复位操作的On写入(W-On)，以及位12的正常On写入(W-On)。因此，可在不改变板线PL1和位线BL1的电压状态的情况下，通过执行用于复位操作的Off写入或重写以及正常Off写入，或用于复位操作的On写入或重写以及正常On写入而使检验操作进一步有效。

在上述说明中，可全部替代On和Off。此外，虽然在上述说明中示出，其中在同一时刻对两个以上位不同时执行写入和读取的示例，但是如果对功耗等进行限制，则写入和读取可在同一时刻在两个以上位上同时执行。

即使在上述本实施例2中，也可获得类似于实施例1的有利效果。除此之外，根据本实施例2，当希望对多位依次执行写入时，可减少位线BL和板线PL之间的电势切换的次数，以避免位线BL和板线PL之间的电势切换。因此，能改善功耗以及操作速度。更详细的细节如下：

(11)通过将属于重写操作的复位操作施加至某一位的存储单元以及将重写操作或正常写入操作施加至另一位的存储单元，同时保持位线BL和板线PL之间电势的恒定，可并行执行有效的写入操作。还能通过减少位线BL和板线PL之间的电势切换的次数而改善功耗以及操作速度。

(12)在重写操作的情况下，可在写入操作之后集体地读取多位存储单元的数据并根据它们的读取结果执行写入操作而一次读取多位存储单元的数据。因此能执行更有效的操作。当写入操作失败时，可在对已经写入操作失败的位的存储单元执行复位操作之后对已经写入操作失败的位的存储单元执行重写操作。

(13)可通过集体地执行对已经写入操作失败的位的存储单元执行复位操作，以及对不同于已经写入操作失败的位的位的存储单元执行重写操作或正常写入操作而一次执行多位的写入操作。因此能执行更有效的操作。

[实施例3]

将使用图17说明根据本实施例3的半导体存储装置。在本实施例3中，将主要说明与实施例1和2不同的要点。

虽然实施例2已经说明了其中使属于相同位线BL的各个存储单元的写入和读取更有效的示例，但是也可通过类似方式使属于相同字线WL的各个存储单元的写入和读取有效。如上述图9和10中所示，鉴于施加至字线WL的最优电压，On写入、Off写入以及读取可不同。在这种情况下，有效的是分别对多位集体地执行On写入，Off写入以及读取。

图17是示出多位的组中的写入操作的波形(其中多位属于同一字线WL)的一个示例的示意图。在图17中，Off、On、Off以及Off初始地写入耦合至字线WL1的四位中。当On、Off、On和Off写入这些位时将要施加的电压的波形示例在图17中示出。

虽然在上述图10中减小了板线PL或位线BL的切换次数，但是图17中减少了字线WL的切换次数。虽然施加至可变电阻元件VR的脉冲宽度由上述图10中的字线WL的电压宽度确定，但是施加至可变电阻元件VR的脉冲宽度由图17中的板线PL或位线BL的电压宽度确定。

例如，考虑希望将数据写入上述图3中的耦合至字线WL1的所有四位(存储单元MC01、MC11、MC21和MC31)。如图17中所示的这种过程用于这四位(假设地址为01、11、21和31)。其示出“读取位01(PL0)→读取位11(PL1)→读取位21(PL2)→读取位31(PL3)(读取所有四位)→将On写入位01(PL0)→将On写入位21(PL2)(将On写入需要On写入的所有位)→将Off写入位11(BL1)(将Off写入需要Off写入的所有位)”的过程。在这种情况下，字线WL1的电势可假设存在类似于上述图10的方式的三个改变，即“读取状态→On写入状态→Off写入状态”。

上述方法可进一步与利用上述实施例2的复位操作的检验结合，且因此建立上述图12至16中的说明。但是实施例3与实施例2的不同之处在于在实施例2中，对属于相同位线BL和板线PL的各个存储单元依次执行读取和写入(它们可以同时执行)，而在本实施例3中，对属于相同字线WL的各个存储单元依次执行读取和写入(它们可以同时执行)。

即使在上述本实施例3中，也可获得类似于实施例1的有利效果。除此之外，根据本实施例3，在实施例2中抑制板线PL和位线BL之间切换的电压次数的同时，可抑制各个字线WL的电压切换次数。更详细的细节如下：

(21)通过将属于重写操作的复位操作施加至某一位的存储单元且将重写操作或正常写入操作施加至另一位的存储单元，同时保持字线WL的电势恒定，可并行执行有效写入操作。还能通过减少字线WL的电压切换次数改善功耗和操作速度。

[实施例4]

将使用图18说明根据本实施例4的半导体存储装置。图18是示出半导体存储装置的构造的一个示例的示意图。

根据本实施例4的半导体存储装置具有多个存储单元阵列MCA1和MCA2，分别控制存储单元阵列MCA1和MCA2的多个控制电路CTL1和CTL2，以及控制控制电路CTL1和CTL2的存储控制器MCTL。虽然在图18中，存储单元阵列和控制电路分别示出为两个，但是它们可有增多的数量或可以相反地为一个。存储单元阵列MCA1和MCA2分别通过上述图3和8中所示的矩阵形式排列存储单元而加以构造。如上述图3中所示，控制电路CTL1和CTL2分别控制施加至存储单元阵列外周部的板线，位线以及字线的电压。存储控制器MCTL例如通过微程序操作并执行半导体存储装置的整体控制。

虽然实施例1已经说明了其中存储单元中的所有板线，位线和字线耦合至阵列的外周部的控制电路(板线控制电路PLCTL，位线控制电路BLCTL，字线控制电路WLCTL)的示例，但是如图18中所示的构造也是可能的。例如，为了有效实现已经在各个实施例2和3中说明的多位的组中的写入操作，半导体存储装置可安装有通过如图18中所示的微程序操作的存储控制器MCTL。此外，半导体存储装置不仅安装有一个存储单元阵列，而且安装有存储单元阵列MCA1和MCA2以及控制存储单元阵列MCA1和MCA2的控制电路CTL1和CTL2，如图18中所示。

根据上述本实施例4，可获得类似于各个实施例1至3的有利效果。除此之外，半导体存储装置的操作可有效通过如本实施例4中的安装有存储控制器MCTL而实现。此外，诸如半导体存储装置等中的存储单元阵列以及控制电路的相应部件的数目可根据需要改变。

虽然已经根据优选实施例具体说明了本发明人提出的本发明，但是本发明不限于上述实施例。毋容质疑的是在不脱离其主旨的范围内可进行各种改变。

例如，已经详细说明了实施例以易于理解本发明，但是无需限于具备上述所有构造的实施例。而且，某一实施例的部分构造可由另一实施例的构造替代。此外，另一实施例的构造也可加入到某一实施例的构造。而且，可对各个实施例的部分构造进行其他构造的添加，删除以及替代。

Claims (15)

1.一种半导体存储装置，包括：

使用可变电阻元件的至少一个存储单元；以及

控制向所述存储单元写入和从所述存储单元读取的控制电路，

所述半导体存储装置通过所述控制电路使得以下操作得以执行：

用于将第一极性的第一电压施加至所述存储单元的第一写入操作，

用于将与所述第一极性相反的第二极性的第二电压施加至所述存储单元的第二写入操作，以及

当所述第一写入操作失败时，用于进一步执行第二A写入操作和第一A写入操作的重写操作，所述第二A写入操作用于将所述第二极性的所述第二电压施加至所述存储单元，所述第一A写入操作用于将所述第一极性的所述第一电压施加至所述存储单元。

2.根据权利要求1所述的半导体存储装置，

其中，属于所述重写操作的所述第二A写入操作施加具有与在所述第二写入操作中相同幅值的脉冲。

3.根据权利要求1所述的半导体存储装置，

其中，所述存储单元包括多个，并且所述存储单元分别耦合至字线、位线以及板线，并且

其中，在所述位线的每一条和所述板线的每一条之间的电势保持恒定的同时，属于所述重写操作的所述第二A写入操作被施加至第一位的存储单元，并且所述第二写入操作被施加至第二位的存储单元。

4.根据权利要求1所述的半导体存储装置，

其中，所述存储单元包括多个，并且所述存储单元分别耦合至字线、位线以及板线，并且

其中，在所述字线的每一条的电势保持恒定的同时，属于所述重写操作的所述第二A写入操作被施加至第一位的存储单元，并且所述第二写入操作施加至第二位的存储单元。

5.根据权利要求1所述的半导体存储装置，

其中，所述重写操作在所述第一写入操作之后读取所述存储单元的数据，并且当作为数据读取的结果所述第一写入操作失败时，执行用于将所述第二极性的所述第二电压施加至所述存储单元的所述第二A写入操作，并且随后执行用于将所述第一极性的所述第一电压施加至所述存储单元的所述第一A写入操作。

6.根据权利要求5所述的半导体存储装置，

其中，所述重写操作在所述第一A写入操作之后读取所述存储单元的数据，并且作为数据读取的结果，重复直至所述第一A写入操作成功或者重复预定次数。

7.根据权利要求5所述的半导体存储装置，

其中，所述存储单元包括多个，并且

其中，所述重写操作在所述第一写入操作之后集体地读取多位的存储单元的数据，并且当作为数据读取的结果所述第一写入操作失败时，执行用于将所述第二极性的所述第二电压施加至在所述第一写入操作中已经失败的位的存储单元的所述第二A写入操作，并且随后执行用于将所述第一极性的所述第一电压施加至所述位的所述存储单元的所述第一A写入操作。

8.根据权利要求7所述的半导体存储装置，

其中，集体地执行用于将所述第二极性的所述第二电压施加至所述失败的位的所述存储单元的所述第二A写入操作，以及用于所述将所述第二极性的所述第二电压施加至与失败的位不同的位的存储单元的所述第二写入操作。

9.根据权利要求1所述的半导体存储装置，

其中，当执行所述第一写入操作或者所述第二写入操作时，预先读取所述存储单元的数据，

其中，当作为数据读取的结果需要执行所述第一写入操作时，在执行所述第二写入操作的状态的情况下进行所述第一写入操作，并且在执行所述第一写入操作的状态的情况下不进行所述第一写入操作，并且

其中，当作为数据读取的结果需要执行所述第二写入操作时，在执行所述第一写入操作的状态的情况下进行所述第二写入操作，并且在执行所述第二写入操作的状态的情况下不进行所述第二写入操作。

10.根据权利要求1所述的半导体存储装置，

其中，所述存储单元包括多个，并且所述存储单元分别耦合至字线、位线以及板线，并且

其中，所述板线具有公共地电耦合的一端。

11.根据权利要求1所述的半导体存储装置，

其中，所述存储单元包括多个，并且

其中，所述存储单元分别具有所述可变电阻元件以及选择晶体管，所述选择晶体管以施加至所述可变电阻元件的电压的极性在所述可变电阻元件切换至高阻以及切换至低阻的场合变反转的方式来控制。

12.根据权利要求1所述的半导体存储装置，

其中，所述存储单元包括多个，并且所述存储单元分别耦合至字线、位线以及板线，并且

其中，当执行向所述存储单元写入和从所述存储单元读取时，所述控制电路包括将电压施加至所述字线的每一条的字线控制电路、将电压施加至所述位线的每一条的位线控制电路、以及将电压施加至所述板线的每一条的板线控制电路。

13.根据权利要求1所述的半导体存储装置，所述半导体存储装置具有一个或多个存储单元阵列、控制所述一个或多个存储单元阵列的一个或多个控制电路、以及控制所述一个或多个控制电路并且通过微程序操作的存储控制器，其中，在所述一个或多个存储单元阵列中所述存储单元以矩阵形式布置。

14.一种半导体存储装置，包括：

至少一个存储单元；以及

控制向所述存储单元写入和从所述存储单元读取的控制电路，

在用于将第一极性的第一电压施加至所述存储单元的第一写入操作之后，所述控制电路读取所述存储单元的数据，并且当作为数据读取的结果所述第一写入操作失败时，执行用于将与所述第一极性相反的第二极性的第二电压施加至所述存储单元的第二A写入操作，并且随后执行用于将所述第一极性的所述第一电压施加至所述存储单元的第一A写入操作。

15.根据权利要求14所述的半导体存储装置，

其中，所述半导体存储装置是ReRAM，并且

其中，所述存储单元的选择晶体管是双极型。