JP2011204302A

JP2011204302A - 半導体記憶装置

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Publication number: JP2011204302A
Application number: JP2010068817A
Authority: JP
Inventors: Koji Hosono; 浩司細野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-24
Filing date: 2010-03-24
Publication date: 2011-10-13
Also published as: US20110235398A1; US8625326B2

Abstract

【課題】選択メモリセルから確実にデータを読み出すことのできる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、選択されたビット線ＢＬ及び選択されたワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電圧を印加して、選択されたビット線ＢＬに流れる電流Ｉｃｅｌｌを検知することにより、可変抵抗素子ＶＲの抵抗状態を判定する読み出し動作を実行する制御回路を備える。読み出し動作は、選択された複数本のビット線ＢＬに電圧ＶＵＸを印加するとともに選択された１本のワード線ＷＬに電圧ＶＵＸよりも低い電圧Ｖｓｓ＿ｒｏｗを印加するセンス動作を複数回実行し判定結果を累積する動作である。制御回路は、１つのセンス動作において低抵抗状態であると判定された選択メモリセルＭＣに接続されたビット線ＢＬへの電圧ＶＵＸの印加を停止して次のセンス動作を実行する。
【選択図】図３

Description

本発明は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、記憶素子に可変抵抗素子を用いる抵抗変化メモリ装置が注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）等も含むものとする。

抵抗変化メモリ装置のメモリセルには、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねることにより、セルアレイが構成できるからである。さらに、このようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルに対するデータの書き込みは、可変抵抗素子に所定の電圧を短時間印加することにより行う。これにより、可変抵抗素子が高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子を高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。一方、メモリセルに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子に対し、セット動作時よりも低い所定の電圧を長時間印加することにより行う。これにより、可変抵抗素子が低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子を低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。メモリセルは、例えば高抵抗状態を安定状態（リセット状態）とし、２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

メモリセルの読み出し動作は、可変抵抗素子に所定の電圧を与え、可変抵抗素子を介して流れる電流を差動増幅器にてモニターすることにより行う。この読み出し動作により、可変抵抗素子が低抵抗状態にあるか高抵抗状態にあるかを判定する。このような半導体記憶装置においては、可変抵抗素子の特性がばらついたとしても、読み出し動作により選択メモリセルから確実にデータを読み出すことが求められる（特許文献１参照）。

特開２００９−４８７５７号公報

本発明は、選択メモリセルから確実にデータを読み出すことのできる半導体記憶装置を提供することを目的とする。

本発明の一の態様に係る半導体記憶装置は、可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電圧を印加して、選択された前記第１配線に流れる電流を検知することにより、前記可変抵抗素子の抵抗状態を判定する読み出し動作を実行する制御回路とを備え、前記読み出し動作は、選択された複数本の前記第１配線に第１の電圧を印加するとともに選択された１本の第２配線に前記第１の電圧よりも低い第２の電圧を印加するセンス動作を複数回実行し判定結果を累積する動作であり、前記制御回路は、１つの前記センス動作において第１の抵抗状態であると判定された前記選択メモリセルに接続された前記第１配線への前記第１の電圧の印加を停止して次の前記センス動作を実行することを特徴とする。

本発明の別の態様に係る半導体記憶装置は、可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電圧を印加して、選択された前記第１配線に流れる電流を検知することにより、前記可変抵抗素子の抵抗状態を判定する読み出し動作を実行する制御回路とを備え、前記読み出し動作は、選択された複数本の前記第１配線に第１の電圧を印加するとともに選択された１本の第２配線に前記第１の電圧よりも低い第２の電圧を印加するセンス動作を複数回実行し判定結果を累積する動作であり、前記制御回路は、１つの前記センス動作において第１の抵抗状態であると判定された前記選択メモリセルに接続された前記第１配線への前記第１の電圧の印加を停止し、且つ１つの前記センス動作において前記第１の抵抗状態であると判定されなかった前記選択メモリセルへ印加する電圧を１つの前記センス動作時以上として次の前記センス動作を実行することを特徴とする。

本発明によれば、選択メモリセルから確実にデータを読み出すことのできる半導体記憶装置を提供することができる。

本発明の実施の形態の半導体記憶装置のメモリセルアレイを示す図である。本発明の実施の形態の半導体記憶装置の制御回路を示すブロック図である。第１の実施の形態の半導体記憶装置の読み出し動作を説明する図である。第１の実施の形態の半導体記憶装置の制御回路を説明する回路図である。第１の実施の形態の半導体記憶装置の読み出し動作を説明するタイミングチャートである。比較例の半導体記憶装置の読み出し動作を説明する図である。比較例の半導体記憶装置の読み出し動作を説明する図である。第２の実施の形態の半導体記憶装置の制御回路を説明する回路図である。第２の実施の形態の半導体記憶装置の読み出し動作を説明するタイミングチャートである。第３の実施の形態の半導体記憶装置の制御回路を説明する回路図である。第３の実施の形態の半導体記憶装置の読み出し動作を説明するタイミングチャートである。第４の実施の形態の半導体記憶装置の読み出し動作を説明する図である。第４の実施の形態の半導体記憶装置の読み出し動作を説明するタイミングチャートである。第４の実施の形態の半導体記憶装置の読み出し動作を説明するタイミングチャートである。比較例の半導体記憶装置の制御回路を示す図である。比較例の半導体記憶装置の読み出し動作を説明する図である。他の例の半導体記憶装置の制御回路を示す図である。他の例の半導体記憶装置の読み出し動作を説明する図である。抵抗調整回路の構成を説明する回路図である。

以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において、半導体記憶装置はメモリセルに可変抵抗素子を用いた抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

［第１の実施の形態］
（第１の実施の形態に係る半導体記憶装置の構成）
図１は、本発明の第１の実施の形態に係る半導体記憶装置のメモリセルアレイ１０の一部を示す図である。ユニポーラ型の抵抗変化メモリ装置は、図１に示すように、互いに交差するビット線ＢＬ及びワード線ＷＬの各交差部に、整流素子、例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣを配置する。ここでは前提として、ダイオードＤｉのアノード側につながる信号線をビット線ＢＬとし、カソード側につながる信号線をワード線ＷＬとしている。また、ダイオードＤｉと可変抵抗素子ＶＲの直列接続によるメモリセルＭＣを、図示の記号で表している。以下の例でも同様である。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。図１に示すメモリセルアレイ１０は、ビット線ＢＬの長手方向（図１に示すｙ方向）に例えば４ｋ個、ワード線ＷＬの長手方向（図１に示すｘ方向）に例えば１ｋ個のメモリセルＭＣが配置され、二次元マトリクス状に配列されている。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する（セット動作）。

一方、メモリセルＭＣに対するデータの消去は、セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加することにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する（リセット動作）。

メモリセルＭＣの読み出し動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をセンスアンプにてモニターすることにより行う。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。この読み出し動作については、後述する実施の形態において詳細に説明する。

図２は、本実施の形態の半導体記憶装置の制御回路を示すブロック図である。制御回路は、センスアンプ２０、ラッチ３０、カラムデコーダ４０、メインロウデコーダ５０、サブロウデコーダ６０、ワード線駆動回路７０を含む。図２に示す制御回路の構成では、カラムデコーダ４０、メインロウデコーダ５０、及びワード線駆動回路７０が、複数のメモリセルアレイ１０により共有されている。

ビット線ＢＬは、カラムデコーダ４０を介してセンスアンプ２０及びラッチ３０に接続されている。複数のセンスアンプ２０はそれぞれ読み出されたデータを検出し、複数のラッチ３０は読み出されたデータ及び書き込みデータを一時保持する。センスアンプ２０及びラッチ３０も、複数のメモリセルアレイ１０により共有されている。カラムデコーダ４０は、例えば１６本のビット線ＢＬを同時選択するデコーダ回路及びビット線スイッチ回路からなるカラム回路ユニットを複数個備える。以下では、センスアンプ２０の個数は、カラムデコーダがビット線ＢＬを同時選択する数に対応して１６個であるものとして説明を行う。

ラッチ３０は、ページバッファ２００に接続されており、読み出し動作時や書き込み動作時にセンスアンプ２０とページバッファ２００の間で送受信される読み出しデータや書き込みデータを一時保持する。ページバッファ２００は、データ処理の単位となる１ページのデータ（例えば２ｋバイト）を一時的に保持できるデータレジスタである。ページバッファ２００に複数ページ分のデータが保持されるように構成すると、ページバッファ２００をキャッシュメモリとして機能させることも可能である。

ワード線ＷＬは、メインロウデコーダ５０及びサブロウデコーダ６０に接続されている。メインロウデコーダ５０及びサブロウデコーダ６０によって、１本のワード線ＷＬが選択される。ここで、ロウデコーダは複数のメモリセルアレイ１０により共有されるメインロウデコーダ５０と、各メモリセルアレイ１０に付随するサブロウデコーダ６０との階層構造とされている。この階層構造のロウデコーダによりワード線選択が行われる。選択ワード線ＷＬには所定の選択ワード線電圧、非選択ワード線ＷＬには所定の非選択ワード線電圧がそれぞれワード線駆動回路７０から印加される。

ここで、カラムデコーダ４０、センスアンプ２０、メインロウデコーダ５０及びサブロウデコーダ６０等の制御回路と、それらを共有する所定数のメモリセルアレイ１０の集合体をバンク１００と称することにする。半導体記憶装置は、複数個のバンク１００（Ｂａｎｋ＿０〜Ｂａｎｋ＿ｍ）を備える。この複数のバンク１００（Ｂａｎｋ＿０〜Ｂａｎｋ＿ｍ）が並べられた領域をメモリコア部と称する。メモリコア部の周辺には、メモリコア部の動作制御を行うさまざまな周辺回路が配置される。

周辺回路は、データ入出力バッファ１１０、入出力制御回路１２０、アドレスレジスタ１３０、コマンドレジスタ１４０、動作制御回路１５０、パラメータレジスタ１６０、内部電圧生成回路１７０、コア制御バッファ１８０、データレジスタ１９０、及びページバッファ２００を含む。
データ入出力バッファ１１０は、Ｉ／Ｏパッドに接続されて、この半導体記憶装置に対するデータの入出力を行う。図２に示す回路構成では、半導体記憶装置の動作に供されるコマンド、アドレス、及びデータがすべてＩ／Ｏパッドから与えられるマルチプレクス方式が示されている。例えば、データを書き込む場合には、データ書き込みコマンド、選択メモリセルＭＣの場所を示すアドレス、及び書き込むデータが、データ入出力バッファ１１０を介して半導体記憶装置に与えられる。また、データを読み出す場合には、データ読み出しコマンド、選択アドレスが半導体記憶装置に与えられる。これらのコマンド、アドレスに基づきメモリコア部からページバッファ２００に読み出しデータが格納された後、データ入出力バッファ１１０を介して外部にデータが出力される。

入出力制御回路１２０は、Ｉ／Ｏパッドから入出力されるデータ等の識別や、データ出力を制御する。入出力制御回路１２０には外部からライトイネーブル信号、リードイネーブル信号、コマンドラッチイネーブル信号、アドレスラッチイネーブル信号等の各種の制御信号が与えられている。入出力制御回路１２０は、これらの各信号の状態の組み合わせ、及びタイミングの規定に基づいて、入出力データを制御する。
入出力制御回路１２０は、コマンド入力時にはデータ入出力バッファ１１０から入力されるデータをコマンドと認識して、コマンドレジスタ１４０に格納する。同様に、入出力制御回路１２０は、アドレス入力時には入力されるデータをアドレスと認識して、アドレスレジスタ１３０に格納する。入出力制御回路１２０は、データ入力時には入力されるデータをページバッファ２００に格納し、データ出力時には逆にページバッファ２００がデータを出力できる状態にする。書き込みデータや制御パラメータが入力された時には、それぞれデータレジスタ１９０やパラメータレジスタ１６０に格納する。図示は省略するが、入出力制御回路１２０は、半導体記憶装置の動作状態を示すステータスの出力制御や、ＩＤコード出力等を司る構成としても良い。

読み出し動作時には、コマンドが入力されて内部制御クロックが起動されるとともに、動作制御回路１５０が動作を開始する。また、種々の動作に応じた内部電圧を発生する内部電圧制御回路１７０も起動する。読み出し動作時には、動作制御回路１５０はメモリコア部で所望の読み出し動作が行われるように、ワード線ＷＬやビット線ＢＬの充放電、センスアンプ２０のプリチャージやセンス動作を制御するタイミング信号をコア制御バッファ１８０に出力する。また、内部電圧制御回路１７０も、メモリコア部及びコア制御バッファ１８０に所定の電圧を供給する。

ここで、コア制御バッファ１８０は各バンクＢａｎｋ＿０〜Ｂａｎｋ＿ｍに設けられているため、同時に動作させるバンクを自在に制御することができる。例えば、読み出し動作や書き込み動作のデータ処理速度を上げる場合には、同時に活性化させるバンクの数を増やせばよい。動作によっては、消費電流が非常に大きくなるので、同時に活性化させるバンクの数を増やしたり減らしたりすることも可能である。

（第１の実施の形態に係る半導体記憶装置の動作）
次に、このように構成された半導体記憶装置における読み出し動作について説明する。本実施の形態の半導体記憶装置の読み出し動作では、メモリセルアレイ１０内の複数のメモリセルＭＣから同時にデータを読み出す。

複数の選択メモリセルＭＣから同時にデータを読み出す場合、メモリセルアレイ１０の複数本（例えば１６本）の選択ビット線ＢＬには、選択ビット線電圧ＶＵＸが印加される。一方、１本の選択ワード線ＷＬには、選択ワード線電圧Ｖｓｓ＿ｒｏｗが印加される。その他の非選択ビット線ＢＬ及び非選択ワード線ＷＬには、それぞれ非選択ビット線電圧ＶＵＢ及び非選択ワード線電圧ＶＵＸが印加される。

この実施の形態では、複数の選択ビット線ＢＬ及び１本の選択ワード線ＷＬの交差部に接続された選択状態にある複数のメモリセルＭＣの両端に、ダイオードＤｉの順方向に電圧ｄＶ１が印加されるよう、電圧ＶＵＸの値が所定の値に設定されるものとする。ここで、電圧ｄＶ１は、一例として、１本のビット線ＢＬと１本のワード線ＷＬが選択されてメモリセルＭＣが１つずつ読み出される読み出し方式（ビット・バイ・ビット読み出し方式）が実行される場合において、メモリセルＭＣを正確に読み出すのに必要な電圧に設定することができる。
選択メモリセルＭＣの可変抵抗素子ＶＲが低抵抗状態（第１の抵抗状態）か高抵抗状態（第２の抵抗状態）かによって、セル電流Ｉｃｅｌｌの大きさが変化する。メモリセルＭＣに判定電流Ｉ＿ｒｅａｄ以上のセル電流Ｉｃｅｌｌが流れた場合、可変抵抗素子ＶＲが低抵抗状態であると判定され、データ“０”が読み出される。また、メモリセルＭＣに流れるセル電流Ｉｃｅｌｌが判定電流Ｉ＿ｒｅａｄ未満の場合、可変抵抗素子ＶＲが高抵抗状態であると判定され、データ“１”が読み出される。

本実施の形態の半導体記憶装置の読み出し動作では、センス動作を２回以上繰り返してメモリセルＭＣに保持されたデータを判定していく。ここで、センス動作とは、上記の複数本の選択ビット線ＢＬに電圧ＶＵＸを印加するとともに１本の選択ワード線に電圧Ｖｓｓ＿ｒｏｗを印加して複数の選択メモリセルＭＣからデータを読み出す動作のことである。

本実施の形態の半導体記憶装置では、各回のセンス動作において低抵抗状態の“０”データであると判定されたメモリセルＭＣは、次のセンス動作ではセンス動作の対象から外される。具体的には、ある回のセンス動作において低抵抗状態であると判定されたメモリセルＭＣに接続された選択ビット線ＢＬは放電され、そのメモリセルＭＣには次の回からはセンス動作は行われない。

以下、この読み出し動作について、図３を参照して詳細に説明する。図３は、本実施の形態の半導体記憶装置の読み出し動作を説明する図である。
図３は、メモリセルＭＣに電圧ｄＶ１が印加されるように電圧ＶＵＸの値を設定した際のセル電流Ｉｃｅｌｌの度数分布を示している。図３の横軸はセル電流Ｉｃｅｌｌを表し、縦軸はメモリセルＭＣの個数を表す。図３（ａ）〜（ｃ）には、それぞれ、１回目、２回目、３回目のセンス動作におけるメモリセルＭＣの分布が示されている。各回のセンス動作において、判定電流Ｉ＿ｒｅａｄ以上のセル電流Ｉｃｅｌｌを流したメモリセルＭＣが低抵抗状態（“０”データ：分布ＲＬ（“０”）ｃｅｌｌ）であると読み出される。また、判定電流Ｉ＿ｒｅａｄより低いセル電流Ｉｃｅｌｌを流したメモリセルＭＣが高抵抗状態（“１”データ：分布ＲＨ（“１”）ｃｅｌｌ）であると読み出される。この判定電流Ｉ＿ｒｅａｄは、実施例の説明の中では、センスアンプ２０がメモリセルＭＣのＬ／Ｈ判定をする境界の電流値と一致している。また、判定電流Ｉ＿ｒｅａｄは、低抵抗状態のセルの分布の下限と一致するような説明にしている。従って、この判定電流Ｉ＿ｒｅａｄはセットパルス印加後のセットベリファイ読み出しをイメージすると理解しやすい。実際の通常の読み出し動作においては、データの分布に対して所定のマージンが必要とされるため、図中に示した判定電流Ｉ＿ｒｅａｄ’が読み出しの判定電流となるが、何らかの理由によりそのマージンがなくなった状態での読み出しは、判定電流Ｉ＿ｒｅａｄと分布の関係の関係になる。以降の説明では、セットベリファイ読み出し動作や通常の読み出し動作を特別に区別することなく、センスアンプの判定電流Ｉ＿ｒｅａｄを用いた読み出し動作について説明を行う。

図３（ａ）は、複数回繰り返すセンス動作のうち、１回目のセンス動作の状態を示す分布である。
１回目のセンス動作において、選択したメモリセルＭＣの多くが低抵抗状態であったと仮定すると、その多くの低抵抗状態のメモリセルＭＣのそれぞれからセル電流Ｉｃｅｌｌ＿ｏｎ（ここで、Ｉｃｅｌｌ＿ｏｎはビット・バイ・ビット方式で読み出す場合の低抵抗状態のメモリセルＭＣに流れる平均的なセル電流、とする）が選択ワード線ＷＬへと流れ込もうとする。低抵抗状態の選択メモリセルＭＣがｎ個あれば、選択ワード線ＷＬに流れ込む電流は、ｎ×Ｉｃｅｌｌ＿ｏｎとなる。その結果、選択ワード線ＷＬの電圧は電圧Ｖｓｓ＿ｒｏｗよりも上昇し、選択メモリセルＭＣに印加される電圧は上記の値ｄｖ１よりも小さくなってしまう。その結果、セル電流が流れにくくなるため、低抵抗状態のメモリセルＭＣの平均的な電流であるセル電流Ｉｃｅｌｌ＿ｏｎは減少することになる。実際には低抵抗状態のセル電流にはばらつきがあるので、低抵抗状態にセットされたはずのメモリセルＭＣの一部のセル電流は、判定電流Ｉ＿ｒｅａｄを下回ってしまうことが起こり得る。すなわち、低抵抗状態のメモリセルＭＣの分布の下限が、判定電流Ｉ＿ｒｅａｄ以下となってしまうことが起こり得る（図３（ａ）中の実線で示す分布参照）。
一方、１回目のセンス動作において、選択したメモリセルＭＣの多くが高抵抗状態であり低抵抗状態に比べて１桁以上抵抗値が高いと仮定すると、選択ワード線ＷＬに電流が流れ込んでも、選択ワード線ＷＬの電圧への影響は小さい。その場合、選択メモリセルＭＣに印加される電圧はｄＶ１から殆ど変化せず、低抵抗状態のメモリセルＭＣは判定電流Ｉ＿ｒｅａｄ以上のセル電流をビット・バイ・ビット方式の状態と近い状態で流すことができる。この場合、低抵抗状態のメモリセルＭＣの分布をイメージすると、下限も含めて判定電流Ｉ＿ｒｅａｄ以上の位置にある（図３（ａ）中の一点鎖線で示す分布参照）。

１回目のセンス動作において、セル電流が判定電流Ｉ＿ｒｅａｄ以上であるメモリセルＭＣが、センスアンプにより判定される。１回目のセンス動作において低抵抗状態であると判定されたメモリセルＭＣは、次のセンス動作ではセンス動作の対象から外される。選択したメモリセルＭＣの多くが低抵抗状態（図３（ａ）中の実線で示す分布）である場合、低抵抗状態のメモリセルＭＣの分布の下限側にあるメモリセルＭＣの幾つかは、高抵抗状態にあると仮判定され得る。しかし、判定電流Ｉ＿ｒｅａｄ以上のセル電流を流したメモリセルＭＣは正確に低抵抗状態にあると判定されると共に、次回のセンス動作ではセンス動作の対象から外される。具体的には、１回目のセンス動作において低抵抗状態であると判定されたメモリセルＭＣに接続された選択ビット線ＢＬは放電され、２回目のセンス動作では、そのメモリセルＭＣについてのセンス動作は行われない。
なお、選択したメモリセルＭＣの多くが高抵抗状態であり、ワード線ＷＬに流れ込む電流が少ない場合は、低抵抗状態にあるメモリセルＭＣが全て正常に読み出されることもあり得る。

図３（ｂ）は、複数回繰り返すセンス動作のうち、２回目のセンス動作の状態を示す分布である。２回目のセンス動作時に選択メモリセルＭＣに印加する電圧もｄＶ１となるよう、電圧ＶＵＸの値が設定される。１回目のセンス動作において低抵抗状態であると判定されたメモリセルＭＣは、２回目のセンス動作ではビット線ＢＬが放電されて電圧が印加されない（斜線の丸印にて図示）。すなわち、２回目のセンス動作では、高抵抗状態と仮判定されたが実際は低抵抗状態にあるメモリセルと、実際に高抵抗状態にあるメモリセルＭＣのみがセンス動作の対象とされる。１回目のセンス動作で低抵抗状態にあると判定されたメモリセルＭＣがセンス動作の対象から除外された結果、同時にセンス動作の対象とされる低抵抗状態のメモリセルＭＣの数が少なくなっている。そのため、メモリセルＭＣを介して選択ワード線ＷＬへと流れ込む電流が減少する。その場合、１回目のセンス動作よりも選択ワード線ＷＬの電位上昇が抑制され、２回目のセンス動作の対象として残った選択メモリセルＭＣに印加される電圧が増加して、本来の印加電圧に近づく。したがって、１回目のセンス動作では高抵抗状態にあると仮判定された低抵抗状態のメモリセルＭＣのうちいくつかは、２回目のセンス動作では正確に低抵抗状態にあると判定される。２回目のセンス動作において低抵抗状態であると判定されたメモリセルＭＣは、３回目のセンス動作ではセンス動作の対象から外される。

図３（ｃ）は、複数回繰り返すセンス動作のうち、３回目のセンス動作の状態を示す分布である。３回目のセンス動作時に選択メモリセルＭＣに印加する電圧もｄＶ１となるよう、電圧ＶＵＸの値が設定される。１回目及び２回目のセンス動作において低抵抗状態であると判定されたメモリセルＭＣは、３回目のセンス動作ではビット線ＢＬが放電されて電圧が印加されない（斜線の丸印にて図示）。そのため、メモリセルＭＣを介して選択ワード線ＷＬへと流れ込む電流がさらに減少する。２回目のセンス動作よりも選択ワード線ＷＬの電位上昇が抑制され、３回目のセンス動作の対象として残った選択メモリセルＭＣに印加される電圧が増加する。したがって、２回目のセンス動作でも高抵抗状態と仮判定された低抵抗状態のメモリセルＭＣは、３回目のセンス動作では確実に低抵抗状態と判定される。

このように、本実施の形態の半導体記憶装置は、センス動作を複数回繰り返してメモリセルＭＣに保持されたデータを判定していく。各回のセンス動作において低抵抗状態であると判定されたメモリセルＭＣは、次のセンス動作の対象から外される。このようにしてセンス動作が繰り返されるにつれて、選択メモリセルＭＣの数が減るため、ワード線ＷＬに流れ込む電流が減少する。そのため、ワード線ＷＬに流れ込む電流によるワード線ＷＬの電圧Ｖｓｓ＿ｒｏｗからの電位上昇も小さくなる。低抵抗状態の複数のメモリセルＭＣの中で比較的抵抗値が高い（セル電流が小さい）メモリセルＭＣは、選択ワード線ＷＬの電位上昇によってセル電流がより減少するため、１回目のセンス動作では高抵抗状態にあると仮判定され得る。しかし、２回目以降のセンス動作でセンス動作の対象となるメモリセルＭＣの数が少なくされると、ワード線ＷＬの電位上昇も小さくなり、メモリセルＭＣに所望の読み出し電圧が印加されるようになって、正確に低抵抗状態にあると判定され得る。繰り返されるセンス動作の判定結果は、各センスアンプ２０毎に備えられたラッチ回路３０などの一時的なデータ保持手段に累積されることによって、所定の判定動作が終了したビット線ＢＬの制御を個別に行うことができる。そして、最終的な読み出し結果は、所定回の最後のセンス動作が終了した後に、そのようなデータ保持手段に格納されることになる。

次に、このような動作を可能にする制御回路の詳細と、その動作タイミングを図４及び図５を参照して説明する。図４は、実施の形態の半導体記憶装置の制御回路を説明する回路図であり、図５は、読み出し動作を説明するタイミングチャートである。

図４に示すように、メモリセルアレイ１０は、可変抵抗素子ＶＲとダイオードＤｉが直列接続されたメモリセルＭＣ＿０〜ＭＣ＿ｎを基本単位として構成されている。ダイオードＤｉのアノード側にビット線ＢＬ＿０〜ＢＬ＿ｎが接続されている。また、可変抵抗素子ＶＲ側の端部にワード線ＷＬが接続されている。ワード線スイッチ６１は、具体的にはワード線ＷＬに直接接続されたワード線駆動トランジスタである。このワード線スイッチ６１は、サブロウデコーダ６０に含まれる。ワード線駆動回路７０は、ワード線電圧の電圧制御を行う回路である。

ビット線ＢＬ＿０〜ＢＬ＿ｎは、カラムデコーダ４０に含まれるビット線スイッチ４１を介して信号線ＤＳＡ＿０〜ＤＳＡ＿ｎに接続される。この信号線ＤＳＡ＿０〜ＤＳＡ＿ｎがセンスアンプ２０に接続されている。図４に示されるようにカラムデコーダ４０とセンスアンプ２０の間にマルチプレクサ４２を設けることもできる。マルチプレクサ４２は、回路構成によって任意に導入することができる。例えば、カラムデコーダ４０により同時に選択されるビット線ＢＬの数が、センスアンプ２０の数よりも多い場合、センスアンプ２０に接続されるビット線グループを選択する必要が生じる。そのような場合に、マルチプレクサ４２が必要とされる。

センスアンプ２０は、クランプトランジスタ２１、カレントミラー回路２２、差動増幅器２３、センスデータラッチ２４、放電トランジスタ２５、及びイコライズトランジスタ２６を備える。クランプトランジスタ２１は、信号線ＤＳＡに一端が接続され、他端は差動増幅器２２の非反転入力端子（センスノードＮＳＥＮ）に接続されている。差動増幅器２２の反転入力端子には、データ判定のための参照電圧ＶＲＥＦ＿ＳＡが供給されている。センスノードＮＳＥＮと、差動増幅器２２の反転入力端子の間にはイコライズトランジスタ２６が接続されている。イコライズトランジスタ２６は、信号ＥＱｎが“Ｌ”状態のとき導通してセンスノードＮＳＥＮの電圧を参照電圧ＶＲＥＦ＿ＳＡと等しくする。参照電圧ＶＲＥＦ＿ＳＡを出力する参照電圧駆動回路１８１は、例えば、図２に示すコア制御バッファ１８０に含まれている。

信号線ＤＳＡとＶＵＢ端子（０Ｖ〜ダイオードの順方向電圧Ｖｆ（〜０．６Ｖ程度）が印加される端子）との間には、放電トランジスタ２５が接続されている。放電トランジスタ２５は、短絡信号ＢＬＤＩＳをゲートに入力されることにより、信号線ＤＳＡをＶＵＢ端子の電位ＶＵＢ（又は接地電位）に放電する機能を有する。ビット線プリチャージの補助のため、図４中の破線で示すＰＭＯＳトランジスタ２７ａ、２７ｂを付け加えることもできる。トランジスタ２７ａ、２７ｂは、信号ＰＲＥＣＨＧｎａ及びＳＷ＿０が“Ｌ”状態のとき、ビット線ＢＬを電圧ＶＣＬＡＭＰに充電する。

また、センスノードＮＳＥＮには、電流源回路２２ａ、ＰＭＯＳトランジスタ２２ｂ、２２ｃ、２２ｄ、２２ｅからなるカレントミラー回路２２が接続されている。また、電源ＶＳＥＬもカレントミラー回路２２の一部である。ＰＭＯＳトランジスタ２２ｂ、２２ｃ、２２ｄ、２２ｅにより、スイッチ制御機能を有するカレントミラーが構成される。カレントミラーには、電源ＶＳＥＬが接続されており、電源ＶＳＥＬからはビット線ＢＬの設定レベルより必要十分に高い所定の電圧が印加される。また、電流源回路２２ａによりカレントミラー回路２２に電流が供給されている。信号ＳＷ＿０及び信号ＰＲＥＣＨＧｎｓが“Ｌ”状態のとき、カレントミラー回路２２はセンスノードＮＳＥＮに所定の電流を流す。カレントミラー回路２２は、読み出し動作時には、読み出し用の参照電流ＩＬをセンスノードＮＳＥＮへと流す。

センスアンプ２０の基本的な動作は、次の通りである。すなわち、ビット線ＢＬの電圧をクランプトランジスタ２１でクランプしながら、選択メモリセルＭＣ＿０にセル電流Ｉｃｅｌｌ＿０を流す。センスノードＮＳＥＮにはカレントミラー回路２２から参照電流ＩＬが流し込まれている。このセル電流Ｉｃｅｌｌ＿０と参照電流ＩＬの差分によるセンスノードＮＳＥＮの電圧の変化を差動増幅器２２により判定する。

差動増幅器２２の出力信号ｏｕｔ＿０は、センスデータラッチ２４に取り込まれる。センスデータラッチ２４は、信号ＳＴＲＢｎに基づいて差動増幅器２２の出力信号ｏｕｔ＿０をラッチする。読み出し動作が終了した際に、このセンスデータラッチ２４が保持しているデータがセンスアンプ２０の出力信号としてラッチ３０に送られる。そして、ラッチ３０のデータがページバッファ２００を介して外部に出力される。

同時に選択されて読み出し動作が実行されるメモリセルＭＣ＿１〜ＭＣ＿ｎも、それぞれ信号線ＤＳＡ＿１〜ＤＳＡ＿ｎを介して同様の構成を有するセンスアンプ２０に接続されている。

次に、本実施の形態の半導体記憶装置の制御回路を用いた読み出し動作について図５を参照して説明する。図５のタイミングチャートには、代表的な制御信号の状態と、ワード線ＷＬ、ビット線ＢＬ及びセンスアンプ２０のセンスノードＮＳＥＮの電圧値が示されている。

まず、時刻Ｔ０において、信号ＭＷＬＳＥＬ及び信号ＢＬＳＷＳＥＬが“Ｈ”状態となり、メインロウデコーダ５０及びカラムデコーダ４０がイネーブル状態になる。

次に、時刻Ｔ１において、信号ＶＲＯＷＵＰ及び信号ＷＬＤＶＳＥＬが“Ｈ”状態となり、サブロウデコーダ６０がイネーブル状態となる。選択ワード線ＷＬには電圧Ｖｓｓ＿ｒｏｗが印加され、非選択ワード線ＷＬには電圧ＶＵＸが印加される。また、時刻Ｔ１において、ビット線ＢＬには非選択ビット線電圧ＶＵＢが印加される。

時刻Ｔ２において、信号ＢＬＳＥＬが“Ｈ”状態となり、これによりクランプトランジスタ２１のゲートに印加される信号ＢＬＣも“Ｈ”状態になる。信号ＢＬＣは、クランプトランジスタ２１に読み出し動作時の参照電流ＩＬが流れるときに、読み出しの対象となるビット線ＢＬの電圧がＶＣＬＡＭＰ（＝ＶＵＸ）になるように、電圧ＶＣＬＡＭＰ＋Ｖｔｎに設定される。
同時に、メモリセルＭＣ毎に制御される信号ＳＷ＿０が“Ｌ”状態となり、ＰＭＯＳトランジスタ２２ｄ、２２ｅを導通状態とする。これにより参照電流ＩＬがビット線ＢＬに流れ始める。ここで、選択メモリセルＭＣが参照電流ＩＬと同じ電流値のセル電流Ｉｃｅｌｌを流すときに、信号線ＤＳＡの電圧値がちょうど電圧ＶＣＬＡＭＰ（＝ＶＵＸ）となるようなゲート電圧（電圧ＢＬＣ）がクランプトランジスタ２１に対して印加される。

また、信号ＥＱｎが“Ｌ”状態となることにより、イコライズトランジスタ２６が導通する。センスノードＮＳＥＮと参照電圧駆動回路１８１が接続された状態になり、差動増幅器２３の２つの入力端子の電圧が等しくなる。ここで、参照電圧駆動回路１８１は信号線ＤＳＡを介してビット線ＢＬに至るまでの配線を参照電圧ＶＲＥＦ＿ＳＡに保つだけの負荷がかかる。そのため、参照電圧駆動回路１８１には十分な充放電能力が必要となる。
また、信号ＰＲＥＣＨＧｎは“Ｌ”状態となるが、信号ＰＲＥＣＨＧｎｓは“Ｈ”状態のまま維持される。ＰＭＯＳトランジスタ２２ｆは非導通状態となり、ビット線ＢＬのプリチャージには用いられない。ここで、信号ＰＲＥＣＨＧｎａは、信号ＰＲＥＣＨＧｎと連動して“Ｌ”となる信号である。信号ＰＲＥＣＨＧｎａ及び信号ＳＷ＿０が“Ｌ”状態となり、ＰＭＯＳトランジスタ２７ａ、２７ｂを介して、電圧ＶＣＬＡＭＰ（＝ＶＵＸ）が直接信号線ＤＳＡに供給される。

時刻Ｔ２の後、選択メモリセルＭＣの状態に応じたセル電流Ｉｃｅｌｌが流れて選択ワード線ＷＬが充電されていく。選択ビット線ＢＬの電圧は、センスアンプ２０から流れ込む電流と選択ワード線ＷＬへ流れ出す電流がつりあう平衡状態となるように決定される。参照電圧駆動回路１８１の負荷電流Ｉｄｒｖ＿ａｌｌは、各センスアンプ２０において参照電流ＩＬからセル電流Ｉｃｅｌｌを差し引いた電流の合計となる。参照電圧出力回路１８１は、この負荷電流Ｉｄｒｖ＿ａｌｌと配線抵抗による電圧降下により各センスアンプ２０に印加する電圧ＶＲＥＦ＿ＳＡが所定の電圧値から大きくずれることがないようにする。

時刻Ｔ３において、信号ＥＱｎが“Ｈ”状態となり、ビット線ＢＬ及びセンスノードＮＳＥＮのプリチャージが終了し、読み出し動作が開始される。時刻Ｔ３から時刻Ｔ４までの時間ｔＳＥＮが１回目のセンス動作の期間である。参照電流ＩＬに対してセル電流Ｉｃｅｌｌが大きい場合、（ＩＬ＜Ｉｃｅｌｌ）は、センスノードＮＳＥＮの電圧は低下する。逆に、参照電流ＩＬに対してセル電流Ｉｃｅｌｌが小さい場合（ＩＬ＞Ｉｃｅｌｌ）は、センスノードＮＳＥＮの電圧は上昇する。データ判定に用いられる判定電流Ｉ＿ｒｅａｄの値は、Ｉ＿ｒｅａｄ＝Ｃｓｅｎ・（ＶＣＬＡＭＰ−ＶＲＥＦ＿ＳＡ）／ｔＳＥＮ＋ＩＬである（Ｃｓｅｎは、センスノードＮＳＥＮの静電容量）。本実施の形態では、センスノードＮＳＥＮの電圧ＶＣＬＡＭＰと参照電圧ＶＲＥＦ＿ＳＡは等しくされており、データを判定する電圧振幅が小さいために、判定電流Ｉ＿ｒｅａｄ≒ＩＬとみなすことができる。

時刻Ｔ４において、信号ＳＴＲＢｎが“Ｌ”状態となると、差動増幅器２３がセンスノードＮＳＥＮと参照電圧ＶＲＥＦ＿ＳＡを比較する。そして、差動増幅器２３の出力信号に基づいて、データの判定結果がセンスデータラッチ２４に取り込まれる。

時刻Ｔ５において、選択メモリセルＭＣに接続されたセンスノードＮＳＥＮの電圧が低下していると判定された場合（Ｉｃｅｌｌ＞ＩＬ（≒Ｉ＿ｒｅａｄ））、その選択メモリセルＭＣは低抵抗状態であるとして“０”データが読み出される。以降のセンス動作ではその選択メモリセルＭＣは読み出しの対象から外される。そのため、センスデータラッチ２４の結果に基づいて、ビット線放電信号ＢＬＤＩＳを“Ｈ”状態として、ビット線放電トランジスタ２５を導通させ、選択ビット線ＢＬ（Ｉｃｅｌｌ＿ｌ）を放電する。これにより、読み出し動作の対象から外されたメモリセルＭＣにはセル電流Ｉｃｅｌｌが流れなくなる。この時刻Ｔ５までが１回目のセンス動作である。

時刻Ｔ６において、センスノードＮＳＥＮの電圧を１回目のセンス動作の前の状態に戻すため、再び信号ＥＱｎを“Ｌ”状態とする。読み出しデータが確定していないメモリセルＭＣ、すなわちビット線ＢＬが放電されていないメモリセルＭＣに接続されたセンスアンプ２０において、ビット線ＢＬの電圧は、ほぼ選択ビット線電圧ＶＵＸである。また、センスノードＮＳＥＮの電圧は、参照電圧ＶＲＥＦ＿ＳＡより高いレベルにある。従って、時刻Ｔ６からのプリチャージ期間には、容量の軽いセンスノードＮＳＥＮの電圧を参照電圧ＶＲＥＦ＿ＳＡに戻すだけであり、比較的短い時間でプリチャージは完了する。

以降、時刻Ｔ６から時刻Ｔ１０の期間は、２回目のセンス動作の期間であり、時刻Ｔ２から時刻Ｔ６と同様の動作が行われる。２回目のセンス動作において低抵抗状態であると読み出された選択メモリセルＭＣも読み出しの対象から外される。そのため、センスデータラッチ２４の結果に基づいて、ビット線放電信号ＢＬＤＩＳを“Ｈ”状態として、ビット線放電トランジスタ２５を導通させ、選択ビット線ＢＬ（Ｉｃｅｌｌ＿ｍ）を放電する。そして、時刻Ｔ１０から時刻Ｔ１４は、３回目のセンス動作の期間であり、時刻Ｔ２から時刻Ｔ６と同様の動作が行われる。

３回のセンス動作で一連の読み出し動作を終了する場合、時刻Ｔ１４において信号ＢＬＳＥＬを“Ｌ”状態として、全てのビット線ＢＬを放電する。そして、時刻Ｔ１５において非選択ワード線ＷＬの放電を行い、時刻Ｔ１６においてメインロウデコーダ５０及びカラムデコーダ４０をディスエーブル状態にして動作を終了する。

選択ビット線ＢＬを変更して、次の一連の読み出し動作を再開する場合には、メインロウデコーダ５０の制御信号ＭＷＬＳＥＬを毎回“Ｌ”状態にする必要はない。この場合、カラムデコーダ４０のイネーブル信号ＢＬＳＷＳＥＬを“Ｌ”状態とした後、選択ビット線アドレスを変更する。そして、再び信号ＢＬＳＷＳＥＬを“Ｈ”状態にして読み出し動作を継続することができる。

（第１の実施の形態に係る半導体記憶装置の効果）
この本実施の形態の半導体記憶装置の効果について、比較例の半導体記憶装置を参照して説明する。比較例の半導体記憶装置の構成は、上述の第１の実施の形態に係る半導体記憶装置の構成と同様であるものとする。

（比較例に係る半導体記憶装置の動作）
図６は、比較例の半導体記憶装置の読み出し動作を説明する図である。比較例の半導体記憶装置も、メモリセルアレイ１０内の複数のメモリセルＭＣから同時にデータを読み出す。しかし、比較例の半導体記憶装置は、１回のセンス動作だけで読み出し動作を実行する。

複数（例えば１６個）のメモリセルＭＣから同時にデータを読み出す場合、その１６個の選択メモリセルＭＣのうち低抵抗状態にあるいくつかのメモリセルＭＣのそれぞれから、１本の選択ワード線ＷＬに向けてセル電流が流れる。低抵抗状態のメモリセルＭＣの数が多いと、選択ワード線ＷＬの電圧は、電圧Ｖｓｓ＿ｒｏｗよりも上昇してしまい、選択ビット線ＢＬと選択ワード線ＷＬの間の電圧は、所望の値ｄＶ１よりも小さくなってしまう。

図６（ａ）は、複数の選択メモリセルＭＣに同時に読み出し動作を実行した場合の状態を示す分布である。複数同時読み出しの対象とされた複数個のメモリセルＭＣ中に低抵抗状態のメモリセルＭＣの数が多いと、選択ワード線ＷＬの電位が上昇して選択メモリセルＭＣに印加される電圧が想定した値ｄＶ１よりも減少する。すると、低抵抗状態の選択メモリセルＭＣでも、分布ＲＬの下限近くにあるメモリセルＭＣは、判定電流Ｉ＿ｒｅａｄ未満のセル電流Ｉｃｅｌｌしか流すことができず、高抵抗状態（分布ＲＨ）にあると仮判定される虞がある

このような誤判定を防止するためには、上記のようなワード線ＷＬの電圧の上昇を考慮して、選択メモリセルＭＣに印加する電圧を電圧ｄＶ１よりも大きくすることが必要となる。選択ビット線ＢＬの電圧ＶＵＸ又は選択ワード線ＷＬの電圧Ｖｓｓ＿ｒｏｗを調整することにより、選択メモリセルＭＣに対して電圧ｄＶ２（ｄＶ１＜ｄＶ２）を印加することができる。

図６（ｂ）は、複数の選択メモリセルＭＣに電圧ｄＶ２を印加して同時に読み出し動作を実行した場合の状態を示す分布である。図６（ｂ）の分布に示すように、複数同時読み出しの対象とされた複数個のメモリセルＭＣ中に低抵抗状態のメモリセルＭＣの数が多く、ワード線ＷＬの電圧が上昇した場合であっても、電圧ｄＶ１よりも大きい電圧ｄＶ２をメモリセルＭＣに印加することにより、低抵抗状態のメモリセルＭＣのセル電流Ｉｃｅｌｌが判定電流Ｉ＿ｒｅａｄ以上になり、データを確実に読み出すことができる。

しかし、メモリセルＭＣの読み出し時のセル電流Ｉｃｅｌｌの上限は、読み出し動作中に誤ってリセット動作が生じないように、リセット電流の下限値Ｉ＿ｒｓｔ＿ｍｉｎに対して十分なマージンをもたなければならない。図６（ｂ）に示すように、電圧ｄＶ２を印加した場合、セル電流Ｉｃｅｌｌの分布の上限付近ではリセット電流の下限値Ｉ＿ｒｓｔ＿ｍｉｎに対して十分なマージンを確保することができない。このように、１回のセンス動作だけで読み出し動作を終了する場合、メモリセルＭＣから正確にデータを読み出しつつ、リードディスターブを確実に抑止することができない可能性がある。

図７は、別の比較例の半導体記憶装置の読み出し動作を説明する図である。別の比較例の半導体記憶装置は、メモリセルアレイ１０内のメモリセルＭＣから１つずつデータを読み出すビット・バイ・ビット方式で読み出し動作を行う。

１つの選択メモリセルＭＣからデータを読み出すビット・バイ・ビット方式の場合、メモリセルアレイ１０の１本の選択ビット線ＢＬには、選択ビット線電圧ＶＵＸが印加される。また、１本の選択ワード線ＷＬには、選択ワード線電圧Ｖｓｓ＿ｒｏｗが印加される。その他の非選択ビット線ＢＬ及び非選択ワード線ＷＬには、それぞれ非選択ビット線電圧ＶＵＢ及び非選択ワード線電圧ＶＵＸが印加される。メモリセルＭＣを１つずつ読み出す場合には、他のメモリセルＭＣには電流が流れない。そのため選択ワード線ＷＬには１つの選択メモリセルＭＣを流れるセル電流Ｉｃｅｌｌしか流れず、ワード線ＷＬの電圧は選択メモリセルＭＣ自身のセル電流による電圧降下で変化するだけなのでほとんど問題にならない。

図７は、メモリセルＭＣに電圧ｄＶ１を印加してビット・バイ・ビット方式で読み出し動作を行った場合の状態を示す分布である。図７に示すように、判定電流Ｉ＿ｒｅａｄ以上のセル電流を流す低抵抗状態のメモリセルＭＣの分布（ＲＬ（“０”）ｃｅｌｌ）と、判定電流Ｉ＿ｒｅａｄ未満のセル電流を流す高抵抗状態のメモリセルＭＣの分布（ＲＨ（“１”）ｃｅｌｌ）が表れる。ビット・バイ・ビット方式では、他のメモリセルＭＣの影響を考えなくてもよいため、選択メモリセルＭＣから精度良くデータを読み出せる。このビット・バイ・ビット方式の際の低抵抗状態のメモリセルＭＣの分布の下限値から、判定電流Ｉ＿ｒｅａｄが決定される。その下限値そのものを判定電流Ｉ＿ｒｅａｄとすると、それはビット・バイ・ビット方式のみでしか読み出せない判定値となってしまうため、例えば数個のメモリセルＭＣの同時読み出しが可能な程度に調整して判定電流Ｉ＿ｒｅａｄを決定する。

図７（ａ）は、読み出した低抵抗状態のメモリセルＭＣのセル電流Ｉｃｅｌｌが分布の下限近くにある場合を示している。また、図７（ｂ）は読み出した低抵抗状態のメモリセルＭＣのセル電流Ｉｃｅｌｌが分布の上限近くにある場合を示している。ビット・バイ・ビット方式の場合、リセット電流の下限値Ｉ＿ｒｓｔ＿ｍｉｎと、低抵抗状態のメモリセルＭＣのセル電流Ｉｃｅｌｌの分布の上限は、ある程度のマージンが得られる。また、低抵抗状態のメモリセルＭＣからも正確にデータを読み出すことができる。しかし、ビット・バイ・ビット方式では、メモリセルアレイ１０内のメモリセルＭＣから１つずつデータを読み出すため、データの読み出し速度が遅い。

これに対し、本実施の形態の半導体記憶装置は、複数個のメモリセルＭＣに保持されたデータを同時に読み出す。このとき、１回目のセンス動作で同時にセンス動作を行った選択メモリセルＭＣの多くが高抵抗状態である場合でも、その分布の上限（図３（ａ）参照）はビット・バイ・ビット方式で読み出した際の分布の上限（図７（ａ）参照）に対してわずかな増加ですむ。すなわち、本実施の形態では、例えば１６ｂｉｔを同時に読み出さなければならないような読み出し電圧印加条件にする必要がなく、数ｂｉｔ程度を同時に読み出せるような電圧印加条件でよい。そのため、メモリセルＭＣに流れるセル電流が著しく増大することを抑制して、読み出し中の誤リセットのリスクを小さくすることができる。

また、センス動作を複数回繰り返す際、低抵抗状態であると判定されたメモリセルＭＣは、次のセンス動作の対象から外される。このようにしてセンス動作が繰り返されるにつれて、選択メモリセルＭＣの数が減るため、ワード線ＷＬに流れ込む電流が減少する。そのため、ワード線ＷＬに流れ込む電流によるワード線ＷＬの電位上昇が徐々に小さくなる。低抵抗状態ではあるがセル電流Ｉｃｅｌｌの値が小さいメモリセルＭＣは、１回目のセンス動作では高抵抗状態にあると仮判定されるが、２回目以降のセンス動作では、同時読み出し対象となるメモリセルＭＣの数が減少し、ワード線ＷＬの電位上昇が小さくなった状態で読み出される。この２回目、３回目のセンス動作時のセル電流の分布は、１つのメモリセルＭＣに電圧ｄＶ１を印加した際の分布（図７）に近い分布となり、選択メモリセルＭＣから精度良くデータを読み出せる。そのため、低抵抗状態（データ”０”）のメモリセルＭＣが誤って高抵抗状態（データ“１”）と読み出されるおそれがない。本実施の形態の半導体記憶装置によれば、選択メモリセルから確実にデータを読み出すことができると共に、リードディスターブの懸念も小さくすることができる。

［第２の実施の形態］
（第２の実施の形態に係る半導体記憶装置の構成）
次に、本発明の第２の実施の形態の半導体記憶装置の制御回路、及びこれを用いた読み出し動作について説明する。図８は、本実施の形態の半導体記憶装置の制御回路を説明する回路図である。本実施の形態の半導体記憶装置において、メモリセルアレイ１０や、周辺回路等の構成は、上述の第１の実施の形態の半導体記憶装置と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。

図８に示すように、本実施の形態の半導体記憶装置における制御回路は、参照電圧駆動回路１８１と、センスアンプ２０の間に、スイッチトランジスタ１８３と容量素子１８４を備えている点において第１の実施の形態と異なる。スイッチトランジスタ１８３は、信号ＶＲＯＵＴｎにより制御され、非導通状態のときに参照電圧ＶＲＥＦ＿ＳＡが印加される差動増幅器２３の反転入力端子をフローティング状態にすることができる。また、容量素子１８４は、反転入力端子がフローティング状態となった際に、その電圧を保持する。

（第２の実施の形態に係る半導体記憶装置の動作）
第２の実施の形態の半導体記憶装置の制御回路を用いた読み出し動作について図９を参照して説明する。図９のタイミングチャートには、代表的な制御信号の状態と、ワード線ＷＬ、ビット線ＢＬ及びセンスアンプ２０のセンスノードＮＳＥＮの電圧値が示されている。図９のタイミングチャートは、スイッチトランジスタ１８３を制御する信号ＶＲＯＵＴｎが加えられている点において図５と異なる。その他の信号の動作タイミングや、ワード線ＷＬ、ビット線ＢＬ等の電圧値は第１の実施の形態と同様である。

図９に示すように、追加されたスイッチトランジスタ１８３の制御信号ＶＲＯＵＴｎは、ほぼ信号ＥＱｎと同じように制御される。すなわち、時刻Ｔ２から時刻Ｔ３、時刻Ｔ６から時刻Ｔ７、及び時刻Ｔ１０から時刻Ｔ１１の期間に、信号ＥＱｎを“Ｌ”状態とするのにあわせて、信号ＶＲＯＵＴｎも“Ｌ”状態とする。この結果、参照電圧駆動回路１８１によるビット線ＢＬ及びセンスノードＮＳＥＮのプリチャージが終了すると同時に、信号ＥＱｎ及び信号ＶＲＯＵＴｎが“Ｈ”状態となり、スイッチトランジスタ１８３及びイコライズトランジスタ２６が非導通状態となる。フローティング状態になった差動増幅器２３の反転端子は、容量素子１８４により参照電圧ＶＲＥＦ＿ＳＡに保持される。そして、時刻Ｔ２から時刻Ｔ６、時刻Ｔ６から時刻Ｔ１０、時刻Ｔ１０から時刻Ｔ１４のそれぞれの期間に、第１の実施の形態と同様に、複数回のセンス動作を実行して読み出し動作を行う。

（第２の実施の形態に係る半導体記憶装置の効果）
本実施の形態の半導体記憶装置も、センス動作を複数回繰り返してメモリセルＭＣに保持されたデータを判定していく。各回のセンス動作において低抵抗状態であると判定されたメモリセルＭＣは、次のセンス動作の対象から外される。このようにしてセンス動作が繰り返されるにつれて、選択メモリセルＭＣの数が減るため、ワード線ＷＬに流れ込む電流が減少する。これにより、ワード線電圧の電位上昇が抑えられ、低抵抗状態ではあるがセル電流Ｉｃｅｌｌの値が小さいメモリセルＭＣからも確実にデータが読み出すことができる。

第１の実施の形態では、プリチャージ動作中の参照電圧駆動回路１８１の負荷電流Ｉｄｒｖ＿ａｌｌは各センスアンプ２０の参照電流ＩＬとセル電流Ｉｃｅｌｌの差分の合計となっている。そのため、プリチャージ動作中に、参照電圧駆動回路１８１の参照電圧ＶＲＥＦ＿ＳＡは、負荷電流Ｉｄｒｖ＿ａｌｌと配線の寄生抵抗による影響で電圧値が変動するおそれがある。一方、センス動作中には参照電圧駆動回路１８１には、負荷電流Ｉｄｒｖ＿ａｌｌのような電流負荷がないので、参照電圧ＶＲＥＦ＿ＳＡは変化しない。したがって、第１の実施の形態の制御回路では、プリチャージ動作時とセンス動作時の差動増幅器２３の入力端子における参照電圧ＶＲＥＦ＿ＳＡのレベル差が影響しないように注意する必要があった。

しかし、本実施の形態の制御回路によれば、参照電圧ＶＲＥＦ＿ＳＡが印加された差動増幅器２３の反転入力端子は、センス動作中にフローティング状態となり電圧が保持される。もしプリチャージ動作中の参照電圧ＶＲＥＦ＿ＳＡが変動していたとしても、そのプリチャージ動作時の電圧がセンス動作中も保持されるため、イコライズの精度を上げることができる。

［第３の実施の形態］
（第３の実施の形態に係る半導体記憶装置の構成）
次に、本発明の第３の実施の形態の半導体記憶装置の制御回路、及びこれを用いた読み出し動作について説明する。図１０は、本実施の形態の半導体記憶装置の制御回路を説明する回路図である。本実施の形態の半導体記憶装置において、メモリセルアレイ１０や、周辺回路等の構成は、上述の第１の実施の形態の半導体記憶装置と同様である。第１の実施の形態と対応する箇所には同一の符号を付してその説明を省略する。

図１０に示すように、本実施の形態の半導体記憶装置における制御回路は、イコライズトランジスタ２６、スイッチトランジスタ１８３、及び容量素子１８４を用いずに制御回路が構成されている点において、第１及び第２の実施の形態と異なる。本実施の形態の制御回路は、差動増幅器２３の反転入力端子に印加される電圧を常に参照電圧ＶＲＥＦ＿ＳＡに保持している。

（第３の実施の形態に係る半導体記憶装置の動作）
第３の実施の形態の半導体記憶装置の制御回路を用いた読み出し動作について図１１を参照して説明する。図１１のタイミングチャートには、代表的な制御信号の状態と、ワード線ＷＬ、ビット線ＢＬ及びセンスアンプ２０のセンスノードＮＳＥＮの電圧値が示されている。図１１のタイミングチャートは、イコライズトランジスタ２６を制御する信号ＥＱｎ及びスイッチトランジスタ１８３を制御する信号ＶＲＯＵＴｎが除かれている点において図５、図９と異なる。また、信号ＰＲＥＣＨＧｎｓが信号ＰＲＥＣＨＧｎと同一の波形となる点においても図５、図９と異なる。その他の信号の動作タイミングは第１及び第２の実施の形態と同様である。また、ワード線ＷＬ及びビット線ＢＬの電圧値も第１及び第２の実施の形態と同様である。

図１１に示すタイミングチャートは、センスノードＮＳＥＮのプリチャージ電圧及びデータ判定の方法が、図５及び図９に示される第１及び第２の実施の形態と異なる。
時刻Ｔ２において、信号ＢＬＣが“Ｈ”状態となり、クランプトランジスタ２１が導通する。同時に、カレントミラー回路２２から参照電流ＩＬがビット線ＢＬに流れ始める。これにより、センスノードＮＳＥＮがプリチャージされる。第１及び第２の実施の形態では、センスノードＮＳＥＮは差動増幅器２３の反転入力端子とイコライズされていたため、参照電圧ＶＲＥＦ＿ＳＡまでしか電圧は上昇しなかった。一方、本実施の形態においては、ビット線プリチャージ期間中に信号ＰＲＥＣＨＧｎｓが“Ｌ”状態とされ、ＰＭＯＳトランジスタ２２ｇ、２２ｆが導通する。これにより、センスアンプ２０のセンスノードＮＳＥＮは、電圧ＶＳＥＬまで充電される。

信号ＰＲＥＣＨＧが“Ｈ”状態となりビット線ＢＬ及びセンスノードＮＳＥＮのプリチャージが終了するとセンス動作が開始される。上述のように、カレントミラー回路２２が供給する参照電流ＩＬと、セル電流Ｉｃｅｌｌの比較によりセンスノードＮＳＥＮの電圧が変化する。本実施の形態の制御回路では、センスノードＮＳＥＮが所定のセンス時間ｔＳＥＮの間に、参照電圧ＶＲＥＦ＿ＳＡの電圧値まで低下するか否かをデータ判定の条件としている。データ判定に用いられる判定電流Ｉ＿ｒｅａｄの値は、Ｉ＿ｒｅａｄ＝Ｃｓｅｎ・（ＶＳＥＬ−ＶＲＥＦ＿ＳＡ）／ｔＳＥＮ＋ＩＬである（Ｃｓｅｎは、センスノードＮＳＥＮの静電容量）。第１及び第２の形態に係るセンス動作においては、データを判定する電圧振幅が小さいために、判定電流Ｉ＿ｒｅａｄ≒ＩＬとみなすことができた。一方、本実施の形態では、センスノードＮＳＥＮの電圧ＶＳＥＬと参照電圧ＶＲＥＦ＿ＳＡの差が大きいため、判定電流Ｉ＿ｒｅａｄを表す式のうち、第１項目の成分が大きくなる。

したがって、参照電流ＩＬに対するセル電流Ｉｃｅｌｌの閾値は、第１及び第２の実施の形態とは異なる。しかし、本実施の形態においては、センスノードＮＳＥＮが参照電圧ＶＲＥＦ＿ＳＡの電圧値まで振幅しているかを差動増幅器２３により検知することで、選択メモリセルＭＣのデータを判定することができる。本実施の形態においても、時刻Ｔ２から時刻Ｔ６、時刻Ｔ６から時刻Ｔ１０、時刻Ｔ１０から時刻Ｔ１４のそれぞれの期間に、第１及び第２の実施の形態と同様に、複数回のセンス動作を実行して読み出し動作を行う。

（第３の実施の形態に係る半導体記憶装置の効果）
本実施の形態の半導体記憶装置も、センス動作を複数回繰り返してメモリセルＭＣに保持されたデータを判定していく。各回のセンス動作において低抵抗状態であると判定されたメモリセルＭＣは、次のセンス動作の対象から外される。このようにしてセンス動作が繰り返されるにつれて、選択メモリセルＭＣの数が減るため、ワード線ＷＬに流れ込む電流が減少する。これにより、ワード線電圧の電位上昇が抑えられ、低抵抗状態ではあるがセル電流Ｉｃｅｌｌの値が小さいメモリセルＭＣからも確実にデータが読み出すことができる。

［第４の実施の形態］
（第４の実施の形態に係る半導体記憶装置の動作）
本実施の形態の半導体記憶装置において、メモリセルアレイ１０や、周辺回路等の構成は、上述の実施の形態の半導体記憶装置と同様である。以下では、図１２を参照して本実施の形態の半導体記憶装置の読み出し動作について説明する。図１２は、本実施の形態の半導体記憶装置の読み出し動作を説明する図である。本実施の形態の半導体記憶装置の読み出し動作でも、メモリセルアレイ１０内の複数のメモリセルＭＣから同時にデータを読み出す。

本実施の形態の半導体記憶装置の読み出し動作では、センス動作を２回以上繰り返してメモリセルＭＣに保持されたデータを判定する際、選択メモリセルＭＣに印加する電圧を変化させる点において上述の実施の形態と異なる。以下、この読み出し動作について、図１２を参照して詳細に説明する。

図１２（ａ）は、複数回繰り返すセンス動作のうち、１回目のセンス動作の状態を示す分布である。このセンス動作時に選択メモリセルＭＣに電圧ｄＶ３が印加されるように、選択ビット線電圧ＶＵＸを設定する。メモリセルＭＣに印加する電圧ｄＶ３の値は、上述の実施の形態において印加していた電圧ｄＶ１よりも小さい。上述の実施の形態において、選択メモリセルＭＣに電圧ｄＶ１を印加する際の選択ビット線電圧及び選択ワード線電圧はそれぞれ、例えば、選択ビット線電圧２Ｖ、選択ワード線電圧０．５Ｖであるものする。この場合、選択メモリセルＭＣに電圧ｄＶ３を印加する際の選択ビット線電圧及び選択ワード線電圧はそれぞれ、例えば、選択ビット線電圧２Ｖ、選択ワード線電圧０．７Ｖとすることができる。

１回目のセンス動作において、電圧ｄＶ３が電圧ｄＶ１よりも小さいため、セル電流Ｉｃｅｌｌが判定電流Ｉ＿ｒｅａｄを下回るメモリセルＭＣは、図３（ａ）に示す第１の実施の形態よりも多くなる。そのため図１２（ａ）に示す分布は、図３（ａ）に示す分布よりも全体として左側にシフトする。１回目のセンス動作において、選択したメモリセルＭＣの多くが高抵抗状態であり、選択ワード線ＷＬに電流が流れこまず、選択ワード線ＷＬの電圧が上昇しない場合でも、セル電流Ｉｃｅｌｌが判定電流Ｉ＿ｒｅａｄを下回るメモリセルＭＣがでてくる（図１２（ａ）中の一点鎖線で示す分布参照）。

ここで、電圧ｄＶ３は、全ての選択メモリセルＭＣのセル電流Ｉｃｅｌｌが判定電流Ｉ＿ｒｅａｄを下回ることがないように設定する必要がある。例えば、選択したメモリセルＭＣの多くが低抵抗状態であり、セル電流Ｉｃｅｌｌが判定電流Ｉ＿ｒｅａｄ以上のメモリセルＭＣがなかった場合、次のセンス動作の対象から外すメモリセルが存在しなくなる。そのため、メモリセルＭＣの分布のうちセル電流Ｉｃｅｌｌが大きいものが判定電流Ｉ＿ｒｅａｄ以上となるように電圧ｄＶ３を決定する。この１回目のセンス動作において低抵抗状態であると判定されたメモリセルＭＣは、次のセンス動作ではセンス動作の対象から外される。

図１２（ｂ）は、複数回繰り返すセンス動作のうち、２回目のセンス動作の状態を示す分布である。２回目のセンス動作時に選択メモリセルＭＣに印加する電圧を上述の実施の形態と同じ電圧ｄＶ１と変更する。本実施の形態のセンス動作でも２回目のセンス動作では選択メモリセルＭＣの数が減るため、１回目のセンス動作よりも選択ワード線ＷＬの電位上昇が抑制される。また、２回目のセンス動作の電圧ｄＶ１は、１回目のセンス動作の電圧ｄＶ３よりも大きい。従って、２回目のセンス動作の対象として残った選択メモリセルＭＣに印加される電圧が増加する。
１回目のセンス動作では高抵抗状態と仮判定された低抵抗状態のメモリセルＭＣのうちいくつかは、２回目のセンス動作ではセル電流Ｉｃｅｌｌが判定電流Ｉ＿ｒｅａｄ以上となって、正確に低抵抗状態と判定され得る。この低抵抗状態のメモリセルＭＣがセンスアンプにより判定される。２回目のセンス動作において低抵抗状態であると判定されたメモリセルＭＣは、次のセンス動作ではセンス動作の対象から外される。

図１２（ｃ）は、複数回繰り返すセンス動作のうち、３回目のセンス動作の状態を示す分布である。３回目のセンス動作時に印加する電圧をｄＶ１＋β（≧ｄＶ１）とする。電圧ｄＶ１＋βは電圧ｄＶ１と同じ値であってもよいし（β＝０）、電圧ｄＶ１と異なる値であっても良い。１回目及び２回目のセンス動作において低抵抗状態であると判定されたメモリセルＭＣは、３回目のセンス動作ではビット線ＢＬが放電されて電圧が印加されない（斜線の丸印にて図示）。そのため、メモリセルＭＣを介して選択ワード線ＷＬへと流れ込む電流がさらに減少する。２回目のセンス動作よりも選択ワード線ＷＬの電位上昇が抑制され、３回目のセンス動作の対象として残った選択メモリセルＭＣに印加される電圧が増加する。
したがって、２回目のセンス動作でも高抵抗状態と仮判定された低抵抗状態のメモリセルＭＣは、３回目のセンス動作ではセル電流Ｉｃｅｌｌが判定電流Ｉ＿ｒｅａｄ以上となって、正確に低抵抗状態と判定され得る。この低抵抗状態のメモリセルＭＣがセンスアンプにより判定される。

このように、本実施の形態の半導体記憶装置は、センス動作を複数回繰り返してメモリセルＭＣに保持されたデータを判定していく。そして、各回のセンス動作で選択メモリセルＭＣに印加する電圧を異なる値としている。１回目のセンス動作の際に選択メモリセルＭＣに印加される電圧ｄＶ３は、電圧ｄＶ１よりも小さい値であり、メモリセルＭＣの読み出し時のセル電流Ｉｃｅｌｌの上限は、リセット電流の下限値Ｉ＿ｒｓｔ＿ｍｉｎを超えることがない。そのため、セル電流Ｉｃｅｌｌを多く流すメモリセルＭＣからもリードディスターブを生じさせることなく正確にデータを読み出すことができる。

次に、このような動作を可能にする制御回路の動作タイミングを図１３及び図１４を参照して説明する。図１３及び図１４は、読み出し動作を説明するタイミングチャートである。第４の実施の形態に用いる制御回路は、図４に示す第１の実施の形態の制御回路、図８に示す第２の実施の形態の制御回路、又は図１０に示す第３の実施の形態の制御回路のいずれであってもいい。図１３は、第１及び第２の実施の形態の制御回路を用いた際のタイミングチャートであり、図１４は、第３の実施の形態の制御回路を用いた際のタイミングチャートである。図１３及び図１４に示す信号の動作タイミングや、ビット線ＢＬ、センスノードＮＳＥＮ等の電圧値は対応する実施の形態と同様である。

図１３及び図１４に示すタイミングチャートは、各回のセンス動作において選択ワード線ＷＬに印加する電圧Ｖｓｓ＿ｒｏｗを変更している点において上述の実施の形態と異なる。選択ワード線ＷＬの電圧は、１回目のセンス動作時には電圧Ｖｓｓ＿ｒｏｗ１であり、２回目のセンス動作時には電圧Ｖｓｓ＿ｒｏｗ２であり、３回目のセンス動作時には電圧Ｖｓｓ＿ｒｏｗ３である。本実施の形態の読み出し動作においては、各回のセンス動作でワード線駆動回路７０から選択ワード線ＷＬに与えられる電圧を変更している。これにより、各回のセンス動作で選択メモリセルＭＣに与えられる電圧を異なる値にすることができる。本実施の形態でも、時刻Ｔ２から時刻Ｔ６、時刻Ｔ６から時刻Ｔ１０、時刻Ｔ１０から時刻Ｔ１４のそれぞれの期間に、上述の実施の形態と同様に、複数回のセンス動作を実行して読み出し動作を行う。

（第４の実施の形態に係る半導体記憶装置の効果）
本実施の形態の半導体記憶装置も、センス動作を複数回繰り返してメモリセルＭＣに保持されたデータを判定していく。各回のセンス動作において低抵抗状態であると判定されたメモリセルＭＣは、次のセンス動作の対象から外される。このようにしてセンス動作が繰り返されるにつれて、選択メモリセルＭＣの数が減るため、ワード線ＷＬに流れ込む電流が減少する。これにより、ワード線電圧の電位上昇が抑えられ、低抵抗状態ではあるがセル電流Ｉｃｅｌｌの値が小さいメモリセルＭＣからも確実にデータが読み出すことができる。

また、本実施の形態の半導体記憶装置は、センス動作を複数回繰り返す際に、選択メモリセルＭＣに印加する電圧を異なる値としている。各回のセンス動作の際に選択メモリセルＭＣに印加される電圧を最適の値に調整することにより、セル電流Ｉｃｅｌｌを多く流すメモリセルＭＣからも確実にデータを読み出すことができる。特に、１回目のセンス動作において、メモリセルＭＣに電圧ｄＶ１よりも低い電圧ｄＶ３を印加することにより、セル電流Ｉｃｅｌｌがリセット電流の下限値Ｉ＿ｒｓｔ＿ｍｉｎを超えて誤ってリセット動作が生じるのを防ぐことができる。

［その他］
図１５Ａは、他の例の半導体記憶装置の制御回路を示す図である。
上述の実施の形態においては、同時に読み出し動作を行う複数の選択メモリセルＭＣがメモリセルアレイ１０内のいずれの箇所にあるかは考慮していなかった。しかし、選択メモリセルＭＣがワード線駆動回路７０に近接している場合と、ワード線駆動回路７０から離れている場合では、ワード線駆動回路７０に至るまでの寄生抵抗の値が異なる。
例えば、メモリセルアレイ１０を領域Ａ、Ｂ、Ｃ、Ｄの４つの領域に区分する。各領域Ａ〜ＤのメモリセルＭＣは、カラムデコーダ４０、及びサブロウデコーダ６０により選択されて、所定のセンスアンプ２０、及びワード線駆動回路７０に接続される。メモリセルＭＣの選択は、カラムデコーダユニット４１（前述のビット線スイッチ４１）及び選択トランジスタ４２、４３と、サブロウデコーダユニット６１（前述のワード線スイッチ６１）及び選択トランジスタ６２、６３により行われる。領域ＡのメモリセルＭＣを選択した場合には、ワード線駆動回路７０からメモリセルＭＣを介してセンスアンプ２０に至る経路におけるビット線ＢＬの寄生抵抗Ｒ＿ｂｌ、ワード線ＷＬの寄生抵抗Ｒ＿ｗｌ、さらにサブロウデコーダ６０内の寄生抵抗Ｒ＿ｗｌｄｖは小さい。逆に、領域ＣのメモリセルＭＣを選択した場合には、上記各寄生抵抗は、全て大きい状態となる。

図１５Ｂは、複数の選択メモリセルＭＣに同時に読み出し動作を実行した場合（前述の実施の形態の読み出し方式における１回目のセンス動作時）の状態を示す分布である。領域ＡのメモリセルＭＣのセル電流と、領域Ｃのメモリセルのセル電流の分布を分けて表示すると、領域Ａのセル電流分布に比べて領域Ｃのセル電流の分布はセル電流が小さくなる方向にずれる。これは、前述のように、領域ＣのメモリセルＭＣには電流パスに大きな寄生抵抗がついており、電圧降下の影響を大きくうけるためである。また、領域Ａのセル電流分布においても、前述のビット・バイ・ビット方式の時のセル電流分布に比べると複数のメモリセルを同時選択していることにより、いくらかセル電流が小さくなる方向にずれる。図中の判定電流Ｉ＿ｒｅａｄは、前述の実施の形態で示した読み出し方式の判定電流と同様とする。

前述の実施の形態の読み出し方式においては、２回目のセンス動作や３回目のセンス動作の状態になれば、同時に選択されて大きなセル電流を流すメモリセルＭＣの数が減少して電圧降下の影響は徐々に小さくなっていく。そのため、領域Ａのセル電流と領域Ｃのセル電流の差も徐々に小さくなっていく。したがって、前述の実施の形態の読み出し動作はそれぞれの領域を選択した場合においても機能する。しかし、領域Ａと領域Ｃのセル電流は、元々、ビット・バイ・ビット方式においても差が生じているものであるため、前述の連続センス動作だけで、このセル電流の差も補正、吸収するように読み出し動作の最適化をするのは困難である。つまり、より望ましい印加電圧やセンス回数の最適化を進める上では、領域Ａと領域Ｃの大きな条件差は望ましくない。

そこで、図１６Ａに示すように、ワード線駆動回路７０とメモリセルアレイ１０の間に、抵抗値を変化させることのできる抵抗調整回路７１を接続する。図１７は抵抗調整回路７１の構成例を示す回路図である。
抵抗調整回路７１には、ワード線ＷＬ（及びビット線ＢＬも含む）の配線材の寄生抵抗（Ｒ＿ｗｌ、Ｒ＿ｂｌ）を調整する機能と、サブロウデコーダ６０内の寄生抵抗Ｒ＿ｗｌｄｖとなるビット線ＢＬやワード線ＷＬ以外の配線材の抵抗を調整する機能が必要である。図１７に示す例では、ノードｎｒ１とノードｎｒｍの間に、ダミーワード線ｄｕｍｍｙＷＬを用いた抵抗調整回路を有し、ノードｎｒｍとノードｎｒ０の間にワード線ＷＬやビット線ＢＬ以外の配線抵抗を調整する回路を有する。ダミーワード線ｄｕｍｍｙＷＬを用いた抵抗調整回路では、通常のワード線ＷＬと一部異なる構造を用いたワード線ＷＬを用いて、ワード線ＷＬの配線材の抵抗を参照する。

例えば、ダミーワード線ｄｕｍｍｙＷＬ０に着目すると、ダミーワード線ｄｕｍｍｙＷＬ０は、ノードｎｒｍからダミーワード線スイッチｄｓｗを介してワード線ＷＬの配線層に接続された後、領域ＬＣで折り返してダミーワード線ｄｕｍｍｙＷＬ０’として再びダミーワード線スイッチｄｓｗに戻ってきてノードｎｒ１に接続される。例えば、側壁加工プロセスを用いてワード線ＷＬ、ビット線ＢＬを形成するプロセスにおいては、元々、領域ＬＣのような切断領域が存在する。この抵抗調整回路７１のダミーワード線部では領域ＬＣで切断せずにそのままにすることにより、容易に折り返し形状のダミーワード線を形成することができる。
このようにワード線ＷＬを折り返した場合、ダミーワード線が往復すると、シート抵抗が同じであった場合、抵抗が２倍になってしまう。そのため、複数のダミーワード線を用いて並列化し、また、制御信号ｄｗｌｔ＿０〜ｄｗｌｔ＿３により並列数を調整できるようにすることにより、所望のダミー抵抗をセル電流の電流パスに挿入することができる。
また、ノードｎｒ０とノードｎｒｍの間の抵抗調整回路においても、複数の異なる抵抗（Ｒｍ＿１、Ｒｍ＿２）を有する抵抗調整パスを制御信号ｄｍｔ０〜２で選択することができる。
このようにして、メモリセルアレイ１０のワード線ＷＬ（及びビット線ＢＬを含む）部分の抵抗（Ｒ＿ｗｌ、Ｒ＿ｂｌ）の調整と、それ以外の抵抗（Ｒ＿ｗｌｄｖ）の調整をできるようにすると、メモリセルアレイ１０中の選択メモリセルの場所により寄生抵抗成分が異なるメモリセルＭＣに対して抵抗を調整することができる。

例えば、領域ＣのメモリセルＭＣが選択された場合には、ワード線ＷＬの抵抗もサブロウデコーダ６０内の寄生抵抗も大きくなる。この場合には、図１７に示す抵抗調整回路において、それ以上抵抗が大きくならないように、信号ｄｗｌｔ＿０、ｄｍｔ＿０を選択して動作を行う。
領域ＢのメモリセルＭＣが選択された場合には、ワード線ＷＬの抵抗は比較的小さくなっているので、例えば、信号ｄｗｌｔ＿１、ｄｗｌｔ＿２と、信号ｄｍｔ＿０を選択する。これにより、信号ｄｗｌｔ＿１とｄｗｌ＿２によって調整されたダミーワード線抵抗を付加して、領域ＢのメモリセルＭＣの電流パスの抵抗を、前述の領域Ｃの電流パスの抵抗に近づける。
領域ＡのメモリセルＭＣが選択された場合には、電流パスの抵抗がもっとも小さい領域なので、例えば、信号ｄｗｌｔ＿１、ｄｗｌｔ＿2と、信号ｄｍｔ＿１を選択する。この場合は、ダミーワード線による抵抗だけでなく、その他の配線の寄生抵抗を調整するように抵抗Ｒｍ＿１を追加して、領域ＣのメモリセルＭＣの電流パスの抵抗に近づける。
図１７のダミーワード線スイッチｄｓｗ＿ｏｆｆは、ダミーワード線ｄｕｍｍｙＷＬの抵抗調整回路を使用せず非選択ワード線電圧ＶＵＸを印加する場合に使用される。ダミーワード線スイッチｄｓｗ＿ｏｆｆが非導通状態にされるとともに、信号ｄｗｌｔ＿０によりノードｎｒｍとノードｎｒ１が直接接続される。

読み出し動作が実行される時、選択メモリセルＭＣのアドレスに基づいて、選択メモリセルＭＣからワード線駆動回路７０までの寄生抵抗のおおよその値を知ることができる。この寄生抵抗の値を揃えるように抵抗調整回路７１の抵抗値を最適な値に設定することにより、各領域でメモリセルＭＣが選択された時の電圧印加条件を揃えることができる。この結果、図１６Ｂに示すように、読み出し動作時のバイアス印加をしたときに、領域Ａと領域ＣのメモリセルＭＣのセル電流分布の差を小さくすることができる。図１６Ｂは、前述の実施の形態の読み出し動作において最初のセンス動作時のセル電流分布をイメージしたものなので、判定電流Ｉ＿ｒｅａｄよりセル電流分布が下回っているが、前述の方法でセンス動作を２回、３回と継続していくことにより、判定電流Ｉｒｅａｄの元で読み出しを完了させることができるようになる。このように、抵抗調整回路７１による選択メモリセルＭＣのセル電流の場所依存性の補正も合わせて読み出し動作を行うことでより正確にデータを読み出すことができるようになる。

なお、このダミーワード線ｄｕｍｍｙＷＬは、通常のメモリセルアレイ１０内に通常のワード線ＷＬとともに設けられているものとすることができる。この場合、ダミーワード線ｄｕｍｍｙＷＬとビット線ＢＬの交点に形成されるメモリセルＭＣは、フォーミングされていないメモリセルＭＣとする必要がある。ダミーワード線ｄｕｍｍｙＷＬがメモリセルアレイ１０内に設けられている場合、あるメモリセルＭＣが選択された際に、ダミーワード線ｄｕｍｍｙＷＬとして、同じメモリセルアレイ１０内のものを利用することができる。また、あるメモリセルＭＣが選択された際に、他の非選択のメモリセルアレイ１０に埋め込まれたダミーワード線ｄｕｍｍｙＷＬを利用してもよい。

ダミーワード線ｄｕｍｍｙＷＬに形成されるメモリセルＭＣがフォーミングされていないメモリセルＭＣであり、非選択のメモリセルアレイ１０中のものであっても、そのメモリセルＭＣには、非常に弱いバイアスしか印加されないようにすることが望ましい。また、このダミーワード線ｄｕｍｍｙＷＬとビット線ＢＬとの交点にメモリセルＭＣ又はダイオードＤｉが形成されないようにすることもできる。その場合、プロセス工程がやや複雑になるが、上記のような制約がなくなり抵抗調整の制御が行いやすくなる。

以上、本発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加等が可能である。例えば、実施の形態において、抵抗変化メモリ装置の動作を読み出し動作として説明したが、セット動作やリセット動作の後に選択メモリセルＭＣが所望の抵抗状態に遷移したかを検証するベリファイ動作であっても良い。例えばメモリセルＭＣが低抵抗状態に遷移したかを検証するセットベリファイ動作の場合、全てのメモリセルＭＣが低抵抗状態に遷移しているとは限らない。この場合、所定回数のセンス動作でもメモリセルＭＣが低抵抗状態であると判定できないが、ベリファイフェイルという意味のある結果が得られる。このベリファイ結果に基づいて、次のセットパルス印加動作ではベリファイフェイルのメモリセルＭＣに対し、セット動作が確実に実行される。

また、実施の形態においてはセンス動作を３回繰り返すものとして説明したが、センス動作を繰り返す回数は３回に限られるものではない。センス動作を繰り返す回数は、読み出し動作に要する時間や、書き込み動作の精度に基づいて任意に選択することができる。

１０・・・メモリセルアレイ、２０・・・センスアンプ、３０・・・ラッチ、４０・・・カラムデコーダ、５０・・・メインロウデコーダ、６０・・・サブロウデコーダ、７０・・・ワード線駆動回路、１００・・・バンク、１１０・・・データ入出力バッファ、１２０・・・入出力制御回路、１３０・・・アドレスレジスタ、１４０・・・コマンドレジスタ、１５０・・・動作制御回路、１６０・・・パラメータレジスタ、１７０・・・内部電圧生成回路、１８０・・・コア制御バッファ、１９０・・・データレジスタ、２００・・・ページバッファ、Ｄｉ・・・ダイオード、ＶＲ・・・可変抵抗素子、ＭＣ・・・メモリセル、ＢＬ・・・ビット線、ＷＬ・・・ワード線。

Claims

可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電圧を印加して、選択された前記第１配線に流れる電流を検知することにより、前記可変抵抗素子の抵抗状態を判定する読み出し動作を実行する制御回路と
を備え、
前記読み出し動作は、
選択された複数本の前記第１配線に第１の電圧を印加するとともに選択された１本の第２配線に前記第１の電圧よりも低い第２の電圧を印加するセンス動作を複数回実行し判定結果を累積する動作であり、
前記制御回路は、
１つの前記センス動作において第１の抵抗状態であると判定された前記選択メモリセルに接続された前記第１配線への前記第１の電圧の印加を停止して次の前記センス動作を実行する
ことを特徴とする半導体記憶装置。
前記制御回路は、前記選択メモリセルの前記メモリセルアレイ内での位置に基づき異なる抵抗値をとる抵抗調整回路をさらに備え、
前記制御回路は、前記抵抗調整回路を介して選択された前記第２配線に前記第２の電圧を印加する
ことを特徴とする請求項１記載の半導体記憶装置。
前記制御回路は、前記第１配線側にソース端子が接続されるトランジスタと、
前記トランジスタのドレイン端子の電圧と参照電圧を比較することにより前記選択メモリセルの抵抗状態を判定する差動増幅器を有し、
前記トランジスタのゲート端子は、前記トランジスタのドレイン端子・ソース端子間に参照電流が流れる際に前記第１の電圧が前記第１の配線に印加されるように制御される
ことを特徴とする請求項１又は２記載の半導体記憶装置。
可変抵抗素子を含むメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、
選択された前記第１配線及び選択された前記第２配線の交差部に配置された選択メモリセルに所定の電圧を印加して、選択された前記第１配線に流れる電流を検知することにより、前記可変抵抗素子の抵抗状態を判定する読み出し動作を実行する制御回路と
を備え、
前記読み出し動作は、
選択された複数本の前記第１配線に第１の電圧を印加するとともに選択された１本の第２配線に前記第１の電圧よりも低い第２の電圧を印加するセンス動作を複数回実行し判定結果を累積する動作であり、
前記制御回路は、
１つの前記センス動作において第１の抵抗状態であると判定された前記選択メモリセルに接続された前記第１配線への前記第１の電圧の印加を停止し、且つ１つの前記センス動作において前記第１の抵抗状態であると判定されなかった前記選択メモリセルへ印加する電圧を１つの前記センス動作時以上として次の前記センス動作を実行する
ことを特徴とする半導体記憶装置。
前記制御回路は、前記選択メモリセルの前記メモリセルアレイ内での位置に基づき異なる抵抗値をとるダミーワード線を用いた第１の抵抗調整回路と、複数の異なる抵抗値をとる抵抗調整パスを用いた第２の抵抗調整回路をさらに備え、
前記制御回路は、前記第１の抵抗調整回路及び前記第２の抵抗調整回路を介して選択された前記第２配線に前記第２の電圧を印加する
ことを特徴とする請求項４記載の半導体記憶装置。