TW201629971A - 半導體記憶裝置 - Google Patents

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竹內潔
田辺昭
間部謙三
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瑞薩電子股份有限公司
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Abstract

本發明的課題是在於改善電阻變化元件的長期可靠度。 其解決手段是一實施形態的半導體記憶裝置具有：使用電阻變化元件的記憶格、及控制對於前述記憶格的寫入及讀出之控制電路。作為前述控制電路的動作，有第1寫入動作、第2寫入動作、及再寫入動作。前述第1寫入動作是對前述記憶格施加第1極性的第1電壓之寫入動作。前述第2寫入動作是對前述記憶格施加與前述第1極性相反極性的第2極性的第2電壓之寫入動作。前述再寫入動作是當前述第1寫入動作為失敗時，更實施對前述記憶格施加前述第2極性的第2電壓之第2A寫入動作及施加前述第1極性的第1電壓之第1A寫入動作的寫入動作。

Description

半導體記憶裝置
本發明是有關半導體記憶裝置，特別是有關使用電阻變化元件的半導體記憶裝置。
在快閃記憶體或ReRAM(Resistive RAM)之類的非揮發記憶體的寫入中，進行資料的寫入後，確認資料是否正確寫入，當未正確寫入時，進行追加的寫入動作之驗證(Verify)動作會被實施。追加的寫入動作是一般所欲寫入0時是寫入0的動作，所欲寫入1時是寫入1的動作會被實行。
例如，在專利文獻1或專利文獻2中記載：在使用電阻變化元件的雙極型ReRAM中，寫錯1時，首先施加比通常低電壓的0方向脈衝之後施加1方向脈衝(例如圖11的第2~第3步驟)，進行再寫入的方法。
[先行技術文獻]
[專利文獻]
[專利文獻1]特許第4838399號公報
[專利文獻2]特許第5307213號公報
雙極型ReRAM(在使電阻變化元件切換成高電阻時及切換成低電阻時，將施加於電阻變化元件的電壓的極性設為相反)中，若對電阻變化元件連續持續施加同一極性的電壓，則電阻變化元件的疲勞會被促進，可靠度會降低。在前述專利文獻1或前述專利文獻2的手法中，雖可想像逆向脈衝的施加是具有減輕疲勞的效果，但由於其施加電壓低，因此其效果不充分。於是，需要改善電阻變化元件的長期可靠度。
其他的課題及新穎的特徵可由本說明書的記述及附圖明確得知。
一實施形態的半導體記憶裝置具有：使用電阻變化元件的記憶格、及控制對於前述記憶格的寫入及讀出之控制電路。作為前述控制電路的動作，有第1寫入動作、第2寫入動作、及再寫入動作。前述第1寫入動作是對前述記憶格施加第1極性的第1電壓之寫入動作。前述第2寫入動作是對前述記憶格施加與前述第1極性相反極 性的第2極性的第2電壓之寫入動作。前述再寫入動作是當前述第1寫入動作為失敗時，更實施對前述記憶格施加前述第2極性的第2電壓之第2A寫入動作及施加前述第1極性的第1電壓之第1A寫入動作的寫入動作。
更理想是在前述半導體記憶裝置中，屬於前述再寫入動作的前述第2A寫入動作是施加與前述第2寫入動作同大小的脈衝。
若根據一實施形態，則可改善電阻變化元件的長期可靠度。
VR‧‧‧電阻變化元件
VRL‧‧‧電阻變化層
M‧‧‧金屬層
TR‧‧‧MOS電晶體
MC‧‧‧記憶格
WL‧‧‧字元線
BL‧‧‧位元線
PL‧‧‧板線
MCA‧‧‧記憶格陣列
WLCTL‧‧‧字元線控制電路
BLCTL‧‧‧位元線控制電路
PLCTL‧‧‧板線控制電路
CTL‧‧‧控制電路
MCTL‧‧‧記憶體控制器
圖1是表示在本發明的實施形態1的半導體記憶裝置所使用的電阻變化元件的構造的一例圖。
圖2是表示在本發明的實施形態1的半導體記憶裝置中，含圖1的電阻變化元件之記憶格的構成的一例圖。
圖3是表示在本發明的實施形態1的半導體記憶裝置中，配置圖2的記憶格之記憶格陣列的構成的一例圖。
圖4是表示在本發明的實施形態1的半導體記憶裝置中，含驗證動作的寫入動作的流程的一例的流程圖。
圖5是表示在本發明的實施形態1的半導體記憶裝置中，判斷是否預先實施寫入之後，進行含驗證動作的寫入 動作時的流程的一例的流程圖。
圖6(a)(b)是表示對於本發明的實施形態1的半導體記憶裝置，含以往的驗證動作的寫入動作的波形的一例圖。
圖7(a)(b)是表示在本發明的實施形態1的半導體記憶裝置中，含驗證動作的寫入動作的波形的一例圖。
圖8是表示在本發明的實施形態1的半導體記憶裝置中，記憶格陣列的構成的變形例的圖。
圖9是表示在本發明的實施形態2的半導體記憶裝置中，每個位元的逐次性寫入動作的波形的一例圖。
圖10是表示在本發明的實施形態2的半導體記憶裝置中，彙整複數位元的寫入動作的波形的一例圖。
圖11(a)(b)是用以說明在本發明的實施形態2的半導體記憶裝置中，逐次性及效率性寫入動作(無驗證)的一例圖。
圖12是用以說明在本發明的實施形態2的半導體記憶裝置中，效率性寫入動作(有驗證)的一例圖。
圖13是表示在本發明的實施形態2的半導體記憶裝置中，彙整複數位元的有驗證寫入動作(圖4對應)的一例的流程圖。
圖14是表示在本發明的實施形態2的半導體記憶裝置中，彙整複數位元的有驗證寫入動作(圖5對應)的一例的流程圖。
圖15是用以說明在本發明的實施形態2的半導體記憶裝置中，效率性寫入動作的變形例(並行實施驗證的重 置寫入及再寫入)的圖。
圖16是用以說明在本發明的實施形態2的半導體記憶裝置中，效率性寫入動作的變形例(並行實施驗證及通常寫入)的圖。
圖17是表示在本發明的實施形態3的半導體記憶裝置中，彙整複數位元的寫入動作的波形的一例圖。
圖18是表示本發明的實施形態4的半導體記憶裝置的構成的一例圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例，詳細，補充說明等的關係。
並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。
同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情 形是有關上述數值及範圍也同樣。
[實施形態的概要]
首先，說明有關實施形態的概要。本實施形態的概要是在括弧內附上實施形態之對應的構成要素的符號等進行說明作為其一例。
一實施形態的半導體記憶裝置是具有：使用電阻變化元件(VR)的記憶格(MC)、及控制對於前述記憶格的寫入及讀出之控制電路(WLCTL，BLCTL，PLCTL)。作為前述控制電路的動作，有第1寫入動作(雙極型的On(或Off)寫入動作)、第2寫入動作(雙極型的Off(或On)寫入動作)、及再寫入動作。前述第1寫入動作是對前述記憶格施加第1極性的第1電壓之寫入動作。前述第2寫入動作是對前述記憶格施加與前述第1極性相反極性的第2極性的第2電壓之寫入動作。前述再寫入動作是當前述第1寫入動作為失敗時，更實施對前述記憶格施加前述第2極性的前述第2電壓之第2A寫入動作(重置的Off(或On)寫入動作)及施加前述第1極性的前述第1電壓之第1A寫入動作(最初的On(或Off)寫入動作)的寫入動作。
更理想是在前述半導體記憶裝置中，屬於前述再寫入動作的前述第2A寫入動作是施加與前述第2寫入動作同大小的脈衝。
以下，根據圖面詳細說明根據上述實施形態的概要的各實施形態。另外，在用以說明各實施形態的全 圖中，對於同一構件原則上是附上同一符號或關聯的符號，其重複的說明是省略。
[實施形態1]
利用圖1~圖8來說明有關本實施形態1的半導體記憶裝置。
本實施形態1的半導體記憶裝置是雙極型ReRAM，在使電阻變化元件切換成高電阻時及切換成低電阻時，將施加於電阻變化元件的電壓的極性設為相反的記憶裝置。在此雙極型ReRAM中，持續一方向的寫入時，會發生電阻變化層內的氧分佈的偏倚，電阻變化元件的特性會變動。於是，在各電阻變化元件中，尋求將On(低電阻化)寫入次數及Off(高電阻化)寫入次數設為經常大致相等的狀態。
並且，在ReRAM的評價中，明確即使以電阻變化元件的電阻值完全相同的條件來進行寫入，寫入後的電阻值也會每次大幅度偏差，其偏差的程度是高於電阻變化元件間的偏差。此性質是與以往的非揮發記憶體元件異質，需要對應於偏差的新寫入方法。
於是，本實施形態是在驗證中，對於確認寫入失敗的位元，首先進行逆向資料的寫入，其次進行最初的資料的寫入。藉此，在各電阻變化元件中，藉由將On(低電阻化)寫入次數及Off(高電阻化)寫入次數設為經常大致相等的狀態，防止氧分佈的偏倚，改善電阻變化元 件的長期可靠度。
<電阻變化元件>
首先，參照圖1來說明有關在本實施形態1的雙極型ReRAM所使用的電阻變化元件。圖1是表示此電阻變化元件的構造的一例圖。
電阻變化元件VR是電阻變化層VRL會藉由金屬層M1及金屬層M2所夾，金屬層M1及金屬層M2會分別形成第1電極及第2電極。以金屬層M1為基準對金屬層M2施加正的電壓，藉此使電阻變化層VRL變化成低電阻(On)狀態，以金屬層M2基準對金屬層M1施加正的電壓，藉此使電阻變化層VRL變化成高電阻(Off)狀態。藉由使On及Off的狀態分別對應於0及1或1及0，而記憶1bit的資訊。
電阻變化層VRL是例如藉由金屬氧化物(例如，鉭氧化物、鈦氧化物、鋯氧化物、或鉿氧化物)所形成。此情況，電阻變化層VRL是可為單層膜，或層疊膜。當電阻變化層VRL為層疊膜時，電阻變化層VRL是例如元素的種類的組合為彼此不同的層疊膜。或，電阻變化層VRL是亦可例如元素的種類的組合為彼此同一層疊膜。此情況，層疊膜的各層的氧組成比為彼此不同。另外，電阻變化層VRL的膜厚是例如為1.5nm以上30nm以下。金屬層M1是例如藉由釕、氮化鈦、鉭、氮化鉭、鎢、鈀、或白金所形成。金屬層M2是例如藉由釕、氮化 鈦、鉭、氮化鉭、鎢、鈀、或白金所形成。
<記憶格>
參照圖2說明有關包含前述的電阻變化元件VR的記憶格。圖2是表示此記憶格的構成的一例圖。
記憶格MC是可組合圖1的電阻變化元件VR及MOS電晶體TR來構成。MOS電晶體TR是控制將位元線BL與板線PL之間的電位差施加於電阻變化元件VR或遮斷的選擇電晶體。電阻變化元件VR是一方的端子被連接至板線PL，另一方的端子經由MOS電晶體TR來連接至位元線BL，且MOS電晶體TR的閘極是被連接至字元線WL。藉由將位元線BL的電位及板線PL的電位的任一方設為比其他更高電位，可切換施加於電阻變化元件VR的電壓的極性。將金屬層M1及金屬層M2的哪個連接至板線PL是並無特別加以限定，但之後是假定金屬層M2與板線PL連接進行說明。又，MOS電晶體TR為N通道型或P通道型是不被限定，但之後是假定藉由對閘極施加正電壓來導通源極及汲極的N通道型進行說明。另外，P通道型時是藉由對閘極施加負電壓來導通源極及汲極。
<記憶格陣列>
參照圖3來說明有關配置前述的記憶格MC之記憶格陣列。圖3是表示此記憶格陣列的構成的一例圖。
記憶格陣列MCA是可如圖3般將圖2的記憶 格MC配置成矩陣狀構成。在圖3中，各自的四角形是對應於圖2所示的記憶格MC。圖3是表示具有16位元的記憶容量的記憶格陣列MCA(4行×4列，記憶格MC00~MC03，MC10~MC13，MC20~MC23，MC30~MC33)，但只要增加陣列的行或列，便可適當實現更大的容量。
記憶格陣列MCA的各記憶格MC00~MC03，MC10~MC13，MC20~MC23，MC30~MC33是分別被連接至字元線WL0~WL3和位元線BL0~BL3與板線PL0~PL3的交點。例如，記憶格MC00是被連接至字元線WL0和位元線BL0與板線PL0的交點。記憶格MC00以外的其他的記憶格MC01~MC03，MC10~MC13，MC20~MC23，MC30~MC33也同樣被連接至各字元線和各位元線與各板線的交點。
在記憶格陣列MCA中，所有的板線PL0~PL3、位元線BL0~BL3、字元線WL0~WL3是在陣列的周邊部被連接至控制電路。例如，位元線BL0~BL3是在陣列上方分別被連接至位元線控制電路BLCTL，板線PL0~PL3是在陣列下方分別被連接至板線控制電路PLCTL，字元線WL0~WL3是在陣列左方分別被連接至字元線控制電路WLCTL。控制電路是適當對板線、位元線、字元線施加電壓而使所望的記憶格形成高電阻狀態或低電阻狀態，藉此進行寫入，或檢測流至位元線或板線的電流，判斷所望的記憶格為高電阻或低電阻，藉此進行讀出。
例如，將以點線所包圍的記憶格MC11設為 On狀態的寫入是只要將板線PL1及字元線WL1設為高電位，將所有的位元線BL0~BL3、及板線PL1和字元線WL1以外的板線PL0，PL2，PL3與字元線WL0，WL2，WL3設為零電位即可。將以點線所包圍的記憶格MC11設為Off狀態的寫入是只要將位元線BL1及字元線WL1設為高電位，將所有的板線PL0~PL3、及位元線BL1和字元線WL1以外的位元線BL0，BL2，BL3與字元線WL0，WL2，WL3設為零電位即可。並且，以點線所包圍的記憶格MC11為了讀出On狀態或Off狀態，而如以下般進行。亦即，只要將字元線WL1設為高電位，將其他所有的位元線BL0~BL3、及板線PL1和字元線WL1以外的板線PL0，PL2，PL3與字元線WL0，WL2，WL3設為零電位，對板線PL1施加比寫入時還充分低的電壓，而檢測出流至板線PL1或位元線BL1的電流即可。
在以上的動作中，被連接至字元線WL1以外的記憶格是電晶體會成為非導通而電壓未被施加於電阻變化元件。並且，未被連接至位元線BL1、板線PL1的記憶格，因為位元線BL0，BL2，BL3與板線PL0，PL2，PL3會成為同電位，所以電壓未被施加於電阻變化元件。藉此，僅以點線所包圍的記憶格MC11會被寫入或被讀出。對於記憶格MC11以外的其他記憶格MC00~MC03，MC10，MC12，MC13，MC20~MC23，MC30~MC33的寫入或讀出中也同樣。
<寫入動作、讀出動作、驗證動作>
參照圖4~圖7來說明有關對於前述的記憶格MC之寫入動作、讀出動作、驗證動作。
在ReRAM中，進行寫入後的電阻變化元件VR的電阻值是具有每次不一致的性質。因此，即使在一定的條件下進行寫入，也會有某機率寫入失敗的情形。亦即，即使打算寫成On，也會有電阻值不充分下降，或即使打算寫成Off，也會有電阻值不充分上升的情況。如此的情況，為了無誤進行寫入，亦可實施驗證(Verify)動作。
圖4是表示包含一般性(在本實施形態亦可適用)的驗證動作之寫入動作的流程的一例的流程圖。首先，在開始(步驟S10)後的步驟S11，對某記憶格實施On或Off的寫入。其次，在步驟S12，進行該記憶格的讀出，調查是否正確寫入。未正確寫入時，判斷需要再寫入(步驟S13-YES)，從步驟S13回到步驟S11再度實施同樣的寫入動作，若正確寫入(步驟S13-NO)，則終了(步驟S14)。另外，通常為了防止陷入無限循環，而在步驟S13，對進行YES判定的次數設上限。
對所望的記憶格進行寫入時，最好是預先進行該記憶格的讀出，只在需要將該狀態反轉時實施寫入。例如，所欲將某記憶格形成On時，若該記憶格現在為Off，則進行On的寫入，若現在為On，則不實施寫入。因為在On狀態的電阻變化元件VR上覆寫On，或在Off 狀態的電阻變化元件VR上覆寫Off會招致可靠度的劣化。在圖5中顯示組合此方法與前述的驗證時的寫入動作的流程。
亦即，圖5是表示在判斷是否預先實施寫入後，進行包含驗證動作的寫入動作時的流程的一例的流程圖。圖5的例子是預先在開始(步驟S20)後的步驟S21，進行所望的記憶格的讀出。其次，在步驟S22，判斷將該記憶格的狀態反轉的寫入是否為必要。將該記憶格的狀態反轉的寫入為必要時(步驟S22-YES)，在步驟S23~S25，與圖4同樣對所望的記憶格進行寫入，非必要時(步驟S22-NO)終了(步驟S26)。
圖6是表示包含以往的驗證動作的寫入動作的波形的一例圖。在圖6中顯示在實施前述的圖4的動作、或圖5中步驟S23以後的動作時，被施加於所被選擇的記憶格的板線PL與位元線BL之間的電壓的時間變化。但，以電阻變化元件VR的位元線BL側端子作為零基準。圖6(a)是On寫入的情況，圖6(b)是Off寫入的情況，Write #1相當於最初的寫入及驗證讀出，Write #2相當於其次的寫入及驗證讀出。在On電位、Off電位、Read電位被施加的期間的至少一部分的期間，在所被選擇的記憶格的字元線WL施加正電位，必須將該記憶格的電晶體設為ON狀態。藉此，在所被選擇的記憶格的電阻變化元件VR，在位元線BL與板線PL之間施加電壓，且在字元線WL施加電壓的期間施加持續的脈衝狀的電壓 (On脈衝、Off脈衝、Read脈衝)，實行寫入或讀出。
另外，該等脈衝的電壓是藉由電晶體的電壓降下，不一定與被施加於板線PL與位元線BL之間的On電位、Off電位、Read電位一致。只要寫入1次成功，Write #2的動作不被實施。在Write #2寫入失敗時，未圖示的Write #3以後，重複與Write #2同樣的動作。Read脈衝是為了驗證讀出而被施加，但其電壓是被充分地壓小至不影響電阻變化元件VR的程度。Read電位的極性是可與On電位相同或相反(在圖6是圖示與On電位相同的情況)。On電位及Off電位的大小是可為相等或相異(在圖6是圖示相等的情況)。
如圖6般，單純地重複On或Off的寫入時，每當寫入失敗，同一極性的脈衝就會被施加於電阻變化元件VR的結果，電阻變化元件VR的疲勞會進展，ReRAM的可靠度劣化會容易被蓄積。在圖7顯示用以解決此問題的寫入方法。圖7是表示包含本實施形態的驗證動作的寫入動作的波形的一例圖。圖7(a)及圖7(b)是分別對應於圖6(a)及圖6(b)，與圖6的不同是在寫入失敗後的再寫入Write #2中，追加與最終的寫入極性相反極性的脈衝。如圖7(a)所示般，寫入On時是首先在施加Off脈衝後施加On脈衝，如圖7(b)所示般，寫入Off時是首先在施加On脈衝後施加Off脈衝。未圖示的Write #3以後為必要時，施加與Write #2同樣的波形。將圖7那樣在寫入On之前施加的Off脈衝、或寫入Off之前施加的On脈衝稱為重 置脈衝。
實施On的再寫入是電阻變化元件VR半途而廢成為On狀態時。此時，首先將電阻變化元件VR重置成Off狀態，重新實施On的寫入(圖7(a))。實施Off的再寫入是電阻變化元件VR半途而廢成為Off狀態時。此時，首先將電阻變化元件VR重置成On狀態，重新實施Off的寫入(圖7(b))。在ReRAM中，大多的情況不是起因於有寫入失敗的電阻變化元件VR的特性之永久性的不一致，而是起因於每次的寫入動作的偶發性。因此，不是進行覆寫，而是將電阻重置之後再挑戰的本方法為有效。若根據本方法，則即使重複驗證寫入，On脈衝與Off脈衝也會幾乎同數，被施加於電阻變化元件VR。藉此，電阻變化元件VR的疲勞的蓄積會被緩和，記憶格的可靠度會被改善。
重置脈衝是可形成與用以寫入On或Off的脈衝完全相同。亦即，圖7(a)的Off電位的重置脈衝是可與圖7(b)的Off電位的脈衝形成同大小(表示電位的大小之脈衝高度、表示期間的大小之脈衝寬)，圖7(b)的On電位的重置脈衝是可與圖7(a)的On電位的脈衝形成同大小。因此，用以產生重置脈衝的電路是可與產生通常的On脈衝或Off脈衝的電路兼用。
<記憶格陣列的變形例>
參照圖8來說明有關前述的記憶格陣列MCA的變形 例。圖8是表示此記憶格陣列的構成的變形例的圖。
記憶格陣列MCA的形態是可思考各種的變形。圖8是其一例，將複數的板線PL成束。換言之，複數的板線PL是將各自的板線PL的一端予以電性共通連接。藉此，為可縮小記憶格陣列MCA的佔有面積之構成。
在此構成中，例如，將以點線所包圍的記憶格MC11設為On狀態的寫入，除了板線PL及字元線WL1之外，只要再將位元線BL0，BL2，BL3設為高電位，將字元線WL1以外的所有字元線WL0，WL2，WL3及位元線BL1設為零電位即可。將以點線所包圍的記憶格MC11設為Off狀態的寫入是只要將位元線BL1及字元線WL1設為高電位，將板線PL及位元線BL0，BL2，BL3以及字元線WL0，WL2，WL3設為零電位即可。並且，以點線所包圍的記憶格MC11為了讀出On或Off，只要在將字元線WL1設為高電位，將字元線WL1以外的字元線WL0，WL2，WL3及位元線BL1設為零電位，對板線PL及位元線BL0，BL2，BL3施加比寫入時還充分低的電壓，而檢測出流至板線PL或位元線BL1的電流即可。
在以上的動作中，被連接至字元線WL1以外的記憶格是電晶體會成為非導通而電壓未被施加於電阻變化元件。並且，未被連接至位元線BL1的記憶格，因為位元線BL0，BL2，BL3與板線PL會成為同電位，所以 電壓未被施加於電阻變化元件。藉此，僅以點線所包圍的記憶格MC11會被寫入或被讀出。對於記憶格MC11以外的其他記憶格MC00~MC03，MC10，MC12，MC13，MC20~MC23，MC30~MC33的寫入或讀出中也同樣。
<實施形態1的效果>
若根據以上說明的本實施形態1，則可改善電阻變化元件VR的長期可靠度。亦即，在雙極型ReRAM中，持續一方向的寫入時，會發生電阻變化層VRL內的氧分佈的偏倚，電阻變化元件VR的特性會變動。於是，本實施形態是在驗證中，對於On寫入或Off寫入的寫入失敗被確認的位元，首先進行逆向資料的Off寫入或On寫入，其次進行最初的資料的On寫入或Off寫入。藉此，在各電阻變化元件VR中，藉由將On寫入次數及Off寫入次數設為經常大致相等的狀態，可防止電阻變化層VRL內的氧分佈的偏倚。換言之，藉由將On寫入次數及Off寫入次數設為經常大致相等的狀態，可緩和電阻變化元件VR的疲勞的蓄積。此結果，可改善電阻變化元件VR的長期可靠度。更詳細是如以下般。
(1)當On(或Off)寫入動作為失敗時，藉由進行實施重置的Off(或On)寫入動作及最初的On(或Off)寫入動作之再寫入動作，在各電阻變化元件VR中，藉由將On寫入次數及Off寫入次數設為經常大致相等的狀態，可防止電阻變化層VRL內的氧分佈的偏倚。
(2)藉由屬於再寫入動作的重置的Off(或On)寫入動作是施加與最初的Off(或On)寫入動作同大小的脈衝，可充分取得減輕電阻變化元件VR的疲勞之效果。
(3)在On(或Off)寫入動作後讀出資料，此結果，當On(或Off)寫入動作為失敗時，藉由進行重置的Off(或On)寫入動作後，進行最初的On(或Off)寫入動作，可將每次的寫入動作之偶發性引起的半途而廢的狀態重置之後重新實施寫入動作。
(4)再寫入動作是重複至寫入動作成功為止，或僅預定次數重複，藉此可防止寫入動作不成功時陷入無限循環。
(5)在進行On(或Off)寫入動作時，預先讀出資料，根據此結果來進行寫入動作，藉此不會有導致可靠度劣化的情形。亦即，在所欲進行On(或Off)寫入動作時，若為進行Off(或On)寫入動作的狀態，則進行On(或Off)寫入動作，若為進行On(或Off)寫入動作的狀態，則不進行On(或Off)寫入動作，藉此可只在需要將該狀態反轉時實施寫入動作。
(6)被連接至記憶格MC的複數的板線PL是各自的板線的一端會被電性共通連接，藉此可縮小記憶格陣列MCA的佔有面積。
[實施形態2]
利用圖9~圖16來說明有關本實施形態2的半導體 記憶裝置。在本實施形態2中是以和前述實施形態1不同的點為主進行說明。
在ReRAM中，由於讀出、On寫入、Off寫入是在板線PL及位元線BL的電位設定不同，因此在切換該等的動作時會產生位元線BL或板線PL的充放電，頻繁的切換招致消耗電力的增大。前述實施形態1是敘述有關對於單一的位元之寫入，但有所欲對於複數的位元相繼進行寫入的情況。如此的情況，減少位元線BL及板線PL的電位的切換次數，可改善消耗電力及動作速度。亦即，對於複數的位元適用同一的動作時，藉由相繼實施該等動作，可迴避位元線BL及板線PL的電位切換。
將可取得如此的效果的理由例示於圖9、圖10進行說明。圖9是表示每個位元的逐次性寫入動作的波形的一例圖。圖10是表示彙整複數位元的寫入動作的波形(複數位元屬於同一位元線BL/板線PL的情況)的一例圖。例如，在前述的圖3中，想像所欲對於被連接至位元線BL1及板線PL1的4個位元(記憶格MC10，MC11，MC12，MC13)全部寫入資料的情況。為了使說明單純化，而不含驗證動作，但同樣的想方是無關驗證動作的有無可適用。
該等4位元(將位址設為10、11、12、13)是最初被寫成Off、On、Off、Off，假設所欲在該等中寫入On、Off、On、Off。對於此，按各自的位元實施前述圖5的動作時，且寫入失敗完全未發生時，如圖9所示般，需 要讀出位元10(WL0)→在位元10寫入On→讀出位元11(WL1)→在位元11寫入Off→讀出位元12(WL2)→在位元12寫入On→讀出位元13(WL3)→什麼都不做之動作。期間，板線PL1及位元線BL1的電位是需要讀出狀態→On寫入狀態→讀出狀態→Off寫入狀態→讀出狀態→On寫入狀態→讀出狀態等合計7次變化。
然而，若彙整4位元處理，則成為圖10所示那樣的程序。亦即，可在讀出位元10→讀出位元11→讀出位元12→讀出位元13(讀出4位元全部)→在位元10寫入On→在位元12寫入On(在On寫入為必要的位元全部寫入On)→在位元11寫入Off(在Off寫入為必要的位元全部寫入Off)之程序取得同樣的結果。此情況，板線PL1及位元線BL1的電位是以讀出狀態→On寫入狀態→Off寫入狀態的3次的變化完成。
另外，對電阻變化元件VR之脈衝電壓的施加期間是被控制成決定於將字元線電壓設為高電位的期間。因此，如圖9、圖10所示般，相對於字元線WL0，WL1，WL2，WL3的脈衝寬，板線PL1及位元線BL1的脈衝寬是亦含字元線的脈衝寬部分廣泛設定。並且，在此，字元線WL0，WL1，WL2，WL3的高電位是相對於讀出脈衝，將On寫入脈衝設為低的電位，將Off寫入脈衝設為相等的電位。
可將圖9、圖10的動作予以模式性地如圖11般表現。圖11是用以說明逐次性及效率性寫入動作(無驗 證)的一例圖，圖11(a)為對應於圖9，圖11(b)為對應於圖10。橫方向的刻度是分別對應於1個的板線PL1及位元線BL1的電壓狀態，顯示於其上方的四角形是表示進行各位元(10、11、12、13)的動作(R：讀出、W-on：On寫入、W-off：Off寫入)的情形。當複數的四角形在同一刻度內排列於縱方向時，表示該等的動作不變更板線PL1及位元線BL1的電壓狀態相繼被實施的情形。在圖11(a)中顯示7次，在圖11(b)中顯示藉由3次的電壓狀態變更來完成動作。
而且，思考進行使用重置動作的驗證的情況。驗證讀出是對於寫入為必要的位元10，11，12，保持板線PL1及位元線BL1的電壓設定不動實施。其一例，位元10及11寫入失敗時的動作是形成如圖12般。圖12是用以說明效率性寫入動作(有驗證)的一例圖。圖12中附上斜線的四角形是重置寫入(W-on、W-off)。可無板線PL1、位元線BL1的電壓狀態變更來實施複數位元的驗證讀出。
亦即，如圖12所示般，第4次以後是形成：讀出位元10→讀出位元11→讀出位元12(讀出3位元全部)→在位元11寫入重置寫入的On→在位元11寫入Off→在位元10寫入重置寫入的Off→在位元10寫入On→讀出位元10→讀出位元11(讀出寫入失敗的2位元)之程序。
將如此的複數位元彙整而寫入時之對應於前述的圖4及圖5的流程圖是形成如圖13及圖14般。圖 13是表示彙整複數位元的有驗證寫入動作(圖4對應)的一例的流程圖。圖14是表示彙整複數位元的有驗證寫入動作(圖5對應)的一例的流程圖。
如圖13所示般，首先，在開始(步驟S30)後的步驟S31，對必要位元的記憶格實施On的寫入。其次，在步驟S32，對必要位元的記憶格實施Off的寫入。其次，在步驟S33，進行該記憶格的讀出，調查是否正確寫入。未正確寫入時，判斷再寫入為必要(步驟S34-YES)，由步驟S34回到步驟S31，再度實施同寫入動作，若正確寫入(步驟S34-NO)，則終了(步驟S35)。
圖14的例子是預先在開始(步驟S40)後的步驟S41，進行所望的N位元的記憶格的讀出。其次，在步驟S42，判斷將該記憶格的狀態反轉的寫入是否為必要。將該記憶格的狀態反轉的寫入為必要時(步驟S42-YES)，在步驟S43~S46，與圖13同樣對所望的記憶格進行寫入，非必要時(步驟S42-NO)終了(步驟S47)。
在圖15中顯示使前述的圖12的動作更效率化的例子。圖15是用以說明效率性寫入動作的變形例(並行實施驗證的重置寫入及再寫入)的圖。如圖15所示般，在第6次，藉由板線PL1及位元線BL1的電壓狀態無變更地實施位元10的重置動作的Off寫入(W-off)、及位元11的重置動作(W-on)後的Off寫入(W-off)，可使驗證動作更效率化。
又，圖16是用以說明效率性寫入動作的變形 例(並行實施驗證及通常寫入)的圖。在圖16中顯示雖位元10及11的寫入一旦失敗，進行驗證，但無等待驗證的完了，實行位元12及13的寫入之例。進行對某位元的寫入，其次對別的位元進行寫入時，有時亦可不一定要至之前的寫入完了等待其次的寫入。此情況，如圖16般，可並行實施有關之前的寫入的驗證動作、及非之後的寫入的驗證的通常寫入動作。
例如，在圖16中，如第6次般，板線PL1及位元線BL1的電壓狀態無變更地實施位元10的重置動作的Off寫入(W-off)、及位元11的再寫入的Off寫入(W-off)、及位元13的通常的Off寫入(W-off)。或，如第5次般，板線PL1及位元線BL1的電壓狀態無變更地實施位元11的重置動作的On寫入(W-on)、及位元12的通常的On寫入(W-on)。藉由如此板線PL1及位元線BL1的電壓狀態無變更地實施重置動作或再寫入的Off寫入及通常的Off寫入、或重置動作或再寫入的On寫入及通常的On寫入，可使驗證動作更效率化。
在以上的說明中，即使將On及Off更換也無妨。又，以上的說明中，顯示不同時對2個以上的位元同時進行寫入或讀出的例子，但若消耗電力等的限制允許，則亦可同時對2個以上的位元同時進行寫入或讀出。
在以上說明的本實施形態2中也可取得與前述實施形態1同樣的效果。加上，若根據本實施形態2，則在對於複數的位元相繼進行寫入時，可避面位元線BL 與板線PL的電位切，減少位元線BL與板線PL的電位的切換次數。此結果，可改善消耗電力及動作速度。更詳細是如以下般。
(11)將位元線BL與板線PL之間的電位設為一定不動，在某位元的記憶格適用屬於再寫入動作的重置動作，在別的位元的記憶格適用再寫入動作或通常寫入動作，藉此可並行實施效率性的寫入動作。並且，藉由減少位元線BL與板線PL的電位的切換次數，可改善消耗電力及動作速度。
(12)再寫入動作是在寫入動作後彙整複數位元的記憶格的資料而讀出，根據此結果來進行寫入動作，藉此可1次讀出複數位元所有的記憶格的資料，因此可成為更具效率性的動作。而且，當寫入動作為失敗時，在失敗的位元的記憶格進行重置動作後，可對失敗的位元的記憶格進行再寫入動作。
(13)藉由彙整進行：對失敗的位元的記憶格進行的重置動作、及對與失敗的位元不同的位元的記憶格進行的再寫入動作或通常寫入動作，可1次進行對複數位元的寫入動作，因此可成為更具效率性的動作。
[實施形態3]
利用圖17來說明有關本實施形態3的半導體記憶裝置。在本實施形態3中是以和前述實施形態1，2不同的點為主進行說明。
在前述實施形態2中是說明使對屬於同一位元線BL的記憶格之寫入及讀出效率化的例子，但亦可藉由同樣的想法使對屬於同一字元線WL的記憶格之寫入及讀出效率化。如前述的圖9、圖10所例示般，在On寫入、Off寫入、及讀出，有時施加於字元線WL的最適當的電壓不同。此情況，將On寫入、Off寫入、讀出予以分別對於複數位元彙整實施為有效率。
圖17是表示彙整複數位元的寫入動作的波形(複數位元屬於同一字元線WL的情況)的一例圖。在圖17中顯示：在被連接至字元線WL1的4個位元，最初被寫成Off、On、Off、Off，在該等中寫入On、Off、On、Off時的施加電壓的波形例。
在前述的圖10是板線PL或位元線BL的切換次數會被削減，但在圖17是字元線WL的切換次數會被削減。並且，在前述的圖10是以字元線WL的電壓寬來決定往電阻變化元件VR的施加脈衝寬，但在圖17是以板線PL或位元線BL的電壓寬來決定往電阻變化元件VR的施加脈衝寬。
例如，想像在前述的圖3中，所欲對於被連接至字元線WL1的4個位元(記憶格MC01，MC11，MC21，MC31)寫入資料的情況。在該等4位元(將位址設為01、11、21、31)中，成為圖17所示般的程序。形成：讀出位元01(PL0)→讀出位元11(PL1)→讀出位元21(PL2)→讀出位元31(PL3)(讀出4位元全部)→在位元 01(PL0)寫入On→在位元21(PL2)寫入On(在On寫入為必要的位元全部寫入On)→在位元11(BL1)寫入Off(在Off寫入為必要的位元全部寫入Off)之程序。此情況，字元線WL1的電位是以讀出狀態→On寫入狀態→Off寫入狀態，與前述的圖10同樣3次的變化完成。
可將上述手法更附有重置動作組合驗證的情形是與前述實施形態2同樣，在前述的圖12~圖16的說明是原封不動成立。但，與前述實施形態2不同的是前述實施形態2針對屬於同一位元線BL、板線PL的記憶格相前後(亦可為同時)實施讀出、寫入，相對的，本實施形態3是針對屬於同一字元線WL的記憶格相前後(亦可為同時)實施讀出、寫入的點。
在以上說明的本實施形態3中亦可取得與前述實施形態1同樣的效果。加上，在前述實施形態2是可抑制板線PL及位元線BL的電壓切換次數，相對的，若根據本實施形態3，則可抑制字元線WL的電壓切換次數。更詳細是如以下般。
(21)將字元線WL的電位設為一定不動，在某位元的記憶格適用屬於再寫入動作的重置動作，在別的位元的記憶格適用再寫入動作或通常寫入動作，藉此可並行實施效率性寫入動作。並且，藉由抑制字元線WL的電壓切換，可改善消耗電力及動作速度。
[實施形態4]
利用圖18來說明有關本實施形態4的半導體記憶裝置。圖18是表示此半導體記憶裝置的構成的一例圖。
本實施形態4的半導體記憶裝置是具有：複數的記憶格陣列MCA1，MCA2、控制各記憶格陣列MCA1，MCA2的複數的控制電路CTL1，CTL2、及控制各控制電路CTL1，CTL2的記憶體控制器MCTL。在圖18中，記憶格陣列及控制電路是圖示2個的例子，但亦可具有更多的數量，或相反的為1個。記憶格陣列MCA1，MCA2是如前述圖3、圖8所示般，將記憶格配置成矩陣狀構成。控制電路CTL1，CTL2是如前述的圖3所示般，在記憶格陣列的周邊部中，控制施加於板線、位元線、字元線的電壓。記憶體控制器MCTL是例如藉由程式來動作，掌管半導體記憶裝置的全體的控制。
在前述實施形態1是說明記憶格陣列的所有板線、位元線、字元線在陣列的周邊部中被連接至控制電路(板線控制電路PLCTL、位元線控制電路BLCTL、字元線控制電路WLCTL)的例子，但亦可形成圖18那樣的構成。例如，為了有效率地實現前述實施形態2，3記載之彙整複數位元來寫入的動作，半導體記憶裝置是如圖18所示般亦可搭載藉由微程式來動作的記憶體控制器MCTL。並且，半導體記憶裝置是不限於1個的記憶格陣列，如圖18所示般，亦可搭載控制複數的記憶格陣列MCA1，MCA2及各記憶格陣列MCA1，MCA2的複數的控制電路CTL1，CTL2。
若根據以上說明的本實施形態4，則可取得與前述實施形態1~3同樣的效果。加上，如本實施形態4般，可搭載記憶體控制器MCTL來有效率地實現動作。並且，半導體記憶裝置的記憶格陣列或控制電路的各構成要素的數量等是可按照所望來變更。
以上，根據實施形態來具體說明本發明者所研發的發明，但本發明並非限於前述實施形態，亦可在不脫離其要旨的範圍實施各種變更。
例如，上述實施例是為了容易理解說明本發明而詳細說明者，並非是一定限於具備所說明的全部構成者。並且，亦可將某實施例的構成的一部分置換成其他的實施例的構成，又，亦可在某實施例的構成加諸其他的實施例的構成。而且，可針對各實施例的構成的一部分進行其他的構成的追加．削除．置換。

Claims (15)

  1. 一種半導體記憶裝置，其特徵係具有：使用電阻變化元件的記憶格、及控制對於前述記憶格的寫入及讀出之控制電路，作為前述控制電路的動作有：第1寫入動作，其係對前述記憶格施加第1極性的第1電壓；第2寫入動作，其係對前述記憶格施加與前述第1極性相反極性的第2極性的第2電壓；及再寫入動作，其係當前述第1寫入動作為失敗時，更實施對前述記憶格施加前述第2極性的前述第2電壓之第2A寫入動作及施加前述第1極性的前述第1電壓之第1A寫入動作。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中，屬於前述再寫入動作的前述第2A寫入動作係施加與前述第2寫入動作同大小的脈衝。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中，前述記憶格係由複數所構成，分別被連接至字元線、位元線及板線，將前述位元線與前述板線之間的電位設為一定不動，在第1位元的記憶格適用屬於前述再寫入動作的前述第2A寫入動作，在第2位元的記憶格適用前述第2寫入動作。
  4. 如申請專利範圍第1項之半導體記憶裝置，其中， 前述記憶格係由複數所構成，分別被連接至字元線、位元線及板線，將前述字元線的電位設為一定不動，在第1位元的記憶格適用屬於前述再寫入動作的前述第2A寫入動作，在第2位元的記憶格適用前述第2寫入動作。
  5. 如申請專利範圍第1項之半導體記憶裝置，其中，前述再寫入動作，係於前述第1寫入動作後讀出前述記憶格的資料，此結果，當前述第1寫入動作為失敗時，進行對前述記憶格施加前述第2極性的前述第2電壓之前述第2A寫入動作後，進行對前述記憶格施加前述第1極性的前述第1電壓之前述第1A寫入動作。
  6. 如申請專利範圍第5項之半導體記憶裝置，其中，前述再寫入動作，係於前述第1A寫入動作後讀出前述記憶格的資料，此結果，重複至前述第1A寫入動作成功為止，或僅預定次數重複。
  7. 如申請專利範圍第5項之半導體記憶裝置，其中，前述記憶格係由複數所構成，前述再寫入動作，係於前述第1寫入動作後，將複數位元的記憶格的資料彙整而讀出，此結果，當前述第1寫入動作為失敗時，進行對失敗的位元的記憶格施加前述第2極性的前述第2電壓之前述第2A寫入動作後，進行對前述失敗的位元的記憶格施加前述第1極性的前述第1電壓之前述第1A寫入動作。
  8. 如申請專利範圍第7項之半導體記憶裝置，其中， 彙整進行：對前述失敗的位元的記憶格施加前述第2極性的前述第2電壓之前述第2A寫入動作；及對與前述失敗的位元不同的位元的記憶格施加前述第2極性的前述第2電壓之前述第2寫入動作。
  9. 如申請專利範圍第1項之半導體記憶裝置，其中，在進行前述第1寫入動作或前述第2寫入動作時，預先讀出前述記憶格的資料，此結果，在所欲進行前述第1寫入動作時，若為進行前述第2寫入動作的狀態，則進行前述第1寫入動作，若為進行前述第1寫入動作的狀態，則不進行前述第1寫入動作，在所欲進行前述第2寫入動作時，若為進行前述第1寫入動作的狀態，則進行前述第2寫入動作，若為進行前述第2寫入動作的狀態，則不進行前述第2寫入動作。
  10. 如申請專利範圍第1項之半導體記憶裝置，其中，前述記憶格係由複數所構成，分別被連接至字元線、位元線及板線，前述複數的板線，係被電性共通連接各自的板線的一端。
  11. 如申請專利範圍第1項之半導體記憶裝置，其中，前述記憶格係由複數所構成，分別具有：前述電阻變化元件；及選擇電晶體，其係在使前述電阻變化元件切換成高電阻時及切換成低電阻時，將施加於前述電阻變化元件的電 壓的極性控制成為相反。
  12. 如申請專利範圍第1項之半導體記憶裝置，其中，前述記憶格係由複數所構成，分別被連接至字元線、位元線及板線，前述控制電路，係具有：在進行對於前述複數的記憶格之寫入及讀出時，對前述字元線施加電壓的字元線控制電路、及對前述位元線施加電壓的位元線控制電路、及對前述板線施加電壓的板線控制電路。
  13. 如申請專利範圍第1項之半導體記憶裝置，其中，前述半導體記憶裝置係具有：將前述記憶格配置成矩陣狀的1個或複數的記憶格陣列；控制前述1個或複數的各記憶格陣列的1個或複數的控制電路；及控制前述1個或複數的各控制電路，藉由微程式來動作的記憶體控制器。
  14. 一種半導體記憶裝置，其特徵係具有：記憶格、及控制對於前述記憶格的寫入及讀出之控制電路，前述控制電路，係於對前述記憶格施加第1極性的第1電壓之第1寫入動作後，讀出前述記憶格的資料，此結果，當前述第1寫入動作為失敗時，進行對前述記憶格施加與前述第1極性相反極性的第2極性的第2電壓之第2A寫入動作後，進行對前述記憶格施加前述第1極性的前述第1電壓之第1A寫入動作。
  15. 如申請專利範圍第14項之半導體記憶裝置，其中，前述半導體記憶裝置為ReRAM，前述記憶格的選擇電晶體為雙極型。
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