JPH0574182A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0574182A JPH0574182A JP25841191A JP25841191A JPH0574182A JP H0574182 A JPH0574182 A JP H0574182A JP 25841191 A JP25841191 A JP 25841191A JP 25841191 A JP25841191 A JP 25841191A JP H0574182 A JPH0574182 A JP H0574182A
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- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 不揮発性半導体記憶装置において、消去にお
ける動作、及び、書き込みにおける動作に要する時間を
短縮する。 【構成】 工場出荷前に、メモリセルアアレイ１におけ
る消去に要する時間を測定し、該測定結果に対応した消
去時間データを記憶回路１０９に予め記憶させる。工場
出荷後、通常の使用状態において、メモリセルアレイ１
に対して消去動作を行う場合、まず、消去時間データに
対応した時間、連続して消去動作が行われる。その後、
メモリセルアレイ１を構成する全てのＦＡＭＯＳの閾値
電圧が低下したかどうかを確認しながら、短時間毎の消
去動作を繰り返すことにより、消去における動作が完了
する。このように、消去時間データに従い、連続した消
去動作を行うことにより、消去確認動作に要する時間を
削減し、さらに、消去時間全体に要する時間を短縮する
ことができる。
ける動作、及び、書き込みにおける動作に要する時間を
短縮する。 【構成】 工場出荷前に、メモリセルアアレイ１におけ
る消去に要する時間を測定し、該測定結果に対応した消
去時間データを記憶回路１０９に予め記憶させる。工場
出荷後、通常の使用状態において、メモリセルアレイ１
に対して消去動作を行う場合、まず、消去時間データに
対応した時間、連続して消去動作が行われる。その後、
メモリセルアレイ１を構成する全てのＦＡＭＯＳの閾値
電圧が低下したかどうかを確認しながら、短時間毎の消
去動作を繰り返すことにより、消去における動作が完了
する。このように、消去時間データに従い、連続した消
去動作を行うことにより、消去確認動作に要する時間を
削減し、さらに、消去時間全体に要する時間を短縮する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装
置、詳しくは電気的消去可能でプログラム可能な不揮発
性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
置、詳しくは電気的消去可能でプログラム可能な不揮発
性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置を図面を
参照しながら説明する。
参照しながら説明する。
【０００３】この不揮発性半導体記憶装置を図４を参照
して説明する。図４は従来の不揮発性半導体記憶装置の
構成のうち、消去における動作に関する構成をブロック
図にて示したものである。この不揮発性半導体記憶装置
は、電気的消去可能でプログラム可能なメモリセルＭ１
１〜Ｍ１６でメモリセルアレイ１を構成しており、メモ
リセルアレイ１の全てのデータは、一括して消去可能で
ある。メモリセルアレイ１のデータの消去は、それぞれ
のメモリセルＭ１１、Ｍ１２、・・・、Ｍ１６を構成す
るフローティングゲート型電界効果トランジスタ（以
下、ＦＡＭＯＳという）の閾値電圧を下げる消去動作
と、該閾値電圧が十分に下がったかどうかを確認する消
去確認動作との組合せにより、行われる。以下に、それ
ぞれの動作について説明する。
して説明する。図４は従来の不揮発性半導体記憶装置の
構成のうち、消去における動作に関する構成をブロック
図にて示したものである。この不揮発性半導体記憶装置
は、電気的消去可能でプログラム可能なメモリセルＭ１
１〜Ｍ１６でメモリセルアレイ１を構成しており、メモ
リセルアレイ１の全てのデータは、一括して消去可能で
ある。メモリセルアレイ１のデータの消去は、それぞれ
のメモリセルＭ１１、Ｍ１２、・・・、Ｍ１６を構成す
るフローティングゲート型電界効果トランジスタ（以
下、ＦＡＭＯＳという）の閾値電圧を下げる消去動作
と、該閾値電圧が十分に下がったかどうかを確認する消
去確認動作との組合せにより、行われる。以下に、それ
ぞれの動作について説明する。
【０００４】消去動作は次のように行われる。コマンド
読み出し回路１０１は、入力された外部コマンドに基づ
き、メモリセルアレイ１のデータを全て消去する命令を
制御回路１０２に発する。制御回路１０２は、列デコー
ダ１０３、行デコーダ１０４を非活性化させる。する
と、アドレス信号１０５の値に拘らず、列デコーダ１０
３に接続されたトランスファゲート３１〜３３は全てオ
フ状態となり、同様に、行デコーダ１０４に接続された
ワード線Ｗ１、Ｗ２、・・・の電圧は全てロウレベルと
なる。この状態にて、ソース電位切り換え回路１０７
は、全てのメモリセルＭ１１、Ｍ１２、・・・、Ｍ１６
を構成するＦＡＭＯＳのソース電位を、一定時間の間、
高電圧に切り換える。それぞれのＦＡＭＯＳのソースに
高電圧が印加されると、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ トンネリング現象により、フローティングゲートに
蓄積された電子が引き抜かれ、ＦＡＭＯＳの閾値電圧が
低下する。この低閾値状態を消去状態といい、データビ
ットのいずれかの論理レベルに対応させられている。
読み出し回路１０１は、入力された外部コマンドに基づ
き、メモリセルアレイ１のデータを全て消去する命令を
制御回路１０２に発する。制御回路１０２は、列デコー
ダ１０３、行デコーダ１０４を非活性化させる。する
と、アドレス信号１０５の値に拘らず、列デコーダ１０
３に接続されたトランスファゲート３１〜３３は全てオ
フ状態となり、同様に、行デコーダ１０４に接続された
ワード線Ｗ１、Ｗ２、・・・の電圧は全てロウレベルと
なる。この状態にて、ソース電位切り換え回路１０７
は、全てのメモリセルＭ１１、Ｍ１２、・・・、Ｍ１６
を構成するＦＡＭＯＳのソース電位を、一定時間の間、
高電圧に切り換える。それぞれのＦＡＭＯＳのソースに
高電圧が印加されると、Ｆｏｕｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ トンネリング現象により、フローティングゲートに
蓄積された電子が引き抜かれ、ＦＡＭＯＳの閾値電圧が
低下する。この低閾値状態を消去状態といい、データビ
ットのいずれかの論理レベルに対応させられている。
【０００５】この後、以下に示される消去確認動作が行
われる。まず、ソース電位切り換え回路１０７から出力
されたソース電圧は、高電圧から通常のロウレベルに変
更される。さらに、制御回路１０２は列デコーダ１０
３、行デコーダ１０４を活性化させる。すると、アドレ
ス信号１０５によりワード線Ｗ１〜Ｗ２のいずれかが選
択される。ＦＡＭＯＳの閾値電圧が十分に低下したかど
うかを確認するため、ワード線電位切り換え回路１０６
は、選択されたワード線の電位を通常の読みだし時の電
圧に比べ低い電圧に設定する。
われる。まず、ソース電位切り換え回路１０７から出力
されたソース電圧は、高電圧から通常のロウレベルに変
更される。さらに、制御回路１０２は列デコーダ１０
３、行デコーダ１０４を活性化させる。すると、アドレ
ス信号１０５によりワード線Ｗ１〜Ｗ２のいずれかが選
択される。ＦＡＭＯＳの閾値電圧が十分に低下したかど
うかを確認するため、ワード線電位切り換え回路１０６
は、選択されたワード線の電位を通常の読みだし時の電
圧に比べ低い電圧に設定する。
【０００６】アドレス信号１０５が列デコーダ１０３に
入力されると、列デコーダ１０３により選択されたトラ
ンスファゲート３１、３２、・・・のいずれかがオンと
なり、いずれかのデジット線Ｄ１〜Ｄ３が選択される。
該選択されたデジット線と、上記選択されたワード線と
によりいずれかのメモリセルが選択される。すると、選
択されたメモリセルを構成するＦＡＭＯＳのドレイン
は、センスアンプ５０の入力端子に電気的に接続され
る。該メモリセルが消去状態の場合、すなわち、該メモ
リセルのＦＡＭＯＳの閾値電圧が十分に低くなった場合
には、ＦＡＭＯＳはオンとなることより、センスアンプ
５０から出力されたデータはロウレベルとなる。該メモ
リセルが消去されておらず、閾値電圧が十分に低下して
いない場合には、ＦＡＭＯＳはオフとなり、センスアン
プ５０から出力されたデータはハイレベルとなる。この
ようにして、アドレス信号で指定されたメモリセルの消
去確認が行われる。以下同様に、アドレス信号１０５を
インクリメントしながら、全てのメモリセルについて、
消去状態の確認が行われる。
入力されると、列デコーダ１０３により選択されたトラ
ンスファゲート３１、３２、・・・のいずれかがオンと
なり、いずれかのデジット線Ｄ１〜Ｄ３が選択される。
該選択されたデジット線と、上記選択されたワード線と
によりいずれかのメモリセルが選択される。すると、選
択されたメモリセルを構成するＦＡＭＯＳのドレイン
は、センスアンプ５０の入力端子に電気的に接続され
る。該メモリセルが消去状態の場合、すなわち、該メモ
リセルのＦＡＭＯＳの閾値電圧が十分に低くなった場合
には、ＦＡＭＯＳはオンとなることより、センスアンプ
５０から出力されたデータはロウレベルとなる。該メモ
リセルが消去されておらず、閾値電圧が十分に低下して
いない場合には、ＦＡＭＯＳはオフとなり、センスアン
プ５０から出力されたデータはハイレベルとなる。この
ようにして、アドレス信号で指定されたメモリセルの消
去確認が行われる。以下同様に、アドレス信号１０５を
インクリメントしながら、全てのメモリセルについて、
消去状態の確認が行われる。
【０００７】上記消去確認動作において、全てのメモリ
セルの消去が確認されないなら、上記一括消去動作と、
上記全メモリセルに対する連続した消去確認動作が繰り
返され、これらの一括消去動作と消去確認動作とは全メ
モリセルの消去が確認されるまで繰り返される。全ての
メモリセルの消去が確認されると、該不揮発性半導体記
憶装置の消去における動作が完了する。このように、短
時間毎の消去動作を繰り返し行って消去を行うのは、メ
モリセルを構成するＦＡＭＯＳのフローティングゲート
から過剰な電子の引き抜かれるのを防止し、過剰な電子
の引き抜きによりＦＡＭＯＳがディプレッション型ＦＥ
Ｔにならないようにするためである。
セルの消去が確認されないなら、上記一括消去動作と、
上記全メモリセルに対する連続した消去確認動作が繰り
返され、これらの一括消去動作と消去確認動作とは全メ
モリセルの消去が確認されるまで繰り返される。全ての
メモリセルの消去が確認されると、該不揮発性半導体記
憶装置の消去における動作が完了する。このように、短
時間毎の消去動作を繰り返し行って消去を行うのは、メ
モリセルを構成するＦＡＭＯＳのフローティングゲート
から過剰な電子の引き抜かれるのを防止し、過剰な電子
の引き抜きによりＦＡＭＯＳがディプレッション型ＦＥ
Ｔにならないようにするためである。
【０００８】次に従来の不揮発性半導体記憶装置の書き
込みに必要な構成を図５を参照しながら説明する。図５
は、上記図４に示される消去動作に必要な構成に、書き
込みにおける動作の際に活性化する構成を付加して示し
たものである。
込みに必要な構成を図５を参照しながら説明する。図５
は、上記図４に示される消去動作に必要な構成に、書き
込みにおける動作の際に活性化する構成を付加して示し
たものである。
【０００９】書き込みにおける動作の際に活性化するブ
ロックは、書き込みデータが入力されるデータインプッ
トバッファ２０４と、列デコーダ２０５と、高電圧を発
生させる書き込み電圧生成回路２０７と、トランスファ
ゲート２１、２２、２３、・・・とである。他の構成は
上記図４に示されるブロック図と同様に構成されている
ため、同一符号を付して説明を省略する。書き込みにお
ける動作は、書き込み動作と書き込み確認動作との組み
合わせによりなされる。
ロックは、書き込みデータが入力されるデータインプッ
トバッファ２０４と、列デコーダ２０５と、高電圧を発
生させる書き込み電圧生成回路２０７と、トランスファ
ゲート２１、２２、２３、・・・とである。他の構成は
上記図４に示されるブロック図と同様に構成されている
ため、同一符号を付して説明を省略する。書き込みにお
ける動作は、書き込み動作と書き込み確認動作との組み
合わせによりなされる。
【００１０】まず、書き込み動作について説明する。外
部コマンドがコマンド読みだし回路１０１に入力される
と、コマンド読みだし回路１０１は、入力された外部コ
マンドをデコードして、制御信号を制御回路１０２に出
力する。制御回路１０２は制御信号を列デコーダ１０３
に出力し、列デコーダ１０３を非活性化させる。する
と、トランスファゲート３１、３２、３３、・・・は、
オフとなり、各デジット線Ｄ１、Ｄ２、Ｄ３、・・・は
それぞれ互いに、電気的に遮断される。
部コマンドがコマンド読みだし回路１０１に入力される
と、コマンド読みだし回路１０１は、入力された外部コ
マンドをデコードして、制御信号を制御回路１０２に出
力する。制御回路１０２は制御信号を列デコーダ１０３
に出力し、列デコーダ１０３を非活性化させる。する
と、トランスファゲート３１、３２、３３、・・・は、
オフとなり、各デジット線Ｄ１、Ｄ２、Ｄ３、・・・は
それぞれ互いに、電気的に遮断される。
【００１１】列アドレスデコーダ２０５は、入力された
アドレス信号１０５に対応して、トランスファゲート２
１、２２、・・・のうちのいずれかのトランスファゲー
トを選択する。ところで、書き込みデータ２１１はイン
プットバッファ２０４を介して、列アドレスデコーダ２
０５に入力されている。書き込みデータ２１１が例え
ば”１”の場合には、上記選択されたトランスファゲー
トがオンとなり、書き込み電圧生成回路２０７より、比
較的高電圧が選択されたデジット線に印加される。一
方、書き込みデータ２１１が”０”の場合には、トラン
スファゲート２１、２２、・・・はアドレス信号に応答
しなくなり、全てオフとなり、デジット線Ｄ１，Ｄ２，
・・・は低電圧のままである。
アドレス信号１０５に対応して、トランスファゲート２
１、２２、・・・のうちのいずれかのトランスファゲー
トを選択する。ところで、書き込みデータ２１１はイン
プットバッファ２０４を介して、列アドレスデコーダ２
０５に入力されている。書き込みデータ２１１が例え
ば”１”の場合には、上記選択されたトランスファゲー
トがオンとなり、書き込み電圧生成回路２０７より、比
較的高電圧が選択されたデジット線に印加される。一
方、書き込みデータ２１１が”０”の場合には、トラン
スファゲート２１、２２、・・・はアドレス信号に応答
しなくなり、全てオフとなり、デジット線Ｄ１，Ｄ２，
・・・は低電圧のままである。
【００１２】行デコーダ１０４は、アドレス信号に対応
したワード線（例えばＷ１）を活性化させる。ワード線
電位切り換え回路１０６は、制御回路１０２の指示を受
け、ワード線Ｗ１の電圧を、書き込みに適した電圧に
（例えば２０Ｖ）切り換える。よって、例えば、デジッ
ト線Ｄ１，ワード線Ｗ１が高電圧に移行すると、メモリ
セルＭ１１が選択され、書き込み可能になる。ソース電
位切り換え回路１０７により、メモリセルＭ１１のソー
ス電位は書き込みに適した電圧（例えば０Ｖ）に設定さ
れている。よって、ソース・ドレイン間の電位差が大き
くなる。
したワード線（例えばＷ１）を活性化させる。ワード線
電位切り換え回路１０６は、制御回路１０２の指示を受
け、ワード線Ｗ１の電圧を、書き込みに適した電圧に
（例えば２０Ｖ）切り換える。よって、例えば、デジッ
ト線Ｄ１，ワード線Ｗ１が高電圧に移行すると、メモリ
セルＭ１１が選択され、書き込み可能になる。ソース電
位切り換え回路１０７により、メモリセルＭ１１のソー
ス電位は書き込みに適した電圧（例えば０Ｖ）に設定さ
れている。よって、ソース・ドレイン間の電位差が大き
くなる。
【００１３】選択されたメモリセルＭ１１を構成するＦ
ＡＭＯＳのコントロールゲートには、ワード線Ｗ１を介
して高電圧が印加されている。基板・ドレイン間に生じ
たホットエレクトロンは、基板とコントロールゲートと
の間に生じた電界により、フローティングゲートに注入
される。よって、該ＦＡＭＯＳの閾値電圧が上昇する。
すなわち、メモリセルＭ１１が書き込み状態となり、こ
の書き込み状態がデータビットの論理”１”をあらわ
す。ところが、デジット線線が低電圧に留まると、ホッ
トエレクトロンは発生せず、したがって、ホットエレク
トロンはフローティングゲートに注入されない。よっ
て、ＦＡＭＯＳの閾値は低いままである。以上のよう
に、デジット線を選択的に書き込み電圧生成回路２０７
に接続することにより、メモリセルＭ１１〜Ｍ１６に対
する選択的書き込み動作を実行する。
ＡＭＯＳのコントロールゲートには、ワード線Ｗ１を介
して高電圧が印加されている。基板・ドレイン間に生じ
たホットエレクトロンは、基板とコントロールゲートと
の間に生じた電界により、フローティングゲートに注入
される。よって、該ＦＡＭＯＳの閾値電圧が上昇する。
すなわち、メモリセルＭ１１が書き込み状態となり、こ
の書き込み状態がデータビットの論理”１”をあらわ
す。ところが、デジット線線が低電圧に留まると、ホッ
トエレクトロンは発生せず、したがって、ホットエレク
トロンはフローティングゲートに注入されない。よっ
て、ＦＡＭＯＳの閾値は低いままである。以上のよう
に、デジット線を選択的に書き込み電圧生成回路２０７
に接続することにより、メモリセルＭ１１〜Ｍ１６に対
する選択的書き込み動作を実行する。
【００１４】次に、上記書き込み動作により、メモリセ
ルＭ１１を構成するＦＡＭＯＳの閾値電圧が十分に高く
なり、書き込み動作が終了したかどうかを確認する。こ
の動作が書き込み確認動作である。書き込み確認動作
は、以下に示される動作に従う。
ルＭ１１を構成するＦＡＭＯＳの閾値電圧が十分に高く
なり、書き込み動作が終了したかどうかを確認する。こ
の動作が書き込み確認動作である。書き込み確認動作
は、以下に示される動作に従う。
【００１５】まず、制御回路１０２は列デコーダ２０５
を非活性化させ、全てのトランスファゲート２１、２
２、・・・をオフにし、デジット線Ｄ１、Ｄ２、・・・
に書き込み電圧が印加されないようにする。次に、アド
レス信号１０５に対応して、行デコーダ１０４は、ワー
ド線Ｗ１、Ｗ２、・・のいずれかを選択的に活性化させ
る。メモリセルＭ１１，Ｍ１２，・・・の閾値電圧が十
分に高くなっているかどうかを確認するため、選択され
たワード線の電圧は、通常の読みだし動作時における電
圧よりも高く設定されている。
を非活性化させ、全てのトランスファゲート２１、２
２、・・・をオフにし、デジット線Ｄ１、Ｄ２、・・・
に書き込み電圧が印加されないようにする。次に、アド
レス信号１０５に対応して、行デコーダ１０４は、ワー
ド線Ｗ１、Ｗ２、・・のいずれかを選択的に活性化させ
る。メモリセルＭ１１，Ｍ１２，・・・の閾値電圧が十
分に高くなっているかどうかを確認するため、選択され
たワード線の電圧は、通常の読みだし動作時における電
圧よりも高く設定されている。
【００１６】アドレス信号１０５に対応して、列デコー
ダ１０３はトランスファゲート３１、３２、・・・のい
ずれかを選択的にオンにする。例えば、ワード線Ｗ１が
選択され、トランスファゲート３１がオンになったとす
る。すると、メモリセルＭ１１を構成するＦＡＭＯＳの
ドレインは、センスアンプ５０の入力端子に電気的に接
続される。該ＦＡＭＯＳの閾値電圧が十分に上昇してい
れば、ソース・ドレイン間はオフ状態になっている。こ
のため、センスアンプ５０からはハイレベルの信号が出
力される。一方、ＦＡＭＯＳの閾値電圧が十分に上昇し
ていない場合には、該ＦＡＭＯＳのソース・ドレイン間
はオン状態となっているため、センスアンプ５０からロ
ウレベルの信号が出力される。このようにして、書き込
み確認動作が行われる。
ダ１０３はトランスファゲート３１、３２、・・・のい
ずれかを選択的にオンにする。例えば、ワード線Ｗ１が
選択され、トランスファゲート３１がオンになったとす
る。すると、メモリセルＭ１１を構成するＦＡＭＯＳの
ドレインは、センスアンプ５０の入力端子に電気的に接
続される。該ＦＡＭＯＳの閾値電圧が十分に上昇してい
れば、ソース・ドレイン間はオフ状態になっている。こ
のため、センスアンプ５０からはハイレベルの信号が出
力される。一方、ＦＡＭＯＳの閾値電圧が十分に上昇し
ていない場合には、該ＦＡＭＯＳのソース・ドレイン間
はオン状態となっているため、センスアンプ５０からロ
ウレベルの信号が出力される。このようにして、書き込
み確認動作が行われる。
【００１７】選択したメモリセルを書き込み状態にした
にも拘らず、閾値電圧が十分に上昇していない場合に
は、閾値電圧が十分に上昇するまで、書き込み動作、及
び、書き込み確認動作を繰り返す。このようにして、書
き込み状態となるまで閾値電圧が上昇すると、書き込み
における動作が終了する。
にも拘らず、閾値電圧が十分に上昇していない場合に
は、閾値電圧が十分に上昇するまで、書き込み動作、及
び、書き込み確認動作を繰り返す。このようにして、書
き込み状態となるまで閾値電圧が上昇すると、書き込み
における動作が終了する。
【００１８】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置にあっては、上記消去における
動作は短時間の消去動作毎にと必ず消去確認動作を行っ
ていた。したがって、消去に於ける動作が完了するま
で、短時間の消去動作と、その後の消去確認動作を同回
数繰り返さなければならないことから、消去における動
作が完了するまでに長時間を要するという問題を生じて
いた。
不揮発性半導体記憶装置にあっては、上記消去における
動作は短時間の消去動作毎にと必ず消去確認動作を行っ
ていた。したがって、消去に於ける動作が完了するま
で、短時間の消去動作と、その後の消去確認動作を同回
数繰り返さなければならないことから、消去における動
作が完了するまでに長時間を要するという問題を生じて
いた。
【００１９】同様に、書き込みにおける動作について
も、短時間の書き込み動作毎に必ず書き込み確認動作を
実施していたので、書き込みにおける動作が完了するま
で長時間を要するという問題があった。
も、短時間の書き込み動作毎に必ず書き込み確認動作を
実施していたので、書き込みにおける動作が完了するま
で長時間を要するという問題があった。
【００２０】
【発明の目的】そこで、本発明は不揮発性半導体記憶装
置において、消去における動作、及び、書き込みにおけ
る動作に要する時間を短縮することをその目的としてい
る。
置において、消去における動作、及び、書き込みにおけ
る動作に要する時間を短縮することをその目的としてい
る。
【００２１】
【課題を解決するための手段】請求項１に記載の発明に
係る不揮発性半導体記憶装置は、電気的書き込み消去可
能な複数の不揮発性メモリセルを備えた不揮発性メモリ
セルアレイを有する不揮発性半導体記憶装置において、
少なくとも１個の上記不揮発性メモリセルを対象とした
消去時間データが記憶された消去時間データ記憶回路
と、上記消去時間データの対象とされた少なくとも一個
の上記不揮発性メモリセルに対して、該消去時間データ
に対応した時間の消去動作を行なう消去制御回路と、を
有することを特徴とする不揮発性半導体記憶装置である
係る不揮発性半導体記憶装置は、電気的書き込み消去可
能な複数の不揮発性メモリセルを備えた不揮発性メモリ
セルアレイを有する不揮発性半導体記憶装置において、
少なくとも１個の上記不揮発性メモリセルを対象とした
消去時間データが記憶された消去時間データ記憶回路
と、上記消去時間データの対象とされた少なくとも一個
の上記不揮発性メモリセルに対して、該消去時間データ
に対応した時間の消去動作を行なう消去制御回路と、を
有することを特徴とする不揮発性半導体記憶装置である
【００２２】。請求項２記載の発明に係る不揮発性半導
体記憶装置は、電気的書き込み消去可能な複数の不揮発
性メモリセルを備えた不揮発性メモリセルアレイを有す
る不揮発性半導体記憶装置において、少なくとも１個の
上記不揮発性メモリセルを対象とした書き込み時間デー
タが記憶された書き込み時間データ記憶回路と、上記書
き込み時間データの対象とされた少なくとも一個の上記
不揮発性メモリセルに、該書き込み時間データに対応し
た時間の書き込み動作を行う書き込み制御回路と、を有
することを特徴とする不揮発性半導体記憶装置である。
体記憶装置は、電気的書き込み消去可能な複数の不揮発
性メモリセルを備えた不揮発性メモリセルアレイを有す
る不揮発性半導体記憶装置において、少なくとも１個の
上記不揮発性メモリセルを対象とした書き込み時間デー
タが記憶された書き込み時間データ記憶回路と、上記書
き込み時間データの対象とされた少なくとも一個の上記
不揮発性メモリセルに、該書き込み時間データに対応し
た時間の書き込み動作を行う書き込み制御回路と、を有
することを特徴とする不揮発性半導体記憶装置である。
【００２３】請求項３記載の発明に係る不揮発性半導体
記憶装置は、請求項１記載の消去時間データ記憶回路
は、消去時間データを記憶する電気的書き込み可能な不
揮発性メモリセルを有して構成された請求項１記載の不
揮発性半導体記憶装置である。
記憶装置は、請求項１記載の消去時間データ記憶回路
は、消去時間データを記憶する電気的書き込み可能な不
揮発性メモリセルを有して構成された請求項１記載の不
揮発性半導体記憶装置である。
【００２４】請求項４記載の発明に係る不揮発性半導体
記憶装置は、請求項１記載の消去時間データ記憶回路
は、消去時間データを表すために選択的に切断された導
体ストリップにより構成された請求項２記載の不揮発性
半導体記憶装置である。
記憶装置は、請求項１記載の消去時間データ記憶回路
は、消去時間データを表すために選択的に切断された導
体ストリップにより構成された請求項２記載の不揮発性
半導体記憶装置である。
【００２５】請求項５記載の発明に係る不揮発性半導体
記憶装置は、請求項２記載の書き込み時間データ記憶回
路は、電気的書き込み可能な不揮発性メモリセルを有し
て構成された請求項２記載の不揮発性半導体記憶装置で
ある。
記憶装置は、請求項２記載の書き込み時間データ記憶回
路は、電気的書き込み可能な不揮発性メモリセルを有し
て構成された請求項２記載の不揮発性半導体記憶装置で
ある。
【００２６】請求項６記載の発明に係る不揮発性半導体
記憶装置は、請求項２記載の書き込み時間データ記憶回
路は、選択的に切断可能なストリップにより構成された
請求項２記載の不揮発性半導体記憶装置である。
記憶装置は、請求項２記載の書き込み時間データ記憶回
路は、選択的に切断可能なストリップにより構成された
請求項２記載の不揮発性半導体記憶装置である。
【００２７】
【作用】請求項１記載の発明に係る不揮発性半導体記憶
装置は、消去時間データ記憶回路には、不揮発性メモリ
セルを構成するトランジスタの閾値電圧が十分に低下す
るのに要する時間を表す消去時間データが記憶されてい
る。消去制御回路は、上記時間データに対応した時間の
間、上記メモリセルに対して従来例に比べて長時間の消
去動作を行う。すると、該メモリセルを構成するトラン
ジスタの閾値電圧は、１回の消去動作で十分に低下し、
この後に消去確認動作を行っても、消去における動作が
完了するまでに必要な消去動作と消去確認動作の回数は
減少する。このように、短時間に消去確認動作を繰り返
すことなく、上記メモリセルの消去における動作が完了
することから、消去に要する時間を短縮することができ
る。
装置は、消去時間データ記憶回路には、不揮発性メモリ
セルを構成するトランジスタの閾値電圧が十分に低下す
るのに要する時間を表す消去時間データが記憶されてい
る。消去制御回路は、上記時間データに対応した時間の
間、上記メモリセルに対して従来例に比べて長時間の消
去動作を行う。すると、該メモリセルを構成するトラン
ジスタの閾値電圧は、１回の消去動作で十分に低下し、
この後に消去確認動作を行っても、消去における動作が
完了するまでに必要な消去動作と消去確認動作の回数は
減少する。このように、短時間に消去確認動作を繰り返
すことなく、上記メモリセルの消去における動作が完了
することから、消去に要する時間を短縮することができ
る。
【００２８】請求項２記載の発明に係る不揮発性半導体
記憶装置は、書き込み時間データ記憶回路には、不揮発
性メモリセルを構成するトランジスタの閾値電圧が十分
に上昇するのに要する時間を表す書き込み時間データが
記憶されている。書き込み制御回路は、上記書き込み時
間データに対応した時間、上記メモリセルに対して書き
込み動作を行う。すると、該メモリセルを構成するトラ
ンジスタの閾値電圧は、十分に上昇し、書き込みにおけ
る動作が完了する。このように、書き込み確認動作を行
うことなく、上記メモリセルの書き込みにおける動作が
完了することから、書き込みに要する時間を短縮するこ
とができる。
記憶装置は、書き込み時間データ記憶回路には、不揮発
性メモリセルを構成するトランジスタの閾値電圧が十分
に上昇するのに要する時間を表す書き込み時間データが
記憶されている。書き込み制御回路は、上記書き込み時
間データに対応した時間、上記メモリセルに対して書き
込み動作を行う。すると、該メモリセルを構成するトラ
ンジスタの閾値電圧は、十分に上昇し、書き込みにおけ
る動作が完了する。このように、書き込み確認動作を行
うことなく、上記メモリセルの書き込みにおける動作が
完了することから、書き込みに要する時間を短縮するこ
とができる。
【００２９】
【実施例】以下に、本発明の実施例を図面を参照しなが
ら説明する。
ら説明する。
【００３０】図１は、本発明の第１実施例に係る不揮発
性半導体記憶装置を示すブロック図である。このブロッ
ク図は、上記図４のブロック図に示された従来の不揮発
性半導体記憶装置に、制御ユニット１０を付加した構成
となっている。他の構成は、図４のブロック図により示
される従来の不揮発性半導体記憶装置と同様であるた
め、同一符号を付して説明を省略する。
性半導体記憶装置を示すブロック図である。このブロッ
ク図は、上記図４のブロック図に示された従来の不揮発
性半導体記憶装置に、制御ユニット１０を付加した構成
となっている。他の構成は、図４のブロック図により示
される従来の不揮発性半導体記憶装置と同様であるた
め、同一符号を付して説明を省略する。
【００３１】制御ユニット１０は、予め測定された消去
時間データに対応した時間の間、メモリセルアレイ１に
対して連続して消去動作を行うよう、制御回路１０２を
制御する機能を有している。この制御ユニッット１０
は、以下のように構成されている。記憶回路１０９は、
電気的書き込み可能なＰＲＯＭ、あるいは、ヒューズＲ
ＯＭ等により構成されおり、外部から消去時間データの
書き込みが可能となっている。この他、配線ストリップ
をレーザ等により切断することにより、情報を書き込ん
でも差し支えない。なお、消去時間データは、メモリセ
ル１を構成する全てのＦＡＭＯＳの閾値電圧が十分に低
下するのに要する時間を表している。発信回路１１０は
一定の周波数を有するクロックを生成し、制御回路１０
８に出力する回路である。制御回路１０８は、コマンド
読みだし回路１０１から出力された制御信号に従い、発
信回路１１０から出力されたクロックをカウントした値
が消去時間データの値に達したかどうかを判断する。制
御回路１０８は、この判断結果に基づき、ＮＯＲゲート
１１１〜１１４に制御信号を出力する。すなわち、消去
動作開始後、消去時間データに対応した時間の間、メモ
リセルアレイ１に対して消去動作を行わせる制御信号が
制御回路１０２に出力される。
時間データに対応した時間の間、メモリセルアレイ１に
対して連続して消去動作を行うよう、制御回路１０２を
制御する機能を有している。この制御ユニッット１０
は、以下のように構成されている。記憶回路１０９は、
電気的書き込み可能なＰＲＯＭ、あるいは、ヒューズＲ
ＯＭ等により構成されおり、外部から消去時間データの
書き込みが可能となっている。この他、配線ストリップ
をレーザ等により切断することにより、情報を書き込ん
でも差し支えない。なお、消去時間データは、メモリセ
ル１を構成する全てのＦＡＭＯＳの閾値電圧が十分に低
下するのに要する時間を表している。発信回路１１０は
一定の周波数を有するクロックを生成し、制御回路１０
８に出力する回路である。制御回路１０８は、コマンド
読みだし回路１０１から出力された制御信号に従い、発
信回路１１０から出力されたクロックをカウントした値
が消去時間データの値に達したかどうかを判断する。制
御回路１０８は、この判断結果に基づき、ＮＯＲゲート
１１１〜１１４に制御信号を出力する。すなわち、消去
動作開始後、消去時間データに対応した時間の間、メモ
リセルアレイ１に対して消去動作を行わせる制御信号が
制御回路１０２に出力される。
【００３２】次に、本実施例に係る不揮発性半導体記憶
装置の消去における動作を説明する。この消去における
動作は、大別して４個の動作モードの組合せにより行わ
れる。第１の動作モードは、従来技術の不揮発性半導体
記憶装置の消去における動作と同様に、短時間の消去動
作を行う動作モードであり、以下、第２の消去モードと
いう。第２の動作モードは、メモリセルアレイ１を構成
する全てのＦＡＭＯＳの閾値電圧が十分に低下するのに
要する時間を測定し、該測定結果に対応した消去時間デ
ータを記憶回路１０９に記憶させる動作モードであり、
以下、消去時間データ生成モードという。第３の動作モ
ードは、消去時間データに対応した時間の間、連続して
メモリセルアレイ１に消去動作を行わせる動作モードで
あり、以下、第１の消去モードという。第４の動作モー
ドは、メモリセルアレイ１を構成する全てのＦＡＭＯＳ
の閾値電圧が十分に低下したかどうかを確認する、従来
の消去確認動作と同様の動作モードであり、以下、消去
確認モードという。
装置の消去における動作を説明する。この消去における
動作は、大別して４個の動作モードの組合せにより行わ
れる。第１の動作モードは、従来技術の不揮発性半導体
記憶装置の消去における動作と同様に、短時間の消去動
作を行う動作モードであり、以下、第２の消去モードと
いう。第２の動作モードは、メモリセルアレイ１を構成
する全てのＦＡＭＯＳの閾値電圧が十分に低下するのに
要する時間を測定し、該測定結果に対応した消去時間デ
ータを記憶回路１０９に記憶させる動作モードであり、
以下、消去時間データ生成モードという。第３の動作モ
ードは、消去時間データに対応した時間の間、連続して
メモリセルアレイ１に消去動作を行わせる動作モードで
あり、以下、第１の消去モードという。第４の動作モー
ドは、メモリセルアレイ１を構成する全てのＦＡＭＯＳ
の閾値電圧が十分に低下したかどうかを確認する、従来
の消去確認動作と同様の動作モードであり、以下、消去
確認モードという。
【００３３】まず、消去時間データ生成モードにより、
消去時間データを記憶回路１０９に記憶させる。すなわ
ち、該不揮発性半導体記憶装置を工場から出荷する前
に、メモリセルアレイ１に対して消去動作を行わせる。
メモリセルアレイ１を構成する全てのＦＡＭＯＳの閾値
電圧が十分に低下する時間を測定し、この時間に対応し
た消去時間データを記憶回路１０９に書き込む。このよ
うにして、消去時間データ生成モードの動作が終了す
る。
消去時間データを記憶回路１０９に記憶させる。すなわ
ち、該不揮発性半導体記憶装置を工場から出荷する前
に、メモリセルアレイ１に対して消去動作を行わせる。
メモリセルアレイ１を構成する全てのＦＡＭＯＳの閾値
電圧が十分に低下する時間を測定し、この時間に対応し
た消去時間データを記憶回路１０９に書き込む。このよ
うにして、消去時間データ生成モードの動作が終了す
る。
【００３４】工場出荷後、該不揮発性半導体記憶装置の
消去における動作は、第１の消去モード、際２の消去モ
ード、および、消去確認モードの組合せにより行われ
る。これらの動作の概略を述べると、まず、第１の消去
モードが実行され、消去時間データに対応した時間の
間、メモリセルアレイ１に対して連続した消去動作が行
われる。この時点で、メモリセルアレイ１を構成する大
部分のＦＡＭＯＳの閾値が十分に低下する。しかし、こ
れ以外のＦＡＭＯＳの閾値電圧が十分に低下せずに、消
去における動作が完了していない場合もあり得る。そこ
で、消去確認モードの動作が行われ、メモリセルアレイ
１を構成する全てのＦＡＭＯＳの閾値が低下し、消去が
完了したかどうかが確認される。消去が確認されない場
合には、第２の消去モードと消去確認モードとが交互に
実行され、消去が確認された時点で、消去における動作
が完了する。上記の動作を以下に詳細に説明する。
消去における動作は、第１の消去モード、際２の消去モ
ード、および、消去確認モードの組合せにより行われ
る。これらの動作の概略を述べると、まず、第１の消去
モードが実行され、消去時間データに対応した時間の
間、メモリセルアレイ１に対して連続した消去動作が行
われる。この時点で、メモリセルアレイ１を構成する大
部分のＦＡＭＯＳの閾値が十分に低下する。しかし、こ
れ以外のＦＡＭＯＳの閾値電圧が十分に低下せずに、消
去における動作が完了していない場合もあり得る。そこ
で、消去確認モードの動作が行われ、メモリセルアレイ
１を構成する全てのＦＡＭＯＳの閾値が低下し、消去が
完了したかどうかが確認される。消去が確認されない場
合には、第２の消去モードと消去確認モードとが交互に
実行され、消去が確認された時点で、消去における動作
が完了する。上記の動作を以下に詳細に説明する。
【００３５】まず、外部コマンドがコマンド読みだし回
路１０１に入力されると、該不揮発性半導体記憶装置は
第１の消去モードの動作を開始する。すなわち、コマン
ド読みだし回路１０１は、外部コマンドに従い、制御信
号を記憶回路１０９に出力する。書き込み回路１０９は
制御信号を受け、消去時間データを制御回路１０８に出
力する。制御回路１０８は、コマンド読みだし回路１０
１からの制御信号を受け、発信回路１１０から出力され
たクロックをカウントし始める。同時に、ＮＯＲゲート
１１〜１１４、インバータ１１５〜１１８を介して、連
続して消去動作を行うように、制御信号を制御回路１０
２に出力する。
路１０１に入力されると、該不揮発性半導体記憶装置は
第１の消去モードの動作を開始する。すなわち、コマン
ド読みだし回路１０１は、外部コマンドに従い、制御信
号を記憶回路１０９に出力する。書き込み回路１０９は
制御信号を受け、消去時間データを制御回路１０８に出
力する。制御回路１０８は、コマンド読みだし回路１０
１からの制御信号を受け、発信回路１１０から出力され
たクロックをカウントし始める。同時に、ＮＯＲゲート
１１〜１１４、インバータ１１５〜１１８を介して、連
続して消去動作を行うように、制御信号を制御回路１０
２に出力する。
【００３６】制御回路１０２は、列デコーダ１０３、行
デコーダ１０４、ワード線電位切り換え回路１０６、ソ
ース電位切り換え回路１０７に制御信号を出力し、メモ
リセルアレイ１を構成する全てのＦＡＭＯＳの閾値電圧
は低下しはじめる。ＦＡＭＯＳの閾値電圧を低下させる
ための、該不揮発性半導体記憶装置の動作は、上記従来
技術の説明において示された動作と同様であるため、該
動作の説明を省略する。このように、連続して、メモリ
セルアレイに対して消去動作が行われる。一方、発信回
路１１０から出力されたクロックのカウント値が消去時
間データに達すると、制御回路１０８は、消去動作を中
止するように、制御信号を制御回路１０２に出力する。
すると、メモリセルアレイ１に対する消去動作は終了
し、第１の消去モードの動作が完了する。
デコーダ１０４、ワード線電位切り換え回路１０６、ソ
ース電位切り換え回路１０７に制御信号を出力し、メモ
リセルアレイ１を構成する全てのＦＡＭＯＳの閾値電圧
は低下しはじめる。ＦＡＭＯＳの閾値電圧を低下させる
ための、該不揮発性半導体記憶装置の動作は、上記従来
技術の説明において示された動作と同様であるため、該
動作の説明を省略する。このように、連続して、メモリ
セルアレイに対して消去動作が行われる。一方、発信回
路１１０から出力されたクロックのカウント値が消去時
間データに達すると、制御回路１０８は、消去動作を中
止するように、制御信号を制御回路１０２に出力する。
すると、メモリセルアレイ１に対する消去動作は終了
し、第１の消去モードの動作が完了する。
【００３７】つぎに、消去確認モードが実行され、上記
第１の消去モードによる動作の結果、メモリセルアレイ
１を構成する全てのＦＡＭＯＳの閾値電圧が十分に低下
し、消去における動作が完了したかどうかが確認される
この結果、全てのＦＡＭＯＳの閾値電圧が低下し、消去
における動作が完了したと確認された場合には、この時
点で、消去における動作は全て完了する。消去における
動作が十分に完了していないと確認された場合には、引
続き、第２の消去モードが実行される。なお、該消去確
認モードの動作は、従来の不揮発性半導体記憶装置にお
ける消去確認動作と同様であるため、説明を省略する。
第１の消去モードによる動作の結果、メモリセルアレイ
１を構成する全てのＦＡＭＯＳの閾値電圧が十分に低下
し、消去における動作が完了したかどうかが確認される
この結果、全てのＦＡＭＯＳの閾値電圧が低下し、消去
における動作が完了したと確認された場合には、この時
点で、消去における動作は全て完了する。消去における
動作が十分に完了していないと確認された場合には、引
続き、第２の消去モードが実行される。なお、該消去確
認モードの動作は、従来の不揮発性半導体記憶装置にお
ける消去確認動作と同様であるため、説明を省略する。
【００３８】第２の消去モードは、前述したように、従
来の不揮発性半導体記憶装置における消去動作と同一の
動作である。すなわち、短時間の間、メモリセルアレイ
１に対して消去動作が実行され、この結果、ＦＡＭＯＳ
の閾値電圧が僅かに低下する。
来の不揮発性半導体記憶装置における消去動作と同一の
動作である。すなわち、短時間の間、メモリセルアレイ
１に対して消去動作が実行され、この結果、ＦＡＭＯＳ
の閾値電圧が僅かに低下する。
【００３９】さらに、消去確認モードが実行され、全て
のＦＡＭＯＳの閾値電圧が十分に低下するまで、第２の
消去モードと、消去確認モードが交互に繰り返される。
全てのＦＡＭＯＳの閾値電圧が十分に低下したと確認さ
れた時点で、消去における動作は全て完了する。
のＦＡＭＯＳの閾値電圧が十分に低下するまで、第２の
消去モードと、消去確認モードが交互に繰り返される。
全てのＦＡＭＯＳの閾値電圧が十分に低下したと確認さ
れた時点で、消去における動作は全て完了する。
【００４０】以上の動作により、本第１実施例における
不揮発性半導体記憶装置の消去動作が短時間に行われ
る。ここで、本実施例における消去に要する時間を、従
来の不揮発性半導体記憶装置における消去に要する時間
と比較しながら説明する。図３は、消去動作に要する時
間を説明するためのタイミングチャートである。図３の
（Ａ）は、本実施例に係る不揮発性半導体記憶装置にお
ける消去動作を示すタイミングチャートであり、図３の
（Ｂ）は従来の不揮発性半導体記憶装置における消去動
作を示すタイミングチャートである。これらのタイミン
グチャートにて示される矢印３１は異なる動作モードに
移行する際の切り替え動作をあらわし、矢印３２はメモ
リセルアレイ１に対する消去動をあらわし、さらに、矢
印３３は消去が十分になされたかを確認する消去確認動
作をあらわしている。なお、それぞれの矢印の長さは、
該動作に要した時間を示している。
不揮発性半導体記憶装置の消去動作が短時間に行われ
る。ここで、本実施例における消去に要する時間を、従
来の不揮発性半導体記憶装置における消去に要する時間
と比較しながら説明する。図３は、消去動作に要する時
間を説明するためのタイミングチャートである。図３の
（Ａ）は、本実施例に係る不揮発性半導体記憶装置にお
ける消去動作を示すタイミングチャートであり、図３の
（Ｂ）は従来の不揮発性半導体記憶装置における消去動
作を示すタイミングチャートである。これらのタイミン
グチャートにて示される矢印３１は異なる動作モードに
移行する際の切り替え動作をあらわし、矢印３２はメモ
リセルアレイ１に対する消去動をあらわし、さらに、矢
印３３は消去が十分になされたかを確認する消去確認動
作をあらわしている。なお、それぞれの矢印の長さは、
該動作に要した時間を示している。
【００４１】まず、従来の不揮発性半導体記憶装置の消
去における動作が完了するのに要する時間を説明する。
時刻Ｔ１に消去における動作が開始すると、動作が切り
替わった後（時刻Ｔ２）、メモリセルアレイ１に対して
消去動作が行われる（時刻Ｔ２〜時刻Ｔ３）。その後、
切り換え動作の後に（時刻Ｔ４）、消去確認動作が行わ
れる。このように、切り換え動作、消去動作、消去確認
動作が繰り返され、時刻Ｔ１０に消去における動作が全
て完了する。ここで、動作の切り換え時間を１０μｓｅ
ｃ、消去動作に要する時間を１０ｍｓｅｃ、消去確認動
作に要する時間を５０ｍｓｅｃ、これらの動作の繰り返
し回数を２０回とする。すると、全てのメモリセルが消
去されるまでに、（１０ｍｓｅｃ＋５０ｍｓｅｃ＋１０
μｓｅｃ×２）×２０＝１２００．４ｍｓｅｃの長時間
を要することになる。
去における動作が完了するのに要する時間を説明する。
時刻Ｔ１に消去における動作が開始すると、動作が切り
替わった後（時刻Ｔ２）、メモリセルアレイ１に対して
消去動作が行われる（時刻Ｔ２〜時刻Ｔ３）。その後、
切り換え動作の後に（時刻Ｔ４）、消去確認動作が行わ
れる。このように、切り換え動作、消去動作、消去確認
動作が繰り返され、時刻Ｔ１０に消去における動作が全
て完了する。ここで、動作の切り換え時間を１０μｓｅ
ｃ、消去動作に要する時間を１０ｍｓｅｃ、消去確認動
作に要する時間を５０ｍｓｅｃ、これらの動作の繰り返
し回数を２０回とする。すると、全てのメモリセルが消
去されるまでに、（１０ｍｓｅｃ＋５０ｍｓｅｃ＋１０
μｓｅｃ×２）×２０＝１２００．４ｍｓｅｃの長時間
を要することになる。
【００４２】次に、本第１実施例に係る不揮発性半導体
記憶装置の消去における動作が完了するのに要する時間
を説明する。時刻Ｔ１に消去における動作が開始する
と、第１の消去動作モードに動作が切り替わり（時刻Ｔ
２）、メモリセルアレイ１に対して連続して消去動作が
行われる（時刻Ｔ２〜時刻Ｔ６）、その後、切り換え動
作の後に（時刻Ｔ７）、消去確認動作と短時間の消去動
作が繰り返され、時刻Ｔ９に消去における動作が終了す
る。この、消去における動作が完了するまでに、要した
時間は、上記計算式と同様の条件において、（１０ｍｓ
ｅｃ×２０＋５０ｍｓｅｃ×３＋１０μｓｅｃ×６）＝
３５０．０６ｍｓｅｃとなる。したがって、従来、消去
におえける動作が完了するまでに、１２００，４ｍｓｅ
ｃを要していたのに比べ、本実施例によれば、３５０．
０６ｍｓｅｃと大幅に短縮することができる。
記憶装置の消去における動作が完了するのに要する時間
を説明する。時刻Ｔ１に消去における動作が開始する
と、第１の消去動作モードに動作が切り替わり（時刻Ｔ
２）、メモリセルアレイ１に対して連続して消去動作が
行われる（時刻Ｔ２〜時刻Ｔ６）、その後、切り換え動
作の後に（時刻Ｔ７）、消去確認動作と短時間の消去動
作が繰り返され、時刻Ｔ９に消去における動作が終了す
る。この、消去における動作が完了するまでに、要した
時間は、上記計算式と同様の条件において、（１０ｍｓ
ｅｃ×２０＋５０ｍｓｅｃ×３＋１０μｓｅｃ×６）＝
３５０．０６ｍｓｅｃとなる。したがって、従来、消去
におえける動作が完了するまでに、１２００，４ｍｓｅ
ｃを要していたのに比べ、本実施例によれば、３５０．
０６ｍｓｅｃと大幅に短縮することができる。
【００４３】図２は、本発明の第１実施例に係る不揮発
し半導体記憶装置を示すブロック図である。このブロッ
ク図は、上記図５のブロック図に示された従来の不揮発
性半導体記憶装置に、制御ユニット２０を付加した構成
となっている。他の構成は、図５のブロック図により示
される従来の不揮発性半導体記憶装置と同様に構成され
ているため、同一符号を付して説明を省略する。
し半導体記憶装置を示すブロック図である。このブロッ
ク図は、上記図５のブロック図に示された従来の不揮発
性半導体記憶装置に、制御ユニット２０を付加した構成
となっている。他の構成は、図５のブロック図により示
される従来の不揮発性半導体記憶装置と同様に構成され
ているため、同一符号を付して説明を省略する。
【００４４】制御ユニット２０は、予め測定された書き
込み時間データに対応した時間の間、メモリセルアレイ
１に対して書き込み動作を連続して行うように、制御回
路１０２を制御する機能を有している。この制御ユニッ
ット２０は、第１実施例に係る不揮発性半導体記憶装置
の制御ユニットと略同様に構成されている。すなあち、
記憶回路１０９は、電気的書き込み可能なＰＲＯＭ、あ
るいは、ヒューズＲＯＭ等により構成されおり、外部か
ら書き込み時間データの書き込みが可能となっている。
なお、書き込み時間データは、メモリセルを構成するＦ
ＡＭＯＳの閾値電圧が十分に上昇し、”１”を示す書き
込みデータ２１１がメモリセルに書き込まれるのに要す
る時間に対応している。発信回路１１０は一定の周波数
を有するクロックを生成し、制御回路２１２に出力する
回路である。制御回路２１２は、コマンド読みだし回路
１０１から出力された制御信号に従い、発信回路１１０
から出力されたクロックをカウントした値が書き込み時
間データの値に達したかどうかを判断する。制御回路２
１２は、この判断結果に基づき、ＮＯＲゲート１１１〜
１１４に制御信号を出力する。すなわち、消去動作開始
後、消去時間データに対応した時間の間、メモリセル１
に対して消去動作を行わせる制御信号が制御回路１０２
に出力される。
込み時間データに対応した時間の間、メモリセルアレイ
１に対して書き込み動作を連続して行うように、制御回
路１０２を制御する機能を有している。この制御ユニッ
ット２０は、第１実施例に係る不揮発性半導体記憶装置
の制御ユニットと略同様に構成されている。すなあち、
記憶回路１０９は、電気的書き込み可能なＰＲＯＭ、あ
るいは、ヒューズＲＯＭ等により構成されおり、外部か
ら書き込み時間データの書き込みが可能となっている。
なお、書き込み時間データは、メモリセルを構成するＦ
ＡＭＯＳの閾値電圧が十分に上昇し、”１”を示す書き
込みデータ２１１がメモリセルに書き込まれるのに要す
る時間に対応している。発信回路１１０は一定の周波数
を有するクロックを生成し、制御回路２１２に出力する
回路である。制御回路２１２は、コマンド読みだし回路
１０１から出力された制御信号に従い、発信回路１１０
から出力されたクロックをカウントした値が書き込み時
間データの値に達したかどうかを判断する。制御回路２
１２は、この判断結果に基づき、ＮＯＲゲート１１１〜
１１４に制御信号を出力する。すなわち、消去動作開始
後、消去時間データに対応した時間の間、メモリセル１
に対して消去動作を行わせる制御信号が制御回路１０２
に出力される。
【００４５】次に、本実施例に係る不揮発性半導体記憶
装置の書き込みにおける動作を説明する。この書き込み
における動作は、第１実施例に係る不揮発性半導体記憶
装置の消去における動作に準ずる。この書き込みにおけ
る動作も、第１の書き込みモード、書き込み時間生成モ
ード、第２の書き込みモード、書き込み確認モードの４
個の動作モードの組合せにより、実行される。
装置の書き込みにおける動作を説明する。この書き込み
における動作は、第１実施例に係る不揮発性半導体記憶
装置の消去における動作に準ずる。この書き込みにおけ
る動作も、第１の書き込みモード、書き込み時間生成モ
ード、第２の書き込みモード、書き込み確認モードの４
個の動作モードの組合せにより、実行される。
【００４６】第１の書き込みモードは、従来技術の不揮
発性半導体記憶装置の書き込みにおける動作と同様に、
短時間の間、書き込み動作を実行する動作モードであ
る。書き込み時間生成モードは、メモリセルに書き込み
における動作が完了するまでの時間を測定し、該測定結
果に対応した書き込み時間データを記憶回路１０９に記
憶させるモードである。第２の記憶モードは、従来の書
き込み動作と同様に、短時間の間、メモリセルに対して
書き込み動作を行わせるモードである。書き込み確認モ
ードもまた、従来の書き込み確認動作と同様の動作を行
うもモードである。
発性半導体記憶装置の書き込みにおける動作と同様に、
短時間の間、書き込み動作を実行する動作モードであ
る。書き込み時間生成モードは、メモリセルに書き込み
における動作が完了するまでの時間を測定し、該測定結
果に対応した書き込み時間データを記憶回路１０９に記
憶させるモードである。第２の記憶モードは、従来の書
き込み動作と同様に、短時間の間、メモリセルに対して
書き込み動作を行わせるモードである。書き込み確認モ
ードもまた、従来の書き込み確認動作と同様の動作を行
うもモードである。
【００４７】これらの動作モードの組合せにより、書き
込みにおける動作が完了するが、動作、および、効果に
関しては、第１実施例に係る不揮発性半導体記憶装置の
消去における動作、および、作用に準ずるため、簡略に
説明する。
込みにおける動作が完了するが、動作、および、効果に
関しては、第１実施例に係る不揮発性半導体記憶装置の
消去における動作、および、作用に準ずるため、簡略に
説明する。
【００４８】該不揮発性半導体記憶装置の工場出荷前
に、書き込み時間生成モードにより、書き込み時間デー
タを記憶回路１０９に記憶させる。工場出荷後、該不揮
発性半導体記憶装置の書き込みにおける動作が行われる
場合において、まず、第１の書き込みモードに従い、書
き込み時間データに対応した時間の間、メモリセルを構
成するＦＡＭＯＳの閾値電圧を上昇させる。この後、書
き込み確認モードにより、該メモリセルに対して書き込
みが完了したかどうかの確認を行い、書き込みが完了し
ていなければ、書き込みが完了するまで、第２の書き込
みモード、及び、書き込み確認モードが繰り返される。
このようにして、一つのメモリセルに対する書き込みに
おける動作が完了すると、他のメモリセルに対する書き
込みにおける動作が順次行われていく。全てのメモリセ
ルＭ１１、Ｍ１２，・・・に対して書き込みにおける動
作が完了した時点で、該不揮発性半導体記憶装置のメモ
リセルアレイ１全体の書き込みが終了する。
に、書き込み時間生成モードにより、書き込み時間デー
タを記憶回路１０９に記憶させる。工場出荷後、該不揮
発性半導体記憶装置の書き込みにおける動作が行われる
場合において、まず、第１の書き込みモードに従い、書
き込み時間データに対応した時間の間、メモリセルを構
成するＦＡＭＯＳの閾値電圧を上昇させる。この後、書
き込み確認モードにより、該メモリセルに対して書き込
みが完了したかどうかの確認を行い、書き込みが完了し
ていなければ、書き込みが完了するまで、第２の書き込
みモード、及び、書き込み確認モードが繰り返される。
このようにして、一つのメモリセルに対する書き込みに
おける動作が完了すると、他のメモリセルに対する書き
込みにおける動作が順次行われていく。全てのメモリセ
ルＭ１１、Ｍ１２，・・・に対して書き込みにおける動
作が完了した時点で、該不揮発性半導体記憶装置のメモ
リセルアレイ１全体の書き込みが終了する。
【００４９】本第２実施例に係る不揮発性半導体記憶装
置は、上記第１実施例に係る不揮発性半導体記憶装置と
同様に、書き込みにおける動作に要する時間を短縮する
ことができる。
置は、上記第１実施例に係る不揮発性半導体記憶装置と
同様に、書き込みにおける動作に要する時間を短縮する
ことができる。
【００５０】
【発明の効果】以上説明してきたように、本発明によれ
ば不揮発性半導体記憶装置において消去における動作、
及び、書き込みにおける動作に要する時間を短縮するこ
とができる。
ば不揮発性半導体記憶装置において消去における動作、
及び、書き込みにおける動作に要する時間を短縮するこ
とができる。
【図１】本発明の第１実施例に係る不揮発性半導体記憶
装置を示すブロック図である。
装置を示すブロック図である。
【図２】本発明の第２実施例に係る不揮発性半導体記憶
装置を示すブロック図である。
装置を示すブロック図である。
【図３】本発明の第１実施例にに係る不揮発性半導体記
憶装置の消去動作に要する時間を説明するためのタイム
ングチャートである。
憶装置の消去動作に要する時間を説明するためのタイム
ングチャートである。
【図４】従来の不揮発性半導体記憶装置の消去動作を説
明するためのブロック図である。
明するためのブロック図である。
【図５】は従来の不揮発性半導体記憶装置の書き込み動
作を説明するためのブロック図である。
作を説明するためのブロック図である。
１０ 制御ユニット（消去制御装置） ２０ 制御ユニット（書き込み背制御装置） １０９ 記憶回路（消去時間データ記憶回路、書き込み
時間データ記憶回路） Ｍ１１、Ｍ１２、・・・ メモリセル
時間データ記憶回路） Ｍ１１、Ｍ１２、・・・ メモリセル
Claims (6)
- 【請求項１】 電気的書き込み消去可能な複数の不揮発
性メモリセルを備えた不揮発性メモリセルアレイを有す
る不揮発性半導体記憶装置において、 少なくとも１個の上記不揮発性メモリセルを対象とした
消去時間データが記憶された消去時間データ記憶回路
と、 上記消去時間データの対象とされた少なくとも一個の上
記不揮発性メモリセルに対して、該消去時間データに対
応した時間の消去動作を行なう消去制御回路と、を有す
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 電気的書き込み消去可能な複数の不揮発
性メモリセルを備えた不揮発性メモリセルアレイを有す
る不揮発性半導体記憶装置において、 少なくとも１個の上記不揮発性メモリセルを対象とした
書き込み時間データが記憶された書き込み時間データ記
憶回路と、 上記書き込み時間データの対象とされた少なくとも一個
の上記不揮発性メモリセルに、該書き込み時間データに
対応した時間の書き込み動作を行う書き込み制御回路
と、を有することを特徴とする不揮発性半導体記憶装
置。 - 【請求項３】 請求項１記載の消去時間データ記憶回路
は、消去時間データを記憶する電気的書き込み可能な不
揮発性メモリセルを有して構成された請求項１記載の不
揮発性半導体記憶装置。 - 【請求項４】 請求項１記載の消去時間データ記憶回路
は、消去時間データを表すために選択的に切断された導
体ストリップにより構成された請求項２記載の不揮発性
半導体記憶装置。 - 【請求項５】 請求項２記載の書き込み時間データ記憶
回路は、電気的書き込み可能な不揮発性メモリセルを有
して構成された請求項２記載の不揮発性半導体記憶装
置。 - 【請求項６】 請求項２記載の書き込み時間データ記憶
回路は、選択的に切断可能なストリップにより構成され
た請求項２記載の不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25841191A JPH0574182A (ja) | 1991-09-10 | 1991-09-10 | 不揮発性半導体記憶装置 |
| US07/943,003 US5297095A (en) | 1991-09-10 | 1992-09-10 | Semiconductor non-volatile memory device improved in verifying operation for erased and write-in states |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25841191A JPH0574182A (ja) | 1991-09-10 | 1991-09-10 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574182A true JPH0574182A (ja) | 1993-03-26 |
Family
ID=17319856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25841191A Pending JPH0574182A (ja) | 1991-09-10 | 1991-09-10 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5297095A (ja) |
| JP (1) | JPH0574182A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583809A (en) * | 1994-09-20 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory capable of reducing erase time |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5396468A (en) * | 1991-03-15 | 1995-03-07 | Sundisk Corporation | Streamlined write operation for EEPROM system |
| JP3085824B2 (ja) * | 1993-05-20 | 2000-09-11 | 富士写真フイルム株式会社 | メモリ制御装置 |
| JPH08102198A (ja) * | 1994-09-30 | 1996-04-16 | Nec Corp | 電気的書換え可能な不揮発性半導体記憶装置の初期化方 法 |
| KR0142364B1 (ko) * | 1995-01-07 | 1998-07-15 | 김광호 | 소거된 메모리 쎌의 임계전압 마아진 확보를 위한 공통 소오스라인 구동회로 |
| KR100237019B1 (ko) * | 1996-12-28 | 2000-03-02 | 김영환 | 플래쉬 메모리셀의 프리-프로그램 방법 |
| JP3169858B2 (ja) * | 1997-06-20 | 2001-05-28 | 日本電気アイシーマイコンシステム株式会社 | 多値型半導体記憶装置 |
| US6058060A (en) | 1998-12-31 | 2000-05-02 | Invox Technology | Multi-bit-per-cell and analog/multi-level non-volatile memories with improved resolution and signal-to noise ratio |
| JP3631463B2 (ja) * | 2001-12-27 | 2005-03-23 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2004171686A (ja) * | 2002-11-20 | 2004-06-17 | Renesas Technology Corp | 不揮発性半導体記憶装置およびそのデータ消去方法 |
| JP2010182373A (ja) * | 2009-02-05 | 2010-08-19 | Sony Corp | 不揮発性半導体メモリデバイスと、そのベリファイ書き込み方法 |
| JP2011060394A (ja) * | 2009-09-11 | 2011-03-24 | Elpida Memory Inc | 半導体装置及びデータ処理システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900019027A (ko) * | 1988-05-23 | 1990-12-22 | 미다 가쓰시게 | 불휘발성 반도체 기억장치 |
| JPH025296A (ja) * | 1988-06-20 | 1990-01-10 | Hitachi Ltd | 不揮発性記憶装置 |
-
1991
- 1991-09-10 JP JP25841191A patent/JPH0574182A/ja active Pending
-
1992
- 1992-09-10 US US07/943,003 patent/US5297095A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583809A (en) * | 1994-09-20 | 1996-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory capable of reducing erase time |
Also Published As
| Publication number | Publication date |
|---|---|
| US5297095A (en) | 1994-03-22 |
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