JP3169858B2 - 多値型半導体記憶装置 - Google Patents

多値型半導体記憶装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は多値型半導体記憶装
置に関し、特に多値型不揮発性記憶装置の読み出し方式
に関する。
【０００２】
【従来の技術】従来の多値型半導体記憶装置について、
図面を参照して説明する。
【０００３】図６は従来の３段階読み出し方式の回路構
成図である。図７はそのタイミング図を示す。図６及び
図７を参照して、動作について説明をする。
【０００４】メモリセルＣ１（符号２０６）に、図７に
示す４つのしきい値Ｖｔｉ（ｉ＝１，２，３ｏｒ４、Ｖ
ｔ０＜Ｖｔ１＜Ｖｔ２＜Ｖｔ３）の内、Ｖｔ１が設定さ
れているとする。但し、ここでしきい値Ｖｔｉとはセル
のドレイン電流がオフ状態のもれ電流レベル以上となる
ソース−ゲート間電圧である。リファレンスセルＲＣ１
（符号２０７）のしきい値はＶｔ０に、リファレンスセ
ルＲｃ２（符号２０８）のしきい値はＶｔ１に、リファ
レンスセルＲｃ３（符号２０９）のしきい値はＶｔ２に
それぞれ設定する。
【０００５】定電圧回路１（符号２１８）の出力レベル
は、しきい値Ｖｔ０と同一の電圧、定電圧回路２（符号
２１９）の出力レベルは、しきい値Ｖｔ１と同一電圧、
定電圧回路３（符号２２０）の出力レベルは、しきい値
Ｖｔ２と同一の電圧である。従って、定電圧回路１（符
号２１８）の出力レベルＶｔ０がメモリセルのゲートに
与えられた場合、メモリセルに設定されたしきい値がＶ
ｔ０以外であれば（Ｖｔ１、Ｖｔ２又はＶｔ３であれ
ば）メモリセルはＯＦＦ状態となり、定電圧回路２（符
号２１９）の出力レベルＶｔ１がメモリセルのゲートに
与えられた場合、メモリセルのしきい値がＶｔ０もしく
はＶｔ１以外であれば（Ｖｔ２又はＶｔ３であれば）メ
モリセルはＯＦＦ状態となり、また、定電圧回路３（符
号２２０）の出力レベルＶｔ２がメモリセルに与えられ
たとき、メモリセルのしきい値がＶｔ３以外（Ｖｔ０、
Ｖｔ１又はＶｔ２）であればメモリセルはＯＮ状態とな
る（Ｖｔ３である場合のみＯＦＦとなる）。
【０００６】リファレンスセル１乃至３（符号２０７乃
至２０９）のゲートをみると、トランジスタＲＣ１のゲ
ートには定電圧回路１からの出力である第１段階ワード
線レベルが与えられ、トランジスタＲＣ２のゲートには
定電圧回路２からの出力である第２段階ワード線レベル
が与えられ、トランジスタＲＣ３のゲートには定電圧回
路３からの出力である第３段階ワード線レベルが与えら
れる。
【０００７】おのおののリファレンスセルのドレイン
は、それぞれリファレンスアンプ１（符号２０３）、リ
ファレンスアンプ２（符号２０４）、リファレンスアン
プ３（符号２０５）に接続され、センスアンプ２０２が
検出レベルを比較する際の比較相手である基準電圧を発
生する。
【０００８】一般的にセンスアンプ２０２出力とリファ
レンスアンプ１乃至３（２０３乃至２０５）出力とのレ
ベル比較を行う場合、メモリセルのソースドレイン電流
とリファレンスセルのソースドレイン電流とのレシオを
１：２にとることで、拡散バラ付きなどによるしきい値
誤差に対するマージンをとっている。
【０００９】次に動作について説明する。
【００１０】パルス発生回路２１７は、パルス信号Ｐ１
（符号２３１）、／Ｐ１（符号２３２）、Ｐ２（符号２
３３）、／Ｐ２（符号２３４）、Ｐ３（符号２３５）、
／Ｐ３（符号２３６）を発生する。但し、「／」は負論
理であることを示す。
【００１１】まず、パルス信号Ｐ１（符号２３１），Ｐ
２（符号２３２），Ｐ３（符号２３３）の全てがＨレベ
ル（Ｐ１，Ｐ２，Ｐ３はそれぞれの反転信号）の場合、
内部回路は非活性状態である。
【００１２】次にワード線選択信号ＸＰ２３０とパルス
信号Ｐ１（符号２３１）がＬレベルとなると、アクティ
ブ状態となる（Ｔａｃ１期間）。トランスファー１（符
号２４０）およびトランスファー４（符号２４３）がＯ
Ｎになり導通状態となり、ＸＰ信号２３０によりトラン
スファー７（符号２４６）もＯＮになり導通するため、
定電圧回路１の出力レベルＶｔ０がワード線Ｗ００（符
号２５０）を通して供給され（第１段階のワードレベ
ル）、メモリセルＣ１が選択状態となる。
【００１３】ここでは例としてメモリセルＣ１（符号２
０６）には先述したとおりＶｔ１が設定されているため
メモリセルＣ１（符号２０６）はＯＦＦ状態であり、一
方、リファレンスセルＲＣ１（符号２０７）のしきい値
はＶｔ０に設定されているのでリファレンスセルＲＣ１
（符号２０７）はＯＮ状態であり、このときの基準電圧
との比較によりＴａｃｌでのデータはＯＦＦ（Ｈｉｇ
ｈ、論理値１）と判別される。
【００１４】次にパルス信号Ｐ１（符号２３１）が立ち
上がり、Ｐ２（符号２３３）が立ち下がるとき、トラン
スファー１（符号２４０）とトランスファー４（符号２
４３）が非導通状態となり、トランスファー２（符号２
４１）とトランスファー５（符号２４４）が導通状態と
なる（Ｔａｃ２期間）。
【００１５】このとき定電圧回路２の出力レベルＶｔ１
がワード線Ｗ００（符号２５０）を通して供給され（第
２段階ワードレベル）、メモリセルＣ１（符号２０６）
はＯＮ状態、またリファレンスセルＲＣ２（符号２０
８）もＯＮ状態であり、前述電流レシオからＴａｃ２で
のデータはＯＮ（Ｌｏｗ、論理値０）と判別される。
【００１６】次にパルス信号Ｐ２（符号２３３）が立ち
上がり、Ｐ３（符号２３５）が立ち下がるとき、トラン
スファー２（符号２４１）とトランスファー５（符号２
４４）が非導通状態となり、トランスファー３（符号２
４２）とトランスファー６（符号２４５）が導通状態と
なる（Ｔａｃ３期間）。定電圧回路３の出力レベルＶｔ
２がワード線Ｗ００（符号２５０）を通して供給され
（第３段階レベル）、メモリセルＣ１（符号２０６）は
ＯＮ状態、またリファレンスセルＲＣ３（符号２０９）
もＯＮ状態であるが、同一ゲートレベルの場合、Ｖｔが
低い方が電流Ｉｏｎは高くなるため、Ｔａｃ３でのデー
タはＯＮ（Ｌｏｗ、論理値０）と判別される。
【００１７】メモリセルＣ１（符号２０６）にＶｔ１が
設定されている例を説明したが、全ての設定値について
時間Ｔａｃ１、時間Ｔａｃ２、時間Ｔａｃ３での差動増
幅器２０２の出力と出力回路２１４の出力Ｄ０及びＤ１
との関係は表１のようになる。
【００１８】
【表１】 表１ これらの方式は、後述する一括ワード線立ち上げ方式の
多値セル型記憶装置の読み出し方式と比較して、ワード
線レベルとセルに書き込まれたＶｔとの差で、トランジ
スタのＯＮ・ＯＦＦを判別するため、確実な読み出しが
できることが利点であるが、一方で、アクセススピード
が遅いと言う問題点がある。
【００１９】他方、多値セル型半導体記憶装置におい
て、ワード線を一括立ち上げとして読み出す方式につい
ては、いくつかの特許出願が公開されている。
【００２０】その中で、特開昭６２−１４０２９８号公
報にて開示されている例について述べる。
【００２１】図８に上記公報記載の一括ワード線立ち上
げ方式の多値型半導体記憶装置の回路図を示す。
【００２２】この例においては書き込まれたデータの検
出を行う際、３つの基準電圧信号を発生するリファレン
スアンプと１つのセンスアンプ対とからなり、異なる４
つのＩｏｎ（Ｉ１＜Ｉ２＜Ｉ３＜Ｉ４）をもつメモリセ
ルトランジスタのうち、２トランジスタのＩｏｎを組み
合わせ、Ｓ１・Ｓ２，Ｓ２・Ｓ３，Ｓ３・Ｓ４とからな
る組み合わせにより、基準となる電流（Ｉ１＋Ｉ２，Ｉ
２＋Ｉ３，Ｉ３＋Ｉ４）が作られる。さらにセンスアン
プの負荷ＭＯＳトランジスタＱ１と同一サイズの負荷Ｍ
ＯＳトランジスタＱ１１・Ｑ１２とカレントミラー対を
なし、仮にメモリセルに流れる電流が今Ｉ２であったと
すると、Ｑ１に流れる電流はＩ２となり、トランジスタ
Ｑ１１・Ｑ１２に流れる電流は合わせて２×Ｉ２とな
る。しかるに負荷ＭＯＳトランジスタＱ１１・Ｑ１２に
流れる電流はそれぞれのリファレンスアンプにおいて、
２×Ｉ２＞Ｉ１＋Ｉ２、２×Ｉ２＜Ｉ２＋Ｉ３、２×Ｉ
２＜Ｉ３＋Ｉ４なる関係が成り立ち、２×Ｉ２＞Ｉ１＋
Ｉ２なる場合のみ出力レベルはＨとなり、他の場合は全
てＬとして検出することができる。
【００２３】上記例においては、同一ゲート信号を入力
するメモリセルトランジスタとリファレンスアンプにお
いて、メモリセル電流がＩ１とＩ２の２通りの電流があ
った場合、リファレンス電流としてＩ１＋Ｉ２のリファ
レンス電流を作り込み、電流比較を行うものである。
【００２４】この場合先の例と比較すると、メモリセル
に書き込まれたデータは一時期に読み出すことが可能と
なり、高速動作が可能である。しかしながら、メモリセ
ル領域におけるセルＩｏｎはバラ付きが大きく、読み出
し動作が不安定となること、また、リファレンスセルと
して１リファレンスアンプ当たり２つのリファレンスセ
ルが必要となるため、リファレンスセルのチップ内占有
面積が大きくなるという欠点がある。
【００２５】
【発明が解決しようとする課題】従来の半導体記憶装
置、特に多値型半導体記憶装置において、４状態のＶｔ
で書き込まれたデータを読み出す際、ワード線電圧を各
々のＶｔレベルの間に設定し、ワード線を３段階、もし
くはバイナリサーチ式に２段階の立ち上げ動作を行い、
メモリセルがＯＮするかＯＦＦするかを判別して読み出
しを行っていた。
【００２６】ワード線につく寄生容量Ｃ及び抵抗Ｒとし
た場合、所望レベルＶ１に到達する時間はおよそＣとＲ
の積で表わされる。したがって前記ワード線を３段階に
して読み出す場合のスピードは、ワード線レベル確定か
らセンスアンプでの読み出し完了時間Ｔｓとすると、 Ｔａｃ＝３×Ｃ×Ｒ＋３×Ｔｓ と表わすことができる。
【００２７】すなわち、２Ｂｉｔのデータを書き込まれ
たセルを読み出し、変換するためには、通常の１Ｂｉｔ
読み出しスピードの３倍の時間がかかることとなる。
【００２８】そのため、高速市場での要求は満足するこ
とができず、シリアルアクセス方式など、特定読み出し
方式の半導体記憶装置のみしか市場供給することができ
なかった。
【００２９】また、所望電圧レベルを発生するための定
電圧回路、ワード線立ち上げを制御するためのパルス発
生回路及び遅延回路など、特有の回路が必要となり、チ
ップ面積のおよそ２０％をこれら特有の回路が占めてい
た。
【００３０】また、バイナリーサーチ方式の場合、前述
の図６に示す従来の読み出し方式と比較すると、まずＴ
ａｃ１区間において第２段階ワードレベルを発生させ
る。このレベルにおいて、メモリセルがＯＮ、ＯＦＦど
ちらかを判別し、たとえばＯＮであれば次のＴａｃ２の
区間においてワード線レベルを第１段階レベル、ＯＦＦ
であれば第３段階レベルになるようコントロールし、さ
らにメモリセルがＯＮ，ＯＦＦするか判別を行うこと
で、２Ｂｉｔのデータを判別する。そのため、１ワード
線上に複数の選択されるメモリセルがある場合、このワ
ードレベルを確定することはできない。なぜならば、仮
に今１メモリセルがＶｔ１の状態、もう一つのメモリセ
ルがＶｔ２の状態の場合、前記メモリセルはＴａｃ１の
期間においてＯＮするため、次のＴａｃ２の期間におい
てワードレベルは第１段階のレベルにしなければならな
い。ところが、後者のメモリセルはＴａｃ１の期間はＯ
ＦＦ状態であり、Ｔａｃ２の期間においては第３段階の
レベルにしなければ読み出しができないという矛盾が生
じる。すなわち、１メモリセルに対して、１つのワード
線レベルを供給しなければ、この方式においては読み出
し動作が不可能である。
【００３１】このように、バイナリーサーチ方式の場合
は従来の読み出し方式と比較し２倍の時間がかかること
になるが、ワード線駆動回路（Ｘ−ｄｅｃ）が変換すべ
き２Ｂｉｔのデータを格納した１物理セル領域に対して
１つ必要となるため、多Ｂｉｔ出力製品を扱う場合、現
実的にはＸ−ｄｅｃの配置数が増加することにより、チ
ップサイズの増大をまねく。
【００３２】また、特開昭６２−１４０２９８で示され
ている例では、僅かなしきい値の違いによりばらつくＩ
ｏｎを制御しメモリセルへのデータ書き込みを行うこと
はプロセス上難しく、セルＩｏｎバラ付きに対して不安
定となり、また、リファレンスセル配置面積が増大する
という欠点があった。また、１つの比較値を出すために
２つのレファレンスセルが必要となり、更に誤差の分散
が２倍になり、セルＩｏｎばらつきに対して不安定であ
った。
【００３３】本発明は、上記いくつかの欠点を鑑み、高
速かつ安定動作を確保しつつ、チップ面積を最小にしう
る多値型半導体記憶装置を提供するものである。
【００３４】
【課題を解決するための手段】本発明による多値型半導
体記憶装置は、ｎ（ｎは３以上の任意の整数）種類のし
きい値を有する多値型半導体記憶装置において、前記し
きい値のうち１つのしきい値が設定されたＭＯＳトラン
ジスタ型のメモリセルと、該メモリセルのゲートに接続
されたワード線と、該ワード線を選択するＸデコーダ
と、前記メモリセルのドレイン出力を増幅するセンスア
ンプと、前記しきい値の最大値を除いたｎ−１種類のし
きい値が各々に設定されたｎ−１個のＭＯＳトランジス
タ型のリファレンスセルと、前記リファレンスセルの各
々のドレイン出力を増幅するｎ−１個のリファレンスア
ンプと、該リファレンスアンプの各々の出力と前記セン
スアンプの出力とを入力するｎ−１個の差動増幅器と、
前記ｎ−１個の差動増幅器の出力をエンコードするエン
コーダと、前記ワード線を駆動する電圧より、前記リフ
ァレンスセルに設定されたしきい値のうちの相互に隣接
する２つのしきい値の差の１／２だけ低い電圧レベルを
全ての前記リファレンスセルのゲートに供給する分圧回
路と、を備えることを特徴とする。
【００３５】また、本発明による多値型半導体記憶装置
は、前記センスアンプ及び前記リファレンスアンプが、
前記メモリセル又は前記リファレンスセルのドレイン出
力をソースに接続した第１の第１導電型ＭＯＳトランジ
スタと、ドレインを電源に接続し、ソースを前記第１の
第１導電型ＭＯＳトランジスタのドレインに接続した第
２の第１導電型ＭＯＳトランジスタと、前記メモリセル
又は前記リファレンスセルのドレイン出力を入力とし、
出力を前記第１及び第２の第１導電型ＭＯＳトランジス
タのゲートに接続するインバータと、前記第１及び第２
の第１導電型ＭＯＳトランジスタの接続点を前記センス
アンプ及び前記リファレンスアンプの出力端子とし、前
記センスアンプ及び前記リファレンスアンプの出力端子
にゲート及びドレインを接続し、ソースを電源に接続し
た第２導電型ＭＯＳトランジスタと、前記センスアンプ
及び前記レファレンスアンプの出力端子にソースを接続
し、制御信号をゲート入力とする第３の第１導電型ＭＯ
Ｓトランジスタと、を備えることを特徴とする。
【００３６】更に、本発明による多値型半導体記憶装置
は、前記分圧回路は、前記ワード線を駆動する電圧レベ
ルとグランドとの間に直列に接続された２つの抵抗素子
を備え、該２つの抵抗素子の接点から前記レファレンス
セルのゲート電圧を出力することを特徴とする。
【００３７】
【発明の実施の形態】次に本発明の実施形態について、
図面を参照しながら説明する。図１は本発明の実施形態
のブロック図である。
【００３８】図１を参照すると、本実施形態は、メモリ
セル１０６と、メモリセル１０６を選択するＸデコーダ
ー１０１と、メモリセル１０６に記憶されたデータを増
幅するセンスアンプ１０２と、Ｘデコーダー１０１の出
力を受け、定レベルを出力する分圧回路１１５と、前記
分圧回路１１５の電圧によりゲート電圧を供給され、そ
れぞれ異なったしきい値に設定されたリファレンスセル
１乃至３（符号１０７乃至１０９）と、リファレンスセ
ル１乃至３（符号１０７乃至１０９）に書き込まれたデ
ータを増幅し、基準電圧信号を出力する３つのリファレ
ンスアンプ１乃至３（符号１０３乃至１０５）と、セン
スアンプ１０２の出力とそれぞれ異なった３状態の読み
出し判定レベルとをそれぞれ入力する差動増幅器１乃至
３（符号１１０乃至１１２）と、差動増幅器１乃至３
（符号１１０乃至１１２）の出力を入力し２出力にエン
コードするエンコーダー１１３と、エンコードされた出
力を増幅し、外部に出力する出力回路１１４とから構成
される。
【００３９】次に動作について説明をする。
【００４０】図２には従来のワード線レベルを３段階に
読み出す方式と同様のタイミング波形が与えられた時の
タイミング図を示す。
【００４１】まずメモリセルＣ１（符号１０６）のしき
い値としては、Ｖｔ０＜Ｖｔ１＜Ｖｔ２＜Ｖｔ３なる関
係があるしきい値の内、１つのしきい値レベルが書き込
まれている。一方、リファレンスセルＲＣ１（符号１０
３），ＲＣ２（符号１０４），ＲＣ３（符号１０５）に
ついてはそれぞれ異なるしきい値レベルが書き込まれて
おり、Ｖｔ３以外の３状態をおのおののリファレンスセ
ルに書き込みを行うものとする。ここでは、リファレン
スセルＲＣ１（符号１０３）のしきい値をＶｔ０，リフ
ァレンスセルＲＣ２（符号１０４）のしきい値をＶｔ
１，リファレンスセルＲＣ３（符号１０５）のしきい値
をＶｔ２と設定する。
【００４２】信号線ＸＰ１２０によりＸデコーダー１０
１が選択され、ワード線Ｗ００（符号１２１）がＨｉｇ
ｈレベルとなり、メモリセル１０６のＣ１が選択状態と
なる。一方、リファレンスセル１乃至３（符号１０７乃
至１０９）にはワード線Ｗ００（符号１２１）のレベル
よりＶｔ１−Ｖｔ０のレベル差の１／２分低い電圧レベ
ルが分圧回路１１５の出力ＲＷ（符号１２２）よりそれ
ぞれ与えられる。
【００４３】メモリセルＣ１（符号１０６）の出力はセ
ンスアンプ１０２により増幅され、検出レベルＳＡ１２
３を発生し、また、リファレンスセルＲＣ１乃至３（符
号１０７乃至１０９）の出力はおのおののリファレンス
アンプ１乃至３（符号１０３乃至１０５）により増幅さ
れ、基準電圧信号ＲＡ０乃至２（符号１２４乃至１２
６）を出力する。検出レベルＳＡ１２３は基準電圧信号
ＲＡ０乃至２（符号１２４乃至１２６）をそれぞれ入力
する３つの差動増幅器１乃至３（符号１１０乃至１１
２）の全てに入力され比較増幅がなされる。３つの差動
増幅器１乃至３（符号１１０乃至１１２）から検出レベ
ルＳＡ１２３とそれぞれの基準電圧信号ＲＡ０乃至２
（符号１２４乃至１２６）との比較増幅結果が確定され
ると、その出力ＳＯ０乃至２（符号１２７乃至１２９）
はエンコーダー１１３に伝達される。エンコーダ１１３
が差動増幅回路１乃至３（符号１１０乃至１１２）から
の３状態の入力を表２に従いエンコードすることで、３
状態のデータを２ビットのデータに変換を行い、この２
ビットを受けた出力回路１１４により外部出力（Ｄ１，
Ｄ０）（符号１３０）が出力される。
【００４４】
【表２】 表２ このようにして、図２に示すタイミング図の内、ワード
線が選択されたＴａｃｌ期間に、一時期に書き込まれた
データが読み出し可能となり、Ｔａｃ２，Ｔａｃ３期間
は全く必要無くなる。
【００４５】
【実施例】次に本発明の実施例について、図面を参照し
ながら説明する。
【００４６】図３は本実施例の多値セル型半導体記憶装
置のセンスアンプ、リファレンスアンプ、差動増幅器、
分圧回路を含む回路図である。ここでは、図１に示すブ
ロック図の中で、３つのリファレンスアンプの内１つの
リファレンスアンプとセンスアンプ、差動増幅器との関
係について示している。
【００４７】センスアンプ１０２はトランジスタＰ１
０，２０とＮ１０，Ｎ２０，Ｎ３０とから構成されるＮ
ＯＲ回路により構成されるフィードバック部分と、高速
化するためのチャージアップトランジスタＮ４０と、パ
ルス入力信号ＰＷをゲートとし、負荷トランジスタＰ３
０とドレインを共通とするＮ５０と、負荷トランジスタ
Ｐ４０とから構成される。
【００４８】リファレンスアンプ（符号１０３、１０４
又は１０５）は、センスアンプとまったく同一の回路構
成をとる。
【００４９】差動増幅器（符号１１０、１１１又は１１
２）は、トランジスタＰ６０，Ｐ７０，Ｎ８０，Ｎ９０
からなり、定電圧レベルＶ１を発生する定電圧回路と、
その信号をゲートとするトランジスタＮ７１と、センス
アンプ検出レベルＳＡ１２３と基準電圧信号ＲＡｉ（ｉ
＝１、２又は３）（符号１２４、１２５又は１２６）を
各々入力するトランジスタＮ６０とＮ６１と、カレント
ミラー対をなすＰ５０とＰ５１とから構成され、その出
力をＳＯｉ（ｉ＝１、２又は３）（符号１２７、１２８
又は１２６）とする。
【００５０】次に分圧回路１１５は、ワード線レベルＷ
００（符号１２１）をソースとするトランジスタＰ８０
とそのドレインに接続する抵抗素子Ｒ１と、前記抵抗Ｒ
１の一端と接続し他端をＧＮＤと接続する抵抗素子Ｒ２
と、前記Ｒ１とＲ２との接点とドレインを共通とし、ソ
ースをＧＮＤに接続するＮ１００とから構成される。
【００５１】ここで、分圧回路１１５の出力とワード線
Ｗ００（符号１２１）との関係及び、メモリセルＣ１
（符号１０６）とリファレンスセルＲＣｉ（ｉ＝１、２
又は３）（符号１０７、１０８又は１０９）との各々に
流れる電流Ｉｖｔ，ｊ（ｊ＝０、１、２又は３）とＩｒ
ｅｆ、ｉ（ｉ＝１、２又は３）との関係について、図４
を参照して説明する。
【００５２】図４はメモリセルＣ１（符号１０６）及び
リファレンスセルＲＣｉ（ｉ＝１、２または３）（符号
１０７、１０８又は１０９）におけるワード線電圧Ｖｇ
−ドレイン電流Ｉｄの関係を示すグラフである。
【００５３】まず、ワードレベルＷ００（符号１２１）
に対するリファレンスワードＲＷ（符号１２２）の電圧
降下量が、隣り合うしきい値Ｖｔの電圧差、すなわち、
Ｖｔ０とＶｔ１との差、Ｖｔ１とＶｔ２との差，又はＶ
ｔ２とＶｔ３との差、の１／２となるよう、分圧回路４
の抵抗Ｒ１とＲ２とを設定する。これは、リファレンス
セルＲＣｉ（ｉ＝１、２または３）（符号１０７、１０
８又は１０９）のしきい値を見かけ上シフトしているこ
とと同じであるので、リファレンスセルＲＣｉ（ｉ＝
１、２または３）（符号１０７、１０８又は１０９）に
設定されているしきい値がメモリセルＣ１（符号１０
６）に設定されているしきい値と同じであっても、リフ
ァレンスセルＲＣｉ（ｉ＝１、２または３）（符号１０
７、１０８又は１０９）に流れる電流値Ｉｒｅｆ、ｉ
（ｉ＝１、２又は３）は、メモリセルＣ１（符号１０
６）に流れる電流値Ｉｖｔ，ｊ（ｊ＝０、１、２又は
３）よりも必ず少なくなる。
【００５４】いまメモリセルＣ１（符号１０６）にＶｔ
０，レファレンスセルＲＣｉ（ｉ＝１、２または３）
（符号１０７、１０８又は１０９）にＶｔ０のレベルの
しきい値が書き込まれているとする（ｉ＝１、ｊ＝０と
する）。ゲートに電圧が印加されていないときのメモリ
セルＣ１（符号１０６）及びリファレンスセルＲＣ１
（符号１０７）のドレイン電圧は、同一構成のバイアス
回路より電位が供給されているため同一である。ここで
ワード線Ｗ００（符号１２１）のレベルを３．５Ｖとし
た場合、メモリセルＣ１（符号１０６）に流れる電流Ｉ
ｖｔはＡ点の電流値Ｉｖｔ０になり、また、レファレン
スセルＲＣ１（符号１０７）を流れる電流Ｉｒｅｆ０
は、ゲート電圧がＷ００−（Ｖｔ１−Ｖｔ０）／２のレ
ベルとなるので、Ｂ点の電流値Ｉｒｅｆ０となる。ま
た、メモリセルＣ１のしきい値ＶｔがＶｔ１の場合、同
様な条件であるとき、メモリセルＣ１（符号１０６）に
流れる電流ＩｖｔはＣ点の電流値Ｉｖｔ１になる。ま
た、図１に示したリファレンスセルＲＣ２（符号１０
８）及びレファレンスセルＲＣ３（符号１０９）の電流
値は、それぞれのしきい値がＶｔ１，Ｖｔ２となってい
るため、それぞれＤ点の値Ｉｒｅｆ１、Ｆ点の値Ｉｒｅ
ｆ２となる。
【００５５】ここで、Ｉｖｔ０＞Ｉｒｅｆ０＞Ｉｖｔ１
なる関係が成り立ち、Ｉｒｅｆ０をＩｖｔ１とＩｖｔ０
の中間値とすることができる。前述した内容も含めてま
とめると、メモリセルＣ１（符号１０６）のしきい値が
レベルＶｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３である時の各々
の電流値Ｉｖｔ０，Ｉｖｔ１，Ｉｖｔ２，Ｉｖｔ３とリ
ファレンスセルＲＣ１（符号１０７），リファレンスセ
ルＲＣ２（符号１０８），リファレンスセルＲＣ３（符
号１０９）の電流値Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ
２との間には、図４に従い、 Ivt0 > Iref0 > Ivt1 > Iref1 > Ivt2 > Iref2 > Ivt3 なる関係が成り立つ。
【００５６】次にセンスアンプ検出レベルＳＡ１２３と
リファレンスレベルＲＡｉ（ｉ＝１、２ｏｒ３）（符号
１２４乃至１２６）との関係について、図５を参照して
説明を行う。
【００５７】仮にメモリセルＣ１（符号１０６）のしき
い値ＶｔがＶｔ１の場合、ＳＡ１２３のレベルは負荷ト
ランジスタＰ４０（符号３０１）に電流Ｉｖｔ１が流れ
ることによる電圧降下によりＶSA(C1=Vt1)（符号５０
７）のレベルとなる。一方、リファレンスアンプ１（符
号１０３）の出力ＲＡ０（符号１２４）は、リファレン
スセルＲＣ１（符号１０７）のしきい値がＶｔ０であ
り、ゲートにはワード線Ｗ００（符号１２１）より（１
／２）×（Ｖｔ１−Ｖｔ０）だけ電圧が低いＲＷ（符号
１２２）が供給されるので、ＶRA0（符号５０８）のレ
ベルとなる。同様に、リファレンスアンプ２（符号１０
４）の出力ＲＡ１（符号１２５）は、ＶRA1（符号５０
６）のレベルとなり、リファレンスアンプ３（符号１０
５）の出力ＲＡ２（符号１２６）は、ＶRA2（符号５０
４）のレベルとなる。
【００５８】ここで、ＶRA0＜ＶSA(C1=Vt1)＜ＶRA1＜Ｖ
RA2となる。
【００５９】今の例ではメモリセルＣ１（符号１０６）
のしきい値ＶｔがＶｔ１であるが、図５から明らかなよ
うにＶRA0＜ＶSA(C1=Vt1)であるので、差動増幅器１
（符号１１０）の出力ＳＯ０（符号１２７）はＬｏｗ
（論理値０）となる。同様に、Ｖ RA1＞ＶSA(C1=Vt1)で
あるので、差動増幅器２（符号１１１）の出力ＳＯ１
（符号１２８）はＨｉｇｈ（論理値１）となり、ＶRA2
＞ＶSA(C1=Vt1)であるので、差動増幅器３（符号１１
２）の出力ＳＯ２（符号１２９）もＨｉｇｈ（論理値
１）となる。
【００６０】メモリセルＣ１（符号１０６）のしきい値
ＶｔがＶｔ０，Ｖｔ１，Ｖｔ２，Ｖｔ３の場合の出力Ｓ
Ｏ０乃至ＳＯ２（符号１２７乃至１２９）の値、及び出
力（Ｄ１、Ｄ０）（符号１３０）の関係を表３に示す。
【００６１】
【表３】 表３ ＳＯ０乃至２（符号１２７乃至１２９）の出力は従来例
の出力を反転したものとなっているが、各々の出力にイ
ンバーターをつければ、まったく同一になる。
【００６２】また、高速化のためにセンスアンプ及びリ
ファレンスアンプに設けたトランジスタＮ５０（符号３
０２），Ｎ５１（符号３０３）に一時期パルス信号ＰＷ
（符号３０４）をＨレベルとすることで、ＳＡ（符号１
２３）のレベルとＲＡ０乃至２（符号１２４乃至１２
６）のレベルが一度持ち上がりほぼ同一のレベルとする
ことができ、疑似的なイコライズを行うことで、更なる
高速化を図ることができる。
【００６３】また、これまではワード線Ｗ００（符号１
２１）のレベルが電源ＶＣＣからの供給されるとして説
明をしてきたが、ワード線Ｗ００（符号１２１）のレベ
ルを昇圧回路などでＶＣＣより高いレベルとすれば、図
４から明らかなように、メモリセルＣ１（符号１０６）
及びリファレンスセル１乃至３（符号１０７乃至１０
９）に流れる電流がより多くなるため、さらに高速化し
たり、ＶＣＣを更に低電圧にすることが可能となり、動
作マージンの広い製品を供給することができる。
【００６４】また、本実施形態及び実施例では４値記憶
の半導体記憶装置を説明してきたが、記憶する値の数は
これに限定されるものではなく、一般にｎ値記憶の半導
体記憶装置に本発明を適用することができる。
【００６５】
【発明の効果】以上説明したように本発明によれば、ワ
ード線を３段階に立ち上げたり、バイナリーサーチ方式
を用いて読み出しをする必要が無く、ワード線を一度立
ち上げるだけで読み出しが可能であるので、従来の２値
記憶の半導体記憶装置と同等のスピードが得られ、従来
の４値記憶の半導体記憶装置に比較するとスピードアッ
プが図られている。すなわち、ワード線の寄生抵抗・容
量をＲ・Ｃとし、センススピードをＴｓとすると Ｔａｃ＝Ｃ×Ｒ＋Ｔｓ の関係で読み出しが可能であり、従来のワード線を３段
階に読み出す方式の４値記憶の半導体記憶装置の１／
３、バイナリーサーチ方式の４値記憶の半導体記憶装置
の１／２にアクセスタイムを短縮することができる。
【００６６】また本発明によれば、従来のワード線を３
段階に立ち上げて読み出しを行う場合と比較し、定電圧
回路、トランスファー、遅延回路など、特有の回路が必
要なくなり、２０％の面積低減が計れるので、チップ面
積を縮小する効果がある。
【００６７】また、特開昭６２−１４０２９８号公報に
記載のセンス方式と比較すると、リファレンスセルは１
リファレンスアンプにつき、１リファレンスセルのみで
構成できるため、リファレンスセルの占有面積を１／２
とすることができる。
【００６８】また、特開昭６２−１４０２９８号公報に
記載のセンス方式と比較した場合、この従来方式では拡
散状態におけるＯＮ電流のバラ付きはしきい値のバラ付
きよりも大きく、動作時に不安定なものとなる可能性が
あるのに対し、本発明によれば、メモリセルに書き込ま
れるしきい値のバラ付きを考慮し、隣り合うしきい値の
中間点にリファレンスセルのしきい値が疑似的に設定さ
れるように、リファレンスセルのゲートレベルを隣り合
うしきい値の差の半分だけワード線レベルより低くして
いるため、しきい値のバラ付きを考慮した上でも安定動
作が可能である。
【図面の簡単な説明】
【図１】本発明の実施形態における多値型半導体記憶装
置の概念的ブロック図である。
【図２】本発明による多値型半導体記憶装置の読み出し
タイミング図である。
【図３】本発明の実施例における多値型半導体記憶装置
の等価回路図である。
【図４】メモリセル及びリファレンスセルのゲート電圧
とドレイン電流との関係を示す図である。
【図５】本発明による多値型半導体記憶装置におけるセ
ンスアンプ出力レベルとリファレンスアンプ出力レベル
との比較図である。
【図６】従来の多値型半導体記憶装置の１例のブロック
図である。
【図７】従来の多値型半導体記憶装置の１例の読み出し
タイミング図である。
【図８】他の従来の多値型半導体記憶装置の等価回路図
である。
【符号の説明】
１０１ Ｘデコーダー １０２ センスアンプ １０３〜１０５ リファレンスアンプ １０６ メモリセルトランジスタ １０７〜１０９ リファレンスセルトランジスタ １１０〜１１２ 差動増幅器 １１３ エンコーダー １１４ 出力回路 １１５ 分圧回路 １２１ ワード線 １２２ リファレンスワード線 １２３ センスアンプ検出信号 １２４〜１２６ リファレンス基準電圧信号 １２７〜１２９ 差動出力信号 １３０ 外部出力信号 Ｐ１０，Ｐ２０，Ｐ３０，Ｐ４０，Ｐ１１，Ｐ２１，Ｐ
３１，Ｐ４１，Ｐ６０，Ｐ７０，Ｐ５０，Ｐ５１，Ｐ８
０ Ｐ型ＭＯＳトランジスタ Ｎ１０，Ｎ２０，Ｎ３０，Ｎ４０，Ｎ５０，Ｎ１１，Ｎ
２１，Ｎ３１，Ｎ４１，Ｎ５１，Ｎ６０，Ｎ６１，Ｎ７
０，Ｎ１００ Ｎ型ＭＯＳトランジスタ
フロントページの続き (56)参考文献 特開 昭57−143796（ＪＰ，Ａ) 特開 平４−265599（ＪＰ，Ａ) 特開 平７−235189（ＪＰ，Ａ) 特開 平７−192478（ＪＰ，Ａ) 特開 平１−96897（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 17/18

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 ｎ（ｎは３以上の任意の整数）種類のし
    きい値を有する多値型半導体記憶装置において、 前記しきい値 のうち１つのしきい値が設定されたＭＯＳ
    トランジスタ型のメモリセルと、 該メモリセルのゲートに接続されたワード線と、 該ワード線を選択するＸデコーダと、 前記メモリセルのドレイン出力を増幅するセンスアンプ
    と、 前記しきい値の最大値を除いたｎ−１種類のしきい値が
    各々に設定されたｎ−１個のＭＯＳトランジスタ型のリ
    ファレンスセルと、 前記リファレンスセルの各々のドレイン出力を増幅する
    ｎ−１個のリファレンスアンプと、 該リファレンスアンプの各々の出力と前記センスアンプ
    の出力とを入力するｎ−１個の差動増幅器と、 前記ｎ−１個の差動増幅器の出力をエンコードするエン
    コーダと、 前記ワード線を駆動する電圧より、前記リファレンスセ
    ルに設定されたしきい値のうちの相互に隣接する２つの
    しきい値の差の１／２だけ低い電圧レベルを全ての前記
    リファレンスセルのゲートに供給する分圧回路と、 を備えることを特徴とする多値型半導体記憶装置。
  2. 【請求項２】 前記センスアンプ及び前記リファレンス
    アンプは、前記メモリセル又は前記リファレンスセルのドレイン出
    力をソース に接続した第１の第１導電型ＭＯＳトランジ
    スタと、ドレイン を電源に接続し、ソースを前記第１の第１導電
    型ＭＯＳトランジスタのドレインに接続した第２の第１
    導電型ＭＯＳトランジスタと、前記メモリセル又は前記リファレンスセルのドレイン出
    力を入力 とし、出力を前記第１及び第２の第１導電型Ｍ
    ＯＳトランジスタのゲートに接続するインバータと、 前記第１及び第２の第１導電型ＭＯＳトランジスタの接
    続点を前記センスアンプ及び前記リファレンスアンプの
    出力端子とし、前記センスアンプ及び前記リフ ァレンス
    アンプの出力端子にゲート及びドレインを接続し、ソー
    スを電源に接続した第２導電型ＭＯＳトランジスタと、 前記センスアンプ及び前記レファレンスアンプの出力端
    子にソースを接続し、制御信号をゲート入力とする第３
    の第１導電型ＭＯＳトランジスタと、 を備えることを特徴とする請求項１に記載の多値型半導
    体記憶装置。
  3. 【請求項３】 前記分圧回路は、前記ワード線を駆動す
    る電圧レベルとグランドとの間に直列に接続された２つ
    の抵抗素子を備え、該２つの抵抗素子の接点から前記レ
    ファレンスセルのゲート電圧を出力することを特徴とす
    る請求項１又は２に記載の多値型半導体記憶装置。
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