JP4992014B2 - フラッシュメモリ素子のページバッファ及びそのプログラム動作制御方法 - Google Patents
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Description
ページバッファ100は、ビットライン選択部110、プリチャージ部P101、上位ビットレジスタ120、下位ビットレジスタ130、データ比較部140、データ入力回路150、データ出力回路160、およびデータパス回路N116を含む。
前記プリチャージ信号PRECHbが前記プリチャージ部P101に所定の時間ローレベルで印加されると、前記プリチャージ部P101がターンオンされて前記電源電圧VDDを前記感知ノードSOに印加する。したがって、前記感知ノードSOが前記電源電圧VDDレベルにプリチャージされ、前記感知ノードSOの電位がハイレベルになる。前記感知ノードSOの電位に応答して前記第1センシング回路122の前記NMOSトランジスタN106がターンオンされる。この際、ハイレベルの上位ビット読み出し信号MSBREADが前記第1センシング回路122に印加され、前記NMOSトランジスタN105がターンオンされる。これにより、前記接地電圧Vssと前記ノードQAbが連結されて前記接地電圧Vssが前記ノードQAbに印加される。よって、前記ノードQAbの電位はローレベルに、前記ノードQAの電位はハイレベルに初期化される。また、前記感知ノードSOの電位に応答して前記第2センシング回路133の前記NMOSトランジスタN119がターンオンされる。この際、ハイレベルの第2下位ビット読み出し信号LSBREAD2が前記第2センシング回路133に印加されて前記NMOSとランジスタN118がターンオンされる。これにより、前記接地電圧Vssが前記ノードQBに印加され、前記ノードQBの電位はローレベル、前記ノードQBbの電位はハイレベルにそれぞれ初期化される。
前記マルチレベルセルにプログラムされるべき下位ビットデータDI1の値が「1」の場合、前記データ入力信号DIが前記データ入力回路150と前記ラッチ初期化回路132に印加される。したがって、前記データ入力回路150の前記NMOSトランジスタN107がターンオンされて前記ノードQAbと前記入出力端子YAとが連結される。データ入力の際、前記入出力端子YAはグラウンド状態である。したがって、前記ノードQAbに第1入力データPA1bが入力され、前記上位ビットラッチ124が前記第1入力データPA1bをラッチする。結局、前記ノードQAbの電位はローレベルを、前記ノードQAの電位はハイレベルを維持する。これと同時に、前記ラッチ初期化回路132の前記NMOSトランジスタN121がターンオンされて、前記接地電圧Vssと前記ノードQBbが連結される。したがって、前記ノードQBbにローレベルの第1初期化データIB1bが発生し、前記下位ビットラッチ134が前記第1初期化データIB1bをラッチする。結局、前記ノードQBbの電位はローレベル、前記ノードQBの電位はハイレベルになる。これに対し、前記マルチレベルセルにプログラムされるべき下位ビットデータDI2の値が「0」の場合、前記反転データ入力信号nDIが前記データ入力回路150と前記ラッチ初期化回路132に同時に印加される。したがって、前記データ入力回路150の前記NMOSトランジスタN108がターンオンされ、前記ノードQAと前記入出力端子YAが連結される。この際、前記入出力端子YAはグラウンド状態なので、前記ノードQAにローレベルの第2入力データPA2が伝達され、前記下位ビットラッチ134が前記第2入力データPA2をラッチする。よって、前記ノードQAの電位はローレベルを、前記ノードQAbの電位はハイレベルを維持する。また、前記ラッチ初期化回路132の前記NMOSトランジスタN117がターンオンされて前記接地電圧Vssと前記ノードQBが連結される。これにより、前記ノードQBに第2初期データIB2が伝達され、前記下位ビットラッチ134が前記第2初期データIB2をラッチする。よって、前記ノードQBの電位はローレベル、前記ノードQBbの電位はハイレベルになる。このように本発明によれば、上位ビットレジスタ120に入力データPA1bまたはPA2を入力すると同時に、下位ビットレジスタ130に前記入力データPA1bまたはPA2と同一の値を有する初期データIB1bまたはIB2を格納させることができるため、従来の上位ビットレジスタにデータを入力し、下位ビットレジスタにデータを伝送する過程を省略することができる。
前記Evenディスチャージ信号DISCHeがT3区間の間にイネーブルされて前記NMOSトランジスタN101がターンオンされる。よって、前記バイアス電圧VIRPWRが前記EvenビットラインBLeに印加され、前記EvenビットラインBLeがハイレベル電位にプリチャージされる。また、前記Oddディスチャージ信号DISCHoがイネーブルされて前記NMOSトランジスタN102がターンオンされる。したがって、前記バイアス電圧VIRPWRが前記OddビットラインBLoに印加されて、前記OddビットラインBLoがハイレベル電位にプリチャージされる。
前記T4区間の間、前記Evenディスチャージ信号DISCHeがディスエーブルされ、前記NMOSトランジスタN101がターンオフされる。したがって、前記EvenビットラインBLeに印加された前記バイアス電圧VIRPWRが遮断される。一方、前記Oddディスチャージ信号DISCHoは、前記T4区間の間イネーブル状態に維持されるので、前記OddビットラインBLoは、ハイレベル電位を維持する。前記シングルレベルセルプログラム信号SLCPROGが前記データパス回路N116に印加され、前記感知ノードSOと前記ノードPとが連結される。マルチレベルセルにプログラムされるべき下位ビットデータDI1の値が「1」の場合(DI1)、前記下位ビットラッチ134に格納された前記第1初期データIB1bが前記インバータI104によって反転され、反転された第1初期データIB1が前記ノードPに伝達される。よって、前記ノードPの電位はハイレベルなので、前記感知ノードSOの電位はハイレベルを維持する。その後、前記Evenビットライン選択信号SELBLeが前記ビットライン選択部110に印加されて前記NMOSトランジスタNMOS103がターンオンされる。これにより、前記EvenビットラインBLeと前記感知ノードSOが連結される。この際、前記感知ノードSOがハイレベルにプリチャージされた状態なので、前記EvenビットラインBLeの電位はハイレベルを維持する。その後、前記マルチレベルセルにワードラインプログラム信号が印加され、前記マルチレベルセルに「1」の下位ビットデータがプログラムされる。よって、前記マルチレベルセルは、消去セルと同一の状態になる。前記マルチレベルセルにプログラムされるべき下位ビットデータDI2の値が「0」の場合、前記下位ビットラッチ134に格納された前記第2初期データIB2が前記インバータI105と前記インバータI104によって2回反転され、前記第2初期データIB2が前記ノードPに伝達される。よって、前記ノードPの電位はローレベルなので、前記感知ノードSOの電位はローレベルにディスチャージされる。その後、前記Evenビットライン選択信号SELBLeが前記ビットライン選択部110に印加されて前記NMOSトランジスタN103がターンオンされる。これにより、前記EvenビットラインBLeと前記感知ノードSOとが連結される。この際、前記感知ノードSOの電位がローレベルなので、前記EvenビットラインBLeの電位はローレベルにディスチャージされる。その後、前記マルチレベルセルに前記ワードラインプログラム信号が印加されて前記マルチレベルセルに「0」の下位ビットデータがプログラムされ、前記マルチレベルセルはプログラムセルのような状態になる。
前記P1区間における前記ページバッファ100の動作は、図3を参照して上述した前記上位ビットラッチおよび前記下位ビットラッチの初期化区間T1と実質的に同一なので、これについての詳細な説明は省略する。
前記データ入力信号DIが前記データ入力回路150と前記ラッチ初期化回路132に印加される。よって、前記データ入力回路150の前記NMOSトランジスタN107がターンオンされ、前記ノードQAbと前記入出力端子YAとが連結される。データ入力の際に、入出力端子YAはグラウンド状態である。これにより、前記ノードQAbに第1入力データPA1bが伝達される。したがって、前記上位ビットラッチ124が前記第1入力データPA1bをラッチする。よって、前記ノードQAbの電位はローレベルを、前記ノードQAの電位はハイレベルを維持する。また、前記ラッチ初期化回路132の前記NMOSトランジスタN121がターンオンされることにより、前記接地電圧Vssと前記ノードQBbとが連結される。これにより、前記ノードQBbに第1初期データIB1bが伝達されることにより、前記下位ビットラッチ134が前記第1初期データIB1bをラッチする。よって、前記ノードQBbの電位はローレベル、ノードQBの電位はハイレベルになる。結局、前記第1入力データPA1bと同一の値の前記第1初期データIB1bが前記下位ビットラッチ134に格納される。このように本発明によれば、上位ビットレジスタ120に前記第1入力データPA1bを入力すると同時に、下位ビットレジスタ130に前記第1入力データPA1bと同一の値を有する第1初期データIB1bを入力することができるため、従来の上位ビットレジスタにデータを入力し、上位ビットレジスタにデータを伝送する過程を省略することができる。
前記P3区間における前記ページバッファ100の動作は、図3を参照して上述した前記ビットラインセットアップ区間T3と実質的に同一なので、これについての詳細な説明は省略する。
前記P4区間の間、前記Evenディスチャージ信号DISCHeがディスエーブルされ、前記ビットライン選択部110の前記NMOSトランジスタN101がターンオフされる。したがって、前記EvenビットラインBLeに印加された前記バイアス電圧VIRPWRが遮断される。前記Oddディスチャージ信号DISCHoは、前記P4区間の間、イネーブル状態を保って前記バイアス電圧VIRPWRが引き続き前記OddビットラインBLoに印加される。よって、前記OddビットラインBLoの電位はハイレベルを維持する。前記プリチャージ信号PRECHbが前記プリチャージブP101に所定の時間ローレベルで印加され、前記電源電圧VDDが前記感知ノードSOに印加される。これにより、前記感知ノードSOが前記電源電圧VDDレベルにプリチャージされ、前記感知ノードSOの電位はハイレベルになる。前記Evenビットライン選択信号SELBLeが前記ビットライン選択部110に印加されて前記NMOSトランジスタN103がターンオンされる。したがって、前記EvenビットラインBLeと前記感知ノードSOが連結される。この際、マルチレベルセルに予めプログラムされた下位ビットデータの値に応じて、前記感知ノードSOの電位がハイレベルに維持されるか或いはローレベルになって、前記第2センシング回路133の前記NMOSトランジスタN119がターンオンまたはターンオフされる。その後、前記第1下位ビット読み出し信号LSBREAD1が前記第2センシング回路133に印加されて前記NMOSトランジスタN120がターンオンされる。もしマルチレベルセルから読み出された下位ビットデータDO1が「1」の場合、すなわち前記マルチレベルセルが消去セルの場合、前記感知ノードSOがローレベルにディスチャージされる。したがって、前記感知ノードSOの電位に応答して前記第2センシング回路133の前記NMOSトランジスタN119がターンオフ状態を維持する。これにより、前記第1読み出し信号LSBREAD1が前記第2センシング回路133に印加されても、前記下位ビットラッチ134に格納された前記第1初期データIB1bがそのまま維持されるので、前記ノードQBbの電位はローレベルを、ノードQBの電位はハイレベルを維持する。前記マルチレベルセルの下位ビットのデータDO2が「0」の場合、すなわち前記マルチレベルセルがプログラムセルの場合、前記感知ノードSOの電位がハイレベルに維持される。よって、前記感知ノードSOの電位に応答して前記第2センシング回路133の前記NMOSトランジスタN119がターンオンされる。この際、前記第1読み出し信号LSBREAD1が前記第2センシング回路133に印加されて前記NMOSトランジスタN120がターンオンされる。よって、前記接地電圧Vssと前記ノードQBbとが連結されて前記ノードQBbからローレベルの第1センシングデータSBbが伝達される。これにより、前記下位ビットラッチ134がローレベルの前記第1戦シングデータSBbをラッチする。
前記プリチャージ信号PRECHbが前記プリチャージブP101に所定の時間ローレベルで印加され、前記電源電圧VDDが前記感知ノードSOに印加される。したがって、前記感知ノードSOはハイレベルにプリチャージされる。前記マルチレベルセルプログラム信号MLCPROGが前記第2比較回路142に印加されて前記MOSトランジスタN112がターンオンされる。前記ノードOの電位に応答して、前記NMOSトランジスタN113がターンオンまたはターンオフされる。よって、前記感知ノードSOと前記ノードPとが連結または分離される。前記マルチレベルセルプログラム信号MLCPROGが前記第1比較回路141に印加されて前記MOSトランジスタN110がターンオフされる。前記ノードPの電位に応答して、前記NMOSトランジスタN111がターンオンまたはターンオフされる。したがって、前記感知ノードSOと前記ノードOとが連結または分離される。この際、前記上位ビットラッチ回路121が上位ビット出力データ(第1入力データ)PA1を前記ノードOに出力する。よって、前記ノードOの電位はハイレベルになって前記第2比較回路142の前記NMOSトランジスタN113がターンオンされる。これにより、感知ノードSOと前記ノードPが連結される。前記下位ビットラッチ134にラッチされたデータが前記第1初期データIB1bの場合、前記下位ビットラッチ回路134は下位ビット出力データ(第1初期データ)IB1を前記ノードPに出力する。したがって、前記ノードPの電位は、ハイレベルになって前記第1比較回路141の前記NMOSトランジスタN111がターンオンされる。よって、前記感知ノードSOと前記ノードOが連結される。この際、前記ノードOとノードPの電位はハイレベルなので、前記感知ノードSOの電位はハイレベルを維持する。前記下位ビットラッチ134にラッチされたデータが前記第1センシングデータSBbの場合、前記下位ビットラッチ回路134は前記下位ビット出力データ(第1戦シングデータ)SBを前記ノードPに出力する。したがって、ノードPの電位はハイレベルになって前記第1比較回路141の前記NMOSトランジスタN111がターンオンされる。これにより、前記感知ノードSOと前記ノードOが連結される。この際、前記ノードOと前記ノードPの電位はハイレベルなので、前記感知ノードOの電位はハイレベルを維持する。よって、前記感知ノードSOの電位に応答して、前記第1センシング回路122の前記NMOSトランジスタN106がターンオンされる。その後、前記第1センシング回路122に前記上位ビット読み出し信号MSBREADが印加されて前記NMOSトランジスタN105がターンオンされる。したがって、前記接地電圧Vssと前記ノードQAbが連結され、ローレベルの第2センシングデータSAbが前記ノードQAbに発生する。これにより、上位ビットラッチ124が前記第2センシングデータSAbである。
前記P6区間の間、前記Evenディスチャージ信号DISCHeがディスエーブルされて前記NMOSトランジスタN101がターンオフされる。したがって、前記EvenビットラインBLeに印加された前記バイアス電圧VIRPWRが遮断される。前記P6区間の間、前記Oddディスチャージ信号DISCHoはイネーブル状態を保って前記ビアス電圧VIRPWRが引き続き前記OddビットラインBLoに印加される。よって、前記OddビットラインBLoの電位はハイレベルを維持する。前記プリチャージ信号PRECHbが前記プリチャージブP101に所定の時間ローレベルで印加されて前記プリチャージ部P101がターンオンされる。したがって、前記電源電圧VDDが前記感知ノードSOに印加されて前記感知ノードSOが前記電源電圧VDDレベルにプリチャージされる。よって、前記感知ノードSOの電位はハイレベルになる。その後、前記マルチレベルセルプログラム信号MLCPROGが前記第2比較回路142に印加されて前記NMOSトランジスタN112がターンオンされる。この際、前記ノードOの電位に応答してNMOSトランジスタN113がターンオンまたはターンオフされ、前記感知ノードSOとノードPを連結または分離する。このとき、前記上位ビットラッチ回路124がハイレベルの前記上位ビット出力データ(第2センシングデータ)SAを前記ノードOに出力するので、前記ノードOの電位はハイレベルになって前記第2比較回路142の前記NMOSトランジスタN113がターンオンされる。よって、前記感知ノードSOと前記ノードPが連結される。また、前記マルチレベルセルプログラム信号MLCPROGが前記第1比較回路141に印加されて前記NMOSトランジスタN110がターンオンされる。この際、前記ノードPの電位に応答して前記NMOSトランジスタN111がターンオンまたはターンオフされ、前記感知ノードSOと前記ノードOとを連結または遮断する。前記セルデータ読み出し区間P4において、前記第1センシングデータSBbがラッチされた場合、前記下位ビットラッチ回路134がハイレベルの前記下位ビット出力データ(第1センシングデータ)SBを前記ノードPに出力するので、前記ノードPの電位はハイレベルになって前記第1比較回路141の前記NMOSトランジスタN111がターンオンされる。したがって、前記感知ノードSOと前記ノードOが連結される。この際、前記ノードOと前記ノードPはハイレベルなので、前記感知ノードSOの電位はハイレベルを維持する。また、前記セルデータ読み出し区間P4において前記第1初期データIB1bがラッチされた場合、前記下位ビットラッチ回路134がハイレベルの前記下位ビット出力データ(第1初期データ)IB1を前記ノードPに出力するので、前記ノードPの電位はハイレベルになって前記第1比較回路141の前記NMOSトランジスタN111がターンオンされる。よって、前記感知ノードSOと前記ノードOとが連結される。この際、前記ノードOと前記ノードPはハイレベルなので、前記感知ノードSOの電位はハイレベルを維持する。その後、前記Evenビットライン選択信号SELBLeが前記ビットライン選択部110に印加されて前記NMOSトランジスタN103がターンオンされる。よって、前記感知ノードSOと前記EvenビットラインBLeとが連結される。これにより、前記感知ノードSOのハイレベル電位が前記EvenビットラインBLeに伝達され、前記EvenビットラインBLeの電位はハイレベルを維持する。この際、前記マルチレベルセルにワードラインプログラム信号が印加されて前記マルチレベルセルがプログラムされる。結果的に、前記マルチレベルセルにプログラムされたデータは、下位ビットデータ値が「1」の場合には「11」になり、下位ビットデータ値が「0」の場合には[10]になる。
前記Y1区間における前記ページバッファ100の動作は、図3を参照して上述した前記上位ビットラッチおよび下位ビットラッチの初期化区間T1と実質的に同一なので、これについての詳細な説明は省略する。
前記反転データ入力信号nDIが前記データ入力回路150と前記ラッチ初期化回路132に印加される。したがって、前記データ入力回路150の前記NMOSトランジスタN108がターンオンされて前記ノードQAと前記入出力端子YAが連結される。この際、前記入出力端子YAはグラウンド状態である。これにより、前記ノードQAに第2入力データPA2が伝達される。よって、前記上位ビットラッチ124が前記第2入力データPA2をラッチする。このため、前記ノードQAの電位はローレベルを、ノードQAbの電位はハイレベルを維持する。また、前記ラッチ初期化回路132の前記NMOSトランジスタN117がターンオンされて前記接地電圧Vssと前記ノードQBが連結される。したがって、前記ノードQBに第2初期データIB2が伝達され、前記下位ビットラッチ134が前記第2初期データIB2をラッチする。よって、前記ノードQBの電位はローレベル、ノードQBbの電位はハイレベルになる。結局、前記第2入力データPA2と同一の値の前記第2初期データIB2が前記下位ビットラッチ134に格納される。このように本発明によれば、上位ビットレジスタ120に前記第2入力データPA2を入力すると同時に、下位ビットレジスタ130に前記第2入力データPA2と同一の値を有する前記第2初期データIB2を入力することができるため、従来の上位ビットレジスタにデータを入力し、上位ビットレジスタにデータを伝送する過程を省略することができる。
前記Y3区間における前記ページバッファ100の動作は、図3を参照して上述した前記ビットラインセットアップ区間T3と実質的に同一なので、これについての詳細な説明は省略する。
前記Y4区間における前記ページバッファ100の動作は、一つの差異点を除いて、図4を参照して上述したセルデータ読み出し区間P4と実質的に類似なので、これについての詳細な説明は省略する。前記差異点は、前記マルチレベルセルから読み出される下位ビットデータD03が「1」のとき、前記下位ビットレジスタ130が前記第2初期データIB2を維持し、前記下位ビットデータD04が「0」のとき、前記下位ビットレジスタ130がローレベルの前記第1センシングデータSBbを格納することである。
前記Y5区間における前記ページバッファ100の動作は、一つの差異点を除いては、図4を参照して上述したデータ伝送区間P5と実質的に類似なので、これについての詳細な説明は省略する。前記差異点は、データ比較部140が前記上位ビット出力データ(第2入力データ)PA2と、前記下位ビット出力データ(第2初期データ)IB2または前記下位ビット出力データ(第1センシングデータ)SBbに応答して前記ノードO、Pのいずれか一つまたは全部を前記感知ノードSOに連結または分離することである。これをより詳しく説明すると、前記上位ビットラッチ回路124が前記上位ビット出力データ(第2出力データ)PA2を前記ノードOに出力して、前記ノードOはローレベルになる。したがって、前記第2比較回路142のNMOSトランジスタN113はターンオフされ、前記感知ノードSOと前記ノードPは分離される。前記下位ビットラッチ回路134が前記下位ビット出力データ(第2初期データ)IB2をノードPに出力する場合、前記ノードPはローレベルになって前記第1比較回路141の前記NMOSトランジスタN11がターンオフされる。したがって、前記感知ノードSOと前記ノードOは分離される。よって、前記感知ノードSOの電位はハイレベルを維持して、前記第1センシング回路のNMOSトランジスタN106がターンオンされて前記上位ビットラッチ124が第2センシングデータSAbをラッチする。前記下位ビットラッチ回路134が前記下位ビット出力データ(第1センシングデータ)SBをノードPに出力する場合、前記ノードPはハイレベルになって前記第1比較回路141の前記NMOSトランジスタN11がターンオンされる。これにより、前記感知ノードSOと前記ノードOが連結される。よって、前記ノードPの電位はローレベルなので、前記感知ノードSOの電位はローレベルにディスチャージされる。したがって、結果的に、上位ビットラッチ124に第2入力データPAが維持される。
前記Y6区間の間、前記Evenディスチャージ信号DISCHeがディスエーブルされて前記NMOSトランジスタN101がターンオフされる。したがって、前記EvenビットラインBLeに印加された前記バイアス電圧VIRPWRが遮断される。前記Y6区間の間、前記Oddディスチャージ信号DISCHoはイネーブル状態を維持して、前記バイアス電圧VIRPWRが引き続き前記OddビットラインBLoに印加される。したがって、前記OddビットラインBLoの電位は、ハイレベルを維持する。前記プリチャージ信号PRECHbが前記プリチャージ部P101に所定の時間ローレベルで印加されて前記プリチャージ部P101がターンオンされる。これにより、前記電源電圧VDDが前記感知ノードSOに印加されて前記感知ノードSOが前記電源電圧VDDレベルにプリチャージされる。したがって、前記感知ノードSOの電位は、ハイレベルになる。その後、前記マルチレベルセルプログラム信号MLCPROGが前記データ比較部140に印加されて前記第1比較回路141の前記NMOSトランジスタN110と前記第2比較回路142の前記NMOSトランジスタN112がターンオンされる。この際、前記ノードOの電位に応じて前記第2比較回路142の前記NMOSトランジスタN113がターンオンまたはターンオフされて、前記感知ノードSOと前記ノードPを連結または分離する。また、前記ノードPの電位に応答して前記第1比較回路141の前記NMOSトランジスタN111がターンオンまたはターンオフされて、前記感知ノードSOと前記ノードOを連結または分離する。この際、前記上位ビットラッチ回路124がハイレベルの前記上位ビット出力データ(第2センシングデータ)SAを前記ノードOに出力し、前記下位ビットラッチ回路134がローレベルの前記下位ビット出力データ(第2初期データ)IB2を前記ノードPに出力する場合、前記ノードOの電位はハイレベルになって前記第2比較回路142の前記NMOSトランジスタN113がターンオンされる。また、前記ノードPの電位はローレベルになる。したがって、前記第1比較回路141のNMOSトランジスタN111がターンオフされる。これにより、前記感知ノードSOと前記ノードPとが連結され、前記感知ノードSOと前記ノードOは分離される。この際、前記ノードPの電位はローレベルなので、前記感知ノードSOはローレベルにディスチャージされる。前記上位ビットラッチ回路124がローレベルの前記上位ビット出力データ(第2入力データ)PA2を前記ノードOに出力し、前記下位ビットラッチ回路134がハイレベルの前記下位ビット出力データ(第1センシングデータ)SAを前記ノードPに出力する場合、前記ノードPの電位はハイレベルになって前記第1比較回路141の前記NMOSトランジスタN111がターンオンされる。また、前記ノードOの電位は前記第2入力データPA2によってローレベルなので、前記第2比較回路142のNMOSトランジスタN113はターンオフされる。したがって、前記感知ノードSOと前記ノードOが連結され、前記感知ノードSOと前記ノードPは分離される。この際、前記ノードOの電位はローレベルなので、前記感知ノードSOはローレベルにディスチャージされる。その後、前記Evenビットライン選択信号SELBLeが前記ビットライン選択部110に印加されて前記NMOSトランジスタN103がターンオンされる。したがって、前記感知ノードSOと前記EvenビットラインBLeが連結される。これにより、前記感知ノードSOのローレベル電位が前記EvenビットラインBLeに伝達されて前記EvenビットラインBLeの電位はローレベルになる。この際、前記マルチレベルセルにワードラインプログラム信号が印加されてセルがプログラムされる。結果的に、マルチレベルセルにプログラムされたデータは、下位ビットデータ値が「1」の場合には[01]になり、下位ビットデータ値が「0」の場合には[00]になる。
11、101 ビットライン選択部
12、P101 プリチャージ部
13、120 上位ビットレジスタ
14、130 下位ビットレジスタ
15、140 データ比較部
16 データ伝送回路
17、N116 データパス回路
150 データ入力回路
160 データ出力回路
121 上位ビットラッチ回路
122 第1センシング回路
123 ラッチリセット回路
124 上位ビットラッチ
131 下位ビットラッチ回路
132 ラッチ初期化回路
133 第2センシング回路
134 下位ビットラッチ
141 第1比較回路
142 第2比較回路
Claims (10)
- 少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ素子のページバッファにおいて、
ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一方を選択し、その選択されたビットラインを感知ノードに連結するビットライン選択部と、
上位ビット読み出し信号と前記感知ノードの電圧レベルに応答して、上位ビットセンシングデータを格納し、第1上位ビット出力端子を出力するか、またはデータ入力信号および反転データの入力信号に応答して、データ入出力端子を介して受信される第1または第2入力データを格納するか、第2上位ビット出力データを出力する上位ビットレジスタと、
前記データ入力信号および反転データの入力信号に応答して前記上位ビットレジスタに前記第1または第2入力データを伝達するためのデータ入力回路と、
下位ビット読み出し信号と前記感知ノードの電圧レベルに応答して、下位ビットセンシングデータを格納し、第1下位ビット出力データを出力するか、またはデータ入力信号および反転データの入力信号に応答して、第1または第2初期化データを生成するラッチ初期化回路を介して受信される前記第1または第2初期データを格納し、第2下位ビット出力データを出力する下位ビットレジスタと、を含み、
前記データ入力信号および反転データの入力信号に応答して、前記第1または第2入力データが前記上位ビットレジスタに格納される間、前記第1または第2入力データと同じレベルを有する前記第1または第2初期化データが前記下位ビットレジスタに同時に格納されることを特徴とするフラッシュメモリ素子のページバッファ。 - 前記第2下位ビット出力データの値は、前記第2上位ビット出力データの値と同一であることを特徴とする請求項1に記載のフラッシュメモリ素子のページバッファ。
- プリチャージ信号に応答して、前記感知ノードを所定の電圧レベルにプリチャージするプリチャージ部と、
マルチレベルセルプログラム信号に応答して、前記第1上位ビット出力データと前記第1下位ビット出力データとを比較するか、前記第2上位ビット出力データと前記第2下位ビット出力データを比較し、前記第1上位ビット出力データと前記第1下位ビット出力データが互いに異なるか、前記第2上位ビット出力データと前記第2下位ビット出力データが互いに異なる場合、前記感知ノードにプリチャージされた電圧をディスチャージさせるためのデータ比較部とをさらに含むことを特徴とする請求項1に記載のフラッシュメモリ素子のページバッファ。 - 前記上位ビットレジスタは、前記第1入力データまたは前記第2入力データまたは前記上位ビットセンシングデータを格納し、前記第1または第2上位ビット出力データを前記データ比較部に出力する上位ビットラッチ回路と、
前記上位ビット読み出し信号と前記感知ノードの電圧レベルに応答して前記上位ビットセンシングデータを発生するセンシング回路と、
リセット信号に応答して前記上位ビットラッチ回路を初期化するラッチリセット回路とを含むことを特徴とする請求項3に記載のフラッシュメモリ素子のページバッファ。 - 前記下位ビットレジスタは、前記第1初期データまたは前記第2初期データまたは前記下位ビットセンシングデータを格納し、前記第1または第2下位ビット出力データを前記データ比較部に出力する下位ビットラッチ回路と、
前記第1下位ビット読み出し信号と前記感知ノードの電圧レベルに応答して前記下位ビットセンシングデータを発生するセンシング回路と、
を含むことを特徴とする請求項3に記載のフラッシュメモリ素子のページバッファ。 - 少なくとも一対のビットラインに連結される複数のマルチレベルセルを含むフラッシュメモリ素子のページバッファのプログラム動作制御方法において、
ビットライン選択信号とディスチャージ信号に応答して、前記一対のビットラインのいずれか一つを選択し、その選択されたビットラインを感知ノードに連結する段階と、
データ入力信号および反転データの入力信号に応答して第1または第2入力データを上位ビットレジスタに入力すると同時に、前記データ入力信号および反転データの入力信号に応答して前記第1または第2入力データと同一の値を有する第1または第2初期データを下位ビットレジスタに格納する段階と、
下位ビットプログラム信号に応答して前記下位ビットレジスタに格納された前記第1または第2初期データを前記選択されたビットラインに連結されたマルチレベルセルに下位ビットデータとしてプログラムする段階と、
第3または第4初期データ、前記下位ビットデータ、および前記データ入力信号および反転データの入力信号に応答して前記上位ビットレジスタに入力される前記第1または前記第2入力データに基づいて、発生する上位ビットデータを前記マルチレベルセルにプログラムする段階とを含み、
前記第1または第2入力データはデータ入力回路から前記データ入力信号および反転データの入力信号に応答して前記上位ビットレジスタに伝達されることを特徴とするフラッシュメモリ素子のプログラム動作制御方法。 - 前記第1入力データ値は、第3初期データ値と同一であり、前記第2入力データ値は第4初期データ値と同一であることを特徴とする請求項6に記載のフラッシュメモリ素子のプログラム動作制御方法。
- 前記下位ビットデータプログラム段階で、前記下位ビットレジスタに前記第1または第2初期データが格納されるとき、前記データ入力信号および反転データの入力信号に応答して前記上位ビットレジスタに第3または第4入力データが格納され、
前記第1初期データ値は第3入力データ値と同一であり、前記第2初期データ値は第4入力データ値と同一であることを特徴とする請求項6に記載のフラッシュメモリ素子のプログラム動作制御方法。 - 前記下位ビットデータプログラム段階は、前記上位ビットレジスタおよび前記下位ビットレジスタを初期化させる段階と、
前記データ入力信号および反転データの入力信号に応答して前記下位ビットレジスタに前記第1または前記第2初期データを格納する段階と、
前記選択されたビットラインと前記感知ノードとを連結する段階と、
データパス回路によって前記第1または前記第2初期データを前記選択されたビットラインに伝送する段階とを含むことを特徴とする請求項6に記載のフラッシュメモリ素子のプログラム動作制御方法。 - 前記上位ビットデータプログラム段階は、前記上位ビットレジスタおよび前記下位ビットレジスタを初期化させる段階と、
前記データ入力信号および反転データの入力信号に応答して前記上位ビットレジスタに前記第1または前記第2入力データを入力する段階と、
前記データ入力信号および反転データの入力信号に応答して前記下位ビットレジスタに前記第3または前記第4初期データを入力する段階と、
前記下位ビットデータを読み出し、読み出された前記下位ビットデータに応答して、前記下位ビットレジスタに格納されている前記第3または前記第4初期データをそのまま維持するか、または前記下位ビットデータに対応する下位ビットセンシングデータを前記下位ビットレジスタに格納する段階と、
前記感知ノードをプリチャージした後、データ比較部によって前記第1または前記第2入力データと、前記第3初期データ、前記第4初期データ、および前記下位ビットセンシングデータのいずれか一つとを比較し、その比較結果、互いに異なるデータ値を有する場合、前記感知ノードにプリチャージされた電圧をディスチャージさせ、その比較結果互いに同一のデータ値を有する場合、前記感知ノードの電圧に応じて前記上位ビットレジスタに格納された前記第1または前記第2入力データを維持し、または前記比較結果に対応する上位ビットセンシングデータを格納する段階と、
前記感知ノードをプリチャージする段階と、
前記データ比較部によって、第1入力データ、前記第2入力データおよび前記上位ビットセンシングデータのいずれか一つと、前記第3初期データ、前記第4初期化データおよび前記下位ビットセンシングデータのいずれか一つとを比較し、その比較結果、互いに異なるデータ値を有する場合、前記感知ノードにプリチャージされた電圧をディスチャージさせ、その比較結果互いに同一のデータ値を有する場合、前記感知ノードにプリチャージさせた電圧を維持させる段階と、
前記感知ノードと前記選択されたビットラインとを連結させた後、プログラムを行う段階とを含むことを特徴とする請求項6に記載のフラッシュメモリ素子のプログラム動作制御方法。
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