KR20080038932A - 플래시 메모리 소자의 페이지 버퍼 및 이를 이용한프로그램 방법 - Google Patents

플래시 메모리 소자의 페이지 버퍼 및 이를 이용한프로그램 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 페이지 버퍼 및 이를 이용한 프로그램 방법에 관한 것으로, 멀티 레벨 셀을 갖는 플래시 메모리 소자의 하위 비트 데이터 프로그램 동작시 하위 비트 레지스터에 저장된 데이터를 데이터 비교부를 이용하여 감지 노드로 전송함으로써, 불필요한 회로부를 감소시켜 회로를 간소화시키며, 사용 전력을 감소시키는 플래시 메모리 소자 및 이의 프로그램 방법을 개시한다.
플래시, 멀티 레벨 셀, 페이지 버퍼

Description

플래시 메모리 소자의 페이지 버퍼 및 이를 이용한 프로그램 방법{Pagebuffer of flash memory device and method for program using the same}
도 1은 종래 기술에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 페이지 버퍼의 상세 회로도이다.
도 2는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 페이지 버퍼의 상세 회로도이다.
도 3은 도 2의 페이지 버퍼를 이용한 프로그램 동작을 설명하기 위한 신호들의 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
10, 100 : 페이지 버퍼 11, 110 : 비트라인 선택부
12, 120 : 프리차지부 13 : 데이터 입력 회로
130M : 상위 비트 데이터 입력 회로 130L : 하위 비트 데이터 입력 회로
14, 140 : 상위 비트 레지스터 15, 150 : 전송 회로
16, 160 : 하위 비트 레지스터 18, 180 : 데이터 비교 회로
19, 190 : 데이터 패스 회로
본 발명은 플래시 메모리 소자의 페이지 버퍼 및 이를 이용한 프로그램 방법에 관한 것으로, 특히 멀티 레벨 셀을 갖는 플래시 메모리 소자의 페이지 버퍼 및 이를 이용한 프로그램 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 플래시 메모리에 관한 연구가 활발히 진행되고 있다. 플래시 메모리는 일반적으로 NAND형 플래시 메모리와 NOR형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수하다. 반면, NAND형 플래시 메모리는 복수개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND형 구조가 사용된다.
최근에는, 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell; MLC) 이라고 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.
일반적으로, 멀티 레벨 셀(MLC)들의 문턱 전압(Vt)들은 복수의 전압 값들로 분포될 수 있다. 이를 좀 더 상세히 설명하면, 멀티 레벨 셀(MLC)에는 2-비트의 데이터가 프로그램 될 수 있으므로, 하나의 멀티 레벨 셀(MLC)이 4개의 데이터 즉, [11], [10], [01], [00] 중 어느 하나를 저장할 수 있다. 또, 상기 멀티 레벨 셀(MLC)의 문턱 전압(Vt)은 저장된 데이터에 따라 변경될 수 있다. 예를 들면, 메모리 셀의 문턱 전압들이 각각 -2.7V 이하, 0.3~0.7V, 1.3V~1.7V 및 2.3V~2.7V의 범위 내에 존재하는 것으로 가정하면, 상기 데이터 [11]을 저장하는 멀티 레벨 셀(MLC)의 문턱 전압은 -2.7V 이하에, 상기 데이터 [10]을 저장하는 멀티 레벨 셀 (MLC)의 문턱 전압은 0.3~0.7V에 각각 대응된다. 상기 데이터 [01]을 저장하는 멀티 레벨 셀(MLC)의 문턱 전압은 1.3V~1.7V에, 상기 데이터 [00]을 저장하는 멀티 레벨 셀(MLC)의 문턱 전압은 2.3V~2.7V에 각각 대응된다.
멀티 레벨 셀(MLC)은 빠른 프로그램 동작과 읽기 동작을 위해 페이지 버퍼를 이용한다.
도 1은 종래의 플래시 메모리 소자의 페이지 버퍼의 회로도이다.
도 1을 참고하면, 페이지 버퍼(10)는 비트라인 선택부(11), 프리차지부(12), 데이터 입력 회로(13), 상위비트 레지스터(14), 데이터 전송회로(15), 하위비트 레지스터(16), 싱글 프로그램부(17), 데이터 비교 회로(18), 및 데이터 패스 회로(19)를 포함한다.
상기 페이지 버퍼(10)에 의해 실행되는 하위 비트 프로그램 동작 과정을 간략히 설명하면 다음과 같다. 우선, 상기 상위비트 레지스터(14)와 상기 하위비트 레지스터(16)가 설정된 초기값으로 각각 초기화된다. 또, 입력 데이터가 데이터 입력 회로(13)에 의해 상위비트 레지스터(14)에 임시 저장되고, 데이터 전송 회로(15)에 의해 상위비트 레지스터(14)에 임시 저장된 입력 데이터를 점선으로 표시된 것과 같이, 하위비트 레지스터(16)에 전송한다. 그 결과, 하위비트 레지스터(16)가 데이터를 저장한다. 그 후, 싱글 프로그램부(17)는 하위비트 레지스터(14)로부터 수신되는 데이터를 감지 노드(SO)에 출력한다. 이 때, 감지 노드(SO)에는 비트라인 선택부(11)에 의해 비트라인들(BLe 및 BLo) 중 하나가 연결된다. 결과적으로, 데이터가 감지 노드(SO)에 연결된 비트라인(BLe 또는 BLo)을 통하여, 비트라인(BLe 또는 BLo)에 연결된 멀티 레벨 셀에 프로그램된다. 상술한 과정을 통하여, 상기 멀티 레벨 셀에 하위비트 데이터의 프로그램 동작이 완료된다.
상술한 바와 같이 종래 기술에 따른 멀티 레벨 셀에 하위비트 데이터의 프로그램 동작은 하위비트 레지스터(16)에 저장된 데이터를 감지 노드(SO)로 전송하기 위하여 싱글 프로그램부(17)가 필요하다.
본 발명이 이루고자 하는 기술적 과제는 멀티 레벨 셀을 갖는 플래시 메모리 소자의 하위 비트 데이터 프로그램 동작시 하위 비트 레지스터에 저장된 데이터를 데이터 비교부를 이용하여 감지 노드로 전송함으로써, 불필요한 회로부를 감소시켜 회로를 간소화시키며, 사용 전력을 감소시키는 플래시 메모리 소자 및 이의 프로그램 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 페이지 버퍼는 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 플래시 메모리 소자의 페이지 버퍼에 있어서, 비트라인 선택 신호들과 디스차지 신호들에 응답하여, 상기 한 쌍의 비트라인들 중 하나를 선택하고, 그 선택된 비트라인을 감지 노드에 연결하는 비트라인 선택부와, 상위비트 프로그램 동작시 데이터 입출력 단자를 통하여 수신되는 상위비트 입력 데이터를 저장하고, 상위비트 출력 데이터를 출력하는 상위비트 레지스터와, 하위비트 프로그램 동작시 데이터 입출력 단자를 통하여 수신되는 제 1 또는 제 2 하위 비트 입력 데이터를 저장하고, 제 1 또는 제 2 하위비트 출력 데이터를 출력하는 하위비트 레지스터와, 상기 상위비트 레지스터에 데이터를 입력해주는 제 1 데이터 입력 회로와, 상기 하위비트 레지스터에 데이터를 입력해주는 제 2 데이터 입력 회로, 및 하위비트 프로그램 동작시 상기 상위비트 레지스터와 하위비트 레지스터에 저장된 하위비트 값에 따라 상기 하위비트 레지스터에 저장된 데이터를 상기 감지 노드에 전송하거나 상기 감지 노드의 초기 상태를 하위비트 데이터로 하는 데이터 비교회로를 포함한다.
상기 감지 노드를 일정 전위로 프리차지하는 프리차지부를 더 포함하며, 상기 상위비트 레지스터 및 상기 하위비트 레지스터 각각은 입력되는 데이터를 임시 저장하여 출력 데이터로 출력하는 래치를 포함한다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법은 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 플래쉬 메모리 소자의 페이지 버퍼의 하위비트 프로그램 동작 제어 방법에 있어서, 하위비트 프로그램 동작시 제 1 또는 제 2 하위비트 데이터를 상위비트 레지스터에 임시 저장하는 데이터 입력 단계와, 상기 제 1 또는 제 2 하위비트 데이터를 하위비트 레지스터에 전송하는 단계와, 상기 상위비트 레지스터에 저장된 상기 제 1 또는 제 2 하위비트 데이터와 상기 하위비트 레지스터에 저장된 상기 제1 또는 제2 하위비트 데이터를 서로 비교하여 상기 비트라인들 중 선택된 비트라인에 상기 제1 또는 제2 하위비트 데이터를 전송하는 단계, 및 상기 선택된 비트라인에 연결된 상기 멀티 레벨 셀에 프로그램 펄스를 인가하여 하위비트 데이터를 프로그램하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 방법을 설명하기 위한 페이지 버퍼의 상세 회로도이다.
도 2를 참조하면, 본 발명에 따른 페이지 버퍼(100)는 비트라인 선택부(110), 프리차지부(120), 상위비트 데이터 입력 회로(130M), 하위 비트 데이터 입력 회로(130L), 상위비트 레지스터(140), 데이터 전송회로(150), 하위비트 레지스터(160), 데이터 비교 회로(180), 및 데이터 패스 회로(190)를 포함한다.
비트 라인 선택부(110)는 다수의 NMOS 트랜지스터(N111 내지 N114)를 포함한다. NMOS 트랜지스터(N113)는 이븐 비트 라인(BLe)과 감지 노드(SO) 사이에 연결되고, 이븐 비트 라인 선택 신호(SELBLe)에 응답하여 턴온된다. 따라서, 이븐 비트 라인(BLe)과 감지 노드(SO)를 연결한다. NMOS 트랜지스터(N114)는 오드 비트 라인(BLo)과 감지 노드(SO) 사이에 연결되고, 오드 비트 라인 선택 신호(SELBLo)에 응답하여 턴온된다. 따라서, 오드 비트 라인(BLo)과 감지 노드(SO)를 연결한다. NMOS 트랜지스터(N111 및 N112)는 이븐 비트 라인(BLe)과 오드 비트 라인(BLo) 사이에 직렬 연결되어 NMOS 트랜지스터(N111)는 이븐 디스차지 신호(DISCHe)에 응답하여 턴온되고, NMOS 트랜지스터(N112)는 오드 디스차지 신호(DISCHo)에 응답하여 턴온된다. 따라서, 바이어스 전압(VIRPWR)을 이븐 비트 인(BLe) 및 오드 비트 인(BLo)에 인가한다.
프리차지부(120)는 전원 전압(Vdd)과 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(P121)를 포함한다. PMOS 트랜지스터(P121)는 로우 레벨의 프리 차지 신호(PRECH_b)에 응답하여 턴온되어 전압(Vdd)을 감지 노드(SO)에 인가한다.
상위비트 데이터 입력 회로(130M)는 NMOS 트랜지스터(N131 및 N132)를 포함 한다. NMOS 트랜지스터(N131)는 노드(QAb)와 입출력 단자(YA) 사이에 연결되고, 상위비트 데이터 입력 신호(DI_L)에 응답하여 턴온된다. 따라서 노드(QAb)와 입출력 단자(YA)를 연결한다. NMOS 트랜지스터(N132)는 노드(QA)와 입출력 단자(YA) 사이에 연결되고, 상위비트 부데이터 입력 신호(nDI_L)에 응답하여 턴온된다. 따라서 노드(QA)와 입출력 단자(YA)를 연결한다.
상위비트 레지스터(140)는 래치(140a), 다수의 NMOS 트랜지스터(N141 내지 N143), 인버터(IV11), 및 PMOS 트랜지스터(P141)를 포함한다.
래치(140a)는 노드(QAb)와 노드(QA) 사이에 역방향 병렬 연결된 인버터로 구성된다. NMOS 트랜지스터(N141)와 NMOS 트랜지스터(N142)는 노드(QAb)와 접지 전원(Vss) 사이에 직렬 연결된다. NMOS 트랜지스터(N141)는 상위비트 독출 신호(MSBREAD)에 응답하여 턴온되고, NMOS 트랜지스터(N142)는 감지 노드(SO)의 전위에 따라 턴온되어 접지 전원(Vss)과 노드(QAb)를 연결한다. NMOS 트랜지스터(N143)는 노드(QA)와 접지 전원(Vss) 사이에 연결된다. NMOS 트랜지스터(N143)는 리셋 신호(RESET)에 응답하여 턴온되어 노드(QA)와 접지 전원(Vss)을 연결한다. PMOS 트랜지스터(P141)는 전원 전압(Vdd)과 상위비트 검출단자(MSBVER_N) 사이에 연결된다. PMOS 트랜지스터(P141)는 노드(QA)의 전위에 따라 턴온되어 전원 전압(Vdd)과 상위비트 검출단자(MSBVER_N)를 연결한다. 인버터(IV11)는 노드(QAb)에 연결되어 노드(QAb)의 전위를 반전시켜 데이터 전송회로(150) 또는 데이터 비교 회로(180)로 출력한다.
데이터 전송 회로(150)는 감지 노드(SO)와 상위비트 레지스터(140)의 인버 터(IV11)의 출력단 사이에 연결된 NMOS 트랜지스터(N151)를 포함한다. NMOS 트랜지스터(N151)는 전송 신호(TRANS)에 응답하여 인버터(IV11)의 출력단과 감지 노드(SO)를 연결한다.
하위비트 데이터 입력 회로(130L)는 NMOS 트랜지스터(N133 및 N134)를 포함한다. NMOS 트랜지스터(N133)는 노드(QB)와 입출력 단자(YA) 사이에 연결되고, 하위비트 부데이터 입력 신호(nDI_R)에 응답하여 턴온된다. 따라서 노드(QB)와 입출력 단자(YA)를 연결한다. NMOS 트랜지스터(N134)는 노드(QBb)와 입출력 단자(YA) 사이에 연결되고, 하위비트 데이터 입력 신호(DI_R)에 응답하여 턴온된다. 따라서 노드(QBb)와 입출력 단자(YA)를 연결한다.
하위비트 레지스터(160)는 래치(160a), 다수의 NMOS 트랜지스터(N161 내지 N164), 인버터(IV12)를 포함한다.
래치(160a)는 노드(QBb)와 노드(QB) 사이에 역방향 병렬 연결된 인버터로 구성된다. NMOS 트랜지스터(N161)는 전원 전압(Vdd)과 하위비트 검출단자(LSBVER_N) 사이에 연결된다. NMOS 트랜지스터(N161)는 노드(QB)의 전위에 따라 턴온되어 전원 전압(Vdd)과 하위비트 검출단자(LSBVER_N)를 연결한다. MOS 트랜지스터(N162)와 NMOS 트랜지스터(N163)는 노드(QBb)와 접지 전원(Vss) 사이에 직렬 연결된다. NMOS 트랜지스터(N162)는 제 1 하위비트 독출 신호(LSBREAD1)에 응답하여 턴온되고, NMOS 트랜지스터(N163)는 감지 노드(SO)의 전위에 따라 턴온되어 접지 전원(Vss)과 노드(QBb)를 연결한다. NMOS 트랜지스터(N164)는 노드(QB)와, MOS 트랜지스터(N162)와 NMOS 트랜지스터(N163) 사이의 노드에 연결된다. NMOS 트랜지스 터(N164)는 제 2 하위비트 독출 신호(LSBREAD2)에 응답하여 턴온되어 노드(QB)와, MOS 트랜지스터(N162)와 NMOS 트랜지스터(N163) 사이의 노드를 연결한다. 인버터(IV12)는 노드(QBb)에 연결되어 노드(QBb)의 전위를 반전시켜 싱글 프로그램부(170) 또는 데이터 비교 회로(180)로 출력한다.
데이터 비교 회로(180)는 다수의 NMOS 트랜지스터(N181 내지 N184)를 포함한다. NMOS 트랜지스터(N181 및 N182)는 감지 노드(SO)와 데이터 패스 회로(190)의 제 1 노드(NA) 사이에 직렬 연결되고, NMOS 트랜지스터(N183 및 N184)는 감지 노드(SO)와 데이터 패스 회로(190)의 제 2 노드(NB) 사이에 직렬 연결된다. NMOS 트랜지스터(N181 및 N183)는 멀티 프로그램 신호(MLCPGM)에 응답하여 턴온되고, NMOS 트랜지스터(N182)는 상위비트 레지스터(140)의 출력 신호에 따라 턴온되고, NMOS 트랜지스터(N184)는 하위비트 레지스터(160)의 출력 신호에 따라 턴온되어 감지 노드(SO)에 상위비트 레지스터(140)의 출력 신호를 전달하거나 하위비트 레지스터(160)의 출력 신호를 전달한다.
데이터 패스 회로(190)는 다수의 NMOS 트랜지스터(N191 및 N192)를 포함한다. NMOS 트랜지스터(N191)는 제 1 노드(NA)와 입출력 단자(YA) 사이에 연결된다. NMOS 트랜지스터(N191)는 상위비트 패스신호(MSBPASS)에 응답하여 턴온되어 제 1 노드(NA)와 입출력 단자(YA)를 연결한다. NMOS 트랜지스터(N192)는 제 2 노드(NB와 입출력 단자(YA) 사이에 연결된다. NMOS 트랜지스터(N192)는 하위비트 패스신호(LSBPASS)에 응답하여 턴온되어 제 2 노드(NA)와 입출력 단자(YA)를 연결한다.
도 3은 도 2의 페이지 버퍼를 이용한 프로그램 동작을 설명하기 위한 신호들 의 파형도이다.
도 2 및 도 3을 참조하여 본 발명의 일실시 예에 따른 플래시 메모리 소자의 하위 비트 데이터 프로그램 방법을 설명하면 다음과 같다.
① MSB 래치 초기화
일정 시간 동안 로우 레벨의 프리 차지 신호(PRECH_b)에 응답하여 PMOS 트랜지스터(P121)가 턴온되어 전압(Vdd)을 감지 노드(SO)에 인가한다. 감지 노드(SO)의 전위값에 따라 NMOS 트랜지스터(N142)가 턴온된다. 이때, NMOS 트랜지스터(N141)는 상위비트 독출 신호(MSBREAD)에 응답하여 턴온된다. 따라서, 노드(QAb)는 접지 전원(Vss)과 연결되어 로우 레벨로 초기화된다.
② 하위 비트 데이터 래치
"1" 데이터 프로그램 동작시, NMOS 트랜지스터(N131)는 상위비트 데이터 입력 신호(DI_L)에 응답하여 턴온된다. 따라서 노드(QAb)와 입출력 단자(YA)를 연결하며, 노드(QAb)는 로우 레벨을 유지한다. "0" 데이터 프로그램 동작시, NMOS 트랜지스터(N132)는 상위비트 부데이터 입력 신호(nDI_L)에 응답하여 턴온된다. 따라서 노드(QA)는 로우 레벨로 천이한다.
③ LSB 래치 초기화
일정 시간 동안 로우 레벨의 프리 차지 신호(PRECH_b)에 응답하여 PMOS 트랜지스터(P121)가 턴온되어 전압(Vdd)을 감지 노드(SO)에 인가한다. 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N163)가 턴온된다. 이때, NMOS 트랜지스터(N164)는 제 2 하위비트 독출 신호(LSBREAD2)에 응답하여 턴온된다. 따라서, 노드(QB)는 접지 전원(Vss)과 연결되어 로우 레벨로 초기화된다.
④ 데이터 전송(240)
일정 시간 동안 로우 레벨의 프리 차지 신호(PRECH_b)에 응답하여 PMOS 트랜지스터(P121)가 턴온되어 전압(Vdd)을 감지 노드(SO)에 인가한다. 프리 차지 신호(PRECH_b)가 다시 하이 레벨로 천이한 후, NMOS 트랜지스터(N151)는 전송 신호(TRANS)에 응답하여 인버터(IV11)의 출력단과 감지 노드(SO)를 연결한다. 따라서 래치(140a)에 저장된 데이터 값에 따라 감지 노드(SO)의 전위가 변화하게 된다. 즉 래치(140a)에 저장된 데이터가 감지 노드(SO)에 전송된다. 변화된 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N163)가 턴온되거나 턴오프된다. 이 후, 제 1 하위비트 독출 신호(LSBREAD1)에 응답하여 NMOS 트랜지스터(N162)가 턴온된다. 따라서, 감지 노드(SO)의 전위에 따라 노드(QBb)가 접지 전원(Vss)와 연결되거나 차단된다. 즉, 감지 노드(SO)에 전송된 데이터 값에 따라 래치(160a)에 하위 비트 데이터가 저장된다.
⑤ 메모리 셀 상태 검증
일정 시간 동안 로우 레벨의 프리 차지 신호(PRECH_b)에 응답하여 PMOS 트랜지스터(P121)가 턴온되어 전압(Vdd)을 감지 노드(SO)에 인가한다. NMOS 트랜지스 터(N111)는 이븐 디스차지 신호(DISCHe)에 응답하여 턴오프되어 로우 레벨의 전위를 갖는 바이어스 전압(VIRPWR)이 이븐 비트라인(BLe)에 인가되는 것을 차단한다. NMOS 트랜지스터(N113)는 하이 레벨의 전위(VPRE)를 갖는 이븐 비트라인 선택 신호(SELBLe)에 응답하여 턴온된다. 따라서 감지 노드(SO)와 이븐 비트라인(BLe)이 연결된다. 이때, 선택된 워드라인에는 검증 전압(PVV1)이 인가되고 나머지 워드라인에는 독출 전압(VREAD)이 인가된다. 또한, 메모리 셀 어레이의 드레인 선택 라인 및 소스 선택 라인에도 독출 전압(VREAD)이 인가되어 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 턴온시킨다. 이 후, 로우 레벨의 프리차지 신호(PRECH_b)를 하이 레벨로 천이시켜 감지 노드(SO)에 인가되는 전원 전압(Vdd)을 차단한다. 이로 인하여 선택된 메모리 셀의 상태에 따라 감지 노드(SO)의 전위가 하이 레벨을 유지하거나 로우 레벨로 디스차지된다. 이때 메모리 셀의 상태가 정상일 경우 감지 노드(SO)는 로우 상태이다. 이후 일정 시간 동안 로우 레벨의 프리 차지 신호(PRECH_b)에 응답하여 PMOS 트랜지스터(P121)가 턴온되어 전압(Vdd)을 감지 노드(SO)에 인가하여 프리차지한다.
⑥ 프로그램 동작
하이 레벨의 프리 차지 신호(PRECH_b)에 응답하여 PMOS 트랜지스터(P121)가 턴오프되어 감지 노드(SO)에 인가되는 전압(Vdd)을 차단한다. 로우 레벨의 바이어스 전압(VIRPWR)이 하이 레벨로 천이된다. NMOS 트랜지스터(N111)는 이븐 디스차지 신호(DISCHe)에 응답하여 턴오프되어 하이 레벨의 전위를 갖는 바이어스 전 압(VIRPWR)이 이븐 비트라인(BLe)에 인가되는 것을 차단한다. 이때, NMOS 트랜지스터(N181 및 N183)는 멀티 프로그램 신호(MLCPGM)에 응답하여 턴온된다. 만약 하위 비트 데이터가 "1" 일 경우 래치(140a)에 저장된 데이터 값에 의해 NNOS 트랜지스터(N184)가 턴온되어 래치(160a)에 저장된 데이터가 감지 노드(SO)에 전송된다. 따라서 감지 노드(SO)는 로우 레벨로 디스차지 된다.하위 비트 데이터가 "0" 일 NMOS 트랜지스터(N182 및 N184)는 모두 턴오프 상태를 유지하여 감지 노드(SO)는 하이 레벨을 유지하게 된다. 이 후, 이븐 비트라인 선택 신호(BSLe)가 NMOS 트랜지스터(N113)에 인가되어 감지 노드(SO)와 이븐 비트라인(BLe)가 연결된다. 이 후, 선택된 메모리 셀에 연결된 워드라인에 프로그램 전압(VPGM)이 인가되어 하위비트 데이터가 프로그램 된다.
이 후, 프로그램된 메모리 셀의 상태를 검증하기 위하여 상술한 ⑤ 메모리 셀 상태 검증동작을 재실시한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 멀티 레벨 셀을 갖는 플래시 메모리 소자의 하위 비트 데이터 프로그램 동작시 하위 비트 레지스터에 저장된 데이터를 데이터 비교부를 이용하여 감지 노드로 전송함으로써, 불필요한 회로부를 감소시켜 회로를 간소화시키며, 사용 전력을 감소시킬 수 있다.

Claims (4)

  1. 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 플래시 메모리 소자의 페이지 버퍼에 있어서,
    비트라인 선택 신호들과 디스차지 신호들에 응답하여, 상기 한 쌍의 비트라인들 중 하나를 선택하고, 그 선택된 비트라인을 감지 노드에 연결하는 비트라인 선택부;
    상위비트 프로그램 동작시 데이터 입출력 단자를 통하여 수신되는 상위비트 입력 데이터를 저장하고, 상위비트 출력 데이터를 출력하는 상위비트 레지스터;
    하위비트 프로그램 동작시 데이터 입출력 단자를 통하여 수신되는 제 1 또는 제 2 하위 비트 입력 데이터를 저장하고, 제 1 또는 제 2 하위비트 출력 데이터를 출력하는 하위비트 레지스터;
    상기 상위비트 레지스터에 데이터를 입력해주는 제 1 데이터 입력 회로;
    상기 하위비트 레지스터에 데이터를 입력해주는 제 2 데이터 입력 회로; 및
    하위비트 프로그램 동작시 상기 상위비트 레지스터와 하위비트 레지스터에 저장된 하위비트 값에 따라 상기 하위비트 레지스터에 저장된 데이터를 상기 감지 노드에 전송하거나 상기 감지 노드의 초기 상태를 하위비트 데이터로 하는 데이터 비교회로를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  2. 제 1 항에 있어서,
    상기 감지 노드를 일정 전위로 프리차지하는 프리차지부를 더 포함하는 플래쉬 메모리 소자의 페이지 버퍼.
  3. 제 1 항에 있어서,
    상기 상위비트 레지스터 및 상기 하위비트 레지스터 각각은 입력되는 데이터를 임시 저장하여 출력 데이터로 출력하는 래치를 포함하는 플래쉬 메모리 소자의 페이지 버퍼.
  4. 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 플래쉬 메모리 소자의 페이지 버퍼의 하위비트 프로그램 동작 제어 방법에 있어서,
    하위비트 프로그램 동작시 제 1 또는 제 2 하위비트 데이터를 상위비트 레지스터에 임시 저장하는 데이터 입력 단계;
    상기 제 1 또는 제 2 하위비트 데이터를 하위비트 레지스터에 전송하는 단계;
    상기 상위비트 레지스터에 저장된 상기 제 1 또는 제 2 하위비트 데이터와 상기 하위비트 레지스터에 저장된 상기 제1 또는 제2 하위비트 데이터를 서로 비교하여 상기 비트라인들 중 선택된 비트라인에 상기 제1 또는 제2 하위비트 데이터를 전송하는 단계; 및
    상기 선택된 비트라인에 연결된 상기 멀티 레벨 셀에 프로그램 펄스를 인가하여 하위비트 데이터를 프로그램하는 단계를 포함하는 플래시 메모리 소자의 프로그램 방법.
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