KR101060255B1 - 플래쉬 메모리 소자의 페이지 버퍼 및 이를 이용한 독출방법 - Google Patents

플래쉬 메모리 소자의 페이지 버퍼 및 이를 이용한 독출방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 페이지 버퍼 및 이를 이용한 플래시 메모리 소자의 독출 방법에 관한 것으로, 하위비트 레지스터에 상위비트 레지스터에 저장된 데이터 값에 따라 동작하는 데이터 제어 회로를 추가하여 한번의 독출 동작으로 상위비트 데이터와 하위비트 데이터를 독출하여 셀의 데이터 독출 동작시 상위비트 데이터와 하위비트 데이터를 하나의 페이지에 할당하여 독출함으로써, 독출 시간을 단축시키고, 페이지 사이즈와 어드레스 할당에 관한 전기적 제약을 해소하는 플래시 메모리 소자의 페이지 버퍼 및 이를 이용한 플래시 메모리 소자의 독출 방법이 개시된다.
멀티 레벨 셀, 독출 동작, 페이지 버퍼, 상위비트, 하위비트

Description

플래쉬 메모리 소자의 페이지 버퍼 및 이를 이용한 독출 방법{Page buffer of flash memory device and method for reading using the same}
도 1은 종래의 플래시 메모리 소자의 페이지 버퍼를 나타내는 블럭도이다.
도 2는 본 발명에 따른 플래시 메모리 소자의 페이지 버퍼를 설명하기 위한 소자의 회로도이다.
도 3은 본 발명에 따른 플래시 메모리 소자의 셀 데이터와 독출 전압에 관한 그래프이다.
<도면의 주요 부분에 대한 설명>
100 : 페이지 버퍼 110 : 비트라인 선택부
120 : 프리차지부 130 : 상위비트 레지스터
131 : 상위비트 래치 140 : 하위비트 레지스터
141 : 하위비트 래치 142 : 하위비트 독출 회로
150 : 데이터 제어 회로 160 : 데이터 패스 회로
본 발명은 플래시 메모리 소자의 페이지 버퍼에 관한 것으로, 특히 멀티 레벨 셀을 갖는 플래시 메모리 소자의 독출 동작을 위한 페이지 버퍼 및 이를 이용한 독출 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성 해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 플래쉬 메모리에 관한 연구가 활발히 진행되고 있다. 플래쉬 메모리는 일반적으로 NAND형 플래쉬 메모리와 NOR형 플래쉬 메모리로 구분된다. NOR형 플래쉬 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특성이 우수하다. 반면, NAND형 플래쉬 메모리는 복수개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래쉬 메모리에는 주로 NAND형 구조가 사용된다.
최근에는, 이러한 플래쉬 메모리의 집적도를 더욱 향상시키기 위해 한개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell; MLC)이라고 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.
일반적으로, 멀티 레벨 셀(MLC)들의 문턱 전압(Vt)들은 복수의 전압 값들로 분포될 수 있다. 이를 좀 더 상세히 설명하면, 멀티 레벨 셀(MLC)에는 2-비트의 데이터가 프로그램 될 수 있으므로, 하나의 멀티 레벨 셀(MLC)이 4개의 데이터 즉, [11], [10], [01], [00] 중 어느 하나를 저장할 수 있다. 또, 상기 멀티 레벨 셀(MLC)의 문턱 전압(Vt)은 저장된 데이터에 따라 변경될 수 있다. 예를 들면, 메모리 셀의 문턱 전압들이 각각 -2.0V 이하, 0.3~0.8V, 1.3V~1.8V 및 2.3V~2.8V의 범위 내에 존재 하는 것으로 가정하면, 상기 데이터 [11]을 저장하는 멀티 레벨 셀(MLC)의 문턱 전압은 -2.0V 이하에, 상기 데이터 [10]을 저장하는 멀티 레벨 셀 (MLC)의 문턱 전압은 0.3~0.8V에 각각 대응된다. 상기 데이터 [01]을 저장하는 멀티 레벨 셀(MLC)의 문턱 전압은 1.3V~1.8V에, 상기 데이터 [00]을 저장하는 멀티 레벨 셀(MLC)의 문턱 전압은 2.3V~2.8V에 각각 대응된다.
멀티 레벨 셀(MLC)은 빠른 프로그램 동작과 읽기 동작을 위해 페이지 버퍼를 이용한다.
도 1은 종래의 멀티 레벨 셀을 갖는 플래시 메모리 소자의 페이지 버퍼를 설명하기 위한 블럭도이다. 도 1을 참조하여 플래시 메모리 소자의 독출 동작을 설명하면 다음과 같다.
멀티 레벨 셀은 하나의 셀에서 셀의 문턱 전압에 따라 4가지의 상태 즉, (00, 01, 10, 11)로 쓰여져 있는 데이터를 읽어내기 위하여 각 각을 상위 비트와 하위 비트로 나누어 각각 하나의 페이지에 할당한다. 즉 셀을 두 개의 페이지로 나 우어 하나의 페이지에는 상위비트 데이터를, 다른 하나의 페이지는 하위비트 데이터를 독출하기 위하여 할당한다.
먼저, 하위비트 독출 동작을 설명하면 다음과 같다.
비트라인 선택부(11)에 의해서 독출하려는 셀의 비트라인(BLe 또는 BLo)이 선택되어 프리차지된다. 또한, 프리차지부(12)에 의해서 감지 노드(SO)가 프리차지 된다. 그 후, 메모리 셀의 워드라인에 제 1 하위비트 바이어스가 인가되어 셀에 저장된 데이터 값에 따라 비트라인(BLe 또는 BLo)의 전위가 유지시키거나 로우 레벨로 디스차지된다. 이로 인하여 감지 노드(SO)의 전위가 유지되거나 변화되고, 감지 노드(SO)의 전위에 따라 하위 비트 레지스터(14)에 데이터 값이 1차 저장된다. 그 후, 비트라인 선택부(11)에 의해서 독출하려는 셀의 비트라인(BLe 또는 BLo)이 선택되어 프리차지된다. 또한, 프리차지부(12)에 의해서 감지 노드(SO)가 프리차지 된다. 그 후, 메모리 셀의 워드라인에 제 2 하위비트 바이어스가 인가되어 셀에 저장된 데이터 값에 따라 비트라인(BLe 또는 BLo)의 전위가 유지시키거나 로우 레벨로 디스차지된다. 이로 인하여 감지 노드(SO)의 전위가 유지되거나 변화되고, 감지 노드(SO)의 전위에 따라 하위 비트 레지스터(14)에 데이터 값이 2차 저장된다. 이 후, 최종적으로 저장된 데이터 값은 데이터 패스 회로(15)에 의해 출력 단자(YA)로 출력된다.
상위비트 독출 동작을 설명하면 다음과 같다.
비트라인 선택부(11)에 의해서 독출하려는 셀의 비트라인(BLe 또는 BLo)이 선택되어 프리차지된다. 또한, 프리차지부(12)에 의해서 감지 노드(SO)가 프리차지 된다. 그 후, 메모리 셀의 워드라인에 상위비트 바이어스가 인가되어 셀에 저장된 데이터 값에 따라 비트라인(BLe 또는 BLo)의 전위가 유지시키거나 로우 레벨로 디스차지된다. 이로 인하여 감지 노드(SO)의 전위가 유지되거나 변화되고, 감지 노드(SO)의 전위에 따라 상위 비트 레지스터(13)에 데이터 값이 저장된다. 이 후, 저장된 데이터 값은 데이터 패스 회로(15)에 의해 출력 단자(YA)로 출력된다.
상술한 바와 같이 멀티 레벨 셀을 갖는 플래시 메모리 소자는 하나의 셀에 저장된 데이터를 하위비트와 상위비트로 나누어 두 개의 페이지로 동작하게 되므로 독출 시간이 증가하고, 페이지에 따른 여러가지 제약 즉, 페이지 사이즈와 어드레스 할당 제약등의 문제점이 발생한다.
따라서, 본 발명은 하위비트 레지스터에 상위비트 레지스터에 저장된 데이터 값에 따라 동작하는 데이터 제어 회로를 추가하여 한번의 독출 동작으로 상위비트 데이터와 하위비트 데이터를 독출하여 셀의 데이터 독출 동작시 상위비트 데이터와 하위비트 데이터를 하나의 페이지에 할당하여 독출함으로써, 독출 시간을 단축시키고, 페이지 사이즈와 어드레스 할당에 관한 전기적 제약을 해소하는 데 있다.
본 발명에 따른 플래시 메모리 소자의 페이지 버퍼는 멀티 레벨 셀을 갖는 메모리 셀 어레이의 이븐 및 오드 비트라인에 연결되어 디스차지 신호에 의해 상기 메모리 셀 어레이의 상기 이븐 및 오드 비트라인에 검증 신호를 공급하고, 비트라인 선택 신호에 응답하여 비트라인과 감지 노드를 연결하기 위한 비트라인 선택부와, 상기 감지 노드를 프리차지 하기 위한 프리차지부와, 상기 감지 노드를 통해 독출된 상기 멀티 레벨 셀의 상위비트 데이터를 저장하는 상위비트 레지스터와, 하위비트 레지스터, 및 상기 상위비트 레지스터에 저장된 데이터, 제 1 하위비트 독출 데이터 및 제 2 하위비트 독출 데이터에 응답하여 상기 하위비트 레지스터에 저장된 데이터를 변경시키기l 위한 데이터 제어 회로를 포함한다.
본 발명에 따른 플래시 메모리 소자의 페이지 버퍼를 이용한 데이터 독출 방법은 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 플래쉬 메모리 소자의 페이지 버퍼의 독출 방법에 있어서, 감지 노드를 하이 레벨로 프리차지 시키는 단계; 선택된 셀의 워드라인에 인가되는 상위비트 바이어스와 상위비트 독출 신호에 응답하여 상위비트 레지스터에 상위비트 데이터를 저장하는 단계; 상기 상위비트 레지스터에 저장된 상기 상위비트 데이터에 응답하여 하위비트 레지스터의 데이터 제어 회로를 활성화시키는 단계; 감지 노드를 하이 레벨로 프리차지 시키는 단계; 선택된 셀의 워드라인에 인가되는 제 1 하위비트 바이어스와 제 1 하위비트 독출 신호와 상기 데이터 제어 회로의 제어 동작에 따라 제 1차 하위비트 데이터를 하위비트 레지스터에 저장하는 단계; 감지 노드를 하이 레벨로 프리차지 시키는 단계; 선택된 셀의 워드라인에 인가되는 2 하위비트 바이어스와 제 2 하위비트 독출 신호와 상기 데이터 제어 회로의 제어 동작에 따라 제 2차 하위비트 데이터를 상기 하위비트 레지스터에 저장하는 단계; 및 상기 상위비트 레지스터에 저장된 상기 상위비트 데이터와 상기 하위비트 레지스터에 저장된 상기 제 2 차 하위비트 데이터를 데이터 패스 회로에 의해 순차적으로 출력하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명에 따른 플래시 메모리 소자의 페이지 버퍼 회로도이다.
페이지 버퍼(100)는 비트라인 선택부(110), 프리차지부(130), 상위비트 레지스터(130), 하위비트 레지스터(140), 및 데이터 패스 회로(150)를 포함한다.
비트라인 선택부(110)는 다수의 NMOS 트랜지스터(N111~N114)를 포함하여 구성된다. NMOS 트랜지스터(N111 및 N112)는 이븐 비트라인(BLe)과 오드 비트라인(BLo) 사이에 직렬로 연결되고, 검증전압 신호(VBLe 및 VBLo)에 응답하여 NMOS 트랜지스터(N111 및 N112)가 턴온되어 검증 신호(VIRPWR)가 비트라인(BLe 및 BLo)에 인가된다. NMOS 트랜지스터(N113 및 N114)는 비트라인(BLe 및 BLo)과 감지 노드(SO) 사이에 각각 연결되고, 비트라인 선택 신호(SELble 및 SELBLo)에 응답하여 NMOS 트랜지스터(N113 및 N114)가 턴온되어 비트라인(BLe 및 BLo)과 감지 노드(SO)가 연결된다.
프리차지부(120)는 전원 단자(VDD)와 감지 노드(SO) 사이에 연결되고, 전원 단자(VDD)와 감지 노드(SO) 사이에 연결된 PMOS 트랜지스터(P121)로 구성된다. 프리차지 신호(PRECHb)에 응답하여 PMOS 트랜지스터(P121)가 턴온되어 전원 전압(VDD)이 감지 노드(SO)에 인가된다.
상위비트 레지스터(130)는 상위비트 래치 회로(131)와 다수의 NMOS 트랜지스터(N131~N132) 및 인버터(I131)들을 포함하여 구성된다. 상위비트 래치 회로(131)는 역방향 병렬연결된 두개의 인버터(I132 및 I133)로 이루어져 입력된 데이터를 임시 저장한다. NMOS 트랜지스터(N131 및 N132)는 상위비트 래치 회로(131)의 노드(QA)와 접지 전원(Vss) 사이에 직렬 연결된다. NMOS 트랜지스터(N131)는 상위비트 독출 신호(MSBREAD)에 응답하여 턴온되고, NMOS 트랜지스터(N132)는 감지 노드(SO)의 전위에 따라 턴온되어 접지 전원(Vss)과 노드(QA)를 연결한다. 인버터(I131)는 노드(QA)와 데이터 패스 회로(150) 사이에 연결되고, 노드(QA)의 데이터를 반전시켜 데이터 패스 회로(150)에 출력한다. NMOS 트랜지스터(N133)는 상위비트 래치(131)의 노드(QAb)와 접지 전원(Vss) 사이에 연결된다. NMOS 트랜지스터(N133)는 제 1 초기화 신호(SET1)에 응답하여 턴온되어 노드(QAb)와 접지 전원(Vss)을 연결한다.
하위비트 레지스터(140)는 하위비트 래치 회로(141)와 하위비트 데이터 독출회로(142)를 포함하여 구성된다. 하위비트 래치 회로(141)는 역방향 병렬연결된 두개의 인버터(I142 및 I143)로 이루어져 입력된 데이터를 임시 저장한다. 하위비트 데이터 독출회로(142)의 NMOS 트랜지스터(N141)는 하위비트 래치(141)의 노드(QB) 와 데이터 제어 회로(150) 사이에 연결된다. NMOS 트랜지스터(N141)는 제2 하위비트 독출 신호(LSBREAD2)에 응답하여 턴온되어 노드(QB)와 데이터 제어 회로(142)를 연결한다. 하위비트 데이터 독출회로(142)의 NMOS 트랜지스터(N142)는 하위비트 래치(141)의 노드(QB)와 데이터 제어 회로(150) 사이에 연결된다. NMOS 트랜지스터(N142)는 제1 하위비트 독출 신호(LSBREAD2)에 응답하여 턴온되어 노드(QB)와 데이터 제어 회로(142)를 연결한다. 인버터(I141)은 하위비트 래치(141)의 노드(QB)와 데이터 패스 회로(150) 사이에 연결되어 노드(QB)의 전위를 반전시켜 출력한다. MOS 트랜지스터(N143)는 하위비트 래치(141)의 노드(QBb)와 접지 전원(Vss) 사이에 연결된다. NMOS 트랜지스터(N143)는 제 2 초기화 신호(SET2)에 응답하여 턴온되어 노드(QBb)와 접지 전원(Vss)을 연결한다.
데이터 제어 회로(150)는 NMOS 트랜지스터(N151 및 N152)와 인버터(I151)를 포함하여 이루어진다. NMOS 트랜지스터(N151)는 하위비트 레지스터(140)의 NMOS 트랜지스터(N141)와 노드(NA) 사이에 연결된다. NMOS 트랜지스터(N151)는 상위 레지스터(130)의 인버터(I131)에서 출력되는 노드(QA)의 반전된 전위에 따라 턴온/턴오프되어 노드(NA)와 NMOS 트랜지스터(N141)를 연결한다. NMOS 트랜지스터(N152)는 NMOS 트랜지스터(N142)와 노드(NA) 사이에 연결된다. 인버터(I151)는 인버터(131)에서 출력되는 반전된 노드(QA)의 전위를 재반전시켜 NMOS 트랜지스터(N152)의 게이트에 인가한다. NMOS 트랜지스터(N152)는 인버터(I151)에서 출력되는 전위에 따라 턴온/턴오프되어 NMOS 트랜지스터(N142)와 노드(NA)를 연결한다. NMOS 트랜지스터(N153)는 노드(NA)와 접지 전원(Vss) 사이에 연결된다. NMOS 트랜지스터(N153)는 감지 노드(SO)의 전위에 따라 턴온/턴오프되어 노드(NA)와 접지 전원(Vss)을 연결한다.
데이터 패스 회로(160)는 NMOS 트랜지스터(N161 및 N162)를 포함하여 구성된다. NMOS 트랜지스터(N161)는 상위비트 레지스터(130)의 인버터(I131)와 출력단자(YA)사이에 연결된다. NMOS 트랜지스터(N161)는 상위비트 패스 신호(MSBPASS)에 응답하여 인버터(I131)와 출력단자(YA)를 연결한다. NMOS 트랜지스터(N162)는 하위비트 레지스터(140)의 인버터(I141)와 출력단자(YA)사이에 연결된다. NMOS 트랜지스터(N162)는 하위비트 패스 신호(LSBPASS)에 응답하여 인버터(I141)와 출력단자(YA)를 연결한다.
도 3은 본 발명에 따른 독출 바이어스와 셀 데이터와의 관계를 나타내는 그래프이다. 도 2 및 도 3을 참조하여 본 발명에 따른 플래시 메모리 소자의 독출 방법을 상세히 설명하면 다음과 같다. 본 발명에서는 비트 라인(BLe 및 BLo)들 중 이븐 비트 라인(BLe)을 선택하여 독출하는 방법을 예를 들어 설명한다.
1) 상위비트 레지스터 및 하위비트 레지스터 초기화
상위비트 레지스터(130)에 제 1 초기화 신호(SET1)가 인가되어 NMOS 트랜지스터(N133)가 턴온된다. 따라서, 노드(QAb)와 접지 전원(Vss)이 연결되어 노드(QAb)의 전위가 로우 레벨로 초기화 된다.
하위비트 레지스터(140)에 제 2 초기화 신호(SET2)가 인가되어 NMOS 트랜지스터(N143)가 턴온된다. 따라서, 노드(QBb)와 접지 전원(Vss)이 연결되어 노드(QBb)의 전위가 로우 레벨로 초기화 된다.
2)상위비트 데이터 독출
비트라인 선택부(110)의 NMOS 트랜지스터(N111)에 이븐 디스차지 신호(DISCHe)가 하이 레벨로 인가되어 NMOS 트랜지스터(N111)가 턴온된다. 따라서, 이븐 비트라인(BLe)에 바이어스 전압(VIRPWR)이 인가되어 이븐 비트라인(BLe)이 하이 레벨의 전위로 프리차지 된다. 소정 시간 후, 이븐 디스차지 신호(DISCHe)가 로우 레벨로 인가되어 NMOS 트랜지스터(N111)가 턴오프된다. 그 후, 멀티 레벨 셀의 워드라인(미도시)에 상위비트 독출 바이어스가 인가되어 이븐 비트 라인(BLe)의 전위 레벨이 변하게 되는데, 메모리 셀에 저장된 데이터가 '11', '10'일 경우 이븐 비트 라인은 로우 레벨이 되고, 메모리 셀에 저장된 데이터가 '01', '00'일 경우 이븐 비트 라인은 하이 레벨을 유지한다. 프리차지부(120)의 PMOS 트랜지스터(P121)에 로우 레벨의 프리차지 신호(PRECHb)가 인가되어 PMOS 트랜지스터(P121)가 턴온된다. 따라서, 감지 노드(SO)와 전원 전압(VDD)가 연결되어 감지 노드(SO)가 전원 전압(VDD)레벨로 프리차지 된다. 그 후, 이븐 비트라인 선택 신호(SELBLe)가 비트라인 선택부(110)의 NMOS 트랜지스터(N113)에 인가되어 NMOS 트랜지스터(N113)가 턴온된다. 따라서, 이븐 비트라인(BLe)과 감지 노드(SO)가 연결되어 이븐 비트라인(BLe)의 전위 레벨에 따라 감지 노드(SO)의 전위가 변하게 된다. 변화된 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N132)가 턴온되거나 턴오프 된다. 그 후, 상위비트 레지스터(130)의 NMOS 트랜지스터(N131)에 상위비트 독출 신호(MSBLEAD)가 인가 되어 NMOS 트랜지스터(N131)이 턴온된다. 감지 노드(SO)의 전위가 하이 레벨일 경우 상위비트 래치(131)의 노드(QA)는 로우 레벨이 되고, 감지 노드(SO)의 전위가 로우 레벨일 경우 상위비트 래치(131)의 노드(QA)는 하이 레벨을 유지한다. 즉, 메모리 셀의 데이터가 '11', '10'일 경우 노드(QA)는 노드(QA)는 하이 레벨을 유지하고, 데이터가 '01', '00'일 경우 노드(QA)는 노드(QA)는 로우 레벨이 된다. 노드(QA)의 전위는 인버터(I131)에 의해 하위비트 레지스터(140)로 출력된다.
3) 1차 하위비트 독출
비트라인 선택부(110)의 NMOS 트랜지스터(N111)에 이븐 디스차지 신호(DISCHe)가 하이 레벨로 인가되어 NMOS 트랜지스터(N111)가 턴온된다. 따라서, 이븐 비트라인(BLe)에 바이어스 전압(VIRPWR)이 인가되어 이븐 비트라인(BLe)이 하이 레벨의 전위로 프리차지 된다. 소정 시간 후, 이븐 디스차지 신호(DISCHe)가 로우 레벨로 인가되어 NMOS 트랜지스터(N111)가 턴오프된다. 그 후, 멀티 레벨 셀의 워드라인(미도시)에 하위비트 제 1 독출 바이어스가 인가되어 이븐 비트 라인(BLe)의 전위 레벨이 변하게 되는데, 메모리 셀에 저장된 데이터가 '11'일 경우 이븐 비트 라인은 로우 레벨이 되고, 메모리 셀에 저장된 데이터가 '10', '01', '00'일 경우 이븐 비트 라인은 하이 레벨을 유지한다. 프리차지부(120)의 PMOS 트랜지스터(P121)에 로우 레벨의 프리차지 신호(PRECHb)가 인가되어 PMOS 트랜지스터(P121)가 턴온된다. 따라서, 감지 노드(SO)와 전원 전압(VDD)가 연결되어 감지 노드(SO)가 전 원 전압(VDD)레벨로 프리차지 된다. 그 후, 이븐 비트라인 선택 신호(SELBLe)가 비트라인 선택부(110)의 NMOS 트랜지스터(N113)에 인가되어 NMOS 트랜지스터(N113)가 턴온된다. 따라서, 이븐 비트라인(BLe)과 감지 노드(SO)가 연결되어 이븐 비트라인(BLe)의 전위 레벨에 따라 감지 노드(SO)의 전위가 변하게 된다. 변화된 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N153)가 턴온되거나 턴오프 된다. 그 후, 하위비트 레지스터(140)의 NMOS 트랜지스터(N142)에 제 1 하위비트 독출 신호(LSBLEAD1)가 인가되어 NMOS 트랜지스터(N142)이 턴온된다. 따라서, 상위비트 레지스터(130)의 노드(QA)의 전위에 따라 NMOS 트랜지스터(N1152)가 턴온되거나 턴오프 되어 하위비트 래치(141)의 노드(QB)와 접지 전원(Vss)가 연결되거나 분리되어 노드(QB)의 전위가 로우 레벨이 되거나 하이 레벨을 유지하게 된다. 즉, 셀에 저장된 데이터가 '11', '01', '00'일 경우 노드(QB)의 전위는 하이 레벨이 유지되고, 데이터가 '10'일 경우 노드(QB)의 전위는 로우 레벨이 된다.
4) 제 2 차 하위비트 독출
비트라인 선택부(110)의 NMOS 트랜지스터(N111)에 이븐 디스차지 신호(DISCHe)가 하이 레벨로 인가되어 NMOS 트랜지스터(N111)가 턴온된다. 따라서, 이븐 비트라인(BLe)에 바이어스 전압(VIRPWR)이 인가되어 이븐 비트라인(BLe)이 하이 레벨의 전위로 프리차지 된다. 소정 시간 후, 이븐 디스차지 신호(DISCHe)가 로우 레벨로 인가되어 NMOS 트랜지스터(N111)가 턴오프된다. 그 후, 멀티 레벨 셀의 워 드라인(미도시)에 하위비트 제 2 독출 바이어스가 인가되어 이븐 비트 라인(BLe)의 전위 레벨이 변하게 되는데, 메모리 셀에 저장된 데이터가 '11', '10', '01'일 경우 이븐 비트 라인은 로우 레벨이 되고, 메모리 셀에 저장된 데이터가 '00'일 경우 이븐 비트 라인은 하이 레벨을 유지한다. 프리차지부(120)의 PMOS 트랜지스터(P121)에 로우 레벨의 프리차지 신호(PRECHb)가 인가되어 PMOS 트랜지스터(P121)가 턴온된다. 따라서, 감지 노드(SO)와 전원 전압(VDD)가 연결되어 감지 노드(SO)가 전원 전압(VDD)레벨로 프리차지 된다. 그 후, 이븐 비트라인 선택 신호(SELBLe)가 비트라인 선택부(110)의 NMOS 트랜지스터(N113)에 인가되어 NMOS 트랜지스터(N113)가 턴온된다. 따라서, 이븐 비트라인(BLe)과 감지 노드(SO)가 연결되어 이븐 비트라인(BLe)의 전위 레벨에 따라 감지 노드(SO)의 전위가 변하게 된다. 변화된 감지 노드(SO)의 전위에 따라 NMOS 트랜지스터(N153)가 턴온되거나 턴오프 된다. 그 후, 하위비트 레지스터(140)의 NMOS 트랜지스터(N141)에 제 2 하위비트 독출 신호(LSBLEAD2)가 인가되어 NMOS 트랜지스터(N141)이 턴온된다. 따라서, 상위비트 레지스터(130)의 노드(QA)의 전위에 따라 NMOS 트랜지스터(N1151)가 턴온되거나 턴오프 되어 하위비트 래치(141)의 노드(QB)와 접지 전원(Vss)가 연결되거나 분리되어 노드(QB)의 전위가 로우 레벨이 되거나 하이 레벨을 유지하게 된다. 즉, 셀에 저장된 데이터가 '11', '01'일 경우 노드(QB)의 전위는 하이 레벨이 유지되고, 데이터가 '10', '00'일 경우 노드(QB)의 전위는 로우 레벨이 된다.
5) 데이터 패스
데이터 패스 회로(160)의 NMOS 트랜지스터(N161)에 상위비트 데이터 패스 신호(MSBPASS)를 인가하여 상위비트 래치(131)에 저장된 상위비트 데이터를 입출력 단자(YA)로 출력한다. 그 후, 데이터 패스 회로(150)의 NMOS 트랜지스터(N162)에 하위비트 데이터 패스 신호(LSBPASS)를 인가하여 상위비트 래치(141)에 저장된 상위비트 데이터를 입출력 단자(YA)로 출력한다.
결과적으로 하나의 셀에 저장되어 있는 4가지 상태의 데이터를 한번의 독출 동작으로 독출할 수 있어 독출 시간이 줄어든다. 또한, 하나의 페이지를 이용함으로써, 페이지의 사이즈를 사용자의 편의에 따라 늘릴 수 있고, 필요에 따라 페이지에 해당하는 어드레스를 할달할 수 있다. 이는 페이지 어드레스를 하위비트 에서 상위비트로 증가할 것인지 이븐 비트라인에서 오드 비트라인으로 증가할 것인지들을 필요에 따라 결정할 수 있다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따르면, 하위비트 레지스터에 상위비트 레지스터에 저장된 데이터 값에 따라 동작하는 데이터 제어 회로를 추가하여 한번의 독출 동작으로 상위비트 데이터와 하위비트 데이터를 독출하여 셀의 데이터 독출 동작시 상위비트 데이터와 하위비트 데이터를 하나의 페이지에 할당하여 독출함으로써, 독출 시간을 단축시키고, 페이지 사이즈와 어드레스 할당에 관한 전기적 제약을 해소할 수 있다.

Claims (7)

  1. 멀티 레벨 셀을 갖는 메모리 셀 어레이의 이븐 및 오드 비트라인에 연결되어 디스차지 신호에 의해 상기 메모리 셀 어레이의 상기 이븐 및 오드 비트라인에 검증 신호를 공급하고, 비트라인 선택 신호에 응답하여 비트라인과 감지 노드를 연결하기 위한 비트라인 선택부;
    상기 감지 노드를 프리차지 하기 위한 프리차지부;
    상기 감지 노드를 통해 독출된 상기 멀티 레벨 셀의 상위비트 데이터를 저장하는 상위비트 레지스터;
    하위비트 레지스터; 및
    상기 상위비트 레지스터에 저장된 데이터, 제 1 하위비트 독출 데이터 및 제 2 하위비트 독출 데이터에 응답하여 상기 하위비트 레지스터에 저장된 데이터를 변경시키기l 위한 데이터 제어 회로를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 상위비트 레지스터는 데이터를 저장하는 래치;
    감지 노드의 전위와 상위비트 독출 신호에 응답하여 상기 래치의 노드 전위를 변화시켜 데이터를 저장하는 상위비트 독출 회로를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 하위비트 레지스터는 데이터를 저장하는 래치; 및
    제 1,2 하위비트 독출 신호에 응답하여 상기 래치의 노드와 상기 데이터 제어 회로를 연결하여 상기 래치의 노드 전위를 변화시키는 하위비트 독출 회로를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 데이터 제어회로는 감지 노드의 전위에 응답하여 턴온되는 제 1 NMOS 트랜지스터,
    상기 제 1 하위비트 독출 시 상기 상위비트 레지스터에 저장된 상기 상위비트 데이터 값에 따라 턴온 또는 턴오프 되는 제 2 NMOS 트랜지스터; 및
    상기 제 2 하위비트 독출 시 상기 상위비트 레지스터에 저장된 상기 상위비트 데이터 값에 따라 턴온 또는 턴오프 되는 제 3 NMOS 트랜지스터를 포함하는 플래시 메모리 소자의 페이지 버퍼.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
  6. 적어도 한 쌍의 비트라인들에 연결되는 복수의 멀티 레벨 셀들을 포함하는 플래쉬 메모리 소자의 페이지 버퍼의 독출 방법에 있어서,
    감지 노드를 하이 레벨로 프리차지 시키는 단계;
    선택된 셀의 워드라인에 인가되는 상위비트 바이어스와 상위비트 독출 신호에 응답하여 상위비트 레지스터에 상위비트 데이터를 저장하는 단계;
    상기 상위비트 레지스터에 저장된 상기 상위비트 데이터에 응답하여 하위비트 레지스터의 데이터 제어 회로를 활성화시키는 단계;
    감지 노드를 하이 레벨로 프리차지 시키는 단계;
    선택된 셀의 워드라인에 인가되는 제 1 하위비트 바이어스와 제 1 하위비트 독출 신호와 상기 데이터 제어 회로의 제어 동작에 따라 제 1차 하위비트 데이터를 하위비트 레지스터에 저장하는 단계;
    감지 노드를 하이 레벨로 프리차지 시키는 단계;
    선택된 셀의 워드라인에 인가되는 2 하위비트 바이어스와 제 2 하위비트 독출 신호와 상기 데이터 제어 회로의 제어 동작에 따라 제 2차 하위비트 데이터를 상기 하위비트 레지스터에 저장하는 단계;
    상기 상위비트 레지스터에 저장된 상기 상위비트 데이터와 상기 하위비트 레지스터에 저장된 상기 제 2 차 하위비트 데이터를 데이터 패스 회로에 의해 순차적으로 출력하는 단계를 포함하는 플래쉬 메모리 소자의 페이지 버퍼를 이용한 독출 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 상위비트 데이터와 상기 제 2 차 하위비트 데이터는 하나의 페이지로 출력되는 플래쉬 메모리 소자의 페이지 버퍼를 이용한 독출 방법.
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