CN113096707B - 存储器装置及其操作方法 - Google Patents

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Abstract

提供了一种存储器装置及其操作方法。该存储器装置包括：存储器单元，其连接在位线与源极线之间；电压发生器，其用于生成要被施加到与所选存储器单元连接的所选字线的编程电压和验证电压；页缓冲器，其用于存储在使用验证电压的验证操作中分别感测的数据，并且用于依次使用所述数据来将编程允许电压、编程禁止电压或编程控制电压传送到位线；以及逻辑电路，其用于生成用于控制页缓冲器的页缓冲器控制信号。

Description

存储器装置及其操作方法
技术领域
本公开的各种实施方式总体上涉及存储器装置及其操作方法，更具体地，涉及一种能够执行编程操作的存储器装置以及该存储器装置的操作方法。
背景技术
存储器装置可包括存储数据的多个存储器单元。存储器单元可被实现为当供电中断时所存储的数据消失的易失性存储器单元，或者被实现为即使供电中断时也保留所存储的数据的非易失性存储器单元。
最近，随着越来越多地使用便携式电子装置，越来越多地使用利用非易失性存储器单元配置的存储器装置。由于电子装置的小型化，需要电子装置中使用的存储器装置的高集成度和大容量。
存储器装置按二维结构实现，其中存储器单元相对于基板在水平方向上布置。然而，存储器装置最近已按三维结构实现，其中存储器单元从基板在垂直方向上层叠，以实现高集成度和大容量。
另外，随着存储在一个存储器单元中的比特数逐渐增加，存储器单元可具有的编程状态的数量也逐渐增加。编程状态的数量可与阈值电压分布的区段的数量成比例。
发明内容
实施方式提供了一种能够使存储器单元的阈值电压分布的宽度变窄的存储器装置以及该存储器装置的操作方法。
根据本公开的一方面，提供了一种存储器装置，该存储器装置包括：存储器单元，其连接在位线与源极线之间；电压发生器，其被配置为生成要被施加到与所选存储器单元连接的所选字线的编程电压和验证电压；页缓冲器，其被配置为存储在使用验证电压的验证操作中分别感测的数据，并依次使用所述数据将编程允许电压、编程禁止电压或编程控制电压传送到位线；以及逻辑电路，其被配置为生成用于控制页缓冲器的页缓冲器控制信号。
根据本公开的另一方面，提供了一种操作存储器装置的方法，该方法包括以下步骤：使用多个验证电压对存储器单元执行验证操作，以将在验证操作中分别感测的数据分别存储在页缓冲器的多个输入锁存器中；将编程电压施加到与存储器单元连接的所选字线；以及在施加编程电压时，将存储在所述多个输入锁存器中的数据以时间差依次发送到页缓冲器的输出锁存器，并使用依次发送到输出锁存器的数据将编程允许电压、编程禁止电压或编程控制电压施加到与存储器单元连接的位线。
根据本公开的另一方面，提供了一种操作存储器装置的方法，该方法包括以下步骤：对存储器单元进行编程以将该存储器单元的阈值电压增大至目标电压；通过使用多个验证电压来验证存储器单元；以及通过控制施加到与存储器单元连接的位线的电压来执行编程操作，直至所验证的存储器单元的阈值电压增大至目标电压，其中，为了控制施加到位线的所述电压，控制在使用所述多个验证电压的验证操作中感测的数据被反映到位线的时间，并且依次控制施加到将位线和页缓冲器连接的开关的页感测信号的电平。
根据本公开的另一方面，提供了一种操作存储器装置的方法，该方法包括以下步骤：对存储器单元进行编程以将该存储器单元的阈值电压增大至目标电压；使用多个验证电压来验证存储器单元；以及通过控制施加到与存储器单元连接的位线的电压来执行编程操作，直至所验证的存储器单元的阈值电压增大至目标电压，其中，为了控制施加到位线的电压，控制在使用所述多个验证电压的验证操作中感测的数据被反映到位线的时间，并且施加到将位线和页缓冲器连接的开关的页感测信号的电平根据所控制的时间而变化。
附图说明
现在将在下文参照附图更充分地描述示例实施方式；然而，这些示例可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1是示出根据本公开的实施方式的存储器装置的图。
图2是图1所示的存储器单元阵列的详细图。
图3是图1所示的存储块和页缓冲器组的详细图。
图4是图3所示的页缓冲器的详细图。
图5是用于描述基于验证操作的结果施加到位线的位线电压的图。
图6和图7是示出根据本公开的实施方式的位线电压设定方法的图。
图8是示出用于描述根据本公开的第一实施方式的编程操作方法的波形的图。
图9是示出用于描述根据本公开的第二实施方式的编程操作方法的波形的图。
图10是示出用于描述根据本公开的第三实施方式的编程操作方法的波形的图。
图11是示出用于描述根据本公开的第四实施方式的编程操作方法的波形的图。
图12是示出用于描述根据本公开的第五实施方式的编程操作方法的波形的图。
图13、图14和图15是示出存储器单元的阈值电压分布的图。
图16是示出包括图1所示的存储器装置的存储器系统的实施方式的图。
图17是示出包括图1所示的存储器装置的存储器系统的另一实施方式的图。
图18是示出包括图1所示的存储器装置的存储器系统的另一实施方式的图。
具体实施方式
图1是示出根据本公开的实施方式的存储器装置1100的图。
参照图1，存储器装置1100可包括：存储器单元阵列110，其被配置为存储数据；外围电路120至160，其被配置为执行编程操作、读操作或擦除操作；以及控制逻辑170，其被配置为控制外围电路120至160。
存储器单元阵列110可包括用于存储数据的多个存储块。各个存储块可包括多个存储器单元，并且存储器单元可按照存储器单元水平于基板布置的二维结构或者存储器单元在垂直于基板的垂直方向上层叠的三维结构实现。
外围电路120至160可包括电压发生器120、行解码器130、页缓冲器组140、列解码器150和输入/输出电路160。
电压发生器120可响应于操作信号OPS而生成用于各种操作的操作电压Vop。例如，电压发生器120可生成编程电压、验证电压、读电压、通过电压、擦除电压等。
行解码器130可根据行地址RADD在包括在存储器单元阵列110中的存储块当中选择一个存储块，并且将操作电压Vop发送到所选存储块。
页缓冲器组140可通过位线连接到存储器单元阵列110。例如，页缓冲器组140可包括连接到各条位线的页缓冲器。页缓冲器可响应于页缓冲器控制信号PBSIG而同时操作，并且在编程操作或读操作期间暂时存储数据。为此，各个页缓冲器可包括用于暂时存储数据的多个锁存器。锁存器的数量可根据编程方法而改变。例如，页缓冲器可根据一个存储器单元中要存储的比特数来不同地设计，并且根据验证操作中使用的验证电压的数量来不同地描述。另外，验证电压可用于确定要编程为相同目标电压的存储器单元的各种阈值电压。
列解码器150可根据列地址CADD在输入/输出电路160和页缓冲器组140之间发送数据DATA。
输入/输出电路160可通过输入/输出线IO连接到控制器1200。输入/输出电路160可通过输入/输出线IO来输入/输出命令CMD、地址ADD和数据DATA。例如，输入/输出电路160可将通过输入/输出线IO接收的命令CMD和地址ADD发送到逻辑电路170，并且将通过输入/输出线IO接收的数据DATA发送到列解码器160。输入/输出电路160可通过输入/输出线IO将从列解码器150接收的数据DATA输出到外部装置。
例如，从控制器1200接收的命令CMD和地址ADD可通过输入/输出电路160被发送到逻辑电路170，并且从控制器1200接收的数据DATA可被发送到列解码器150。另外，在读操作中从存储器单元阵列110读取的数据可通过输入/输出电路160被输出到控制器1200。
逻辑电路170可响应于命令CMD和地址ADD而输出操作信号OPS、行地址RADD、页缓冲器控制信号PBSIG和列地址CADD。例如，页缓冲器控制信号PBSIG中可包括用于同时操作包括在页缓冲器组140中的页缓冲器的各种信号，并且逻辑电路170可控制包括在页缓冲器控制信号PBSIG中的各种信号中的每一个的电压电平、启用时间和停用时间。
图2是图1所示的存储器单元阵列110的详细图。
参照图2，存储器单元阵列110可包括第一存储块BLK1至第i存储块BLKi，其中“i”是正整数。当存储器单元阵列110按单平面结构实现时，存储器单元阵列110可包括布置在第一方向上的第一存储块BLK1至第i存储块BLKi。当存储器单元阵列110按多平面结构实现时，存储器单元阵列110可包括布置在与第一方向垂直的第二方向上的平面，并且各个平面可包括布置在第一方向上的第一存储块BLK1至第i存储块BLKi。
第一存储块BLK1至第i存储块BLKi可彼此相同地配置，因此，将作为实施方式详细描述存储块BLK1至BLKi当中的第i存储块BLKi。
图3是存储块BLKi和页缓冲器组140的详细图。
参照图3，第i存储块BLKi可包括连接在第一位线BL1至第n位线BLn(其中“n”是正整数)与源极线SL之间的多个串ST。各个串ST可包括串联连接在源极线与第一位线BL1至第n位线BLn中的每一条之间的源极选择晶体管SST、第一存储器单元C1至第八存储器单元C8和漏极选择晶体管DST。即，一个串ST可连接在一条位线(例如，BL1)与源极线SL之间，并且包括彼此串联连接的源极选择晶体管SST、第一存储器单元C1至第八存储器单元C8和漏极选择晶体管DST。
图3所示的第i存储块BLKi是示出存储块的配置的图。然而，源极选择晶体管SST、第一存储器单元C1至第八存储器单元C8和漏极选择晶体管DST的数量不限于图3所示。
连接到不同串ST的源极选择晶体管SST的栅极可连接到源极选择线SSL，连接到不同串ST的第一存储器单元C1至第八存储器单元C8的栅极可分别连接到第一字线WL1至第八字线WL8，连接到不同串ST的漏极选择晶体管DST的栅极可连接到漏极选择线DSL。
连接到同一字线并且包括在不同串ST中的存储器单元可构成一个物理页PPG。存储器单元可以物理页PPG为单位来编程或读取。
第一位线BL1至第n位线BLn可分别连接到包括在页缓冲器140中的第一页缓冲器PB1至第n页缓冲器PBn。
第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIG而同时操作。在编程操作中，第一页缓冲器PB1至第n页缓冲器PBn可响应于页缓冲器控制信号PBSIG而将各种位线电压Vbl施加到第一位线BL1至第n位线BLn中的每一条。例如，位线电压Vbl可包括编程允许电压、编程禁止电压或编程控制电压。编程允许电压可为0V，编程禁止电压可以是电源电压VCC。编程控制电压可根据第一页缓冲器PB1至第n页缓冲器PBn的操作而变化。
第一页缓冲器PB1至第n页缓冲器PBn可彼此相同地配置，因此，将作为示例描述页缓冲器PB1至PBn当中的第n页缓冲器PBn。
图4是图3所示的页缓冲器PBn的详细图。
参照图4，第n页缓冲器PBn可包括存储数据的多个锁存器LAT1至LAT5以及响应于页缓冲器控制信号(图3所示的PBSIG)而操作的多个开关S1至S22。
第一开关S1可连接在第n位线BLn与节点N1之间，并且包括响应于页感测信号PBSENSE而控制的NMOS晶体管。页感测信号PBSENSE可作为各种电压从逻辑电路(图1所示的170)输出，并且第一开关S1的导通电平可根据页感测信号PBSENSE的电压电平而变化。因此，可根据第一开关S1的导通电平来控制第n位线BLn的电压。
第二开关S2和第三开关S3可包括串联连接在节点N1与接地端子GND之间的NMOS晶体管。第二开关S2可响应于放电信号SA_DIS而导通或截止，并且第三开关S3可根据存储在第五锁存器LAT5中的数据而导通或截止。例如，当第二开关S2和第三开关S3二者均导通时，节点N1可放电(参考V43)。
第四开关S4可连接在施加有电源电压VCC的端子与节点N1之间，并且包括根据存储在第五锁存器LAT5中的数据而控制的PMOS晶体管。例如，当在第二开关S2和第三开关S3二者均截止的状态下或者在第二开关S2和第三开关S3中的仅一个截止的状态下第四开关S4导通时，节点N1可预充电至电源电压VCC的电平(参考V44)。
第五开关S5可连接在第一锁存器LAT1至第五锁存器LAT5与接地端子GND之间，并且包括响应于公共重置信号CRS而控制的NMOS晶体管。
第六开关S6至第十开关S10可分别连接在第一锁存器LAT1至第五锁存器LAT5与感测节点SO之间，并且包括响应于第一传输信号TRAN1至第五传输信号TRAN5而导通或截止的NMOS晶体管。例如，响应于第一传输信号TRAN1，第六开关S6可将第一锁存器LAT1和感测节点SO连接或者中断第一锁存器LAT1与感测节点SO之间的连接。响应于第二传输信号TRAN2，第七开关S7可将第二锁存器LAT2和感测节点SO连接或者中断第二锁存器LAT2与感测节点SO之间的连接。响应于第三传输信号TRAN3，第八开关S8可将第三锁存器LAT3和感测节点SO连接或者中断第三锁存器LAT3与感测节点SO之间的连接。响应于第四传输信号TRAN4，第九开关S9可将第四锁存器LAT4和感测节点SO连接或者中断第四锁存器LAT4与感测节点SO之间的连接。响应于第五传输信号TRAN5，第十开关S10可将第五锁存器LAT5和感测节点SO连接或者中断第五锁存器LAT5与感测节点SO之间的连接。例如，当第七开关S7至第十开关S10截止并且仅第六开关S6导通时，数据通过感测节点SO的电压被存储在第一锁存器LAT1中，或者存储在第一锁存器LAT1中的反相数据可被发送到感测节点SO。
第一锁存器LAT1至第四锁存器LAT4可分别存储在验证操作中感测的数据，并且第五锁存器LAT5可接收从第一锁存器LAT1至第四锁存器LAT4发送的数据。因此，第一锁存器LAT1至第四锁存器LAT4可被称为数据输入锁存器，并且第五锁存器LAT5可被称为数据输出锁存器。编程允许电压、编程禁止电压或编程控制电压可根据存储在第五锁存器LAT5中的数据而被施加到第n位线BLn。例如，当第二开关S2和第三开关S3二者根据存储在第五锁存器LAT5的第五节点Q5中的数据而导通时，编程允许电压(例如，0V)可被施加到第n位线BLn。另外，当第四开关S4根据存储在第五锁存器LAT5的第五节点Q5中的数据而导通时，编程禁止电压(例如，VCC)或编程控制电压可被施加到第n位线BLn。因此，第四开关S4可形成预充电电路PRC，并且第二开关S2和第三开关S3可形成放电电路DIC。
第一锁存器LAT1至第五锁存器LAT5中的每一个可包括交叉联接的反相器IV。数据可被存储在反相器IV通过其彼此连接的端子中，并且彼此相反的数据可被存储在同一锁存器中所包括的不同节点中。将作为示例描述第一锁存器LAT1。不同的数据可被存储在第一锁存器LAT1的第一节点Q1和第一反相节点Q1_N中。例如，当数据0被存储在第一节点Q1中时，数据0可被存储在第一反相节点Q1_N中。第一节点Q1预充电至正电压的状态可被定义为数据1被存储在第一锁存器LAT1中，并且第一节点Q1放电至0V的状态可被定义为数据0被存储在第一锁存器LAT1中。这可同样应用于第二锁存器LAT2至第五锁存器LAT5。即，在此实施方式中，存储在第一锁存器LAT1至第五锁存器LAT5中的数据可意指存储在第一节点Q1至第五节点Q5中的数据，并且反相的数据可意指存储在第一反相节点Q1_N至第五反相节点Q5_N中的数据。
第十一开关S11可连接在第一节点Q1与公共感测节点CSO之间，并且包括响应于第一重置信号RS1而控制的NMOS晶体管。第十二开关S12可连接在第一反相节点Q1_N与公共感测节点CSO之间，并且包括响应于第一设置信号SE1而控制的NMOS晶体管。第一锁存器LAT1可响应于第一重置信号RS1和第一设置信号SE1而重置。
第十三开关S13可连接在第二节点Q2与公共感测节点CSO之间，并且包括响应于第二重置信号RS2而控制的NMOS晶体管。第十四开关S14可连接在第二反相节点Q2_N与公共感测节点CSO之间，并且包括响应于第二设置信号SE2而控制的NMOS晶体管。第二锁存器LA2可响应于第二重置信号RS2和第二设置信号SE2而重置。
第十五开关S15可连接在第三节点Q3与公共感测节点CSO之间，并且包括响应于第三重置信号RS3而控制的NMOS晶体管。第十六开关S16可连接在第三反相节点Q3_N与公共感测节点CSO之间，并且包括响应于第三设置信号SE3而控制的NMOS晶体管。第三锁存器LAT3可响应于第三重置信号RS3和第三设置信号SE3而重置。
第十七开关S17可连接在第四节点Q4与公共感测节点CSO之间，并且包括响应于第四重置信号RS4而控制的NMOS晶体管。第十八开关S18可连接在第四反相节点Q4_N与公共感测节点CSO之间，并且包括响应于第四设置信号SE4而控制的NMOS晶体管。第四锁存器LAT4可响应于第四重置信号RS4和第四设置信号SE4而重置。
第十九开关S19可连接在第五节点Q5与公共感测节点CSO之间，并且包括响应于第五重置信号RS5而控制的NMOS晶体管。第二十开关S20可连接在第五反相节点Q5_N与公共感测节点CSO之间，并且包括响应于第五设置信号SE5而控制的NMOS晶体管。第五锁存器LAT5可响应于第五重置信号RS5和第五设置信号SE5而重置。
第二十一开关S21可连接在节点N1与感测节点SO之间，并且包括响应于感测截止信号SOC而控制的NMOS晶体管。例如，当第n位线BLn的电压被发送到第一锁存器LAT1至第四锁存器LAT4(参考V41)时，第二十一开关S21可导通，并且当存储在第一锁存器LAT1至第四锁存器LAT4中的数据被发送到第五锁存器LAT5(参考V42)时以及当根据存储在第五锁存器LAT5中的数据而控制第n位线BLn的电压时，第二十一开关S21可截止。
第二十二开关S22可连接在被供应有电源电压VCC的端子与感测节点SO之间，并且包括响应于预充电信号PRECHSO_N而控制的PMOS晶体管。当第二十二开关S22导通时，电源电压VCC可被供应给感测节点SO，使得感测节点SO的电位可增大。在验证操作中感测节点SO的电位可改变，因此，在存储在第一锁存器LAT1至第四锁存器LAT4中的每一个中的数据被发送到第五锁存器LAT5之前，第二十二开关S22可导通。
例如，当感测节点SO的电位由于第二十二开关S22导通而变高时，第二十二开关S22截止。随后，第一锁存器LAT1至第四锁存器LAT4的数据可被发送到第五锁存器LAT5。即使当第一锁存器LAT1至第三锁存器LAT3的数据被发送到第五锁存器LAT5时，第二十二开关也可导通或截止。例如，当感测节点SO的电位由于第二十二开关S22导通而变高时，第二十二开关S22可截止，随后，第一锁存器LAT1的数据可被发送到第五锁存器LAT5。甚至在第二锁存器LAT的数据被发送到第五锁存器LAT5之前，第二十二开关S22也可导通，使得感测节点SO的电位变高。当第二十二开关S22截止时，第二锁存器LAT2的数据可被发送到第五锁存器LAT5。这样，存储在第一锁存器LAT1至第四锁存器LAT4中的每一个中的数据可被发送到第五锁存器LAT5。
图5是用于描述基于验证操作的结果施加到位线的位线电压的图。
参照图5，水平轴表示电压V，垂直轴表示存储器单元的数量N。编程操作可包括将编程电压施加到所选字线的编程电压施加操作以及感测存储器单元的阈值电压Vt的验证操作。编程电压施加操作和验证操作可构成一个编程循环，并且可在编程操作中执行多个编程循环。每当执行编程循环时，编程电压可按照阶段增加。这种编程方法可被称为增量阶跃脉冲编程(ISPP)方法。
为了改进存储器装置的可靠性，随着一个存储器单元中要存储的比特数增加，存储器单元的阈值电压Vt分布的宽度WD变窄。为了使阈值电压Vt分布的宽度WD变窄，在此实施方式中，可执行使用多个验证电压Vf1至Vf4的多个验证操作，并且可基于各个验证操作的结果设定下一编程循环的位线的电压。在此实施方式中，使用第一验证电压Vf1至第四验证电压Vf4，然而，验证电压的数量不限于此。
在此实施方式中，第一验证电压Vf1至第四验证电压Vf4可用于一个目标阈值电压的目的。当第一验证电压Vf1被设定为最低验证电压时，验证电压可被设定为接近第四验证电压Vf4的高验证电压。第四验证电压Vf4可以是目标验证电压。即，阈值电压等于或高于第四验证电压Vf4的存储器单元可以是验证操作通过的单元，阈值电压低于第四验证电压Vf4的存储器单元可以是验证操作失败的单元。在使用ISPP方法的编程操作中，可重复编程循环，直至所选存储器单元全部等于或大于第四验证电压Vf4。执行编程循环的次数受限，并且当即使执行编程循环直到受限次数，验证操作仍失败时，所选存储块可作为坏块处理。
在使用ISPP方法的编程操作中，相对于第一验证电压Vf1至第四验证电压Vf4，存储器单元的阈值电压可被分成第一状态U1至第五状态U5。例如，第一状态U1是阈值电压低于第一验证电压Vf1的状态，第二状态U2是阈值电压介于第一验证电压Vf1和第二验证电压Vf2之间的状态。第三状态U3是阈值电压介于第二验证电压Vf2和第三验证电压Vf3之间的状态，第四状态U4是阈值电压介于第三验证电压Vf3和第四验证电压Vf4之间的状态。由于第五状态U5是阈值电压高于第四验证电压Vf4的状态，所以第五状态U5是验证操作通过的状态。即，第一状态U1至第四状态U4是验证操作失败的状态。“表1”中示出在存储器单元的验证操作中存储在第一至第四锁存器(图4所示的LAT1至LAT4)中的数据。在“表1”中，将作为示例使用存储在第一反相节点Q1_N至第四反相节点Q4_N中的数据来描述存储在第一锁存器LAT1至第四锁存器LAT4中的数据。
[表1]
U1 U2 U3 U4 U5
Q1_N 0 1 1 1 1
Q2_N 0 0 1 1 1
Q3_N 0 0 0 1 1
Q4_N 0 0 0 0 1
参照“表1”，当使用第一验证电压Vf1至第四验证电压Vf4验证处于第一状态U1的存储器单元时，数据0可被存储在第一反相节点Q1_N至第四反相节点Q4_N中。当使用第一验证电压Vf1至第四验证电压Vf4验证处于第二状态U2的存储器单元时，数据1可被存储在第一反相节点Q1_N中，并且数据0可被存储在第二反相节点Q2_N至第四反相节点Q4_N中。当使用第一验证电压Vf1至第四验证电压Vf4验证处于第三状态U3的存储器单元时，数据1可被存储在第一反相节点Q1_N和第二反相节点Q2_N中，并且数据0可被存储在第三反相节点Q3_N和第四反相节点Q4_N中。当使用第一验证电压Vf1至第四验证电压Vf4验证处于第四状态U4的存储器单元时，数据1可被存储在第一反相节点Q1_N至第三反相节点Q3_N中，并且数据0可被存储在第四反相节点Q4_N中。当使用第一验证电压Vf1至第四验证电压Vf4验证处于第五状态U5的存储器单元时，数据1可被存储在第一反相节点Q1_N至第四反相节点Q4_N中。
因此，当所选存储器单元的验证操作失败时，编程禁止电压可被施加到与处于第五状态U5的存储器单元连接的位线，并且编程允许电压或编程控制电压可被选择性地施加到与处于第一状态U1至第四状态U4的存储器单元连接的位线。
编程禁止电压可以是允许存储器单元的阈值电压不增加编程电压的正电压，编程允许电压可以是低于编程电压并且不同于编程电压的电压。例如，编程允许电压可为0V。编程允许电压可被施加到与处于第一状态U1的存储器单元连接的位线。
编程控制电压可以是施加到与处于第二状态U2至第四状态U4的存储器单元连接的位线的正电压。即，由于存储器单元的阈值电压已接近作为目标验证电压的第四验证电压Vf4，所以编程控制电压可以是施加到位线以控制编程电压所导致的阈值电压变化的电压。
例如，在同一循环中，编程允许电压和编程控制电压可用于将处于第一状态U1的存储器单元的阈值电压增加至最高程度，将处于第二状态U2的存储器单元的阈值电压增加至次高程度，并且将处于第四状态U4的存储器单元的阈值电压增加至最低程度。
可根据第二状态U2至第四状态U4使用具有不同电平的编程允许电压，但是为了将具有各种电平的编程允许电压施加到位线，页缓冲器需要附加电路。因此，存储器装置的尺寸可能增加，并且功耗也可能增加。
因此，在此实施方式中，不通过控制施加到位线的编程允许电压的电平，而是通过控制将编程允许电压施加到位线所需的时间，可执行编程操作，其可减小阈值电压分布的宽度而不增加存储器装置的尺寸和功耗。
图6和图7是示出根据本公开的实施方式的位线电压设定方法的图。图6是示出验证操作的图，图7是示出编程操作的图。
在图6和图7中，将作为示例描述连接到第n位线BLn的第n页缓冲器PBn的感测操作。
参照图6，验证存储器单元的阈值电压是否已增加至目标电压的验证操作可使用多个验证电压来执行。在此实施方式中，描述使用四个验证电压Vf1至Vf4的情况，然而，验证电压的数量不限于此。
当第一验证电压Vf1至第四验证电压Vf4当中的第四验证电压Vf4是目标电压时，第三验证电压Vf3可被设定为低于第四验证电压Vf4，第二验证电压Vf2可被设定为低于第三验证电压Vf3，并且第一验证电压Vf1可被设定为低于第二验证电压Vf2。第一验证电压Vf1至第三验证电压Vf3全部低于第四验证电压Vf4，而是可被设定为高于比第四验证电压Vf4低的另一目标电压。
在所选存储器单元的验证操作中，可依次执行使用第一验证电压Vf1至第四验证电压Vf4的验证操作。关于第一验证电压Vf1至第四验证电压Vf4的验证结果可被分别存储在第一锁存器LAT1至第四锁存器LAT4中。例如，在使用第一验证电压Vf1的验证操作中感测的数据可被存储在第一锁存器LAT1中，并且在使用第二验证电压Vf2的验证操作中感测的数据可被存储在第二锁存器LAT2中。在使用第三验证电压Vf3的验证操作中感测的数据可被存储在第三锁存器LAT3中，并且在使用第四验证电压Vf4的验证操作中感测的数据可被存储在第四锁存器LAT4中。
当基于第n位线BLn的电压执行验证操作时，第n位线BLn可预充电至正电压，并且第一验证电压Vf1可被施加到所选字线。当所选存储器单元的阈值电压低于第一验证电压Vf1时，所选存储器单元处于导通状态，因此，第n位线BLn的电压可减小至0V。数据0可被存储在第一锁存器LAT1的第一反相节点(图4所示的Q1_N)中。当所选存储器单元的阈值电压高于第一验证电压Vf1时，所选存储器单元处于截止状态，因此，第n位线BLn的电压可维持为正电压。数据1可被存储在第一锁存器LAT1的第一反相节点(图4所示的Q1_N)中。
在使用第一验证电压Vf1的验证操作中感测的数据被存储在第一锁存器LAT1中之后，可执行使用第二验证电压Vf2的验证操作。可对执行使用第一验证电压Vf1的验证操作的同一存储器单元执行使用第二验证电压Vf2的验证操作。即，仅施加到所选字线的验证电压改变。
作为使用第二验证电压Vf2的验证操作的结果，当所选存储器单元的阈值电压低于第二验证电压Vf2时，数据0可被存储在第二锁存器LAT2的第二反相节点(图4所示的Q2_N)中。当所选存储器单元的阈值电压高于第二验证电压Vf2时，数据1可被存储在第二锁存器LAT2的第二反相节点(图4所示的Q2_N)中。
这样，当依次执行使用第一验证电压Vf1至第四验证电压Vf4的验证操作时，关于使用第一验证电压Vf1至第四验证电压Vf4的验证操作的数据可被分别存储在第一锁存器LAT1至第四锁存器LAT4中。
例如，当所选存储器单元处于第一状态(图5所示的U1)时，数据0可被存储在所有第一锁存器LAT1至第四锁存器LAT4中。当所选存储器单元处于第二状态(图5所示的U2)时，数据1可被存储在第一锁存器LAT1中，数据0可被存储在所有第二锁存器LAT2至第四锁存器LAT4中。当所选存储器单元处于第三状态(图5所示的U3)时，数据1可被存储在第一锁存器LAT1和第二锁存器LAT2中，并且数据0可被存储在第三锁存器LAT3和第四锁存器LAT4中。当所选存储器单元处于第四状态(图5所示的U4)时，数据1可被存储在第一锁存器LAT1至第三锁存器LAT3中，并且数据0可被存储在第四锁存器LAT4中。当所选存储器单元处于第五状态(图5所示的U5)时，数据1可被存储在所有第一锁存器LAT1至第四锁存器LAT4中。存储在锁存器中的数据可意指存储在锁存器的反相节点Q1_N至Q4_N中的数据。
参照图7，在对所选存储器单元进行编程的操作期间，数据被存储在第一锁存器LAT1至第四锁存器LAT4中。第n位线BLn的电压可通过依次使用存储在第一锁存器LAT1至第四锁存器LAT4中的数据而变化。通过控制第一传输信号TRAN1至第五传输信号TRAN5，存储在第一锁存器LAT1至第四锁存器LAT4中的各个数据可被发送到第五锁存器LAT5。施加到第n位线BLn的位线电压Vbl可根据存储在第五锁存器LAT5中的数据而变化。按照数据发送的顺序，存储在第四锁存器LAT4中的数据可被优先发送到第五锁存器LAT5(71)，随后，存储在第一锁存器LAT1至第三锁存器LAT3中的数据可按第三锁存器LAT3、第二锁存器LAT2和第一锁存器LAT1(72、73和74)的顺序被依次发送到第五锁存器LAT5。另选地，在存储在第四锁存器LAT4至第二锁存器LAT2中的数据被同时发送到第五锁存器LAT5之后，存储在第一锁存器LAT1中的数据可最后被发送到第五锁存器LAT5。
即，在此实施方式中，将编程控制电压施加到位线所需的时间随着存储器单元的阈值电压与目标电压之间的差异增加而延迟，并且随着存储器单元的阈值电压与目标电压之间的差异减小而增加，以使得可控制阈值电压的变化。因此，存储器单元的阈值电压分布的宽度可变窄。
在一些实施方式中，存储在第一锁存器LAT1至第四锁存器LAT4中的数据发送的顺序可变化，并且在编程操作中使用的各种电压也可随着数据发送的顺序一起变化。
将参照图8至图12详细描述基于上述方法的各种实施方式。图8至图12示出在通过使用第一验证电压Vf1至第四验证电压Vf4的验证操作将数据存储在第一锁存器LAT1至第四锁存器LAT4中的每一个中之后的步骤。
图8是示出用于描述根据本公开的第一实施方式的编程操作方法的波形的图。
参照图4和图8，在第一实施方式中，编程电压Vpgm和页感测信号PBSENSE的电平可恒定地维持，并且第n位线BLn的电压可根据将存储在第一锁存器LAT1至第四锁存器LAT4中的数据发送到第五锁存器LAT5所需的时间而变化。
在A1至A2之间的区段中，第二十一开关S21根据低逻辑电平L的感测截止信号SOC而截止，以使得节点N1与感测节点SO之间的连接中断。当预充电信号PRECHSO_N从高逻辑电平H切换为低逻辑电平L时，感测节点SO预充电至高逻辑电平H。当第四传输信号TRAN4和第五传输信号TRAN5依次切换为高逻辑电平H时，存储在第四锁存器LAT4的第四反相节点Q4_N中的数据被发送到第五锁存器LAT5的第五反相节点Q5_N。例如，当数据1被存储在第五反相节点Q5_N中时，数据0被存储在第五节点Q5中。当数据0被存储在第五反相节点Q5_N中时，数据1被存储在第五节点Q5中。
从时间A2，放电信号SA_DIS从低逻辑电平L改变为高逻辑电平H。然而，在一些实施方式中，从时间A1，放电信号SA_DIS可改变为高逻辑电平H。
在A2至A3之间的区段中，当第五节点Q5的数据为1时，第三开关S3导通并且第四开关S4截止。因此，节点N1可放电至0V。当具有高电压HV的电平的页感测信号PBSENSE被施加到第一开关S1时，第一开关S1可根据高电压HV而导通。由于第一开关S1至第三开关S3全部导通，所以在第n位线BLn与接地端子GND之间形成电流路径，以使得第n位线BLn的电位变为0V。0V可以是编程允许电压。
当第五节点Q5的数据为0时，第三开关S3截止并且第四开关S4导通。因此，节点N1可预充电至电源电压VCC的电平。当页感测信号PBSENSE以高电压HV的电平施加到第一开关S1时，第一开关S1的导通电平可增加。由于第三开关S3截止并且第四开关S4导通，所以在第n位线BLn与电源电压VCC端子之间形成电流路径，以使得第n位线BLn的电位预充电至电源电压VCC的电平。电源电压VCC可用作编程禁止电压。随后，页感测信号PBSENSE改变为低逻辑电平L以设定下一电平。
当预充电信号PRECHSO_N从高逻辑电平H切换为低逻辑电平L时，感测节点SO预充电至高逻辑电平H。当第三传输信号TRAN3和第五传输信号TRAN5依次切换为高逻辑电平H时，存储在第三锁存器LAT3的第三反相节点Q3_N中的数据被发送到第五锁存器LAT5的第五反相节点Q5_N。
在A3至A4之间的区段中，通过电压Vpass被施加到未选字线Unsel-WL和所选字线Sel-WL，并且第二传输信号TRAN2改变为高逻辑电平H。当具有感测电压Vs的电平的页感测信号PBSENSE被施加到第一开关S1时，第一开关S1可根据感测电压Vs的电平而导通。感测电压Vs可以是低于高电压HV的正电压。因此，施加有感测电压Vs的第一开关S1的导通电平可低于施加有高电压HV的第一开关S1的导通电平。
当预充电信号PRECHSO_N从高逻辑电平H切换为低逻辑电平L时，感测节点SO预充电至高逻辑电平H。当第二传输信号TRAN2和第五传输信号TRAN5依次切换为高逻辑电平H时，存储在第二锁存器LAT2的第二反相节点Q2_N中的数据被发送到第五锁存器LAT5的第五反相节点Q5_N。
当第五节点Q5的数据为1时，第四开关S4截止，并且第一开关S1至第三开关S3全部导通。因此，在第n位线BLn与接地端子GND之间形成电流路径，以使得第n位线BLn的电位变为0V。0V可以是编程允许电压。
当第五节点Q5的数据为0时，第四开关S4导通。因此，在第n位线BLn与电源电压VCC端子之间形成电流路径，以使得具有正电压的编程控制电压Vc被施加到第n位线BLn。编程控制电压Vc可以是高于编程允许电压且低于编程禁止电压的正电压。可根据第一开关S1的导通电平来控制编程控制电压Vc的电平。
当设定第n位线BL1n的电压时，编程电压Vpgm可被施加到所选字线Sel-WL。
在A4至A5之间的区段中，当预充电信号PRECHSO_N从高逻辑电平H切换为低逻辑电平L时，感测节点SO预充电至高逻辑电平H。当第一传输信号TRAN1和第五传输信号TRAN5依次切换为高逻辑电平H时，存储在第一锁存器LAT1的第一反相节点Q1_N中的数据被发送到第五锁存器LAT5的第五反相节点Q5_N。编程控制电压或编程允许电压可根据发送到第五锁存器LAT5的数据被施加到第n位线BLn。在一些实施方式中，A1至A2之间、A2至A3之间、A3至A4之间以及A4至A5之间的区段的时间可变化。
在A5至A6之间的区段期间，可根据施加到第n位线BLn的电压和施加到所选字线Sel-WL的编程电压Vpgm对所选存储器单元进行编程。
在A6至A7之间的区段中，页感测信号PBSENSE可改变为低逻辑电平L。
在A7，所有线可放电以执行下一验证操作。
如上所述，作为使用不同验证电压的验证操作的结果的数据在不同的时间被发送到第五锁存器LAT5，根据发送到第五锁存器LAT5的数据来控制将编程控制电压施加到第n位线BLn所需的时间，以使得可控制存储器单元的阈值的变化。即，控制将电压施加到第n位线BLn所需的时间，而无需根据存储器单元的阈值电压控制施加到第n位线BLn的电压的电平，从而不需要用于生成具有各种电平的编程控制电压的电路。因此，可执行编程操作，其使存储器单元的阈值电压变窄，而不会增加存储器装置的尺寸。
图9是示出用于描述根据本公开的第二实施方式的编程操作方法的波形的图。
参照图9，在第二实施方式中，除了页感测信号PBSENSE之外的其它信号可与第一实施方式中类似地控制。在第二实施方式中，页感测信号PBSENSE的电平可根据第一传输信号TRAN1至第三传输信号TRAN3依次改变为高逻辑电平H的时间而按照阶段减小(即，逐步减小)。例如，在A3至A4之间的区段中，页感测信号PBSENSE可被设定为具有低于高电压HV的正电压的第一感测电压Vs1。在区段A4至A5中，页感测信号PBSENSE可被设定为具有低于第一感测电压Vs1的正电压的第二感测电压Vs2。在A5至A6之间的区段中，页感测信号PBSENSE可被设定为具有低于第二感测电压Vs2的正电压的第三感测电压Vs3。
当页感测信号PBSENSE变为第一感测电压Vs1的电平时，第一开关S1根据第一感测电压Vs1而导通，因此，第一编程控制电压Vc1或编程允许电压可被施加到第n位线BLn。当页感测信号PBSENSE变为第二感测电压Vs2的电平时，第一开关S1根据第二感测电压Vs2而导通，因此，低于第一编程控制电压Vc1的第二编程控制电压Vc2或编程允许电压可被施加到第n位线BLn。当页感测信号PBSENSE变为第三感测电压Vs3的电平时，第一开关S1根据第三感测电压Vs3而导通，因此，低于第二编程控制电压Vc2的第三编程控制电压Vc3或编程允许电压可被施加到第n位线BLn。
在第二实施方式中，A1至A3之间以及A6至A7之间的区段与第一实施方式中相同地执行，因此，将省略详细描述。
图10是示出用于描述根据本公开的第三实施方式的编程操作方法的波形的图。
参照图10，除了编程电压Vpgm1至Vpgm3之外的其它信号可与第一实施方式中类似地控制。在第三实施方式中，编程电压Vpgm可在A3至A4之间的区段中增加至高于通过电压Vpass的第一编程电压Vpgm1，在A4至A5之间的区段中增加至高于第一编程电压Vpgm1的第二编程电压Vpgm2，并且在A5至A6之间的区段中增加至高于第二编程电压Vpgm2的第三编程电压Vpgm3。即，随着阈值电压接近目标电压，低编程电压可被施加到所选字线Sel_WL，并且随着阈值电压与目标电压之间的差异增加，高编程电压可被施加到所选字线Sel_WL。第三实施方式中的第三编程电压Vpgm3可同样设定为第一实施方式中的编程电压Vpgm。
图11是示出用于描述根据本公开的第四实施方式的编程操作方法的波形的图。
参照图11，在第四实施方式中，在页感测信号PBSENSE维持为高电压HV的恒定电平时，可控制第四传输信号TRAN4至第一传输信号TRAN1改变为高逻辑电平H的时间以及编程电压的电平。
在B1至B2之间的区段中，第二十一开关S21根据低逻辑电平L的感测截止信号SOC而截止，以使得节点N1与感测节点SO之间的连接中断。当预充电信号PRECHSO_N从高逻辑电平H切换为低逻辑电平L时，感测节点SO预充电至高逻辑电平H。当第四传输信号TRAN4和第五传输信号TRAN5依次切换为高逻辑电平H时，存储在第四锁存器LAT4中的数据被发送到第五锁存器LAT5。
在B2至B3之间的区段中，具有高电压HV的电平的页感测信号PBSENSE被施加到第一开关S1，第一开关S1可根据高电压HV的电平而导通。
当第一开关S1导通时，编程允许电压0V或编程禁止电压VCC可根据存储在第五锁存器LAT5中的数据而被施加到第n位线BLn。
在B3至B4之间的区段中，通过电压Vpass可被施加到未选字线Unsel_WL和所选字线Sel_WL，随后，高于通过电压Vpass的第一编程电压Vpgm1可被施加到所选字线Sel_WL。在B3至B4之间的区段中，由于存储在第三锁存器LAT3中的数据被发送到第五锁存器LAT5，所以可根据存储在第三锁存器LAT3中的数据来确定第n位线BLn的电压。因此，当数据0被存储在第三锁存器LAT3的第三反相节点Q3_N中时，编程允许电压0V可被施加到第n位线BLn。当数据1被存储在第三锁存器LAT3的第三反相节点Q3_N中时，编程禁止电压VCC可被施加到第n位线BLn。在B3至B4之间的区段中，由于相对低于其它编程电压的第一编程电压Vpgm1被施加到所选字线Sel_WL，所以所选存储器单元的阈值电压的变化可小于施加最大编程电压时。
在B4至B5之间的区段中，高于第一编程电压Vpgm1的第二编程电压Vpgm2可被施加到所选字线Sel_WL。第二传输信号TRAN2可改变为高逻辑电平H，以使得存储在第二锁存器LAT2中的数据被发送到第五锁存器LAT5，并且编程允许电压0V或编程禁止电压VCC可根据发送到第五锁存器LAT5的数据而被施加到第n位线BLn。例如，当在B3至B4之间的区段中编程禁止电压被施加到第n位线BLn时，甚至在B4至B5之间的区段中也可连续地施加编程禁止电压。当在B3至B4之间的区段中编程允许电压被施加到第n位线BLn时，编程允许电压或编程禁止电压可根据发送到第五锁存器LAT5的数据而被施加到第n位线BLn。
在B5至B6之间的区段中，高于第二编程电压Vpgm2的第三编程电压Vpgm3可被施加到所选字线Sel_WL。第一传输信号TRAN1可改变为高逻辑电平H，以使得存储在第一锁存器LAT1中的数据被发送到第五锁存器LAT5，并且编程允许电压0V或编程禁止电压VCC可根据发送到第五锁存器LAT5的数据而被施加到第n位线BLn。例如，当在B4至B5之间的区段中编程禁止电压被施加到第n位线BLn时，甚至在B5至B6之间的区段中也可连续地施加编程禁止电压。当在B4至B5之间的区段中编程允许电压被施加到第n位线BLn时，编程允许电压或编程禁止电压可根据发送到第五锁存器LAT5的数据而被施加到第n位线BLn。
在B6至B7之间的区段期间，可根据施加到第n位线BLn的电压和施加到所选字线Sel_WL的编程电压Vpgm来对所选存储器单元进行编程，并且在特定时间之后感测信号PBSENSE可改变为低逻辑电平L。
在时间A7，所有线可放电以执行下一验证操作。
图12是示出用于描述根据本公开的第五实施方式的编程操作方法的波形的图。
参照图12，在第五实施方式中，可控制编程电压的电平。例如，与第一至第四实施方式不同，在第五实施方式中，在验证操作之后存储在第一锁存器LAT1至第四锁存器LAT4中的数据(参见表1)可通过操作重置。
在第五实施方式中，存储在第一锁存器LAT1和第二锁存器LAT2中的数据可进行异或运算以存储在第一锁存器LAT1中，存储在第二锁存器LAT2和第三锁存器LAT3中的数据可进行异或运算以存储在第二锁存器LAT2中，存储在第三锁存器LAT3和第四锁存器LAT4中的数据可进行异或运算以存储在第三锁存器LAT3中，存储在第一锁存器LAT1至第三锁存器LAT3中的数据可进行异或运算以存储在第四锁存器LAT4中。当通过上述操作重置“表1”的数据时，重置的数据示出于“表2”中。
将作为示例描述第二状态U2。在“表1”中，当执行第二状态U2的验证操作时，数据1被存储在第一锁存器LAT1和第四锁存器LAT4中，并且数据0被存储在第二锁存器LAT2和第三锁存器LAT3中。当存储在第一锁存器LAT1和第二锁存器LAT2中的数据进行异或运算时，数据变为1，因此，数据1可被存储在第二状态U2的第一锁存器LAT1中。当存储在第二锁存器LAT2和第三锁存器LAT3中的数据进行异或运算时，数据变为0，因此，数据0可被存储在第二状态U2的第二锁存器LAT2中。当存储在第三锁存器LAT3和第四锁存器LAT4中的数据进行异或运算时，数据变为1，因此，数据0可被存储在第二状态U2的第三锁存器LAT3中。当存储在第一锁存器LAT1至第三锁存器LAT3中的数据进行异或运算时，数据变为1，因此，数据1可被存储在第二状态U2的第四锁存器LAT4中。通过上述操作重置的数据示出于“表2”中。
[表2]
U1 U2 U3 U4 U5
Q1_N 0 1 0 0 0
Q2_N 0 0 1 0 0
Q3_N 0 0 0 1 0
Q4_N 0 1 1 1 1
在C1至C2之间的区段中，第二十一开关S21根据低逻辑电平L的感测截止信号SOC而截止，以使得节点N1与感测节点SO之间的连接中断。当预充电信号PRECHSO_N从高逻辑电平H切换为低逻辑电平L时，感测节点SO预充电至高逻辑电平H。当第四传输信号TRAN4和第五传输信号TRAN5依次切换为高逻辑电平H时，存储在第四锁存器LAT4中的数据可被发送到第五锁存器LAT5。
在C2至C3之间的区段中，当具有高电压HV的电平的页感测信号PBSENSE被施加到第一开关S1时，第一开关S1导通，因此，编程允许电压0V或编程禁止电压VCC可根据存储在第五锁存器LAT5中的数据而被施加到第n位线BLn。
在C2至C3之间的区段中，当预充电信号PRECHSO_N从高逻辑电平H切换为低逻辑电平L时，感测节点SO预充电至高逻辑电平H。当第一传输信号TRAN1和第五传输信号TRAN5依次切换为高逻辑电平H时，存储在第一锁存器LAT1中的数据可被发送到第五锁存器LAT5。
从时间C2，放电信号SA_DIS从低逻辑电平L改变为高逻辑电平H。在一些实施方式中，从时间C1，放电信号SA_DIS可改变为高逻辑电平H。
在C3至C4之间的区段中，当具有感测电压Vs的电平的页感测信号PBSENSE被施加到第一开关S1时，第一开关S1可根据感测电压Vs的电平而导通。因此，施加有感测电压Vs的第一开关S1的导通电平可低于施加有高电压HV的第一开关的导通电平。
通过电压Vpass可被施加到未选字线Unsel_WL和所选字线Sel_WL，随后，第三编程电压Vpgm3可被施加到所选字线Sel_WL。第三编程电压Vpgm3可以是等于第三实施方式的第三编程电压Vpagm3的电压。可根据第n位线BLn的电压和第三编程电压Vpgm3对存储器单元进行编程。
在C4至C5之间的区段中，当预充电信号PRECHSO_N从高逻辑电平H切换为低逻辑电平L时，感测节点SO可预充电至高逻辑电平H。当第二传输信号TRAN2和第五传输信号TRAN5依次切换为高逻辑电平H时，存储在第二锁存器LAT2中的数据可被发送到第五锁存器LAT5。编程允许电压(即，0V)或编程控制电压Vc可根据发送到第五锁存器LAT5的数据而被施加到第n位线BLn。
在C5至C6之间的区段中，施加到所选字线Sel_WL的第三编程电压Vpgm3可减小至第二编程电压Vpgm2。当预充电信号PRECHSO_N从高逻辑电平H切换为低逻辑电平L时，感测节点SO可预充电至高逻辑电平H。当第三传输信号TRAN3和第五传输信号TRAN5依次切换为高逻辑电平H时，存储在第三锁存器LAT3中的数据可被发送到第五锁存器LAT5。第n位线BLn的电位可根据发送到第五锁存器LAT5的数据来维持先前的电平或者减小。
在C6至C7之间的区段中，施加到所选字线Sel_WL的第二编程电压Vpgm2可减小至第一编程电压Vpgm1。可根据施加到第n位线BLn的电压和施加到所选字线Sel_WL的编程电压Vpgm来对所选存储器单元进行编程。第n位线BLn的电位可根据发送到第五锁存器LAT5的数据来维持先前的电平或者减小。
在第一编程电压Vpgm1被施加到所选字线Sel_WL达特定时间之后，页感测信号PBSENSE可改变为低逻辑电平L。
在时间C7，所有线可放电以执行下一验证操作。
图13至图15是示出存储器单元的阈值电压分布的图。
图13示出各自能够存储2比特数据的多级单元(MLC)的阈值电压分布。参照图13，使用MLC方法编程的存储器单元可被编程为擦除状态ER和第一编程状态PV1至第三编程状态PV3当中的一个编程状态。在上述第一至第五实施方式中，在各个阈值电压分布中相对低的阈值电压L_vt增加，以使得阈值电压分布的宽度WD可变窄。
图14示出各自能够存储3比特数据的三级单元(TLC)的阈值电压分布。存储器单元可被编程为擦除状态ER和第一编程状态PV1至第七编程状态PV7当中的一个编程状态。
图15示出各自能够存储4比特数据的四级单元(QLC)的阈值电压分布。存储器单元可被编程为擦除状态ER和第一编程状态PV1至第十五编程状态PV15当中的一个编程状态。
上述第一至第五实施方式可应用于使用图14和图15所示的TLC方法和QLC方法驱动的存储器装置，并且可应用于使用高于QLC方法的方法的存储器装置。即，阈值电压分布的数量随着一个存储器单元中要存储的比特数增加而增加。根据此实施方式，阈值电压的宽度可变窄，以使得即使当阈值电压分布的数量增加时，存储器装置的可靠性也可改进。
图16是示出包括图1所示的存储器装置1100的存储器系统1000的实施方式的图。
参照图16，存储器系统1000可包括被配置为存储数据的存储器装置1100以及被配置为在存储器装置1100和主机2000之间通信的控制器1200。
存储器系统1000中可包括多个存储器装置，各个存储器装置可根据上述第一至第五实施方式之一执行编程操作。存储器装置可通过至少一个通道连接到控制器1200。例如，多个存储器装置可连接到一个通道。即使当多个通道连接到控制器1200时，多个存储器装置可连接到各个通道。
控制器1200可在主机2000和存储器装置1100之间通信。控制器1200可响应于来自主机2000的请求而控制存储器装置1100，或者执行用于改进存储器系统1000的性能的后台操作。主机2000可生成对各种操作的请求，并且将所生成的请求输出到存储器系统1000。例如，请求可包括能够控制编程操作的编程请求、能够控制读操作的读请求、能够控制擦除操作的擦除请求等。
主机2000可通过诸如高速外围组件互连(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附接SCSI(SAS)或高速非易失性存储器(NVMe)、通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的各种接口来与存储器系统1000通信。
图17是示出包括图1所示的存储器装置1100的存储器系统30000的另一实施方式的图。
参照图17，存储器系统30000可被实现为蜂窝电话、智能电话、平板PC、个人数字助理(PDA)或无线通信装置。存储器系统30000可包括存储器装置1100以及能够控制存储器装置1100的操作的控制器1200。控制器1200可在处理器3100的控制下控制存储器装置1100的数据存取操作(例如，编程操作、擦除操作、读操作等)。
存储器装置1100可执行与上述第一至第五实施方式之一对应的编程操作。编程在存储器装置1100中的数据可在控制器1200的控制下通过显示器3200输出。
无线电收发器3300可通过天线ANT来发送/接收无线电信号。例如，无线电收发器3300可将通过天线ANT接收的无线电信号改变为可由处理器3100处理的信号。因此，处理器3100可处理从无线电收发器3300输出的信号并将所处理的信号发送到控制器1200或显示器3200。控制器1200可将由处理器3100处理的信号发送到存储器装置1100。另外，无线电收发器3300可将从处理器3100输出的信号改变为无线电信号，并且通过天线ANT将改变的无线电信号输出到外部装置。输入装置3400是能够输入用于控制处理器3100的操作的控制信号或者要由处理器3100处理的数据的装置，并且可被实现为诸如触摸板、计算机鼠标、键区或键盘的指点装置。处理器3100可控制显示器3200的操作，使得从控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可通过显示器3200输出。
在一些实施方式中，能够控制存储器装置1100的操作的控制器1200可被实现为处理器3100的一部分，或者被实现为与处理器3100分离的芯片。
图18是示出包括图1所示的存储器装置1100的存储器系统70000的另一实施方式的图。
参照图18，存储器系统70000可被实现为存储卡或智能卡。存储器系统70000可包括存储器装置1100、控制器1200和卡接口7100。
控制器1200可控制存储器装置1100与卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，然而，本公开不限于此。
存储器装置1100可执行与上述第一至第五实施方式之一对应的编程操作。编程在存储器装置1100中的数据可在控制器1200的控制下通过卡接口7100输出。
卡接口7100可根据主机60000的协议来对主机60000与控制器1200之间的数据交换进行接口。在一些实施方式中，卡接口7100可支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可意指能够支持主机60000所使用的协议的硬件、嵌入在硬件中的软件或者信号传输方案。
根据本公开，存储器单元的阈值电压分布的宽度可变窄，而没有存储器装置的尺寸的任何增加，以使得存储器装置的可靠性可改进。
相关申请的交叉引用
本申请要求2019年12月23日提交的韩国专利申请号10-2019-0173264的优先权，其整体通过引用并入本文。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储器单元，所述存储器单元连接在位线与源极线之间；
电压发生器，该电压发生器被配置为生成验证电压；
页缓冲器，该页缓冲器被配置为存储基于所述验证电压和所述存储器单元当中的所选存储器单元的阈值电压来指示所述所选存储器单元的状态是由所述验证电压限定的多个状态中的一个状态的数据；以及
逻辑电路，该逻辑电路被配置为：
基于由所述数据指示的所述存储器单元的所述状态，控制所述页缓冲器以将编程允许电压、编程禁止电压或编程控制电压施加到所述位线；并且
当所述所选存储器单元的所述状态是包括在所述多个状态中的与所述编程控制电压对应的状态中的一个状态时，根据所述存储器单元的所述状态来调整施加所述编程控制电压的时间。
2.根据权利要求1所述的存储器装置，其中，所述页缓冲器包括：
多个输入锁存器，所述多个输入锁存器被配置为存储在使用所述验证电压的验证操作中分别感测的所述数据；
输出锁存器，该输出锁存器被配置为依次接收来自所述输入锁存器的数据；
预充电电路，该预充电电路被配置为根据存储在所述输出锁存器中的数据来将所述位线预充电至正电压；以及
放电电路，该放电电路被配置为根据存储在所述输出锁存器中的数据来对所述位线进行放电。
3.根据权利要求2所述的存储器装置，其中，在编程操作中，所述多个输入锁存器将所存储的数据依次发送到所述输出锁存器。
4.根据权利要求3所述的存储器装置，其中，所述多个输入锁存器：
向所述输出锁存器发送通过所述验证电压当中的较高的验证电压感测的数据；并且
随后在先前数据被发送之后经过特定时间之后，向所述输出锁存器发送通过所述验证电压当中的较低的验证电压感测的数据。
5.根据权利要求2所述的存储器装置，其中，所述预充电电路连接在节点与电源电压端子之间，并且
其中，所述放电电路连接在所述节点与接地端子之间。
6.根据权利要求5所述的存储器装置，该存储器装置还包括连接在所述节点与所述位线之间并根据页感测信号来被控制的开关。
7.根据权利要求6所述的存储器装置，其中，所述开关的导通电平根据所述页感测信号的电平而变化。
8.根据权利要求7所述的存储器装置，其中，当所述页感测信号的电平为高电压时，所述编程允许电压或所述编程禁止电压被施加到所述位线，
其中，当所述页感测信号的电平是具有低于所述高电压的正电压的感测电压时，所述编程允许电压或所述编程控制电压被施加到所述位线。
9.根据权利要求7所述的存储器装置，其中，在所述多个输入锁存器依次向所述输出锁存器发送数据时，所述电压发生器向所选字线输出具有恒定电平的编程电压，
其中，在输出具有所述恒定电平的所述编程电压时，所述逻辑电路根据所述数据被发送的时间来将所述页感测信号的电平逐步减小。
10.根据权利要求7所述的存储器装置，其中，当所述多个输入锁存器依次向所述输出锁存器发送数据时，所述电压发生器向所选字线输出具有按照阶段增加的电平的编程电压，
其中，在输出具有按照阶段增加的电平的所述编程电压时，所述逻辑电路将所述页感测信号恒定地维持在感测电压的电平处。
11.根据权利要求2所述的存储器装置，其中，在所述多个输入锁存器依次向所述输出锁存器发送数据时，所述电压发生器向所选字线输出具有恒定电平的编程电压。
12.根据权利要求7所述的存储器装置，其中，所述多个输入锁存器：
同时向所述输出锁存器发送除了通过所述验证电压当中的最低验证电压感测的数据之外的通过其它验证电压感测的数据；并且
在所述数据被同时发送到所述输出锁存器之后，将通过所述最低验证电压感测的数据发送到所述输出锁存器。
13.根据权利要求12所述的存储器装置，其中，所述电压发生器将编程电压的电平逐步减小，并且
其中，在所述编程电压逐步减小时，所述逻辑电路将所述页感测信号恒定地维持在感测电压的电平处。
14.一种用于操作存储器装置的方法，该方法包括以下步骤：
分别使用多个验证电压对存储器单元执行验证操作；
将编程电压施加到与所述存储器单元连接的所选字线；
在施加所述编程电压的同时，基于由所述多个验证电压限定的多个状态当中的所述存储器单元的状态来将编程允许电压、编程禁止电压或编程控制电压施加到与所述存储器单元连接的位线；以及
当所述存储器单元的所述状态是包括在所述多个状态中的与所述编程控制电压对应的状态中的一个状态时，根据所述存储器单元的所述状态来调整施加所述编程控制电压的时间。
15.根据权利要求14所述的方法，其中，所述多个验证电压被用于根据要编程至目标电压的所述存储器单元的阈值电压来确定所述存储器单元的所述状态。
16.根据权利要求14所述的方法，其中，在所述编程允许电压、所述编程禁止电压或所述编程控制电压被施加到所述位线时，恒定地维持所述编程电压。
17.根据权利要求14所述的方法，其中，在所述编程允许电压、所述编程禁止电压或所述编程控制电压被施加到所述位线时，逐步减小所述编程电压。
18.根据权利要求14所述的方法，其中，在所述编程允许电压、所述编程禁止电压或所述编程控制电压被施加到所述位线时，逐步增大所述编程电压。
19.一种用于操作存储器装置的方法，该方法包括以下步骤：
对存储器单元进行编程以将该存储器单元的阈值电压增大至目标电压；
通过使用多个验证电压来验证所述存储器单元；以及
通过控制施加到与所述存储器单元连接的位线的电压来执行编程操作，直至所验证的存储器单元的阈值电压增大至所述目标电压，所述电压包括编程允许电压、编程禁止电压和编程控制电压中的一者，
其中，控制所述电压的步骤包括以下步骤：
当所述电压为所述编程控制电压时，基于在使用所述多个验证电压的验证操作中感测的多个状态当中的所述存储器单元的状态来控制将所述电压施加到所述位线的时间；以及
依次控制施加到将所述位线和页缓冲器连接的开关的页感测信号的电平。
20.一种用于操作存储器装置的方法，该方法包括以下步骤：
对存储器单元进行编程以将该存储器单元的阈值电压增大至目标电压；
使用多个验证电压来验证所述存储器单元；以及
通过控制施加到与所述存储器单元连接的位线的电压来执行编程操作，直至所验证的存储器单元的阈值电压增大至所述目标电压，所述电压包括编程允许电压、编程禁止电压和编程控制电压中的一者，
其中，控制所述电压的步骤包括以下步骤：
当所述电压为所述编程控制电压时，基于在使用所述多个验证电压的验证操作中感测的多个状态当中的所述存储器单元的状态来控制将所述电压施加到所述位线的时间；以及
根据所控制的时间来控制施加到将所述位线和页缓冲器连接的开关的页感测信号的电平。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11127467B1 (en) 2020-06-19 2021-09-21 Western Digital Technologies, Inc. Hybrid erase mode for high data retention in memory device
US11120880B1 (en) * 2020-06-19 2021-09-14 Western Digital Technologies, Inc. Command sequence for hybrid erase mode for high data retention in memory device
KR20220104947A (ko) 2021-01-19 2022-07-26 에스케이하이닉스 주식회사 메모리 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110001577A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 프로그램 방법
KR20110132767A (ko) * 2010-06-03 2011-12-09 삼성전자주식회사 비휘발성 메모리 장치, 이의 프리차지 전압 제어방법 및 이를 포함하는 장치들
CN102820051A (zh) * 2011-06-09 2012-12-12 爱思开海力士有限公司 半导体器件及其操作方法
KR20140028714A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20150010381A (ko) * 2013-07-19 2015-01-28 삼성전자주식회사 비휘발성 메모리 장치 및 그 프로그램 방법
CN107346666A (zh) * 2016-05-04 2017-11-14 爱思开海力士有限公司 半导体存储装置
KR20190105326A (ko) * 2018-03-05 2019-09-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101066746B1 (ko) * 2008-12-08 2011-09-22 주식회사 하이닉스반도체 페이지 버퍼 회로 및 이를 구비한 불휘발성 메모리 소자와 그 동작 방법
KR101139107B1 (ko) * 2010-06-04 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치의 프로그램 방법
KR20140144990A (ko) 2013-06-12 2014-12-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20160052277A (ko) 2014-11-04 2016-05-12 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20160108770A (ko) * 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US11114173B2 (en) * 2016-12-29 2021-09-07 SK Hynix Inc. Semiconductor memory device and method of operating the same
KR20190057701A (ko) * 2017-11-20 2019-05-29 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
KR102461099B1 (ko) * 2018-08-07 2022-11-01 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 저장 장치 및 그 동작 방법
KR102442219B1 (ko) * 2018-10-08 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110001577A (ko) * 2009-06-30 2011-01-06 주식회사 하이닉스반도체 반도체 메모리 장치 및 이의 프로그램 방법
KR20110132767A (ko) * 2010-06-03 2011-12-09 삼성전자주식회사 비휘발성 메모리 장치, 이의 프리차지 전압 제어방법 및 이를 포함하는 장치들
CN102820051A (zh) * 2011-06-09 2012-12-12 爱思开海力士有限公司 半导体器件及其操作方法
KR20140028714A (ko) * 2012-08-30 2014-03-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20150010381A (ko) * 2013-07-19 2015-01-28 삼성전자주식회사 비휘발성 메모리 장치 및 그 프로그램 방법
CN107346666A (zh) * 2016-05-04 2017-11-14 爱思开海力士有限公司 半导体存储装置
KR20190105326A (ko) * 2018-03-05 2019-09-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법

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