KR20160052277A - 반도체 장치 및 이의 동작 방법 - Google Patents

반도체 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 셀의 문턱전압이 메인 검증전압보다 높아지도록 상기 메모리 셀의 프로그램 동작을 수행하는 단계를 포함하며, 상기 프로그램 동작이 수행되는 동안, 상기 메모리 셀의 문턱전압과 상기 메모리 셀에 연결된 워드라인에 프로그램 전압이 인가되는 횟수에 따라 상기 메모리 셀에 연결된 비트라인에 인가되는 비트라인 전압을 단계적으로 높이는 반도체 장치 및 이의 동작 방법을 포함한다.

Description

반도체 장치 및 이의 동작 방법{Semiconductor device and operating method thereof}
본 발명은 반도체 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 반도체 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 데이터가 저장되는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 메모리 블록들로 이루어지며, 각각의 메모리 블록에는 다수의 메모리 셀들이 포함된다.
하나의 메모리 셀에 1 비트(bit)의 데이터가 저장되는 셀을 싱글 레벨 셀(single level cell; SLC)이라 하는데, 데이터 용량 증가 및 제조비용 절감을 위하여 최근에는 하나의 메모리 셀에 2 비트 이상의 데이터를 저장하는 기술이 연구되고 있다. 통상적으로, 하나의 메모리 셀에 2 비트(bits)의 데이터가 저장되는 셀을 멀티 레벨 셀(multi level cell; MLC)이라 하며, 하나의 메모리 셀에 3 비트(bits)의 데이터가 저장되는 셀을 트리플 레벨 셀(triple level cell; TLC)이라 한다.
하지만, 메모리 셀에 저장되는 비트의 수가 증가할수록 프로그램, 리드 및 소거 동작시 복잡한 연산을 수행하게 되므로 동작시간이 증가할 수 있으며, 메모리 셀들의 문턱전압 분포의 폭이 넓어질 수 있다.
본 발명의 실시예는 프로그램 동작시 메모리 셀들의 문턱전압 분포의 폭을 좁힐 수 있는 반도체 장치 및 이의 동작 방법을 제고한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 메모리 셀의 문턱전압이 메인 검증전압보다 높아지도록 상기 메모리 셀의 프로그램 동작을 수행하는 단계를 포함하며, 상기 프로그램 동작이 수행되는 동안, 상기 메모리 셀의 문턱전압과 상기 메모리 셀에 연결된 워드라인에 프로그램 전압이 인가되는 횟수에 따라 상기 메모리 셀에 연결된 비트라인에 인가되는 비트라인 전압을 단계적으로 높이는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치의 동작 방법은, 메모리 셀의 문턱전압이 메인 검증전압보다 높아지도록 상기 메모리 셀의 프로그램 동작을 수행하는 단계를 포함하며, 상기 프로그램 동작이 수행되는 동안, 상기 메인 검증전압보다 낮은 프리 검증전압들을 사용하는 다수의 프리 검증동작들을 수행하고, 상기 프리 검증동작들에 따라 상기 메모리 셀에 연결된 비트라인에 인가되는 비트라인 전압을 단계적으로 높이는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 다수의 메모리 셀들이 포함된 메모리 블록; 상기 메모리 셀들 중 선택된 메모리 셀의 문턱전압이 메인 검증전압보다 높아지도록 상기 메모리 셀의 프로그램 동작을 수행하도록 구성된 주변회로; 및 상기 프로그램 동작이 수행되는 동안, 상기 메모리 셀의 문턱전압과 상기 메모리 셀에 연결된 워드라인에 프로그램 전압이 인가되는 횟수에 따라 상기 메모리 셀에 연결된 비트라인에 인가되는 비트라인 전압이 단계적으로 높아지도록 상기 주변회로를 제어하는 제어회로를 포함한다.
본 발명의 실시예에 따른 반도체 장치는, 다수의 메모리 셀들이 포함된 메모리 블록; 상기 메모리 셀들 중 선택된 메모리 셀의 문턱전압이 메인 검증전압보다 높아지도록 상기 메모리 셀의 프로그램 동작을 수행하도록 구성된 주변회로; 및 상기 프로그램 동작이 수행되는 동안, 상기 메인 검증전압보다 낮은 프리 검증전압들을 사용하는 다수의 프리 검증동작들을 수행하고, 상기 프리 검증동작들에 따라 상기 선택된 메모리 셀에 연결된 비트라인에 인가되는 비트라인 전압을 단계적으로 높이도록 상기 주변회로를 제어하는 제어회로를 포함한다.
본 기술은 반도체 장치의 프로그램 동작 시 메모리 셀들의 문턱전압 폭을 좁힐 수 있으므로, 반도체 장치 및 이를 포함하는 메모리 시스템의 신뢰도를 개선할 수 있다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 3차원 메모리 블록을 설명하기 위한 회로도이다.
도 3은 2차원 메모리 블록을 설명하기 위한 회로도이다.
도 4는 멀티 레벨 셀의 문턱전압 분포를 설명하기 위한 도면이다.
도 5는 트리플 레벨 셀의 문턱전압 분포를 설명하기 위한 도면이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 프로그램 동작에 따른 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 12는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 13은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(1000)는 데이터가 저장되는 메모리 셀 어레이(11)와, 메모리 셀 어레이(11)의 프로그램, 리드 및 소거 동작을 수행하는 주변회로(12)와, 주변회로(12)를 제어하는 제어회로(13)를 포함한다.
메모리 셀 어레이(11)는 다수의 메모리 블록들을 포함하는데, 각각의 메모리 블록들은 서로 동일하게 구성된다. 메모리 블록은 다수의 셀 스트링들을 포함하며, 셀 스트링들은 2차원 또는 3차원 구조로 이루어질 수 있다. 예를 들면, 2차원 구조를 갖는 셀 스트링들은 반도체 기판상에 수평으로 배열되며, 3차원 구조를 갖는 셀 스트링들은 반도체 기판상에 수직으로 배열될 수 있다.
주변회로(12)는 전압 생성 회로(21), 로우 디코더(22), 페이지 버퍼(23), 컬럼 디코더(24) 및 입출력 회로(25)를 포함한다.
전압 생성 회로(21)는, 동작명령신호(OP_CMD)에 응답하여 다양한 레벨의 동작전압들을 생성한다. 동작명령신호(OP_CMD)는 프로그램 명령신호, 리드 명령신호 및 소거 명령신호를 포함할 수 있다. 예를 들어, 전압 생성 회로(21)는 다양한 레벨의 프로그램 전압들(Vpgm), 패스전압(Vpass), 메인 검증전압(Vm) 및 다양할 레벨의 프리 검증전압들(Vp#)을 생성하며, 이 외에도 다양한 레벨을 갖는 전압들을 생성한다.
로우 디코더(22)는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(11)에 포함된 메모리 블록들 중 하나를 선택하고, 선택된 메모리 블록에 연결된 워드라인들(WL), 드레인 셀렉트 라인들(DSL) 및 소오스 셀렉트 라인들(SSL)에 동작전압들을 전달한다.
페이지 버퍼(23)는 비트라인들(BL)을 통해 메모리 블록들과 연결되며, 프로그램, 리드 및 소거 동작시 선택된 메모리 블록과 데이터를 주고 받으며, 전달받은 데이터를 임시로 저장한다. 페이지 버퍼(23)는 프로그램 동작 시, 제어회로(13)의 제어에 따라 다양한 레벨을 갖는 비트라인 전압들을 생성하여 비트라인들(BL)에 인가한다.
컬럼 디코더(24)는 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼(23)와 데이터를 주고받는다.
입출력 회로(25)는 외부로부터 전달받은 명령신호(CMD) 및 어드레스(ADD)를 제어회로(13)에 전달하고, 외부로부터 전달받은 데이터(DATA)를 컬럼 디코더(24)에 전송하고, 컬럼 디코더(24)로부터 전달받은 데이터(DATA)를 외부로 출력하거나 제어회로(13)에 전달한다.
제어회로(13)는 명령신호(CMD) 및 어드레스(ADD)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 주변회로(12)를 제어한다. 특히, 프로그램 동작시, 제어회로(13)는 메모리 셀의 문턱전압 또는 메모리 셀의 문턱전압과 프로그램 전압이 선택된 워드라인에 인가되는 횟수에 따라 비트라인 전압이 단계적으로 상승되도록 주변회로(12)를 제어한다.
상술한 프로그램 동작은 3차원 또는 2차원 메모리 블록을 갖는 반도체 장치에 적용될 수 있다. 각 메모리 블록을 구체적으로 설명하면 다음과 같다.
도 2는 3차원 메모리 블록을 설명하기 위한 회로도이다.
도 2를 참조하면, 3차원 메모리 블록은 메인 블록(main block; MBLK)과 플래그 블록(flag block; FBLK)을 포함할 수 있다. 메인 블록(MBLK)과 플래그 블록(FBLK)은 저장되는 데이터의 종류에 차이가 있으며, 구조적으로는 서로 동일하다. 예를 들면, 메인 블록(MBLK)의 노말 메모리 셀들에는 사용자가 사용하는 노말 데이터(normal data)가 저장되고, 플래그 블록(FBLK)의 플래그 셀들에는 반도체 장치 내부에서 사용되는 플래그 데이터(flag data)가 저장될 수 있다. 예를 들면, 플래그 데이터는 LSB 또는 MSB 프로그램 수행 정보를 포함하는 데이터를 포함할 수 있다.
3차원 메모리 블록에서, 셀 스트링들(ST)은 비트라인들(BL0~BLj)과 소오스 라인(SL) 사이에 연결되며, 반도체 기판으로부터 수직하게 배열된다. 도 2에서는 셀 스트링들(ST)이 'I' 자 형태로 구현되어 있으나, 반도체 장치에 따라 'U' 자 형태로 구현될 수도 있다.
셀 스트링들(ST)은 소오스 셀렉트 트랜지스터들(SST), 다수의 메모리 셀들(F0~Fn) 및 드레인 셀렉트 트랜지스터들(DST)을 포함한다. 소오스 셀렉트 트랜지스터들(SST)은 소오스 라인(SL)과 메모리 셀들(F0) 사이에 연결되고, 드레인 셀렉트 트랜지스터들(DST)은 비트라인들(BL0~BLj)과 메모리 셀들(Fn) 사이에 연결된다. 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0~Fn)의 게이트들은 워드라인들(WL0~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결된다.
동일한 워드라인에 연결된 메모리 셀들의 그룹을 페이지(page)라 하며, 프로그램 동작은 페이지 단위로 수행된다.
도 3은 2차원 메모리 블록을 설명하기 위한 회로도이다.
도 3을 참조하면, 2차원 메모리 블록은 메인 블록(main block; MBLK)과 플래그 블록(flag block; FBLK)을 포함할 수 있다. 메인 블록(MBLK)과 플래그 블록(FBLK)은 도 2에서 상술하였으므로 구체적인 설명은 생략하도록 한다.
2차원 메모리 블록에서, 셀 스트링들(ST)은 비트라인들(BL0~BLj)과 소오스 라인(SL) 사이에 연결되며, 반도체 기판상에서 수평으로 배열된다.
셀 스트링들(ST)은 소오스 셀렉트 트랜지스터들(SST), 다수의 메모리 셀들(F0~Fn) 및 드레인 셀렉트 트랜지스터들(DST)을 포함한다. 소오스 셀렉트 트랜지스터들(SST)은 소오스 라인(SL)과 메모리 셀들(F0) 사이에 연결되고, 드레인 셀렉트 트랜지스터들(DST)은 비트라인들(BL0~BLj)과 메모리 셀들(Fn) 사이에 연결된다. 소오스 셀렉트 트랜지스터들(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0~Fn)의 게이트들은 워드라인들(WL0~WLn)에 연결되고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인들(DSL)에 연결된다.
동일한 워드라인에 연결된 메모리 셀들의 그룹을 페이지(page)라 하며, 프로그램 동작은 페이지 단위로 수행된다.
도 4는 멀티 레벨 셀의 문턱전압 분포를 설명하기 위한 도면이다.
도 4를 참조하면, 하나의 메모리 셀에 2 비트(bits)의 데이터가 저장되는 셀을 멀티 레벨 셀(multi level cell; MLC)이라 하는데, 멀티 레벨 셀(MLC)은 네 개의 문턱전압 분포들을 가질 수 있다. 예를 들면, 멀티 레벨 셀(MLC)은 문턱전압 분포에 따라 소거상태(ER), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2) 또는 제3 프로그램 상태(P3)가 될 수 있다.
도 5는 트리플 레벨 셀의 문턱전압 분포를 설명하기 위한 도면이다.
도 5를 참조하면, 하나의 메모리 셀에 3 비트(bits)의 데이터가 저장되는 셀을 트리플 레벨 셀(triple level cell; TLC)이라 하는데, 트리플 레벨 셀(TLC)은 여덞 개의 문턱전압 분포들을 가질 수 있다. 예를 들면, 트리플 레벨 셀(TLC)은 문턱전압 분포에 따라서 소거상태(ER), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 또는 제7 프로그램 상태(P7)가 될 수 있다.
도 4 및 도 5에서 상술한 바와 같이, 멀티 레벨 셀(MLC) 또는 트리플 레벨 셀(TLC)은 프로그램 동작시 다수의 프로그램 상태들 중 어느 하나의 상태로 프로그램될 수 있기 때문에, 문턱전압 분포의 폭이 좁아야 한다. 프로그램되는 메모리 셀들의 문턱전압 분포의 폭을 좁히기 위하여, 다음과 같이 프로그램 동작을 수행한다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 프로그램 동작을 설명하기 위한 도면으로써, 선택된 메모리 셀을 제1 프로그램 상태(P1)로 프로그램하는 방법을 예를 들어 설명하기 위한 도면이다.
도 6은 메모리 셀들의 문턱전압을 설명하기 위한 도면이고, 도 7은 프로그램 방법을 구체적으로 설명하기 위한 순서도이다.
도 6을 참조하면, 프로그램 동작은 기본적으로 ISPP(Incremental Step Pulse Program) 방식으로 수행되는데, 메인 검증동작을 수행하기 전에 다수의 프리 검증동작들이 수행된다. 특히, 비트라인에 인가되는 비트라인 전압은 프리 검증동작의 결과에 따라 가변될 수 있다. 비트라인 전압은 프로그램 허용전압, 프로그램 억제전압 및 프로그램 금지전압을 포함한다. 프로그램 허용전압은 문턱전압이 프리 검증전압보다 낮은 메모리 셀에 연결된 비트라인에 인가되는 전압으로써, 예를 들면 0V의 전압이 될 수 있다. 프로그램 금지전압은 프로그램 동작 중 문턱전압이 메인 검증전압(Vm) 이상인 메모리 셀들에 연결된 비트라인들에 인가되는 전압으로써, 예를 들면 전원전압(VDD)으로 설정될 수 있다. 프로그램 억제전압은 프로그램 동작 중 문턱전압이 프리 검증전압과 메인 검증전압 사이에 있는 경우, 문턱전압의 상승률을 감소시키기 위해 비트라인에 인가된다. 제1 프로그램 상태(P1)로 프로그램될 메모리 셀들을 예로 들면, 메모리 셀들의 프로그램 동작은 선택된 메모리 셀들의 메인 검증동작이 모두 패스되면 종료된다. 단, 메모리 셀들의 메인 검증동작이 모두 패스되기 이전까지는, 메모리 셀들의 문턱전압 분포의 폭이 넓어지는 것을 억제하기 위하여, 프로그램 전압이 선택된 워드라인에 인가되는 횟수에 따라 비트라인 전압을 가변한다. 이를 위하여, 메인 검증동작을 수행하기 이전에 메인 검증전압(Vm)보다 낮은 프리 검증전압(Vp)을 사용하는 프리 검증동작이 수행된다.
프리 검증동작 결과, 문턱전압이 프리 검증전압(Vp)보다 낮은 메모리 셀들이 검출되면(T1), 해당 메모리 셀들에 연결된 비트라인들에는 프로그램 허용전압이 인가된다. 예를 들면, 프로그램 허용전압은 0V의 전압이 될 수 있다. 프리 검증동작 결과, 문턱전압이 프리 검증전압(Vp) 이상인 메모리 셀들이 검출되면, 메인 검증동작을 이어서 수행한다. 프리 검증동작 및 메인 검증동작 결과, 문턱전압이 프리 검증전압(Vp)과 메인 검증전압(Vm) 사이에 있는 메모리 셀들이 검출되면(T2), 해당 메모리 셀들에 연결된 비트라인들에는 프로그램 억제전압이 인가된다. 프로그램 억제전압은 프로그램 허용전압과 프로그램 금지전압 사이의 전압이 될 수 있다. 특히, 프로그램 억제전압은 일정한 레벨을 유지하는 것이 아니라, 선택된 워드라인에 프로그램 전압이 인가되는 횟수에 따라 변경된다. 예를 들면, 프로그램 억제전압은 선택된 워드라인에 프로그램 전압이 인가되는 횟수에 비례하여 단계적으로 높아질 수 있다. 메인 검증동작 결과, 문턱전압이 메인 검증전압(Vm) 이상인 메모리 셀들이 검출되면(T3), 해당 메모리 셀들에 연결된 비트라인들에는 프로그램 금지전압이 인가된다. 예를 들면, 프로그램 금지전압은 전원전압(VDD)이 될 수 있다.
상술한 프로그램 동작을 보다 구체적으로 설명하면 다음과 같다.
도 7을 참조하면, 선택된 페이지의 프로그램 동작이 시작되면, 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀의 문턱전압을 높인다(71). 선택된 워드라인에 프로그램 전압(Vpgm)이 처음 인가될 때에는 선택된 메모리 셀에 연결된 비트라인에 프로그램 허용전압이 인가되고, 비선택된 메모리 셀들에 연결된 비트라인들에는 프로그램 금지전압이 인가된다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압이 단계적으로 높아지기 때문에 선택된 워드라인에 처음 인가되는 제1 프로그램 전압은 가장 낮은 프로그램 전압이 된다.
선택된 워드라인에 일정 시간동안 프로그램 전압(Vpgm)이 인가된 후에는, 프리 검증동작이 수행된다(72). 프리 검증동작시 선택된 워드라인에 프리 검증동작을 인가하여 선택된 메모리 셀의 문턱전압(Vth)이 프리 검증전압(Vp)보다 높은지를 판단한다. 프리 검증동작(72) 결과, 선택된 메모리 셀의 문턱전압(Vth)이 프리 검증전압(Vp) 이하로 판단되면, 선택된 메모리 셀에 연결된 비트라인에는 미리 설정된 비트라인 전압(Vbl)이 인가되고(73) 프로그램 전압(Vpgm)은 스텝전압만큼 상승된다(74). 여기서, 비트라인 전압(Vbl)은 프로그램 허용전압이다. 상승된 프로그램 전압(Vpgm)을 선택된 워드라인에 인가하여 선택된 메모리 셀의 문턱전압을 높인다(71). '71, 72, 73 및 74' 단계들을 반복하다가, 프리 검증동작(72) 결과, 선택된 메모리 셀의 문턱전압(Vth)이 프리 검증전압(Vp)보다 높아진 것으로 판단되면, 메인 검증동작(75)을 수행하여 선택된 메모리 셀의 문턱전압(Vth)이 메인 검증전압(Vm)보다 높은지를 판단한다.
메인 검증동작(75) 결과, 선택된 메모리 셀의 문턱전압(Vth)이 메인 검증전압(Vm) 이하로 판단되면, 선택된 워드라인에 프로그램 전압(Vpgm)이 인가된 횟수를 카운트한다(76). 예를 들면, 메인 검증동작(75)이 시작되면 프로그램 전압(Vpgm) 횟수는 1회부터 카운트되기 시작한다. '76' 단계에서, 프로그램 전압(Vpgm)이 제1 프로그램 전압(1st Vpgm)으로 판단되면, 비트라인 전압(Vbl)을 'a1' 볼트(volt)만큼 높인다(77). 'a1' 볼트만큼 높아진 비트라인 전압(Vbl)은 제1 프로그램 억제전압이 된다. 프로그램 전압(Vpgm)을 스텝전압만큼 상승시키고(74), 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀의 문턱전압(Vth)을 상승시킨다(71). 즉, 선택된 메모리 셀의 문턱전압(Vth)이 프리 검증전압(Vp)과 메인 검증전압(Vm) 사이에 있으면, 선택된 메모리 셀에 연결된 비트라인에 제1 프로그램 억제전압(Vbl+a1)을 인가한 상태(77)에서 선택된 메모리 셀을 프로그램한다(71). 이처럼, 프로그램 허용전압(Vbl)보다 높은 제1 프로그램 억제전압(Vbl+a1)을 비트라인에 인가함으로써, 선택된 메모리 셀의 문턱전압의 변동량을 감소시킬 수 있다. 비트라인에 제1 프로그램 억제전압(Vbl+a1)을 인가한 상태에서 선택된 메모리 셀을 프로그램하면(71) 프로그램 전압(Vpgm) 횟수는 증가한다. 따라서, 메인 검증동작(75) 결과, 선택된 메모리 셀의 문턱전압(Vth)이 메인 검증전압(Vm) 이하이면, '76' 단계에서 프로그램 전압(Vpgm)이 제1 프로그램 전압(1st Vpgm)인지를 판단하고, 아닌 경우, 제2 프로그램 전압(2nd Vpgm)인지를 판단한다(78).
프로그램 전압(Vpgm)이 제2 프로그램 전압(2nd Vpgm)인 경우, 비트라인 전압(Vbl)을 'a2' 볼트만큼 높인다(79). 'a2'는 'a1'보다 크다. 'a2' 볼트만큼 높아진 비트라인 전압(Vbl)은 제2 프로그램 억제전압(Vbl+a2)이 된다.
선택된 메모리 셀의 문턱전압(Vth)이 메인 문턱전압(Vm)보다 낮은 경우, 상술한 바와 같이, 프로그램 전압(Vpgm)의 횟수를 카운팅하고, 카운팅된 횟수에 비례하여 비트라인 전압(Vbl)도 단계적으로 높인다. 단, 비트라인 전압(Vbl)의 상승 레벨의 최대값을 설정해 두고, 최대값에 도달한 이후에는 비트라인 전압(Vbl)을 더이상 높이지 않고 프로그램 전압(Vpgm)만 단계적으로 높이면서 선택된 메모리 셀을 프로그램한다. 예를 들면, '80' 단계에서, 프로그램 전압(Vpgm)이 제I-1 프로그램 전압((I-1)th Vpgm)으로 판단되면(I는 양의 정수), 비트라인에 제I-1 프로그램 억제전압(Vbl+a(I-1))을 인가하고 선택된 메모리 셀을 프로그램한다. 만약, '80' 단계에서, 프로그램 전압(Vpgm)이 제I-1 프로그램 전압((I-1)th Vpgm)보다 많은 카운팅 횟수를 가지면, '75' 단계에서 선택된 메모리 셀의 문턱전압(Vth)이 메인 검증전압(Vm)보다 높아지기 이전까지는, 비트라인에 일정한 제I 프로그램 억제전압(Vbl+aI)을 인가하고, 프로그램 전압(Vpgm)만 단계적으로 높이면서 선택된 메모리 셀을 프로그램한다.
'75' 단계에서, 선택된 메모리 셀의 문턱전압(Vth)이 메인 검증전압(Vm)보다 높아진 것으로 판단되면, 비트라인 전압을 프로그램 금지전압(예컨대, VDD)으로 설정한다(83). 이어서, 선택된 메모리 셀이 선택된 페이지의 마지막 셀인지를 판단한다(84). 즉, 문턱전압(Vth)이 메인 검증전압(Vm)보다 높은 메모리 셀이 선택된 페이지의 마지막 셀인지를 판단하고, 마지막 셀로 판단되면 선택된 페이지의 프로그램 동작이 종료된다. 만약, 선택된 메모리 셀이 선택된 페이지의 마지막 셀이 아니면, 프로그램 전압(Vpgm)을 스텝전압만큼 높이고(85) 나머지 프로그램 대상 셀들의 문턱전압(Vth)이 메인 검증전압(Vm)보다 높아질 때까지 프로그램 동작을 수행한다. 나머지 메모리 셀들의 프로그램 동작이 모두 종료될 때까지, 프로그램이 종료된 선택된 메모리 셀에 연결된 비트라인에는 프로그램 금지전압(VDD)을 인가한다.
상술한 바와 같이, 문턱전압(Vth)이 프리 검증전압(Vp)과 메인 검증전압(Vm) 사이에 있는 메모리 셀을 프로그램하는 동안, 프로그램 전압(Vpgm)이 선택된 워드라인에 인가되는 횟수가 많아질수록 비트라인 전압을 단계적으로 높이면, 문턱전압(Vth)이 메인 검증전압(Vm)에 다다른 메모리 셀의 문턱전압의 변동량을 감소시킬 수 있으므로, 메모리 셀들의 문턱전압 분포의 폭이 넓어지는 것을 억제할 수 있다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 프로그램 동작을 설명하기 위한 도면으로써, 선택된 메모리 셀을 제1 프로그램 상태(P1)로 프로그램하는 방법을 예를 들어 설명하기 위한 도면이다.
도 8은 메모리 셀들의 문턱전압을 설명하기 위한 도면이고, 도 9는 프로그램 방법을 구체적으로 설명하기 위한 순서도이다.
도 8을 참조하면, 프로그램 동작은 기본적으로 ISPP(Incremental Step Pulse Program) 방식으로 수행하되, 메인 검증동작을 수행하기 전에 다수의 프리 검증동작들이 수행된다. 특히, 비트라인에 인가되는 비트라인 전압은 프리 검증동작의 결과에 따라 가변될 수 있다. 비트라인 전압은 프로그램 허용전압, 프로그램 억제전압 및 프로그램 금지전압을 포함한다. 프로그램 허용전압은 문턱전압이 프리 검증전압보다 낮은 메모리 셀에 연결된 비트라인에 인가되는 전압으로써, 예를 들면 0V의 전압이 될 수 있다. 프로그램 금지전압은 프로그램 동작 중 문턱전압이 메인 검증전압(Vm) 이상인 메모리 셀들에 연결된 비트라인들에 인가되는 전압으로써, 예를 들면 전원전압(VDD)으로 설정될 수 있다. 프로그램 억제전압은 프로그램 동작 중 문턱전압이 프리 검증전압과 메인 검증전압 사이에 있는 경우, 문턱전압의 상승률을 감소시키기 위해 비트라인에 인가된다.
제1 프로그램 상태(P1)로 프로그램될 메모리 셀들을 예로 들면, 메모리 셀들의 프로그램 동작은 선택된 메모리 셀들의 메인 검증동작이 모두 패스되면 종료된다. 단, 메모리 셀들의 메인 검증동작이 모두 패스되기 이전까지는, 메모리 셀들의 문턱전압 분포의 폭이 넓어지는 것을 억제하기 위하여, 서로 다른 프리 검증전압을 사용하는 다수의 프리 검증동작들을 수행하고, 프리 검증동작들에 따라 비트라인 전압을 가변한다. 예를 들면, 프리 검증동작은 제1 내지 제I 프리 검증동작들을 포함할 수 있다(I는 양의 정수). 제1 프리 검증동작은 프리 검증전압들 중 가장 낮은 제1 프리 검증전압(Vp1)을 사용하고, 제2 프리 검증동작은 제1 프리 검증전압(Vp2)보다 높은 제2 프리 검증전압(Vp2)을 사용하고, 제3 프리 검증동작은 제2 프리 검증전압(Vp2)보다 높은 제3 프리 검증전압(Vp3)을 사용하고, 제I 프리 검증동작은 프리 검증전압들 중 가장 높은 제I 프리 검증전압(VpI)을 사용한다.
예를 들어, 제1 내지 제I 프리 검증동작들을 수행하여, 제1 프리 검증전압(Vp1)보다 낮은 문턱전압(S1)을 갖는 메모리 셀들에 연결된 비트라인들에는 미리 설정된 비트라인 전압(예컨대, 프로그램 허용전압)을 인가하고, 제1 프리 검증전압(Vp1)과 제2 프리 검증전압(Vp2) 사이의 문턱전압(S2)을 갖는 메모리 셀들에 연결된 비트라인들에는 제1 프로그램 억제전압을 인가하고, 제2 프리 검증전압(Vp2)과 제3 프리 검증전압(Vp3) 사이의 문턱전압(S3)을 갖는 메모리 셀들에 연결된 비트라인들에는 제1 프로그램 억제전압보다 높은 제2 프로그램 억제전압을 인가하고, 제3 프리 검증전압(Vp3)과 제I 프리 검증전압(VpI) 사이의 문턱전압(S4)을 갖는 메모리 셀들에 연결된 비트라인들에도 단계적으로 높게 설정된 프로그램 억제전압을 인가하고, 제I 프리 검증전압(VpI)과 메인 검증전압(Vm) 사이의 문턱전압(S5)을갖는 메모리 셀들에 연결된 비트라인들에는 가장 높은 제I 프로그램 억제전압을 인가하고, 메인 검증전압(Vm)보다 높은 문턱전압(S6)을 갖는 메모리 셀들에 연결된 비트라인들에는 프로그램 금지전압을 인가한다. 상술한 바와 같이, 각 비트라인들에 프로그램 허용전압, 제1 내지 제I 프로그램 억제전압 또는 프로그램 금지전압이 인가된 상태에서 선택된 메모리 셀들의 프로그램 동작을 수행한다.
프리 검증동작 결과, 문턱전압이 프리 검증전압(Vp)보다 낮은 메모리 셀들이 검출되면(T1), 해당 메모리 셀들에 연결된 비트라인들에는 프로그램 허용전압이 인가된다. 예를 들면, 프로그램 허용전압은 0V의 전압이 될 수 있다. 프리 검증동작 결과, 문턱전압이 프리 검증전압(Vp) 이상인 메모리 셀들이 검출되면, 메인 검증동작을 이어서 수행한다. 프리 검증동작 및 메인 검증동작 결과, 문턱전압이 프리 검증전압(Vp)과 메인 검증전압(Vm) 사이에 있는 메모리 셀들이 검출되면(T2), 해당 메모리 셀들에 연결된 비트라인들에는 프로그램 억제전압이 인가된다. 프로그램 억제전압은 프로그램 허용전압과 프로그램 금지전압 사이의 전압이 될 수 있다. 특히, 프로그램 억제전압은 일정한 레벨을 유지하는 것이 아니라, 선택된 워드라인에 프로그램 전압이 인가되는 횟수에 따라 변경된다. 예를 들면, 프로그램 억제전압은 선택된 워드라인에 프로그램 전압이 인가되는 횟수에 비례하여 단계적으로 높아질 수 있다. 메인 검증동작 결과, 문턱전압이 메인 검증전압(Vm) 이상인 메모리 셀들이 검출되면(T3), 해당 메모리 셀들에 연결된 비트라인들에는 프로그램 금지전압이 인가된다. 예를 들면, 프로그램 금지전압은 전원전압(VDD)이 될 수 있다.
상술한 프로그램 동작을 보다 구체적으로 설명하면 다음과 같다.
도 9를 참조하면, 선택된 페이지의 프로그램 동작이 시작되면, 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀의 문턱전압을 높인다(91). 선택된 워드라인에 프로그램 전압(Vpgm)이 처음 인가될 때에는 선택된 메모리 셀에 연결된 비트라인에는 프로그램 허용전압이 인가되고, 비선택된 메모리 셀들에 연결된 비트라인들에는 프로그램 금지전압이 인가된다. ISPP 방식의 프로그램 동작에서는, 프로그램 전압이 단계적으로 높아지기 때문에 선택된 워드라인에 처음 인가되는 제1 프로그램 전압은 가장 낮은 프로그램 전압이 된다.
선택된 워드라인에 일정 시간동안 프로그램 전압(Vpgm)이 인가된 후에는, 제1 프리 검증동작이 수행된다(92). 제1 프리 검증동작에서는 선택된 메모리 셀의 문턱전압(Vth)이 제1 프리 검증전압(Vp1)보다 높은지를 판단한다. 제1 프리 검증동작 결과, 선택된 메모리 셀의 문턱전압(Vth)이 제1 프리 검증전압(Vp1)보다 낮은 것으로 판단되면, 선택된 메모리 셀에 연결된 비트라인에는 미리 설정된 비트라인 전압(Vbl)이 인가되고(93) 프로그램 전압(Vpgm)은 스텝전압만큼 상승된다(94). 이때, 비트라인 전압(Vbl)은 프로그램 허용전압으로 설정된다. 상승된 프로그램 전압(Vpgm)을 선택된 워드라인에 인가하여 선택된 메모리 셀의 문턱전압을 높인다(91). '91, 92, 93 및 94' 단계들을 반복하다가, 제1 프리 검증동작(92)에서 선택된 메모리 셀의 문턱전압(Vth)이 제1 프리 검증전압(Vp1)보다 높아진 것으로 판단되면, 제2 프리 검증동작이 수행된다(95).
제2 프리 검증동작에서는(95) 선택된 메모리 셀의 문턱전압(Vth)이 제2 프리 검증전압(Vp1)보다 높은지를 판단한다. 제2 프리 검증전압(Vp1)은 제1 프리 검증전압(Vp1)보다 높다. 제2 프리 검증동작 결과, 선택된 메모리 셀의 문턱전압(Vth)이 제2 검증전압(Vp2) 이하라고 판단되면, 비트라인 전압(Vbl)을 'a1' 볼트만큼 높인다(96). 'a1' 전압은 양전압이다. 높아진 비트라인 전압(Vbl)은 제1 프로그램 억제전압(Vbl+a1)이 된다. 이어서, 프로그램 전압(Vpgm)을 스텝전압만큼 상승시키고(94), 선택된 워드라인에 상승된 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀의 문턱전압(Vth)을 높인다(91). '91, 92, 95, 96 및 94' 단계들을 반복하다가, 제2 프리 검증동작(95)에서 선택된 메모리 셀의 문턱전압(Vth)이 제2 프리 검증전압(Vp2)보다 높아진 것으로 판단되면, 제3 프리 검증동작이 수행된다(97).
제3 프리 검증동작에서는(97) 선택된 메모리 셀의 문턱전압(Vth)이 제3 프리 검증전압(Vp3)보다 높은지를 판단한다. 제3 프리 검증전압(Vp3)은 제2 프리 검증전압(Vp2)보다 높다. 제3 프리 검증동작 결과, 선택된 메모리 셀의 문턱전압(Vth)이 제3 검증전압(Vp3) 이하라고 판단되면, 비트라인 전압(Vbl)을 'a2' 볼트만큼 높인다(98). 'a2' 전압은 'a1' 전압보다 높다. 높아진 비트라인 전압(Vbl)은 제2 프로그램 억제전압(Vbl+a2)이 된다. 이어서, 프로그램 전압(Vpgm)을 스텝전압만큼 상승시키고(94), 선택된 워드라인에 상승된 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀의 문턱전압(Vth)을 높인다(91). 상술한 단계들을 반복하다가, 제I-1 프리 검증동작에서 선택된 메모리 셀의 문턱전압(Vth)이 제I-2 프리 검증전압보다 높아진 것으로 판단되면, 제I 프리 검증동작이 수행된다(99). 여기서, 'I'는 양의 정수이다.
제I 프리 검증동작에서는(99) 선택된 메모리 셀의 문턱전압(Vth)이 제I 프리 검증전압(VpI)보다 높은지를 판단한다. 제I 프리 검증전압(VpI)은 제I-1 프리 검증전압보다 높다. 제I 프리 검증동작 결과, 선택된 메모리 셀의 문턱전압(Vth)이 제I 프리 검증전압(VpI) 이하라고 판단되면, 비트라인 전압(Vbl)을 'a(I-1)' 볼트만큼 높인다(100). 'a(I-1)' 전압은 이전 프리 검증동작에서 사용된 비트라인 전압보다 높다. 높아진 비트라인 전압(Vbl)은 제I-1 프로그램 억제전압(Vbl+a(I-1))이 된다. 이어서, 프로그램 전압(Vpgm)을 스텝전압만큼 상승시키고(94), 선택된 워드라인에 상승된 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀의 문턱전압(Vth)을 높인다(91). 상술한 '91~100' 단계들을 반복하다가, 제I 프리 검증동작(99)에서 선택된 메모리 셀의 문턱전압(Vth)이 제I 프리 검증전압(VpI)보다 높아진 것으로 판단되면, 메인 검증동작이 수행된다(101).
메인 검증동작에서는(101) 선택된 메모리 셀의 문턱전압(Vth)이 메인 검증전압(Vm)보다 높은지를 판단한다. 메인 검증전압(Vm)은 선택된 메모리 셀의 최종 목표전압이다. 메인 검증전압(Vm)은 제I 프리 검증전압(VpI)보다 높다. 메인 검증동작 결과, 선택된 메모리 셀의 문턱전압(Vth)이 메인 검증전압(Vm) 이하라고 판단되면, 비트라인 전압(Vbl)을 'aI' 볼트만큼 높인다(102). 'aI' 전압은 제I 프리 검증동작(99)에서 사용된 비트라인 전압(Vbl)보다 높다. 높아진 비트라인 전압(Vbl)은 제I 프로그램 억제전압(Vbl+aI)이 된다. 이어서, 프로그램 전압(Vpgm)을 스텝전압만큼 상승시키고(94), 선택된 워드라인에 상승된 프로그램 전압(Vpgm)을 인가하여 선택된 메모리 셀의 문턱전압(Vth)을 높인다(91). 상술한 '91~102' 단계들을 반복하다가, 메인 검증동작(101)에서 선택된 메모리 셀의 문턱전압(Vth)이 메인 검증전압(Vm)보다 높아진 것으로 판단되면, 해당 메모리 셀에 연결된 비트라인 전압은 프로그램 금지 전압으로 설정된다(103). 프로그램 금지 전압은 전원전압(VDD)일 수 있다.
선택된 메모리 셀이 선택된 페이지의 마지막 셀인지를 판단한다(104). 선택된 메모리 셀이 선택된 페이지의 마지막 셀이 아니면, 선택된 페이지의 메모리 셀들 중 문턱전압(Vth)이 메인 검증전압(Vm)보다 낮은 메모리 셀들이 존재하는 경우가 되므로, 나머지 메모리 셀들의 문턱전압(Vth)이 메인 검증전압(Vm)보다 높아질 때까지 '91~104' 단계들을 반복한다.
'104' 단계에서, 선택된 메모리 셀이 선택된 페이지의 마지막 셀로 판단되면, 선택된 페이지의 프로그램 동작은 종료된다.
상술한 단계들은, 하나의 메모리 셀의 프로그램 동작에 관한 것이므로, 다수의 메모리 셀들은 각각의 문턱전압에 따라 서로 다른 프리 검증동작이 수행될 수 있으며, 이로 인해 선택된 페이지의 프로그램 동작이 수행되는 동안, 각 메모리 셀들에 연결된 비트라인들에도 서로 다른 비트라인 전압들이 인가될 수 있다.
도 10은 본 발명의 프로그램 동작에 따른 메모리 셀들의 문턱전압을 설명하기 위한 도면이다.
도 10을 참조하면, 상술한 바와 같이 메인 검증동작을 수행하기 이전에 프리 검증동작을 수행하고, 프리 검증동작 결과에 따라 비트라인 전압을 선택적으로 높이면, 메모리 셀들의 문턱전압의 분포 폭이 'W2'에서 'W1'으로 좁아질 수 있다. 즉, 문턱전압이 메인 검증전압에 가까워질수록 프로그램 전압과 비트라인 전압 간의 전압차를 감소시킴으로써, 메모리 셀들의 문턱전압이 높아지는 속도를 늦출 수 있고, 이로 인해 문턱전압 분포의 폭을 좁힐 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 장치를 포함하는 솔리드 스테이트 드라이브를 설명하기 위한 블록도이다.
도 11을 참조하면, 드라이브 장치(2000)는 호스트(2100; Host)와 SSD(2200)를 포함한다. SSD(2200)는 SSD 제어부(2210; SSD Controller), 버퍼 메모리(2220; Buffer Memory) 및 반도체 장치(1000)를 포함한다.
SSD 제어부(2210)는 호스트(2100)와 SSD(2200)와의 물리적 연결을 제공한다. 즉, SSD 제어부(2210)는 호스트(2100)의 버스 포맷(Bus Format)에 대응하여 SSD(2200)와의 인터페이싱을 제공한다. 특히, SSD 제어부(2210)는 호스트(2100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 제어부(2210)는 반도체 장치(1000)를 액세스한다. 호스트(2100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(2220)에는 호스트(2100)로부터 제공되는 프로그램 데이터 또는 반도체 장치(1000)로부터 리드된 데이터가 임시적으로 저장된다. 호스트(2100)의 리드 요청시 반도체 장치(1000)에 존재하는 데이터가 캐시되어 있는 경우, 버퍼 메모리(2220)는 캐시된 데이터를 직접 호스트(2100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(2100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(2200)의 메모리 채널의 전송 속도보다 빠르다. 즉, 호스트(2100)의 인터페이스 속도가 SSD(2200)의 메모리 채널의 전송 속도보다 빠른 경우, 대용량의 버퍼 메모리(2220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다. 버퍼 메모리(2220)는 대용량의 보조 기억 장치로 사용되는 SSD(2200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다.
반도체 장치(1000)는 SSD(2200)의 저장 매체로서 제공된다. 예를 들면, 반도체 장치(1000)는 도 1에서 상술한 바와 같이 대용량의 저장 능력을 가지는 불휘발성 메모리 장치로 제공될 수 있으며, 불휘발성 메모리 중에서도 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다.
도 12는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 12를 참조하면, 본 발명에 따른 메모리 시스템(3000)은 메모리 제어부(3100)와 반도체 장치(1000)를 포함할 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(3100)는 반도체 장치(1000)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 반도체 장치(1000)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 반도체 장치(1000)와 인터페이싱 할 수 있다. CPU(3120)는 메모리 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 12에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 13은 본 발명의 실시 예에 따른 반도체 장치를 포함하는 컴퓨팅 시스템의 개략적인 구성을 설명하기 위한 도면이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 반도체 장치(1000), 메모리 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
반도체 장치(1000)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 반도체 장치(1000)에 대한 구체적인 설명은 생략한다.
메모리 제어부(4100)와 반도체 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 반도체 장치 및 메모리 제어부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및 메모리 제어부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 반도체 장치 11: 메모리 셀 어레이
12: 주변회로 13: 제어회로
21: 전압 생성 회로 22: 로우 디코더
23: 페이지 버퍼 24: 컬럼 디코더
25: 입출력 회로

Claims (20)

  1. 메모리 셀의 문턱전압이 메인 검증전압보다 높아지도록 상기 메모리 셀의 프로그램 동작을 수행하는 단계를 포함하며,
    상기 프로그램 동작이 수행되는 동안, 상기 메모리 셀의 문턱전압과 상기 메모리 셀에 연결된 워드라인에 프로그램 전압이 인가되는 횟수에 따라 상기 메모리 셀에 연결된 비트라인에 인가되는 비트라인 전압을 단계적으로 높이는 반도체 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행되는 반도체 장치의 동작 방법.
  3. 제1항에 있어서, 상기 프로그램 동작은,
    상기 메모리 셀에 연결된 워드라인에 상기 프로그램 전압을 인가하여 상기 메모리 셀의 문턱전압을 높이는 단계;
    상기 메인 검증전압보다 낮은 프리 검증전압을 사용하는 프리 검증동작을 수행하는 단계;
    상기 프리 검증동작 결과, 상기 메모리 셀의 문턱전압이 상기 프리 검증전압 이하이면, 상기 비트라인에 미리 설정된 비트라인 전압을 인가하고 상기 메모리 셀을 프로그램하는 단계;
    상기 프리 검증동작 결과, 상기 메모리 셀의 문턱전압이 상기 프리 검증전압보다 높으면, 상기 메인 검증동작을 사용하는 메인 검증동작을 수행하는 단계;
    상기 메인 검증동작 결과, 상기 메모리 셀의 문턱전압이 상기 메인 검증전압 이하이면, 상기 미리 설정된 비트라인 전압보다 높은 비트라인 전압을 단계적으로 높이면서 상기 메모리 셀을 프로그램하는 단계; 및
    상기 메인 검증동작 결과, 상기 메모리 셀의 문턱전압이 상기 메인 검증전압보다 높으면, 상기 비트라인에 프로그램 금지전압을 인가하는 단계를 포함하는 반도체 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 비트라인 전압을 단계적으로 높이면서 상기 메모리 셀을 프로그램하는 단계에서,
    상기 비트라인 전압은 상기 워드라인에 인가되는 상기 프로그램 전압의 횟수에 비례하여 단계적으로 높아지는 반도체 장치의 동작 방법.
  5. 제1항에 있어서,
    상기 단계들이 반복될 때마다 상기 프로그램 전압은 단계적으로 높아지는 반도체 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 메모리 셀이 포함된 페이지의 프로그램 동작이 수행되는 동안, 상기 페이지에 포함된 나머지 메모리 셀들에 연결된 비트라인들 각각에는 상기 프로그램 전압 인가 횟수에 따라 서로 다른 비트라인 전압이 인가되는 반도체 장치의 동작 방법.
  7. 메모리 셀의 문턱전압이 메인 검증전압보다 높아지도록 상기 메모리 셀의 프로그램 동작을 수행하는 단계를 포함하며,
    상기 프로그램 동작이 수행되는 동안, 상기 메인 검증전압보다 낮은 프리 검증전압들을 사용하는 다수의 프리 검증동작들을 수행하고, 상기 프리 검증동작들에 따라 상기 메모리 셀에 연결된 비트라인에 인가되는 비트라인 전압을 단계적으로 높이는 반도체 장치의 동작 방법.
  8. 제7항에 있어서,
    상기 프로그램 동작은 ISPP(Incremental Step Pulse Program) 방식으로 수행되는 반도체 장치의 동작 방법.
  9. 제7항에 있어서,
    상기 프리 검증동작들은 순차적으로 높아지는 프리 검증전압들을 사용하여 수행되는 반도체 장치의 동작 방법.
  10. 제7항에 있어서,
    상기 비트라인 전압은 프로그램 허용전압, 프로그램 억제전압들 또는 프로그램 금지전압을 포함하는 반도체 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 프로그램 허용전압들은, 상기 프리 검증전압들 중 가장 낮은 프리 검증전압보다 낮은 문턱전압을 갖는 메모리 셀에 연결된 비트라인에 인가되는 반도체 장치의 동작 방법.
  12. 제10항에 있어서,
    상기 프로그램 억제전압들은, 상기 프리 검증전압들에 따라 단계적으로 높아지는 반도체 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 프로그램 억제전압들은 상기 프리 검증전압들에 비례하는 반도체 장치의 동작 방법.
  14. 제10항에 있어서,
    상기 프로그램 금지전압은, 상기 메인 검증전압보다 높은 문턱전압을 갖는 메모리 셀에 연결된 비트라인에 인가되는 반도체 장치의 동작 방법.
  15. 제10항에 있어서,
    상기 프로그램 억제전압들은 상기 프로그램 허용전압보다 높고 상기 프로그램 금지전압보다 낮은 반도체 장치의 동작 방법.
  16. 다수의 메모리 셀들이 포함된 메모리 블록;
    상기 메모리 셀들 중 선택된 메모리 셀의 문턱전압이 메인 검증전압보다 높아지도록 상기 메모리 셀의 프로그램 동작을 수행하도록 구성된 주변회로; 및
    상기 프로그램 동작이 수행되는 동안, 상기 메모리 셀의 문턱전압과 상기 메모리 셀에 연결된 워드라인에 프로그램 전압이 인가되는 횟수에 따라 상기 메모리 셀에 연결된 비트라인에 인가되는 비트라인 전압이 단계적으로 높아지도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 메모리 블록은 2차원 또는 3차원 구조로 형성된 반도체 장치.
  18. 제16항에 있어서,
    상기 제어회로는 상기 프로그램 전압이 상기 워드라인에 인가되는 횟수가 증가할수록 상기 비트라인 전압을 단계적으로 높이도록 상기 주변회로는 제어하는 반도체 장치.
  19. 다수의 메모리 셀들이 포함된 메모리 블록;
    상기 메모리 셀들 중 선택된 메모리 셀의 문턱전압이 메인 검증전압보다 높아지도록 상기 메모리 셀의 프로그램 동작을 수행하도록 구성된 주변회로; 및
    상기 프로그램 동작이 수행되는 동안, 상기 메인 검증전압보다 낮은 프리 검증전압들을 사용하는 다수의 프리 검증동작들을 수행하고, 상기 프리 검증동작들에 따라 상기 선택된 메모리 셀에 연결된 비트라인에 인가되는 비트라인 전압을 단계적으로 높이도록 상기 주변회로를 제어하는 제어회로를 포함하는 반도체 장치.
  20. 제19항에 있어서,
    상기 제어회로는, 이전 프리 검증동작에서 사용된 프리 검증전압보다 높은 프리 검증동작을 사용할 때, 상기 비트라인에 인가되는 상기 비트라인 전압이 이전 비트라인 전압보다 높아지도록 상기 주변회로를 제어하는 반도체 장치.
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