CN106205719B - 半导体器件及其操作方法 - Google Patents

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Abstract

一种半导体器件包括：存储块，包括在其中存储单元耦接在选择晶体管之间的多个串；外围电路，适用于擦除或编程选择晶体管和存储单元，选择晶体管和存储单元被包括在存储块之中的选中存储块中；以及控制电路，适用于控制外围电路来擦除选择晶体管和存储单元，在擦除电平之下的范围之内增大选择晶体管的阈值电压，以及将选择晶体管的阈值电压增大达到编程电平。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求2015年5月29日提交的申请号为10-2015-0076000的韩国专利申请的优先权，其整个公开通过引用整体合并于此。
技术领域
本公开的实施例涉及一种半导体器件及其操作方法，更具体地，涉及一种擦除操作之后的软编程操作。
背景技术
即使在没有电源时，非易失性半导体存储器件也可以保持数据。与非(NAND)存储器件(其是一种类型的非易失性半导体器)能够在低功耗的情况下实现大储存容量。因此，NAND被频繁地用在笔记本电脑、移动设备等中。
非易失性存储器件可以根据存储单元串结构来分类为二维非易失性存储器件和三维非易失性存储器件。在二维存储器件中，串与衬底平行。在三维存储器件中，串垂直于衬底。即，三维非易失性存储器件具有垂直于衬底而布置的垂直沟道层、围绕垂直沟道层的存储层以及沿存储层层叠且间隔开的字线。
发明内容
实施例提供一种半导体器件及其操作方法，其能够对擦除过的存储单元执行子软编程操作以使选择晶体管、虚设单元和存储单元的阈值电压分布变窄。
根据本公开的一方面，提供一种半导体器件，该半导体器件包括：存储块，包括在其中存储单元耦接在选择晶体管之间的多个串；外围电路，适用于擦除或编程选择晶体管和存储单元，选择晶体管和存储单元被包括在存储块之中的选中存储块中；以及控制电路，适用于控制外围电路来擦除选择晶体管和存储单元，在擦除电平之下的范围之内增大选择晶体管的阈值电压，以及将选择晶体管的阈值电压增大达到编程电平。
根据本公开的一方面，提供一种操作半导体器件的方法，该方法包括：擦除选择晶体管和存储单元；通过将子软编程电压施加到耦接至选择晶体管的选择线来在擦除电平之下的范围之内增大选择晶体管的阈值电压；以及通过编程选择晶体管来将选择晶体管的阈值电压增大达到编程电平。
附图说明
现在将在下文中参考附图来更充分地描述实施例；然而，本发明可以以不同的形式来实施并且不应该被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供使得本公开将是彻底且完整的，并且这些实施例将把实施例的范围充分地传达给本领域技术人员。
在附图中，为了清楚，尺寸可以被夸大。将理解的是，当元件被称为在两个元件“之间”时，其可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
图1是图示根据本公开的一个实施例的半导体器件的框图。
图2是图示根据本公开的一个实施例的三维非易失性存储器件的透视图。
图3是图示根据图2中示出的三维非易失性存储器件的电路图。
图4是图示根据本公开的另一个实施例的三维非易失性存储器件的透视图。
图5是图示图4中示出的三维非易失性存储器件的电路图。
图6是图示根据本公开的一个实施例的半导体器件的操作方法的流程图。
图7是图示图6的擦除操作的电压施加图。
图8是图示图6的子软编程操作的电压施加图。
图9是图示图6的子软编程操作的视图。
图10是图示根据本公开的另一个实施例的操作方法的流程图。
图11是图示图10的主软编程操作的电压施加图。
图12是图示图10的选择晶体管和虚设单元的编程操作的电压施加图。
图13是图示根据本公开的阈值电压的变化的阈值电压分布。
图14是图示根据本公开的又一个实施例的操作方法的流程图。
图15是图示根据本公开的一个实施例的包括半导体器件的固态驱动器的框图。
图16是图示根据本公开的一个实施例的包括半导体器件的存储系统的框图。
图17是图示根据本公开的一个实施例的包括半导体器件的计算系统的示意性配置的框图。
具体实施方式
在下文中，将参照附图来详细地描述本公开的实施例。然而，所公开的发明不局限于这些实施例，而是可以以不同的形式来实施。提供这些实施例仅用于说明性目的以及用于使本领域技术人员充分理解本公开的范围。
图1是图示根据本公开的一个实施例的半导体器件的框图。
参照图1，半导体器件100包括存储单元阵列110、被配置为执行存储单元阵列110的编程操作、读取操作或擦除操作的外围电路120以及被配置为控制外围电路120的控制电路130。
存储单元阵列110包括被相同地配置的多个存储块。存储块中的每个包括多个串。多个串包括在其中储存数据的多个存储单元，并且可以形成在其中多个串垂直于衬底而布置的三维结构中。多个存储单元中的每个可以形成为其中储存1位数据的单电平单元(SLC)，或者可以形成为其中储存2位或更多位数据的多电平单元(MLC)、三电平单元(TLC)或四电平单元(QLC)。MLC是其中储存2位数据的存储单元，TLC是其中储存3位数据的存储单元，以及QLC是其中储存4位数据的存储单元。
外围电路120包括电压发生电路21、行解码器22、页缓冲器23、列解码器24以及输入/输出电路25。
电压发生电路21响应于操作信号OP_CMD来产生各种电平的操作电压。例如，电压发生电路21可以产生擦除电压Vera、主编程电压Vpgm、擦除验证电压Vef、主软编程验证电压Vsf、编程验证电压Vpf、主软编程电压Vspgm、子软编程电压Vspgm_s等。此外，电压发生电路21可以产生各种操作所必需的各种电压。
行解码器22响应于行地址RADD来选择被包括在存储单元阵列110中的存储块中的一个存储块，并将操作电压传输到耦接到选中存储块的字线WL、漏极选择线DSL、源极选择线SSL等。
页缓冲器23通过位线BL来耦接到存储块。页缓冲器23在编程操作、读取操作和擦除操作被执行时响应于页缓冲器控制信号PBSIGNALS来将数据传输到选中存储块或从选中存储块接收数据，并且暂时储存传输来的/接收到的数据。
列解码器24响应于列地址CADD来在页缓冲器23与输入/输出电路25之间传输/接收数据。
输入/输出电路25将从外部传输来的命令CMD和地址ADD传输到控制电路130，并且将从外部传输来的数据DATA传输到列解码器24或将从列解码器24传输来的数据DATA输出到外部。
控制电路130响应于命令和地址ADD来控制外围电路120。具体地，在存储单元阵列110的擦除操作期间选中存储块的擦除操作完成时，控制电路130控制外围电路120使得对擦除过的存储块执行子软编程操作。可以执行子软编程操作以使擦除过的选择晶体管和虚设单元的阈值电压分布变窄。在包括管道晶体管的三维非易失性存储器件中，可以执行子软编程操作以使管道晶体管的阈值电压分布变窄。而且，可以执行子软编程操作以使擦除过的存储单元的阈值电压分布变窄。在其中任何虚设单元都不被包括在串中的结构中，控制电路130可以控制外围电路120，使得子软编程操作被执行以使擦除过的选择晶体管的阈值电压分布变窄。
三维非易失性存储器件可以根据串结构而分类为“I”型和“U”型。将在下面详细地描述每种类型的三维非易失性存储器件。
图2是图示根据本公开的一个实施例的三维非易失性存储器件的透视图。
参照图2，三维非易失性存储器件的存储块可以包括垂直地布置在位线BL与公共源极线CSL之间的串。此结构也称为位成本可伸缩(BiCS)结构。例如，当公共源极线CSL平行地形成在衬底上时，串可以沿垂直方向形成在公共源极线CSL上。更具体地，串可以包括沿第一方向布置且彼此间隔开层叠的源极选择线SSL、第一虚设线DWL1、字线WL、第二虚设线DWL2以及漏极选择线DSL。而且，串可以包括垂直沟道层CH，垂直沟道层CH通过垂直穿透源极选择线SSL、第一虚设线DWL1、字线WL、第二虚设线DWL2以及漏极选择线DSL而接触公共源极线CSL。位线BL可以沿垂直于第一方向的第二方向布置，同时接触从漏极选择线DSL向上突出的垂直沟道层CH的顶部。而且，还可以在位线BL与垂直沟道层CH之间形成接触插塞CT。
图3是图示参照图2而描述的三维非易失性存储器件的电路图。
参照图3，串可以包括串联耦接在公共源极线CSL与位线BL之间的源极选择晶体管SST、第一虚设单元D1、多个存储单元C1至C4、第二虚设单元D2以及漏极选择晶体管DST。在图3中，示出了一个源极选择晶体管SST、一个第一虚设单元D1、一个第二虚设单元D2、一个漏极选择晶体管DST以及四个存储单元C1至C4。然而，这仅是用于说明性目的的示例，且可以包括较大数目的源极选择晶体管、第一虚设单元、存储单元、第二虚设单元以及漏极选择晶体管。
图4是图示根据本公开的另一个实施例的三维非易失性存储器件的透视图。
参照图4，三维非易失性存储器件可以以在其中垂直地布置在公共源极线CSL与管线PL之间的第一子串和垂直地布置在位线BL与管线PL之间的第二子串在管线PL的区域中被耦接的结构来形成。此结构还称为管形位成本可伸缩(P-BiCS)结构。更具体地，第一子串可以包括沿第一方向布置且彼此间隔开层叠的字线WL和第一虚设线DWL1。而且，第一子串可以包括垂直穿透字线WL和第一虚设线DWL1的第一垂直沟道层S_CH。第二子串可以包括沿第一方向布置且彼此间隔开层叠的字线WL和第二虚设线DWL2。而且，第二子串可以包括垂直穿透字线和第二虚设线DWL2的第二垂直沟道层D_CH。第一垂直沟道层S_CH与第二垂直沟道层D_CH通过形成在管线PL中的管道沟道层P_CH来耦接。位线BL沿垂直于第一方向的第二方向布置，同时接触从漏极选择线DSL向上突出的第二垂直沟道层D_CH的顶部。
图5是图示参照图4而描述的三维非易失性存储器件的电路图。
参照图5，串可以包括串联耦接在公共源极线CSL与管道晶体管PT之间的源极选择晶体管SST、第一虚设单元D1和第一存储单元C1至第三存储单元C3，以及串联耦接在管道晶体管PT与位线BL之间的第四存储单元C4至第六存储单元C6、第二虚设单元D2和漏极选择晶体管DST。在图5中，示出一个源极选择晶体管SST、一个第一虚设单元D1、一个第二虚设单元D2、一个漏极选择晶体管DST以及六个存储单元C1至C6。然而，这仅是用于说明性目的的示例，且根据非易失性存储器件，可以包括更多的源极选择晶体管、第一虚设单元、存储单元、第二虚设单元以及漏极选择晶体管。
包括上述存储器件的半导体器件的操作方法将被描述如下。
图6是图示根据本公开的一个实施例的半导体器件的操作方法的流程图。
参照图6，响应于控制电路130的擦除命令，外围电路120在步骤s61处对选中存储块执行擦除操作，并且在步骤s62处对擦除过的存储块执行子软编程操作。
上述的步骤s61的擦除操作和步骤s62的子软编程操作将被详细描述如下。
图7是图示图6的擦除操作的电压施加图。
参照图7，在步骤s61处，可以使用增量阶跃脉冲擦除(ISPE)方法来对选中存储块执行擦除操作。例如，擦除操作可以包括擦除存储单元以及验证该存储单元。可以通过将擦除电压Vera施加到位线BL和公共源极线CSL来执行存储单元的擦除。当擦除存储单元时，将0V施加到耦接至该存储单元的字线WL。通过将擦除验证电压Vef施加到字线WL来执行存储单元的验证。当存储单元的验证失败时，通过阶跃电压(step voltage)来增大擦除电压Vera，并且再次执行存储单元的擦除和验证。以这种方式，重复擦除以及验证直到验证通过。
当存储单元的验证通过时，执行步骤s62的子软编程操作。步骤s62的子软编程操作将被详细描述如下。
图8是图示步骤s62的子软编程操作的电压施加图。
参照图8，执行图6的步骤s62的子软编程操作以使选择晶体管、虚设单元和存储单元的阈值电压分布变窄，并且防止串中泄漏电流的产生。为了此目的，可以将正的子软编程电压施加到漏极选择线DSL、源极选择线SSL以及虚设线DWL1和DWL2。例如，可以将一个或更多个子软编程电压施加到漏极选择线DSL、源极选择线SSL以及虚设线DWL1和DWL2。在步骤s62的子软编程操作期间，可以将第一子软编程电压Vspgm_1施加到漏极选择线DSL、源极选择线SSL以及虚设线DWL1和DWL2。可选地，可以将第一子软编程电压Vspgm_s1和第二子软编程电压Vspgm_s2施加到漏极选择线DSL、源极选择线SSL以及虚设线DWL1和DWL2。第二子软编程电压Vspgm_s2可以高于第一子软编程电压Vspgm_s1。例如，在施加第一子软编程电压Vspgm_s1然后将漏极选择线DSL、源极选择线SSL以及虚设线DWL1和DWL2放电之后，可以将第二子软编程电压Vspgm_s2施加到漏极选择线DSL、源极选择线SSL以及虚设线DWL1和DWL2。
子软编程操作是用于通过增大处于擦除状态的选择晶体管、虚设单元和存储单元的低阈值电压来使阈值电压分布变窄的操作。因此，通过一个或更多个子软编程电压来执行子软编程操作，而无需任何验证操作。在子软编程操作期间，也可以将第一子软编程电压Vspgm_s1和第二子软编程电压Vspgm_s2中的一个或更多个施加到字线WL。
可以将上述的步骤s62的子软编程操作应用到包括“I”型串和“U”型串的三维非易性存储器件。具体地，包括“U”型串的三维非易性存储器件包括耦接到管线PL的管道栅极PT。因此，当执行子软编程操作时，也可以将第一子软编程电压Vspgm_s1和第二子软编程电压Vspgm_s2中的一个或更多个施加到管线PL。
图9是作为另一个示例的图示步骤s62的子软编程操作的电压施加图。
参照图9，在步骤s62的子软编程操作期间，可以将第一子软编程电压Vspgm_s1和第二子软编程电压Vspgm_s2连续地施加到漏极选择线DSL、源极选择线SSL以及虚设线DWL1和DWL2以减少操作时间。也可以将第一子软编程电压Vspgm_s1和第二子软编程电压Vspgm_s2施加到管线PL和字线WL。
图10是图示根据本公开的另一个实施例的操作方法的流程图。
参照图10，响应于控制电路130的擦除命令，外围电路120在步骤s61处对选中存储块执行擦除操作，且在步骤s62处对擦除过的存储块执行子软编程操作。外围电路120还执行步骤s103的主软编程操作，然后执行步骤s104的编程操作，而将选择晶体管和虚设单元的阈值电压增大达到高于0V的编程电平。
步骤s101的擦除操作和步骤s102的子软编程操作与参考图7至图9而描述的步骤s61的擦除操作和步骤s62的子软编程操作相同。步骤s103的主软编程操作和步骤s104的编程操作将被详细描述如下。
图11是图示图10的根据一个实施例的步骤s103的主软编程操作的电压施加图。
参照图11，执行图10的步骤s103的主软编程操作以在低于0V的擦除电平之下的范围中增大处于擦除状态的存储单元的阈值电压。可以使用增量阶跃脉冲编程(ISPP)方法来执行主软编程操作。例如，主软编程操作可以包括编程存储单元以及验证存储单元。可以通过将软编程电压Vspgm施加到字线WL来执行存储单元的编程。可以通过将主软验证电压Vsf施加到字线WL来执行存储单元的验证。当存储单元的验证失败时，通过将软编程电压Vspgm增大阶跃电压来重复编程以及验证，直到阈值电压达到目标电平。
当随着阈值电压达到目标电平而存储单元的验证通过时，执行用于增大选择晶体管和虚设单元的阈值电压的步骤s104的编程操作。步骤s104的对选择晶体管和虚设单元的编程操作将被详细描述如下。
图12是图示图10的根据另一个实施例的对选择晶体管和虚设单元的编程操作的电压施加图。
参照图12，执行步骤s104的编程操作，使得选择晶体管和虚设单元执行开关功能。可以使用ISPP方法来执行步骤s104的编程操作。例如，步骤s104的编程操作可以包括编程漏极选择晶体管、源极选择晶体管和虚设单元以及验证漏极选择晶体管、源极选择晶体管和虚设单元。可以通过将编程电压Vspgm施加到漏极选择线DSL、源极选择线SSL以及第一虚设线DWL1和第二虚设线DWL2来执行漏极选择晶体管、源极选择晶体管和虚设单元的编程。漏极选择晶体管、源极选择晶体管和虚设单元的验证通过将编程验证电压Vpgm施加到漏极选择线DSL、源极选择线SSL以及第一虚设线DWL1和第二虚设线DWL2来验证漏极选择晶体管、源极选择晶体管和虚设单元的阈值电压是否达到目标电平。当漏极选择晶体管、源极选择晶体管和虚设单元的验证失败时，通过将主编程电压Vpgm增大阶跃电压来重复漏极选择晶体管、源极选择晶体管和虚设单元的编程和验证，直到阈值电压达到目标电平。在具有“U”型串的三维非易失性存储器件中，也可以在管线PL上执行漏极选择晶体管、源极选择晶体管和虚设单元的编程以及验证以同时增大管道晶体管PT的阈值。
由上述的擦除操作、子软编程操作、主软编程操作和编程操作引起的选择晶体管、虚设单元和存储单元的阈值电压的变化如下。
图13是图示根据本公开的阈值电压的变化的阈值电压分布。
参照图13，如图中的“THs101”所指示的，作为步骤s101的擦除操作的结果，选择晶体管、虚设单元和存储单元的阈值电压分布在低于0V的电平处。
如图中的“THs102”所指示的，作为步骤s102的子软编程操作的结果，处于擦除状态的选择晶体管和虚设单元的阈值电压在擦除电平之下的范围之内增大。如图中的“THs102”所指示的，当对存储单元也执行步骤s102的子软编程操作时，存储单元的阈值电压也可以在擦除电平之下的范围之内增大。
如图中的“THs103”所指示的，作为步骤s103的主软编程操作的结果，处于擦除状态的存储单元的阈值电压在擦除电平之下的范围之内增大。
如图中的“THs104”所指示的，作为步骤s104的编程操作的结果，处于擦除状态的选择晶体管和虚设单元的阈值电压变成高于0V，因此选择晶体管和虚设单元可以执行开关功能。
具体地，因为选择晶体管和虚设单元的阈值电压分布由于步骤s102的子软编程操作而变窄，因此有可能防止在步骤s104的编程操作期间选择晶体管和虚设单元的阈值电压分布变宽。而且，因为选择晶体管和虚设单元的低电平阈值电压由于步骤s102的子软编程操作而增大，因此作为步骤s104的结果，可以防止泄漏电流的产生。
图14是图示根据本公开的又一个实施例的操作方法的流程图。
除了步骤s104的编程操作与步骤s103的主软编程操作之间的操作次序之外，图14中示出的步骤s101至步骤s104可以与参照图10至图13而描述的步骤s101至步骤s104相同。
图15是图示根据本公开的一个实施例的包括半导体器件的固态驱动器(SSD)的框图。
参照图15，驱动设备200包括主机2100和SSD 2200。SSD包括SSD控制器2210、缓冲存储器2220和半导体器件1000。
SSD控制器2210提供主机2100与SSD 2200之间的物理互连。即，SSD控制器2210提供对应于主机2100的总线格式的与SSD 2200的接口。具体地，SSD控制器2210将从主机2100提供的命令解码。SSD控制器2210基于解码结果来访问半导体器件1000。主机2100的总线格式可以包括通用串行总线(USB)、小计算机系统接口(SCSI)、PCI快速、ATA、并行ATA(PATA)、串行ATA(SATA)、串行附接SCSI(SAS)等。
缓冲存储器2220暂时储存从主机2100提供的程序数据或从半导体器件1000读出的数据。当存在于半导体器件1000中的数据在主机2100的读取请求下被高速缓冲时，缓冲存储器2220支持高速缓冲功能以直接将高速缓冲的数据提供给主机2100。通常，主机2100的总线格式(例如，SATA或SAS)的数据传输速度可以高于SSD 2200的存储通道的数据传输速度。即，当主机2100的接口速度比SSD 2200的存储通道的传输速度快时，具有大储存容量的缓冲存储器2200被提供，从而降低性能。缓冲存储器2220可以被设置为同步DRAM以提供对用作大容量辅助储存器件的SSD 2200的充分缓冲。
半导体器件1000可以被设置为SSD 2200的储存介质。例如，如图1中描述的半导体器件1000可以被设置为具有大储存容量的非易失性存储器件。该半导体器件可以被设置为NAND快闪存储器。
图16是图示根据本公开的一个实施例的包括半导体器件的存储系统的框图。
参照图16，存储系统3000可以包括存储器控制器3100和半导体器件1000。
半导体存储器件1000可以与图1的半导体器件基本上相同来配置，因此，将省略对半导体器件1000的详细描述。
存储器控制器3100可以被配置为控制半导体器件1000。SRAM 3110可以被用作CPU3120的工作存储器。可以提供具有主机(耦接到存储系统3000)的数据交换协议的主机接口(主机I/F)3130。设置在存储器控制器3100中的错误校正电路(ECC)3140可以检测并校正从半导体器件1000读出的数据中包括的错误。半导体接口(半导体I/F)3150可以与半导体器件1000接口。CPU 3120可以执行用于存储器控制器3100的数据交换的控制操作。虽然图16中未示出，但是存储系统3000还可以包括用于储存用于与主机接口的编码数据的ROM(未示出)。
存储系统3000可以被应用到计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络板、无线电话、移动电话、智能电话、数字相机、数字录音机、数字音频播放器、数字录像机、数字视频播放器、能够在无线环境中传输/接收信息的设备以及构成家庭网络的各种电子设备中的一种。
图17是图示根据本公开的一个实施例的包括半导体器件的计算系统的示意性配置的框图。
参照图17，计算系统4000包括电耦接到总线4300的半导体器件1000、存储器控制器4100、调制解调器4200、微处理器4400和用户接口4500。当计算系统4000是移动设备时，用于供应计算系统4000的操作电压的电池4600可以被额外地设置在计算系统4000中。虽然在图中未示出，但是计算系统4000还可以包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
半导体器件1000可以与图1的半导体器件基本上相同来配置，因此，将省略对半导体器件1000的详细描述。
半导体器件和存储器控制器可以以各种形式封装。例如，半导体器件和存储器控制器可以被封装成层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、华夫包式裸片(die in Waffle pack)、晶片形式裸片(die in wafer form)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料度量四方扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄型小外形封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶片级制造封装(WFP)或晶片级处理层叠封装(WSP)。
根据本公开，有可能使选择晶体管、虚设单元和存储单元的阈值电压分布变窄并且防止在串中产生泄漏电流，从而改善半导体器件的可靠性。
在本文中已经公开了实施例，虽然采用了特定术语，但是它们仅在一般意义和描述性意义上使用以及解释，而不用于限制的目的。在一些情况下，对于本领域技术人员来说将明显的是，在提交本申请时，除非另外具体地指示，否则关于特定实施例而描述的特征、特性和/或元件可以单独使用，或可以与关于其它实施例而描述的特征、特性和/或元件结合来使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求书中阐述的本公开的精神和范围的情况下，可以进行形式和细节上的各种改变。
通过以上实施例可以看出，本申请提供了以下的技术方案：
技术方案1.一种半导体器件，包括：
存储块，包括在其中存储单元耦接在选择晶体管之间的多个串；
外围电路，适用于擦除或编程选择晶体管和存储单元，选择晶体管和存储单元被包括在存储块之中的选中存储块中；以及
控制电路，适用于控制外围电路来擦除选择晶体管和存储单元，在擦除电平之下的范围之内增大选择晶体管的阈值电压，以及将选择晶体管的阈值电压增大达到编程电平。
技术方案2.如技术方案1所述的半导体器件，其中，串耦接在位线与公共源极线之间。
技术方案3.如技术方案1所述的半导体器件，其中，存储单元耦接在选择晶体管之间。
技术方案4.如技术方案1所述的半导体器件，其中，外围电路包括：
电压发生电路，适用于响应于操作信号来产生各种电平的操作电压；
行解码器，适用于响应于行地址来将操作电压传输到选中存储块；
页缓冲器，通过位线耦接到存储块，并且适用于在编程操作、读取操作和擦除操作期间响应于页缓冲器控制信号来将数据传输到选中存储块或从选中存储块接收数据，并暂时储存所述数据；
列解码器，适用于响应于列地址来将所述数据传输到页缓冲器或从页缓冲器接收所述数据；以及
输入/输出电路，适用于将从来自外部的命令和地址传送到控制电路，以及将所述数据传输到列解码器或从列解码器接收所述数据。
技术方案5.如技术方案1所述的半导体器件，其中，控制电路控制外围电路来将子软编程电压施加到耦接至选择晶体管的选择线，以在擦除电平之下的范围之内增大选择晶体管的阈值电压。
技术方案6.如技术方案5所述的半导体器件，其中，控制电路在无验证操作的情况下控制外围电路来将子软编程电压施加到选择线，同时增大所述阈值电压。
技术方案7.如技术方案5所述的半导体器件，其中，子软编程电压是正电压。
技术方案8.如技术方案5所述的半导体器件，其中，控制电路控制外围电路来将具有一个或更多个不同电平的子软编程电压施加到选择线一次或更多次。
技术方案9.如技术方案1所述的半导体器件，其中，控制电路控制外围电路来在增大选择晶体管的阈值电压的同时增大存储单元的阈值电压。
技术方案10.如技术方案1所述的半导体器件，其中，串还包括在选择晶体管与存储单元之间的虚设单元。
技术方案11.如技术方案10所述的半导体器件，其中，控制电路控制外围电路来在增大选择晶体管的阈值电压的同时增大虚设单元的阈值电压。
技术方案12.如技术方案1所述的半导体器件，
其中，串包括通过管道晶体管而彼此耦接的两个子串，以及
其中，控制电路控制外围电路来在增大选择晶体管的阈值电压的同时增大管道晶体管的电压。
技术方案13.一种操作半导体器件的方法，所述方法包括：
擦除选择晶体管和存储单元；
通过将子软编程电压施加到耦接至选择晶体管的选择线来在擦除电平之下的范围之内增大选择晶体管的阈值电压；以及
通过编程选择晶体管来将选择晶体管的阈值电压增大达到编程电平。
技术方案14.如技术方案13所述的方法，其中，子软编程电压是正电压。
技术方案15.如技术方案13所述的方法，其中，在无选择晶体管的验证操作的情况下，执行将子软编程电压施加到选择线。
技术方案16.如技术方案15所述的方法，其中，通过将具有一个或更多个不同电平的子软编程电压施加到选择线一次或更多次来执行将子软编程电压施加到选择线。
技术方案17.如技术方案13所述的方法，还包括：在增大选择晶体管的阈值电压期间增大存储单元的阈值电压。
技术方案18.如技术方案13所述的方法，还包括：在增大选择晶体管的阈值电压期间增大耦接在选择晶体管与存储单元之间的虚设单元的阈值电压。
技术方案19.如技术方案13所述的方法，还包括：在擦除电平之下的范围之内增大与增大达到编程电平之间，执行主软编程操作以使存储单元的阈值电压分布变窄。
技术方案20.如技术方案19所述的方法，其中，使用增量阶跃脉冲编程ISPP方法来执行主软编程操作。
技术方案21.如技术方案13所述的方法，其中，使用所述ISPP方法来执行编程选择晶体管。

Claims (21)

1.一种半导体器件，包括：
存储块，包括在其中存储单元耦接在选择晶体管之间的多个串；
外围电路，被配置为擦除或编程选择晶体管和存储单元，选择晶体管和存储单元被包括在存储块之中的选中存储块中；以及
控制电路，被配置为控制外围电路来擦除选择晶体管和存储单元，在擦除电平之下的范围之内增大选择晶体管的阈值电压，以及然后将选择晶体管和存储单元的阈值电压增大达到编程电平。
2.如权利要求1所述的半导体器件，其中，串耦接在位线与公共源极线之间。
3.如权利要求1所述的半导体器件，其中，存储单元耦接在选择晶体管之间。
4.如权利要求1所述的半导体器件，其中，外围电路包括：
电压发生电路，被配置为响应于操作信号来产生各种电平的操作电压；
行解码器，被配置为响应于行地址来将操作电压传输到选中存储块；
页缓冲器，通过位线耦接到存储块，并且被配置为在编程操作、读取操作和擦除操作期间响应于页缓冲器控制信号来将数据传输到选中存储块或从选中存储块接收数据，并暂时储存所述数据；
列解码器，被配置为响应于列地址来将所述数据传输到页缓冲器或从页缓冲器接收所述数据；以及
输入/输出电路，被配置为将从来自外部的命令和地址传送到控制电路，以及将所述数据传输到列解码器或从列解码器接收所述数据。
5.如权利要求1所述的半导体器件，其中，控制电路控制外围电路来将子软编程电压施加到耦接至选择晶体管的选择线，以在擦除电平之下的范围之内增大选择晶体管的阈值电压。
6.如权利要求5所述的半导体器件，其中，控制电路在无验证操作的情况下控制外围电路来将子软编程电压施加到选择线，同时增大所述阈值电压。
7.如权利要求5所述的半导体器件，其中，子软编程电压是正电压。
8.如权利要求5所述的半导体器件，其中，控制电路控制外围电路来将具有一个或更多个不同电平的子软编程电压施加到选择线一次或更多次。
9.如权利要求1所述的半导体器件，其中，控制电路控制外围电路来在增大选择晶体管的阈值电压的同时增大存储单元的阈值电压。
10.如权利要求1所述的半导体器件，其中，串还包括在选择晶体管与存储单元之间的虚设单元。
11.如权利要求10所述的半导体器件，其中，控制电路控制外围电路来在增大选择晶体管的阈值电压的同时增大虚设单元的阈值电压。
12.如权利要求1所述的半导体器件，
其中，串包括通过管道晶体管而彼此耦接的两个子串，以及
其中，控制电路控制外围电路来在增大选择晶体管的阈值电压的同时增大管道晶体管的电压。
13.一种操作半导体器件的方法，所述方法包括：
擦除选择晶体管和存储单元；
通过将子软编程电压施加到耦接至选择晶体管的选择线来在擦除电平之下的范围之内增大选择晶体管的阈值电压；以及
在将子软编程电压施加到选择线之后，通过编程选择晶体管来将选择晶体管和存储单元的阈值电压增大达到编程电平。
14.如权利要求13所述的方法，其中，子软编程电压是正电压。
15.如权利要求13所述的方法，其中，在无选择晶体管的验证操作的情况下，执行将子软编程电压施加到选择线。
16.如权利要求15所述的方法，其中，通过将具有一个或更多个不同电平的子软编程电压施加到选择线一次或更多次来执行将子软编程电压施加到选择线。
17.如权利要求13所述的方法，还包括：在增大选择晶体管的阈值电压期间增大存储单元的阈值电压。
18.如权利要求13所述的方法，还包括：在增大选择晶体管的阈值电压期间增大耦接在选择晶体管与存储单元之间的虚设单元的阈值电压。
19.如权利要求13所述的方法，还包括：在擦除电平之下的范围之内增大与增大达到编程电平之间，执行主软编程操作以使存储单元的阈值电压分布变窄。
20.如权利要求19所述的方法，其中，使用增量阶跃脉冲编程ISPP方法来执行主软编程操作。
21.如权利要求13所述的方法，其中，使用ISPP方法来执行编程选择晶体管。
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