KR20190074890A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents

메모리 컨트롤러 및 그 동작 방법 Download PDF

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Abstract

메모리 컨트롤러는 호스트로부터의 요청에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 데이터 변환부를 포함한다. 상기 데이터 변환부는 상기 호스트로부터 수신한 제1 데이터와, 이미 프로그램 된 제2 데이터를 비교하여, 상기 제1 데이터를 변환한다.

Description

메모리 컨트롤러 및 그 동작 방법 {MEMORY CONTROLLER AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원의 반도체 메모리 장치는 2차원의 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다. 한편, 메모리 컨트롤러는 호스트로부터의 요청에 따라 반도체 메모리 장치의 동작을 제어할 수 있다.
본 발명의 실시 예는 성능이 향상된 메모리 컨트롤러 및 그 동작 방법을 제공하기 위한 것이다.
본 발명의 일 실시 예에 따른 메모리 컨트롤러는 호스트로부터의 요청에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 데이터 변환부를 포함한다. 상기 데이터 변환부는 상기 호스트로부터 수신한 제1 데이터와, 이미 프로그램 된 제2 데이터를 비교하여, 상기 제1 데이터를 변환한다.
일 실시 예에서, 상기 제2 데이터는, 상기 제1 데이터가 프로그램 될 제1 물리 페이지에 인접하여 위치한 제2 물리 페이지에 프로그램된 데이터일 수 있다.
일 실시 예에서, 상기 데이터 변환부는 제1 변환부 및 제2 변환부를 포함할 수 있다. 상기 제1 변환부는 상기 제1 데이터를 랜더마이징하여 랜덤 데이터를 생성할 수 있다. 상기 제2 변환부는 상기 랜덤 데이터와 상기 제2 데이터를 비교하여 변환 데이터를 생성할 수 있다.
일 실시 예에서, 상기 제2 변환부는 기준 데이터 버퍼, 변환 결정부 및 변환 연산부를 포함할 수 있다. 상기 기준 데이터 버퍼는 상기 제2 데이터를 임시 저장할 수 있다. 상기 변환 결정부는 상기 제2 데이터 및 상기 랜덤 데이터를 비교하여, 상기 랜덤 데이터의 변환 여부를 결정할 수 있다. 상기 변환 연산부는 상기 변환 결정부의 결정 결과에 기초하여, 상기 랜덤 데이터를 처리하여 상기 변환 데이터를 생성할 수 있다.
일 실시 예에서, 상기 변환 결정부는 XOR 연산부 및 결과 비교부를 포함할 수 있다. 상기 XOR 연산부는 상기 제2 데이터 및 상기 랜덤 데이터를 배타적-논리합(XOR) 연산하여, XOR 연산 데이터를 생성할 수 있다. 상기 결과 비교부는 상기 XOR 연산 데이터에 포함된 0의 비트수에 기초하여, 상기 랜덤 데이터의 변환 여부를 결정할 수 있다.
일 실시 예에서, 상기 결과 비교부는 상기 XOR 연산 데이터에 포함된 0의 비트 수가 미리 결정된 기준값보다 큰 경우, 상기 랜덤 데이터를 변환할 것을 결정할 수 있다. 또한, 상기 결과 비교부는 상기 XOR 연산 데이터에 포함된 0의 비트 수가 미리 결정된 기준값보다 작거나 같은 경우, 상기 랜덤 데이터를 변환하지 않을 것을 결정할 수 있다.
일 실시 예에서, 상기 변환 연산부는 데이터 반전부 및 플래그 패딩부를 포함할 수 있다. 상기 데이터 반전부는 상기 결과 비교부로부터의 결정 결과에 기초하여 상기 랜덤 데이터를 반전시켜 중간 데이터를 생성할 수 있다. 상기 플래그 패딩부는 상기 중간 데이터에 플래그 비트를 추가하여 상기 변환 데이터를 생성할 수 있다.
일 실시 예에서, 상기 데이터 반전부는 인버터(inverter) 및 멀티플렉서(multiplexor)를 포함할 수 있다. 상기 인버터는 상기 랜덤 데이터를 반전하여, 반전된 랜덤 데이터로 출력할 수 있다. 상기 멀티플렉서는 상기 랜덤 데이터 및 상기 반전된 랜덤 데이터를 수신할 수 있다. 또한 상기 멀티플렉서는 상기 결과 비교부로부터의 결정 결과에 기초하여 상기 랜덤 데이터 및 상기 반전된 랜덤 데이터 중 어느 하나를 상기 중간 데이터로서 출력할 수 있다.
본 발명의 다른 실시 예에 따른 메모리 컨트롤러는 호스트로부터의 요청에 따라 호스트로부터의 요청에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작을 제어한다. 상기 메모리 컨트롤러는 데이터 변환부를 포함한다. 상기 데이터 변환부는 상기 반도체 메모리 장치로부터 수신한 제1 데이터에 포함된 플래그 비트에 기초하여, 상기 제1 데이터를 복원하여 제2 데이터를 생성한다.
일 실시 예에서, 상기 데이터 변환부는 제1 변환부 및 제2 변환부를 포함한다. 상기 제1 변환부는 상기 제1 데이터의 플래그 비트에 기초하여 랜덤 데이터를 생성할 수 있다. 상기 제2 변환부는 상기 랜덤 데이터를 디랜더마이징하여 상기 제2 데이터를 생성할 수 있다.
일 실시 예에서, 상기 제1 변환부는 데이터 분할부, 반전 판단부 및 데이터 복원부를 포함할 수 있다. 상기 데이터 분할부는 상기 제1 데이터를 분할하여 플래그 비트 및 중간 데이터를 생성할 수 있다. 상기 반전 판단부는 상기 플래그 비트의 값에 기초하여, 상기 중간 데이터의 반전 여부를 결정할 수 있다. 상기 데이터 복원부는 상기 반전 판단부의 결정 결과에 기초하여, 상기 중간 데이터로부터 상기 랜덤 데이터를 생성할 수 있다.
일 실시 예에서, 상기 플래그 비트가 제1 비트값을 갖는 경우, 상기 반전 판단부는 상기 중간 데이터를 반전할 것을 결정할 수 있다. 또한, 상기 플래그 비트가 제2 비트값을 갖는 경우, 상기 반전 판단부는 상기 중간 데이터를 유지할 것을 결정할 수 있다.
일 실시 예에서, 상기 데이터 복원부는 인버터 및 멀티플렉서를 포함할 수 있다. 상기 인버터는 상기 중간 데이터를 반전하여, 반전된 중간 데이터로 출력할 수 있다. 상기 멀티플렉서는 상기 중간 데이터 및 상기 반전된 중간 데이터를 수신할 수 있다. 또한, 상기 멀티플렉서는 상기 반전 판단부로부터의 결정 결과에 기초하여 상기 중간 데이터 및 상기 반전된 중간 데이터 중 어느 하나를 상기 랜덤 데이터로서 출력할 수 있다.
본 발명의 또다른 실시 예에 따른 방법에 의해, 반도체 메모리 장치를 제어하는 메모리 컨트롤러가 동작한다. 상기 메모리 컨트롤러의 동작 방법은, 호스트로부터 제1 데이터를 수신하는 단계, 상기 제1 데이터와, 상기 반도체 메모리 장치에 이미 프로그램 된 제2 데이터를 비교하여, 상기 제1 데이터의 반전 여부를 결정하는 단계 및 상기 결정 결과에 기초하여 상기 제1 데이터를 변환하는 단계를 포함한다.
일 실시 예에서, 상기 제1 데이터는 랜더마이징 완료된 데이터일 수 있다. 또한, 상기 제2 데이터는 상기 제1 데이터가 프로그램 될 제1 물리 페이지에 인접하여 위치한 제2 물리 페이지에 프로그램된 데이터일 수 있다.
일 실시 예에서, 상기 제1 데이터의 반전 여부를 결정하는 단계는, 상기 제1 데이터 및 상기 제2 데이터를 배타적-논리합 연산하여, XOR 연산 데이터를 생성하는 단계, 상기 XOR 연산 데이터에 포함된 0의 비트 수를 미리 결정된 기준값과 비교하는 단계, 및 상기 비교 결과에 기초하여, 상기 제1 데이터를 변환하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 비교 결과에 기초하여, 상기 제1 데이터를 변환하는 단계에서는, 상기 XOR 연산 데이터에 포함된 0의 비트 수가 상기 기준값보다 큰 경우, 상기 제1 데이터를 반전할 것으로 결정하고, 상기 XOR 연산 데이터에 포함된 0의 비트 수가 상기 기준값보다 작거나 같은 경우, 상기 제1 데이터를 유지할 것으로 결정할 수 있다.
일 실시 예에서, 상기 XOR 연산 데이터에 포함된 0의 비트 수가 상기 기준값보다 큰 경우, 상기 제1 데이터를 변환하는 단계는, 상기 제1 데이터의 반전 연산을 수행하는 단계 및 상기 반전된 제1 데이터에 제1 비트값을 패딩하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 XOR 연산 데이터에 포함된 0의 비트 수가 상기 기준값보다 작거나 같은 경우, 상기 제1 데이터를 변환하는 단계에서는, 상기 반전된 제1 데이터에 제2 비트값을 패딩할 수 있다.
본 발명의 또다른 실시 예에 따른 방법에 의해, 반도체 메모리 장치를 제어하는 메모리 컨트롤러가 동작한다. 상기 메모리 컨트롤러의 동작 방법은, 상기 반도체 메모리 장치로부터 제1 데이터를 수신하는 단계, 상기 제1 데이터 내의 플래그 비트를 참조하는 단계 및 상기 플래그 비트에 기초하여, 상기 제1 데이터를 변환하여 제2 데이터를 생성하는 단계를 포함한다.
일 실시 예에서, 상기 플래그 비트에 기초하여 상기 제1 데이터를 변환하는 단계에서는, 상기 플래그 비트가 제1 비트값인 경우, 상기 제1 데이터 중 상기 플래그 비트를 제외한 데이터를 반전하여 제2 데이터를 생성할 수 있다. 또한, 상기 플래그 비트가 상기 제1 비트값과 다른 제2 비트 값인 경우, 상기 제1 데이터 중 상기 플래그 비트를 제외한 데이터를 상기 제2 데이터로서 생성할 수 있다.
일 실시 예에서, 상기 메모리 컨트롤러의 동작방법은, 상기 제2 데이터를 생성한 이후에, 상기 제2 데이터를 디랜더마이징하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따르면 성능이 향상된 메모리 컨트롤러 및 그 동작 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러, 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 2의 메모리 셀 어레이에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 데이터 변환부의 일 예를 보다 상세히 나타내는 블록도이다.
도 8은 도 7의 제2 변환부의 예시적인 실시 예를 나타내는 블록도이다.
도 9a는 도 8에 도시된 변환 결정부의 예시적인 실시 예를 나타내는 블록도이다. 도 9b는 변환 결정부에 따른 변환 결정을 설명하기 위한 도면이다.
도 10a는 도 8에 도시된 변환 연산부의 예시적인 실시 예를 나타내는 블록도이다. 도 10b는 변환 결정부에 따른 데이터의 변환을 설명하기 위한 도면이다.
도 11은 도 10a의 데이터 반전부(550)의 예시적인 실시 예를 나타내는 블록도이다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 13은 도 12의 제1 및 제2 데이터를 수신하는 단계(S110)를 보다 상세히 나타내는 순서도이다.
도 14는 도 12에 도시된 제2 데이터의 반전 여부를 결정하는 단계(S130)를 보다 상세히 나타내는 순서도이다.
도 15는 도 12에 도시된 제2 데이터의 변환 단계(S150)를 보다 상세히 나타내는 순서도이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 데이터 변환부의 일 예를 보다 상세히 나타내는 블록도이다.
도 17a은 도 16에 도시된 제3 변환부의 예시적인 실시 예를 나타내는 블록도이다. 도 17b는 제3 변환부에 따른 데이터 변환을 설명하기 위한 도면이다.
도 18은 도 17a의 데이터 복원부의 예시적인 실시 예를 나타내는 블록도이다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 20은 도 19에 도시된 수신된 데이터를 변환하는 단계를 보다 상세히 나타내는 순서도이다.
도 21은 도 1의 메모리 시스템의 다른 실시 예를 보여주는 블록도이다.
도 22는 도 20의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 23은 도 22를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 컨트롤러, 반도체 메모리 장치 및 이를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 반도체 메모리 장치(100)는 메모리 셀 어레이(110)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 영역들을 포함한다. 복수의 메모리 영역들은 도 1에 도시된 바와 같이 복수의 메모리 블록들(BLK1~BLKz)일 수 있다. 여기서 각 메모리 블록(each memory block)은 소거 단위를 이룬다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다.
반도체 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 따라 동작한다.
반도체 메모리 장치(100)는 메모리 컨트롤러(200)로부터의 기입 요청에 응답하여 메모리 셀 어레이(110)에 데이터를 기입한다. 메모리 컨트롤러(200)로부터 기입 요청으로서 기입 커맨드, 어드레스 및 데이터가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들에 데이터를 기입한다.
메모리 컨트롤러(200)로부터의 읽기 요청에 응답하여, 반도체 메모리 장치(100)는 읽기 동작을 수행한다. 메모리 컨트롤러(200)로부터 읽기 요청으로서 읽기 커맨드 및 어드레스가 수신되면, 반도체 메모리 장치(100)는 어드레스가 가리키는 메모리 셀들의 데이터를 읽고 읽어진 데이터를 메모리 컨트롤러(200)로 출력한다.
실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치일 수 있다. 하지만, 본 발명의 기술적 사상이 플래시 메모리 장치에 국한되지 않음이 이해될 것이다. 실시 예에 따라, 반도체 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다.
일 실시 예에서, 반도체 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
메모리 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 연결된다. 메모리 컨트롤러(200)는 호스트(Host)와 반도체 메모리 장치(100)를 인터페이싱하도록 구성된다. 메모리 컨트롤러(200)는 호스트(Host)의 제어에 따라 반도체 메모리 장치(100)에 기입 요청을 전송하거나 읽기 요청을 전송할 수 있다.
메모리 컨트롤러(200)는 데이터 변환부(210)를 포함한다. 데이터 변환부(210)는 호스트(300)로부터 전달된 데이터를 변환하여 반도체 메모리 장치(100)로 전달할 수 있다. 보다 구체적으로, 데이터 변환부(210)는 랜더마이저(randomizer, 미도시)를 포함하고, 상기 랜더마이저는 수신한 데이터를 랜더마이즈(randomize)할 수 있다. 상기 랜더마이즈에 의해, 데이터의 로우(row) 방향 분포 특성이 향상될 수 있다.
보다 구체적으로, 랜더마이저는 기입 동작 시에 활성화될 수 있다. 기입될 메모리 블록의 블록 어드레스가 랜더마이저에 제공되면, 랜더마이저는 해당 메모리 블록에 대응하는 랜더마이징 시드(Seed)를 생성할 것이다. 즉 랜더마이저는 복수의 메모리 블록들(BLK1~BLKz)에 대응하는 랜더마이징 시드들 중 기입될 메모리 블록에 대응하는 랜더마이징 시드를 생성하도록 구성된다. 이후 랜더마이저는 호스트(Host)로부터 수신된 데이터와 생성된 랜더마이징 시드를 연산하고, 연산에 의해 랜더마이징 된 데이터를 생성한다. 상기 랜더마이징 된 데이터는 로우(row) 방향의 분포 특성이 향상된 데이터이다.
통상적인 경우, 생성된 랜더마이징 된 데이터가 반도체 메모리 장치의 해당 메모리 블록에 기입된다. 널리 알려진 바와 같이, 이렇게 랜더마이징 시드에 기초해 연산된 데이터가 메모리 셀 어레이(110)에 기입됨으로써 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포는 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 향상된다. 그러나, 위와 같은 통상적인 랜더마이징 방법은 로우(row) 방향의 분포 특성만을 개선시키므로, 컬럼(column) 방향으로의 분포 특성을 개선시키지 않는다.
본 발명의 실시 예에 따른 메모리 컨트롤러(200)에 의하면, 데이터 변환부(210)는 랜더마이징 된 데이터(이하, 랜덤 데이터)를 다시 한번 변환하여, 컬럼(column) 방향으로 분포 특성이 개선된 "변환 데이터"를 생성한다. 이때, 데이터 변환부(210)는 플래그 비트(flag bit)를 변환 데이터에 포함시킬 수 있다. 메모리 컨트롤러(200)는 생성된 변환 데이터를 반도체 메모리 장치(100)로 전달한다. 이에 따라, 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포는 더욱 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 더욱 향상된다.
한편, 읽기 동작 시 데이터 변환부(210)는 반도체 메모리 장치(100)에 저장된 "변환 데이터"를 수신한다. 전술한 바와 같이, 상기 변환 데이터는 컬럼 방향으로 분포 특성을 개선한 데이터이다. 데이터 변환부(210)는 상기 변환 데이터를 다시 역변환하여, 랜덤 데이터를 생성한다. 이 때에, 변환 데이터에 포함된 플래그 비트(flag bit)를 참조하여 랜덤 데이터를 생성할 수 있다. 플래그 비트에 대해서는 도 10a 및 도 10b를 참조하여 후술하기로 한다. 전술한 바와 같이, 상기 랜더마이즈 된 데이터는 랜더마이징 시드에 의해 랜더마이징 된 데이터이다.
데이터 변환부 내의 디랜더마이저(derandomizer, 미도시)가 활성화된다. 그리고 읽어진 메모리 블록에 대응하는 디랜더마이징 시드가 생성된다. 즉 읽어진 메모리 블록의 블록 어드레스가 디랜더마이저에 제공되면, 디랜더마이저는 해당 메모리 블록에 대응하는 디랜더마이징 시드를 생성할 것이다. 즉 디랜더마이저는 복수의 메모리 블록들(BLK1~BLKz)에 대응하는 디랜더마이징 시드들 중 읽어진 메모리 블록에 대응하는 디랜더마이징 시드를 생성하도록 구성된다.
이후 디랜더마이저는 역변환된 상기 데이터와 생성된 디랜더마이징 시드를 연산할 것이다. 상기 연산에 의해 디랜더마이징된 데이터는 호스트(Host)로 전송될 것이다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 반도체 메모리 장치(100)에 저장될 데이터를 랜더마이즈하여 로우(row) 방향으로 분포 특성을 개선할 뿐만 아닐, 랜더마이즈 된 데이터를 다시 변환하여 컬럼(column) 방향으로 분포 특성이 향상된 변환 데이터를 생성한다. 따라서, 따라서 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포는 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 향상된다.
도 2는 도 1의 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell)일 수 있다. 또다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)를 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행하는 "주변 회로"로서 기능할 수 있다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행한다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 가질 수 있다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱 전압은 각각의 더미 메모리 셀들에 연결된 더미 워드 라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱 전압을 가질 수 있다.
도 6은 도 2의 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BKLc)은 복수의 셀 스트링들(CS1~CSm)을 포함한다. 복수의 셀 스트링들(CS1~CSm)은 복수의 비트 라인들(BL1~BLm)에 각각 연결될 수 있다. 복수의 셀 스트링들(CS1~CSm)각각은 적어도 하나 이상의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 및 적어도 하나 이상의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다.
동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 드레인 선택 라인(DSL)이 선택됨으로써 셀 스트링들(CS1~CSm)이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제 1 내지 제 m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 셀 스트링들(CS1~CSm) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)의 데이터 변환부(210)의 일 예를 보다 상세히 나타내는 블록도이다.
도 7을 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)는 제1 변환부(410) 및 제2 변환부(430)를 포함한다. 일 실시예에서, 데이터 변환부(210)는 도 16에 도시된 제3 변환부(610) 및 제4 변환부(630)를 더 포함할 수 있다. 제1 변환부(410)는 호스트(300)로부터 전달된 데이터(DATA)를 변환하여 랜덤 데이터(DATA_R)를 생성한다. 제1 변환부(410)는 랜더마이저(randomizer)로서 구성될 수 있다. 이 경우, 제1 변환부(410)는 랜더마이징 시드(randomizing seed)를 생성한다. 또한, 제1 변환부(410)는 호스트(300)로부터 수신된 데이터(DATA)와 랜더마이징 시드를 연산하여, 랜덤 데이터(DATA_R)를 생성한다. 이에 따라, 랜덤 데이터(DATA_R)는 로우(row) 방향의 분포 특성이 향상된 데이터이다.제1 변환부(410)는 널리 알려진 랜더마이저로서 구성될 수 있으므로, 구체적인 구성에 대해서는 설명을 생략하기로 한다.
도 6을 참조하면, 랜덤 데이터(DATA_R)는 메모리 블록(BLKc)의 제3 워드 라인(WL3)에 연결된 메모리 셀들에 저장될 데이터일 수 있다. 이 경우, 로우(row) 방향은 도 6의 워드 라인 방향을 지칭할 수 있다. 제3 워드 라인(WL3)과 연결된 메모리 셀들에 저장되는 랜덤 데이터(DATA_R)는 워드 라인 방향으로 분포 특성이 향상된 데이터이다. 그러나, 랜덤 데이터(DATA_R)는 인접한 제2 워드 라인(WL2)에 저장된 데이터와의 분포 특성이 고려되지 않은 데이터이다. 따라서, 몇몇의 경우에 있어서, 제3 워드 라인(WL3)과 연결된 메모리 셀들에 저장되는 데이터가 제2 워드 라인(WL2)과 연결된 메모리 셀들에 저장되는 데이터와 유사한 데이터인 경우, 분포 특성이 열화된다. 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)에 의하면, 랜덤 데이터(DATA_R)를 다시 변환하여 변환 데이터를 생성한다.
제2 변환부(430)는 랜덤 데이터(DATA_R)를 변환하여 변환 데이터(DATA_C)를 생성한다. 이 때, 변환 데이터(DATA_C)는 랜덤 데이터(DATA_R)가 저장될 물리 페이지와 인접한 물리 페이지와 분포 특성을 비교하여 생성되는 데이터이다. 예를 들어, 도 6의 제3 워드 라인(WL3)에 대응하는 랜덤 데이터(DATA_R)와, 제2 워드 라인(WL2)에 이미 저장된 데이터를 비교하여 변환 데이터(DATA_C)가 생성된다. 이에 따라, 변환 데이터(DATA_C)는 로우(row) 방향의 분포 특성뿐만 아니라, 컬럼(column) 방향의 분포 특성 또한 개선한다. 이에 따라, 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포는 더욱 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 더욱 향상된다.
도 7에 도시된 제2 변환부(430)의 구체적인 구성에 대해서는 도 8 내지 도 11을 참조하여 더욱 자세히 후술하기로 한다.
도 8은 도 7의 제2 변환부(430)의 예시적인 실시 예를 나타내는 블록도이다. 도 8을 참조하면, 제2 변환부(430)는 기준 데이터 버퍼(411), 변환 결정부(413) 및 변환 연산부(415)를 포함한다. 기준 데이터 버퍼(411)는 기준 데이터(Ref_DATA)를 저장한다. 기준 데이터(Ref_DATA)는 랜덤 데이터(DATA_R)와 비교 대상이 되는 이전 물리 페이지의 데이터에 대응할 수 있다. 예를 들어, 랜덤 데이터(DATA_R)가 도 6의 제3 워드 라인(WL3)에 연결된 물리 페이지에 저장될 데이터이고, 기준 데이터는 도 6의 제2 워드 라인(WL2)에 연결된 물리 페이지에 이미 저장되어 있는 데이터일 수 있다.
예를 들어, 데이터 변환부(210)에 의해 변환된 데이터가 제2 워드 라인(WL2)에 연결된 물리 페이지에 저장되면, 해당 데이터는 기준 데이터 버퍼(411)에 기준 데이터(Ref_DATA)로서 임시 저장될 수 있다. 임시 저장된 기준 데이터(Ref_DATA)는 제3 워드 라인(WL3)에 연결된 물리 페이지에 저장될 데이터를 변환하는 데 사용될 수 있다.
변환 결정부(413)는 랜덤 데이터(DATA_R)를 수신한다. 랜덤 데이터(DATA_R)는 제1 변환부(410)에 의해 변환된 데이터이다. 예를 들어, 랜덤 데이터(DATA_R)는 제1 변환부(410)에 의해 랜더마이즈된 데이터일 수 있다. 한편, 변환 결정부(413)는 기준 데이터 버퍼(411)로부터 기준 데이터(Ref_DATA)를 수신한다. 변환 결정부(413)는 랜덤 데이터(DATA_R)와 기준 데이터(Ref_DATA)를 비교, 연산하여 랜덤 데이터(DATA_R)의 변환 여부를 결정하여 결정 결과(DET)로 생성한다. 변환 결정부(413)는 랜덤 데이터(DATA_R)와 기준 데이터(Ref_DATA)의 유사도에 따라 결정 결과(DET)를 생성한다. 예를 들어, 변환 결정부(413)는 랜덤 데이터(DATA_R)와 기준 데이터(Ref_DATA)의 각 비트들 중 동일한 비트 수에 기초하여 결정 결과를 생성할 수 있다. 이에 따라 생성되는 결정 결과(DET)는 랜덤 데이터(DATA_R)를 변환할지 여부를 나타내는 데이터일 수 있다. 예를 들어, 결정 결과(DET)는 랜덤 데이터(DATA_R)를 반전(invert)시킬지 여부를 나타내는 데이터일 수 있다. 변환 결정부(413)의 예시적인 실시 예에 대해서는 도 9a 및 도 9b를 참조하여 후술한다.
변환 연산부(415)는 랜덤 데이터(DATA_R) 및 결정 결과(DET)를 수신한다. 변환 연산부(415)는 랜덤 데이터(DATA_R) 및 결정 결과(DET)에 기초하여, 변환 데이터(DATA_C)를 생성한다. 예를 들어, 변환 데이터(DATA_C)는 랜덤 데이터(DATA_R)를 포함할 수도 있고, 반전된 랜덤 데이터가 포함될 수도 있다. 변환 연산부(415)의 예시적인 실시 예에 대해서는 도 10a 및 도 10b를 참조하여 후술한다.
도 9a는 도 8에 도시된 변환 결정부(413)의 예시적인 실시 예를 나타내는 블록도이다. 도 9b는 변환 결정부(413)에 따른 변환 결정을 설명하기 위한 도면이다. 이하에서는 도 9a 및 도 9b를 참조하여, 변환 결정부(413)의 동작을 설명하기로 한다.
도 9a를 참조하면, 변환 결정부(413)는 XOR 연산부(510) 및 결과 비교부(530)를 포함한다. 변환 결정부(413)는 랜덤 데이터(DATA_R)와 기준 데이터(Ref_DATA)를 배타적-논리합(exclusive-OR, XOR) 연산하여, XOR 연산 데이터(XOR_D)를 생성한다. 생성된 XOR 연산 데이터(XOR_D)는 결과 비교부(530)로 전달된다. 결과 비교부(530)는 XOR 연산 데이터(XOR_D)에 포함된 0의 개수를 미리 결정된 비교값(Ref_N)과 비교하여 랜덤 데이터(DATA_R)의 변환 여부를 결정한다.
도 9b에는 두 가지 경우에 대한 변환 결정부(413)의 동작 예시가 도시되어 있다. 먼저, 제1 케이스(CASE I)의 경우, 기준 데이터(Ref_DATA)는 "01010001"이고, 랜덤 데이터(DATA_R)는 "11010101"이다. 여기서, 랜덤 데이터(DATA_R)인 "11010101"은 도 7의 제1 변환부(410)에 의해 변환된 데이터일 수 있다. 또한, 기준 데이터(Ref_DATA)인 "01010001"은 도 8의 기준 데이터 버퍼(411)에 저장되어 있는 데이터일 수 있다. 도 6을 함께 참조하여 설명하면, 랜덤 데이터(DATA_R)가 제3 워드 라인(WL3)과 연결된 물리 페이지에 저장될 데이터인 경우, 기준 데이터(Ref_DATA)는 제2 워드 라인(WL2)과 연결된 물리 페이지에 저장되어 있는 데이터이다. 즉, 변환 결정부(413)는 현재 기입 대상인 물리 페이지의 직전 물리 페이지에 저장된 데이터를 비교 대상으로 결정한다.
XOR 연산부(510)에 의해, XOR 연산 데이터(XOR_D)가 생성된다. 보다 구체적으로, 기준 데이터(Ref_DATA)와 랜덤 데이터(DATA_R)의 각 비트 위치를 비교하여, 동일한 비트인 경우 "0"의 데이터를 생성하고, 상이한 비트의 경우 "1"의 데이터를 생성한다. 보다 구체적으로, 기준 데이터(Ref_DATA)의 첫번째 비트는 "0"이고, 랜덤 데이터(DATA_R)의 첫번째 비트는 "1"이다. 두 비트가 서로 상이하므로, XOR 연산 데이터(XOR_D)의 첫번째 비트는 "1"이 된다. 한편, 기준 데이터(Ref_DATA)의 두번째 비트는 "1"이고, 랜덤 데이터(DATA_R)의 두번째 비트는 "1"이다. 두 비트가 서로 동일하므로, XOR 연산 데이터(XOR_D)의 두번째 비트는 "0"이 된다. 또한, 기준 데이터(Ref_DATA)의 세번째 비트는 "0"이고, 랜덤 데이터(DATA_R)의 세번째 비트는 "0"이다. 두 비트가 서로 동일하므로, XOR 연산 데이터(XOR_D)의 세번째 비트는 "0"이 된다. 이러한 방식으로, XOR 연산 데이터(XOR_D)가 생성된다.
XOR 연산 데이터(XOR_D)가 결과 비교부(530)로 전달되면, 결과 비교부(530)는 XOR 연산 데이터(XOR_D)에 포함된 0의 비트 개수를 미리 결정된 비교값(Ref_N)과 비교하여 결정 결과(DET)를 생성한다.
예를 들어, 비교값(Ref_N)이 5인 경우, 결과 비교부(530)는 XOR 연산 데이터(XOR_D)에 포함된 0의 비트 개수가 5보다 큰지 여부를 판단한다. 제1 케이스(CASE I)의 경우, XOR 연산 데이터(XOR_D)에 포함된 0의 비트 개수가 6이므로, 비교값(Ref_N)인 5보다 크다. 이에 따라, "1"의 값을 갖는 결정 결과(DET)를 생성한다. "1"의 값을 갖는 결정 결과(DET)는, 기준 데이터(Ref_DATA)와 랜덤 데이터(DATA_R)의 동일한 비트 수가 상대적으로 많으므로 랜덤 데이터(DATA_R)를 반전하여야 함을 의미할 수 있다. 생성된 결정 결과(DET)는 변환 연산부(415)로 전달된다.
한편, 제2 케이스(CASE II)의 경우, 기준 데이터(Ref_DATA)는 "01010001"이며, 제1 케이스(CASE I)의 기준 데이터와 상이하다. 또한 제2 케이스(CASE II)에서, 랜덤 데이터(DATA_R)는 "11010101"로 제1 케이스(CASE I)의 기준 데이터와 동일하다. 여기서, 랜덤 데이터(DATA_R)인 "11010101"은 도 7의 제1 변환부(410)에 의해 변환된 데이터일 수 있다. 또한, 기준 데이터(Ref_DATA)인 "11010101"은 도 8의 기준 데이터 버퍼(411)에 저장되어 있는 데이터일 수 있다. 도 6을 함께 참조하여 설명하면, 랜덤 데이터(DATA_R)가 제3 워드 라인(WL3)과 연결된 물리 페이지에 저장될 데이터인 경우, 기준 데이터(Ref_DATA)는 제2 워드 라인(WL2)과 연결된 물리 페이지에 저장되어 있는 데이터이다. 즉, 변환 결정부(413)는 현재 기입 대상인 물리 페이지의 직전 물리 페이지에 저장된 데이터를 비교 대상으로 결정한다.
XOR 연산부(510)에 의해, XOR 연산 데이터(XOR_D)가 생성된다. 보다 구체적으로, 기준 데이터(Ref_DATA)와 랜덤 데이터(DATA_R)의 각 비트 위치를 비교하여, 동일한 비트인 경우 "0"의 데이터를 생성하고, 상이한 비트의 경우 "1"의 데이터를 생성한다. 보다 구체적으로, 기준 데이터(Ref_DATA)의 첫번째 비트는 "0"이고, 랜덤 데이터(DATA_R)의 첫번째 비트는 "1"이다. 두 비트가 서로 상이하므로, XOR 연산 데이터(XOR_D)의 첫번째 비트는 "1"이 된다. 한편, 기준 데이터(Ref_DATA)의 두번째 비트는 "0"이고, 랜덤 데이터(DATA_R)의 두번째 비트는 "1"이다. 두 비트가 서로 상이하므로, XOR 연산 데이터(XOR_D)의 두번째 비트는 "1"이 된다. 또한, 기준 데이터(Ref_DATA)의 세번째 비트는 "1"이고, 랜덤 데이터(DATA_R)의 세번째 비트는 "0"이다. 두 비트가 서로 상이하므로, XOR 연산 데이터(XOR_D)의 세번째 비트는 "1"이 된다. 이러한 방식으로, XOR 연산 데이터(XOR_D)가 생성된다.
XOR 연산 데이터(XOR_D)가 결과 비교부(530)로 전달되면, 결과 비교부(530)는 XOR 연산 데이터(XOR_D)에 포함된 0의 비트 개수를 미리 결정된 비교값(Ref_N)과 비교하여 결정 결과(DET)를 생성한다.
예를 들어, 비교값(Ref_N)이 5인 경우, 결과 비교부(530)는 XOR 연산 데이터(XOR_D)에 포함된 0의 비트 개수가 5보다 큰지 여부를 판단한다. 제2 케이스(CASE II)의 경우, XOR 연산 데이터(XOR_D)에 포함된 0의 비트 개수가 3이므로, 비교값(Ref_N)인 5보다 작다. 이에 따라, "0"의 값을 갖는 결정 결과(DET)를 생성한다. "0"의 값을 갖는 결정 결과(DET)는, 기준 데이터(Ref_DATA)와 랜덤 데이터(DATA_R)의 동일한 비트 수가 상대적으로 적으므로 랜덤 데이터(DATA_R)를 반전할 필요가 없음을 의미할 수 있다. 생성된 결정 결과(DET)는 변환 연산부(415)로 전달된다.
도 9b에서, 기준 데이터(Ref_DATA) 및 랜덤 데이터(DATA_R)는 8개의 비트를 포함하는 것으로 도시되어 있다. 그러나, 이는 예시적인 것으로서, 기준 데이터(Ref_DATA) 및 랜덤 데이터(DATA_R)에 포함되는 비트의 개수는 필요에 따라 다양하게 결정될 수 있다.
도 10a는 도 8에 도시된 변환 연산부(415)의 예시적인 실시 예를 나타내는 블록도이다. 도 10b는 변환 결정부(415)에 따른 데이터의 변환을 설명하기 위한 도면이다.
데이터 반전부(550)는 랜덤 데이터(DATA_R) 및 결정 결과(DET)를 수신한다. 데이터 반전부(550)는 결정 결과(DET)에 기초하여 중간 데이터(DATA_INV)를 생성한다. 중간 데이터(DATA_INV)는 랜덤 데이터(DATA_R)일 수도 있고, 반전된 랜덤 데이터일 수도 있다. 데이터 반전부(550)는 결정 결과(DET)의 값에 따라 랜덤 데이터(DATA_R)를 그대로 출력하거나, 또는 랜덤 데이터(DATA_R)를 반전하여 출력한다. 예를 들어, 결정 결과(DET)가 "1"의 값을 갖는 경우, 데이터 반전부(550)는 랜덤 데이터(DATA_R)를 반전(invert)하여 중간 데이터(DATA_INV)로서 출력한다. 결정 결과(DET)가 "0"의 값을 갖는 경우, 데이터 반전부(550)는 랜덤 데이터(DATA_R)를 그대로 중간 데이터(DATA_INV)로서 출력한다.
플래그 패딩부(570)는 중간 데이터(DATA_INV) 및 결정 결과(DET)를 수신한다. 플래그 패딩부(570)는 결정 결과(DET)에 따라 결정되는 플래그 비트(flag bit)를 중간 데이터(DATA_INV)에 패딩(padding)하여 변환 데이터(DATA_C)로서 출력한다. 이하, 도 10b를 함께 참조하여 데이터 반전부(550) 및 플래그 패딩부(570)의 동작을 설명한다.
도 10b의 제1 케이스(CASE I)는 도 9b의 제1 케이스(CASE I)와 동일하다. 제1 케이스(CASE I)에서, 결정 결과(DET)가 "1"이므로 데이터 반전부(550)는 랜덤 데이터(DATA_R)를 반전하여 중간 데이터(DATA_INV)로서 출력한다. 랜덤 데이터(DATA_R)가 "11010101"의 비트들을 포함하므로, 중간 데이터(DATA_INV)는 "00101010"의 비트들을 포함한다.
한편, 플래그 패딩부(570)는 중간 데이터(DATA_INV)에 플래그 비트(flag bit, FB)가 포함되도록 하는 패딩 동작을 수행한다. 결정 결과(DET)가 "1"인 경우, 플래그 비트 또한 "1"의 값을 가질 수 있다. 상기 "1"의 값을 갖는 플래그 비트는, 중간 데이터(DATA_INV)가 반전된 랜덤 데이터를 포함함을 나타낸다.
도 10b의 제2 케이스(CASE II)는 도 9b의 제2 케이스(CASE II)와 동일하다. 제2 케이스(CASE II)에서, 결정 결과(DET)가 "0"이므로 데이터 반전부(550)는 랜덤 데이터(DATA_R)를 그대로 중간 데이터(DATA_INV)로서 출력한다. 랜덤 데이터(DATA_R)가 "11010101"의 비트들을 포함하므로, 중간 데이터(DATA_INV)는 "11010101"의 비트들을 포함한다.
한편, 플래그 패딩부(570)는 중간 데이터(DATA_INV)에 플래그 비트(flag bit, FB)가 포함되도록 하는 패딩 동작을 수행한다. 결정 결과(DET)가 "0"인 경우, 플래그 비트 또한 "0"의 값을 가질 수 있다. 상기 "0"의 값을 갖는 플래그 비트는, 중간 데이터(DATA_INV)가 반전되지 않은 랜덤 데이터를 포함함을 나타낸다.
상기 플래그 비트는, 변환 데이터(DATA_C)가 추후 리드되는 경우 이를 디코딩하기 위해 사용된다. 플래그 비트를 통해 변환 데이터(DATA_C)를 디코딩하는 동작에 대해서는 도 16 내지 도 20을 참조하여 후술하기로 한다.
도 11은 도 10a의 데이터 반전부(550)의 예시적인 실시 예를 나타내는 블록도이다.
도 11을 참조하면, 데이터 반전부(550)는 인버터(inverter, 551) 및 멀티플렉서(553)를 포함한다. 멀티플렉서(553)는 랜덤 데이터(DATA_R) 및 반전된 랜덤 데이터를 입력으로서 수신한다. 또한, 멀티플렉서(553)는 결정 결과(DET)를 제어 신호로서 수신한다. 결정 결과(DET)가 "0"의 값을 갖는 경우, 멀티플렉서(553)는 랜덤 데이터(DATA_R)를 선택하여 중간 데이터(DATA_INV)로서 출력한다. 결정 결과(DET)가 "1"인 경우, 멀티플렉서(553)는 인버터(551)로부터 수신되는 반전된 랜덤 데이터를 선택하여 중간 데이터(DATA_INV)로서 출력한다. 도 11에 도시된 바와 같이, 데이터 반전부(550)는 결정 결과(DET)에 따라 랜덤 데이터(DATA_R) 및 반전된 랜덤 데이터 중 어느 하나를 선택적으로 출력할 수 있다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 12를 참조하면, 메모리 컨트롤러의 동작 방법은, 제1 데이터 및 제2 데이터를 수신하는 단계(S110), 제1 데이터와 제2 데이터를 비교하여, 제2 데이터의 반전 여부를 결정하는 단계(S130) 및 상기 결정 결과에 기초하여 제2 데이터를 변환하는 단계(S150)를 포함한다. 이하에서는 도 13 내지 도 15를 참조하여, 도 12의 동작 방법을 보다 자세히 설명하기로 한다.
도 13은 도 12의 제1 및 제2 데이터를 수신하는 단계(S110)를 보다 상세히 나타내는 순서도이다. 도 13을 참조하면, 제1 및 제2 데이터를 수신하는 단계(S110)는 변환 처리가 완료된 제1 데이터를 수신하는 단계(S210) 및 랜더마이징 완료된 제2 데이터를 수신하는 단계(S230)를 포함할 수 있다.
단계(S210)에서 수신되는 제1 데이터는, 이전에 인접한 물리 페이지에 이미 프로그램된 데이터일 수 있다. 예를 들어, 제1 데이터는 도 8의 기준 데이터 버퍼(411)에 임시 저장되는 기준 데이터(Ref_DATA)일 수 있다. 한편, 단계(S230)에서 수신되는 제2 데이터는 호스트(300)로부터 수신되는 데이터로서, 반도체 메모리 장치(100)에 프로그램 될 데이터일 수 있다. 보다 구체적으로, 제2 데이터는 도 7의 제1 변환부(410)에 의해 랜더마이징이 완료된 랜덤 데이터(DATA_R)일 수 있다.
도 14는 도 12에 도시된 제2 데이터의 반전 여부를 결정하는 단계(S130)를 보다 상세히 나타내는 순서도이다.
도 14를 참조하면, 제2 데이터의 반전 여부를 결정하는 단계(S130)는, 제1 데이터와 제2 데이터를 XOR 연산하는 단계(S310), 상기 연산 결과에서 0의 개수가 미리 결정된 기준값(Ref_N)보다 큰지 여부를 판단하는 단계(S330) 및 상기 판단 결과에 따라 제2 데이터를 반전할지 여부를 결정하는 단계(S360)를 포함한다. 한편, 단계(S360)는 제2 데이터를 반전할 것으로 결정하는 단계(S350) 및 제2 데이터를 유지할 것으로 결정하는 단계(S360)를 포함한다.
단계(S310)에서, 제1 데이터와 제2 데이터를 XOR 연산한다. 예시적으로, 도 9a 및 도 9b를 참조하여 설명한 바와 같이, 기준 데이터(Ref_DATA)와 랜덤 데이터(DATA_R)를 XOR 연산하여, XOR 연산 데이터(XOR_D)를 생성할 수 있다. 제1 케이스(CASE I)의 경우, 단계(S310)의 수행 결과 "10000100"의 비트들을 포함하는 XOR 연산 데이터(XOR_D)를 생성할 수 있다. 제2 케이스(CASE II)의 경우, 단계(S310)의 수행 결과 "11100110"의 비트들을 포함하는 XOR 연산 데이터(XOR_D)를 생성할 수 있다.
단계(S330)에서, XOR 연산 데이터(XOR_D)에 포함된 0의 비트 수와, 미리 결정된 기준값(Ref_N)을 비교할 수 있다. 예시적으로, 기준값(Ref_N)이 5일 수 있다. 제1 케이스(CASE I)의 경우, XOR 연산 데이터(XOR_D)에 포함된 0의 비트 수가 6이므로, 단계(S350)로 진행한다. 제2 케이스(CASE II)의 경우, XOR 연산 데이터(XOR_D)에 포함된 0의 비트 수가 3이므로, 단계(S370)로 진행한다.
단계(S350)에서, XOR 연산 데이터(XOR_D)에 포함된 0의 비트 수가 5보다 크므로, 제2 데이터를 반전할 것으로 결정한다. 이 경우, "1"의 값을 갖는 결정 결과(DET)를 생성할 수 있다. 한편, 단계(S370)에서, XOR 연산 데이터(XOR_D)에 포함된 0의 비트 수가 5보다 작으므로, 제2 데이터를 반전하지 않고 유지할 것으로 결정한다. 이 경우, "0"의 값을 갖는 결정 결과(DET)를 생성할 수 있다.
도 15는 도 12에 도시된 제2 데이터의 변환 단계(S150)를 보다 상세히 나타내는 순서도이다.
도 15를 참조하면, 제2 데이터의 변환 단계(S150)는 제2 데이터를 반전할지 여부를 결정하는 단계(S410), 상기 결정 결과에 따라 변환 데이터를 생성하는 단계(S420)를 포함한다. 한편, 단계(S420)는 제2 데이터를 반전할 것으로 결정한 경우 제2 데이터의 반전 연산을 수행하는 단계(S430), 반전된 제2 데이터에 제1 비트값을 패딩하는 단계(S450); 및 제2 데이터를 유지할 것으로 결정한 경우 제2 데이터에 제2 비트값을 패딩하는 단계(S470)를 포함한다.
단계(S410)에서, 예시적으로 결정 결과(DET)를 참조하여 제2 데이터의 반전 여부를 결정할 수 있다. 예시적으로, 결정 결과(DET)가 "1"의 값을 갖는 경우, 제2 데이터를 반전할 것으로 결정하여 단계(S430)로 진행할 수 있다. 결정 결과(DET)가 "0"의 값을 갖는 경우, 제2 데이터를 반전하지 않고 유지할 것으로 결정하여 단계(S470)로 진행할 수 있다.
단계(S430)에서, 제2 데이터의 반전 연산을 수행한다. 이 경우, 도 10b의 제1 케이스(CASE I)에 도시된 바와 같이 랜덤 데이터(DATA_R)를 반전하여 중간 데이터(DATA_INV)를 생성할 수 있다. 또한, 단계(S450)에서, 반전된 제2 데이터에 제1 비트값을 패딩할 수 있다. 예시적으로, 상기 제1 비트값은 "1"의 값을 가질 수 있다. 이 경우, 도 10b의 제1 케이스(CASE I)에 도시된 바와 같이 "010100011"의 비트를 포함하는 변환 데이터(DATA_C)를 생성할 수 있다.
단계(S470)에서는 제2 데이터를 유지한 상태에서 제2 비트값을 패딩할 수 있다. 예시적으로, 상기 제2 비트값은 "0"의 값을 가질 수 있다. 이 경우, 도 10b의 제2 케이스(CASE II)에 도시된 바와 같이 랜덤 데이터(DATA_R)에 "0"의 플래그 비트가 포함된 "110101010"의 비트를 포함하는 변환 데이터(DATA_C)를 생성할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 컨트롤러의 데이터 변환부의 일 예를 보다 상세히 나타내는 블록도이다.
도 16을 참조하면, 본 발명의 일 실시 예에 따른 메모리 컨트롤러(200)의 데이터 변환부(210)는 제3 변환부(610) 및 제4 변환부(630)를 포함한다. 일 실시예에서, 데이터 변환부(210)는 도 7에 도시된 제1 변환부(410) 및 제2 변환부(430)를 더 포함할 수 있다. 제3 변환부(610)는 반도체 메모리 장치(100)로부터 판독된 변환 데이터(DATA_C)를 변환하여 랜덤 데이터(DATA_R)를 생성한다. 도 16에 도시된 변환 데이터(DATA_C)는 도 7의 제2 변환부(430)에 의해 생성되어 반도체 메모리 장치(100)에 저장된 데이터일 수 있다.
제4 변환부(630)는 랜덤 데이터(DATA_R)를 변환하여 원본 데이터(DATA)를 생성하고, 이를 호스트(300)로 전달할 수 있다. 제4 변환부(630)는 디랜더마이저(derandomizer)로서 구성될 수 있다. 이 경우, 제4 변환부(630)는 디랜더마이징 시드(deranomizing seed)를 생성한다. 또한, 제4 변환부(630)는 제3 변환부(610)로부터 수신된 랜덤 데이터(DATA_R)와 디랜더마이징 시드를 연산하여, 원본 데이터(DATA)를 생성한다. 제4 변환부(630)는 널리 알려진 디랜더마이저로서 구성될 수 있으므로, 구체적인 구성에 대해서는 설명을 생략하기로 한다.
도 17a은 도 16에 도시된 제3 변환부(610)의 예시적인 실시 예를 나타내는 블록도이다. 도 17b는 제3 변환부(610)에 따른 데이터 변환을 설명하기 위한 도면이다. 이하에서는 도 17a 및 도 17b를 참조하여, 제3 변환부(610)의 동작을 설명하기로 한다.
도 17a를 참조하면, 제3 변환부는 데이터 분할부(710), 반전 판단부(730) 및 데이터 복원부(750)를 포함한다. 데이터 분할부(710)는 반도체 메모리 장치(100)로부터 판독된 변환 데이터(DATA_C)를 중간 데이터(DATA_INV)와 플래그 비트(FB)로 분할한다. 플래그 비트(FB)는 반전 판단부(730)로 전달된다. 중간 데이터(DATA_INV)는 데이터 복원부(750)로 전달된다. 반전 판단부(730)는 플래그 비트(FB)의 값에 기초하여, 중간 데이터(DATA_INV)를 반전할지 여부를 결정한다. 상기 결정 결과(DET)는 데이터 복원부(750)로 전달된다. 데이터 복원부(750)는 결정 결과(DET)에 기초하여, 중간 데이터(DATA_INV)를 반전하여 출력하거나, 또는 중간 데이터(DATA_INV)를 그대로 출력한다. 출력되는 데이터는 랜덤 데이터(DATA_R)로서 제4 변환부(630)로 전달된다.
도 17b에는 두 가지 경우에 대한 제3 변환부(610)의 동작 예시가 도시되어 있다. 먼저, 제1 케이스(CASE I)의 경우, 반도체 메모리 장치(100)로부터 수신되는 변환 데이터(DATA_C)는 "001010101"의 비트들을 포함한다. 데이터 분할부(710)는 수신한 데이터 중 마지막 비트를 플래그 비트(FB)로서 반전 판단부(730)로 전달하고, 나머지 비트인 "00101010"을 중간 데이터(DATA_INV)로서 데이터 복원부(750)에 전달한다. 제2 케이스(CASE II)의 경우, 반도체 메모리 장치(100)로부터 수신되는 변환 데이터(DATA_C)는 "110101010"의 비트들을 포함한다. 데이터 분할부(710)는 수신한 데이터 중 마지막 비트를 플래그 비트(FB)로서 반전 판단부(730)로 전달하고, 나머지 비트인 "11010101"을 중간 데이터(DATA_INV)로서 데이터 복원부(750)에 전달한다.
반전 판단부(730)는 플래그 비트(FB)에 따라 결정 결과(DET)를 출력한다. 예를 들어, 플래그 비트(FB)가 "1"의 비트 값을 갖는 경우, 반전 판단부(730)는 "1"의 값을 갖는 결정 결과(DET)를 데이터 복원부(750)로 출력할 수 있다. 플래그 비트(FB)가 "0"의 비트 값을 갖는 경우, 반전 판단부(730)는 "0"의 값을 갖는 결정 결과(DET)를 데이터 복원부(750)로 출력할 수 있다.
데이터 복원부(750)는 결정 결과(DET)에 따라 중간 데이터(DATA_INV)를 변환하여 랜덤 데이터(DATA_R)로서 출력한다. 제1 케이스(CASE I)의 경우, 결정 결과(DET)가 "1"의 값을 가지므로, 데이터 복원부(740)는 중간 데이터(DATA_INV)에 포함된 비트들인 "00101010"을 반전하여 랜덤 데이터(DATA_R)로서 출력한다. 한편, 제2 케이스(CASE II)의 경우, 결정 결과(DET)가 "0"의 값을 가지므로, 데이터 복원부(740)는 중간 데이터(DATA_INV)에 포함된 비트들인 "011010101"을 그대로 랜덤 데이터(DATA_R)로서 출력한다.
도 18은 도 17a의 데이터 복원부(750)의 예시적인 실시 예를 나타내는 블록도이다.
도 18을 참조하면, 데이터 복원부(750)는 인버터(inverter, 751) 및 멀티플렉서(753)를 포함한다. 멀티플렉서(753)는 중간 데이터(DATA_INV) 및 반전된 중간 데이터를 입력으로서 수신한다. 또한, 멀티플렉서(753)는 결정 결과(DET)를 제어 신호로서 수신한다. 결정 결과(DET)가 "0"의 값을 갖는 경우, 멀티플렉서(753)는 중간 데이터(DATA_INV)를 선택하여 랜덤 데이터(DATA_R)로서 출력한다. 결정 결과(DET)가 "1"인 경우, 멀티플렉서(753)는 인버터(751)로부터 수신되는 반전된 중간 데이터를 선택하여 랜덤 데이터(DATA_R)로서 출력한다. 도 18에 도시된 바와 같이, 데이터 복원부(750)는 결정 결과(DET)에 따라 중간 데이터(DATA_INV) 및 반전된 중간 데이터 중 어느 하나를 선택적으로 출력할 수 있다. 출력되는 데이터는 랜덤 데이터(DATA_R)로서 제4 변환부(630)로 전달된다. 전술한 바와 같이, 제4 변환부는 랜덤 데이터(DATA_R)를 디랜더마이징하여 호스트로 전달할 수 있다.
도 7 내지 도 11 및 관련된 설명을 통해, 원본 데이터(DATA)가 변환 데이터(DATA_C)로서 변환됨을 알 수 있다. 변환 데이터(DATA_C)는 로우(row) 방향뿐만 아니라 컬럼(column) 방향의 분포가 개선된 데이터이다. 따라서, 따라서 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포는 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 향상된다. 한편, 도 16 내지 도 18 및 관련된 설명을 통해, 플래그 비트를 이용하여 변환 데이터를 원본 데이터로 복원할 수 있음을 알 수 있다. 이 경우, 데이터 복원을 위해 기준 데이터(Ref_DATA)를 필요로 하지 않는다.
도 19는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다. 도 19를 참조하면, 메모리 컨트롤러의 동작 방법은, 반도체 메모리 장치(100)로부터 데이터를 수신하는 단계(S510), 수신된 데이터 내의 플래그 비트를 참조하는 단계(S530) 및 플래그 비트에 기초하여, 수신된 데이터를 변환하는 단계(S550)를 포함한다. 도 19에 도시된 단계들을 통하여, 반도체 메모리 장치(100)에 저장되어 있던 변환 데이터를 복원하여 호스트로 제공할 수 있다.
단계(S510)에서 반도체 메모리 장치(100)로부터 데이터를 수신한다. 상기 데이터는 도 7 내지 도 10b를 참조하여 설명한 변환 데이터(DATA_C)일 수 있다. 반도체 메모리 장치(100)에 저장되어 있던 변환 데이터(DATA_C)는 호스트(300)로부터의 요청에 의해 판독되어 반도체 메모리 장치(100)로부터 메모리 컨트롤러(200)로 전달될 수 있다.
단계(S530)에서, 수신한 데이터 내의 플래그 비트(FB)를 참조한다. 예를 들어, 플래그 비트(FB)가 "1"의 비트 값을 갖는 경우 변환 데이터(DATA_C) 내의 데이터는 반전된 데이터임을 알 수 있다. 플래그 비트(FB)가 "0"의 비트 값을 갖는 경우 변환 데이터(DATA_C) 내의 데이터는 반전되지 않은 데이터임을 알 수 있다.
단계(S550)에서, 플래그 비트(FB)에 기초하여 수신된 데이터를 변환한다. 단계(S550)에 대해서는 도 20을 참조하여 더욱 자세히 설명하기로 한다.
도 20은 도 19에 도시된 수신된 데이터를 변환하는 단계를 보다 상세히 나타내는 순서도이다. 도 20을 참조하면, 수신된 데이터에 포함된 플래그 비트(FB)에 포함된 플래그 데이터가 제1 비트값을 나타내는지 여부를 판단한다. 상기 제1 비트값은 "1"의 값일 수 있다. 플래그 데이터가 "1"인 경우, 상기 플래그 비트를 제외한 데이터를 반전한다. 예시적으로, 도 17b의 제1 케이스(CASE I)에서, 수신된 변환 데이터(DATA_C) 중 플래그 비트(FB)를 제외한 "00101010"을 반전하여, "11010101"를 생성할 수 있다.
플래그 데이터가 "0"인 경우, 상기 플래그 비트를 제외한 데이터를 유지한다. 예시적으로, 도 17b의 제2 케이스(CASE II)에서, 수신된 변환 데이터(DATA_C) 중 플래그 비트(FB)를 제외한 "11010101"를 그대로 유지할 수 있다.
도 19 및 도 20에는 도시되지 않았으나, 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작 방법은, 수신된 데이터를 변환하는 단계(S550) 이후에 변환된 데이터를 디랜더마이징하는 단계를 더 포함할 수 있다. 상기 디랜더마이징 동작은 도 16에 도시된 제4 변환부(630)에 의해 수행될 수 있다.
상술한 바와 같이, 본 발명의 실시 예들에 따른 메모리 컨트롤러 및 그 동작 방법에 의하면, 로우 방향으로 랜더마이징된 데이터(즉, 랜덤 데이터(DATA_R))를 인접한 물리 페이지에 이미 프로그램 된 데이터(즉, 기준 데이터(Ref_DATA))와 비교하여, 유사한 정도에 따라 데이터를 반전하거나 유지한다. 이에 따라, 컬럼 방향으로의 분포 특성이 향상되며, 메모리 셀 어레이(110) 내 메모리 셀들의 문턱 전압 산포가 개선되고, 메모리 셀들에 저장된 데이터의 신뢰성은 향상된다.
도 21은 도 1의 메모리 시스템의 다른 실시 예(1000)를 보여주는 블록도이다.
도 21을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 메모리 컨트롤러(1100)를 포함한다. 반도체 메모리 장치(100)는 도 1을 참조하여 설명된 반도체 메모리 장치일 수 있다. 이하, 중복되는 설명은 생략된다.
메모리 컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 메모리 컨트롤러(1100)는 도 1의 메모리 컨트롤러(200)에 대응된다. 메모리 컨트롤러(1100)는 호스트(Host)로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 메모리 컨트롤러(1100)의 제반 동작을 제어한다. 또한 메모리 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 메모리 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 메모리 컨트롤러(1100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 메모리 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
메모리 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 22는 도 21의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 22를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 메모리 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 22에서, 다수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 메모리 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1 을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 메모리 컨트롤러(2200)와 통신하도록 구성된다. 메모리 컨트롤러(2200)는 도 21을 참조하여 설명된 메모리 컨트롤러(1100)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 23은 도 22를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 23에서, 반도체 메모리 장치(2100)는 메모리 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 메모리 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 23에서, 도 22를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 21을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 21 및 도 22를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 명세서와 도면에 개시된 본 발명의 실시 예들은 본 발명의 기술 내용을 쉽게 설명하고 본 발명의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 메모리 시스템 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 메모리 컨트롤러 210: 데이터 변환부
300: 호스트

Claims (22)

  1. 호스트로부터의 요청에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러로서, 상기 메모리 컨트롤러는 데이터 변환부를 포함하고, 상기 데이터 변환부는 상기 호스트로부터 수신한 제1 데이터와, 이미 프로그램 된 제2 데이터를 비교하여, 상기 제1 데이터를 변환하는 것을 특징으로 하는, 메모리 컨트롤러.
  2. 제1 항에 있어서, 상기 제2 데이터는, 상기 제1 데이터가 프로그램 될 제1 물리 페이지에 인접하여 위치한 제2 물리 페이지에 프로그램된 데이터인 것을 특징으로 하는, 메모리 컨트롤러.
  3. 제1 항에 있어서, 상기 데이터 변환부는:
    상기 제1 데이터를 랜더마이징하여 랜덤 데이터를 생성하는 제1 변환부; 및
    상기 랜덤 데이터와 상기 제2 데이터를 비교하여 변환 데이터를 생성하는 제2 변환부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  4. 제3 항에 있어서, 상기 제2 변환부는:
    상기 제2 데이터를 임시 저장하는 기준 데이터 버퍼;
    상기 제2 데이터 및 상기 랜덤 데이터를 비교하여, 상기 랜덤 데이터의 변환 여부를 결정하는 변환 결정부; 및
    상기 변환 결정부의 결정 결과에 기초하여, 상기 랜덤 데이터를 처리하여 상기 변환 데이터를 생성하는 변환 연산부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  5. 제4 항에 있어서, 상기 변환 결정부는:
    상기 제2 데이터 및 상기 랜덤 데이터를 배타적-논리합(XOR) 연산하여, XOR 연산 데이터를 생성하는 XOR 연산부; 및
    상기 XOR 연산 데이터에 포함된 0의 비트수에 기초하여, 상기 랜덤 데이터의 변환 여부를 결정하는 결과 비교부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  6. 제5 항에 있어서, 상기 결과 비교부는 상기 XOR 연산 데이터에 포함된 0의 비트 수가 미리 결정된 기준값보다 큰 경우, 상기 랜덤 데이터를 변환할 것을 결정하고, 상기 XOR 연산 데이터에 포함된 0의 비트 수가 미리 결정된 기준값보다 작거나 같은 경우, 상기 랜덤 데이터를 변환하지 않을 것을 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  7. 제5 항에 있어서, 상기 변환 연산부는:
    상기 결과 비교부로부터의 결정 결과에 기초하여 상기 랜덤 데이터를 반전시켜 중간 데이터를 생성하는 데이터 반전부; 및
    상기 중간 데이터에 플래그 비트를 추가하여 상기 변환 데이터를 생성하는 플래그 패딩부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  8. 제7 항에 있어서, 상기 데이터 반전부는:
    상기 랜덤 데이터를 반전하여, 반전된 랜덤 데이터로 출력하는 인버터; 및
    상기 랜덤 데이터 및 상기 반전된 랜덤 데이터를 수신하고, 상기 결과 비교부로부터의 결정 결과에 기초하여 상기 랜덤 데이터 및 상기 반전된 랜덤 데이터 중 어느 하나를 상기 중간 데이터로서 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  9. 호스트로부터의 요청에 따라 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작을 제어하는 메모리 컨트롤러로서, 상기 메모리 컨트롤러는 데이터 변환부를 포함하고, 상기 데이터 변환부는 상기 반도체 메모리 장치로부터 수신한 제1 데이터에 포함된 플래그 비트에 기초하여, 상기 제1 데이터를 복원하여 제2 데이터를 생성하는 것을 특징으로 하는, 메모리 컨트롤러.
  10. 제9 항에 있어서, 상기 데이터 변환부는:
    상기 제1 데이터의 플래그 비트에 기초하여 랜덤 데이터를 생성하는 제1 변환부; 및
    상기 랜덤 데이터를 디랜더마이징하여 상기 제2 데이터를 생성하는 제2 변환부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  11. 제10 항에 있어서, 상기 제1 변환부는:
    상기 제1 데이터를 분할하여 플래그 비트 및 중간 데이터를 생성하는 데이터 분할부;
    상기 플래그 비트의 값에 기초하여, 상기 중간 데이터의 반전 여부를 결정하는 반전 판단부; 및
    상기 반전 판단부의 결정 결과에 기초하여, 상기 중간 데이터로부터 상기 랜덤 데이터를 생성하는 데이터 복원부를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  12. 제11 항에 있어서, 상기 플래그 비트가 제1 비트값을 갖는 경우, 상기 반전 판단부는 상기 중간 데이터를 반전할 것을 결정하고, 상기 플래그 비트가 제2 비트값을 갖는 경우, 상기 반전 판단부는 상기 중간 데이터를 유지할 것을 결정하는 것을 특징으로 하는, 메모리 컨트롤러.
  13. 제12 항에 있어서, 상기 데이터 복원부는:
    상기 중간 데이터를 반전하여, 반전된 중간 데이터로 출력하는 인버터; 및
    상기 중간 데이터 및 상기 반전된 중간 데이터를 수신하고, 상기 반전 판단부로부터의 결정 결과에 기초하여 상기 중간 데이터 및 상기 반전된 중간 데이터 중 어느 하나를 상기 랜덤 데이터로서 출력하는 멀티플렉서를 포함하는 것을 특징으로 하는, 메모리 컨트롤러.
  14. 반도체 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법으로서,
    호스트로부터 제1 데이터를 수신하는 단계;
    상기 제1 데이터와, 상기 반도체 메모리 장치에 이미 프로그램 된 제2 데이터를 비교하여, 상기 제1 데이터의 반전 여부를 결정하는 단계; 및
    상기 결정 결과에 기초하여 상기 제1 데이터를 변환하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  15. 제14 항에 있어서, 상기 제1 데이터는 랜더마이징 완료된 데이터이고, 상기 제2 데이터는 상기 제1 데이터가 프로그램 될 제1 물리 페이지에 인접하여 위치한 제2 물리 페이지에 프로그램된 데이터인 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  16. 제15 항에 있어서, 상기 제1 데이터의 반전 여부를 결정하는 단계는:
    상기 제1 데이터 및 상기 제2 데이터를 배타적-논리합 연산하여, XOR 연산 데이터를 생성하는 단계;
    상기 XOR 연산 데이터에 포함된 0의 비트 수를 미리 결정된 기준값과 비교하는 단계; 및
    상기 비교 결과에 기초하여, 상기 제1 데이터를 변환하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  17. 제16 항에 있어서, 상기 비교 결과에 기초하여, 상기 제1 데이터를 변환하는 단계에서는,
    상기 XOR 연산 데이터에 포함된 0의 비트 수가 상기 기준값보다 큰 경우, 상기 제1 데이터를 반전할 것으로 결정하고,
    상기 XOR 연산 데이터에 포함된 0의 비트 수가 상기 기준값보다 작거나 같은 경우, 상기 제1 데이터를 유지할 것으로 결정하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  18. 제17 항에 있어서, 상기 XOR 연산 데이터에 포함된 0의 비트 수가 상기 기준값보다 큰 경우, 상기 제1 데이터를 변환하는 단계는,
    상기 제1 데이터의 반전 연산을 수행하는 단계; 및
    상기 반전된 제1 데이터에 제1 비트값을 패딩하는 단계를 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  19. 제18 항에 있어서, 상기 XOR 연산 데이터에 포함된 0의 비트 수가 상기 기준값보다 작거나 같은 경우, 상기 제1 데이터를 변환하는 단계에서는,
    상기 반전된 제1 데이터에 제2 비트값을 패딩하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  20. 반도체 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법으로서,
    상기 반도체 메모리 장치로부터 제1 데이터를 수신하는 단계;
    상기 제1 데이터 내의 플래그 비트를 참조하는 단계; 및
    상기 플래그 비트에 기초하여, 상기 제1 데이터를 변환하여 제2 데이터를 생성하는 단계를 포함하는, 메모리 컨트롤러의 동작 방법.
  21. 제20 항에 있어서,
    상기 플래그 비트에 기초하여 상기 제1 데이터를 변환하는 단계에서는,
    상기 플래그 비트가 제1 비트값인 경우, 상기 제1 데이터 중 상기 플래그 비트를 제외한 데이터를 반전하여 제2 데이터를 생성하고,
    상기 플래그 비트가 상기 제1 비트값과 다른 제2 비트 값인 경우, 상기 제1 데이터 중 상기 플래그 비트를 제외한 데이터를 상기 제2 데이터로서 생성하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
  22. 제21 항에 있어서, 상기 제2 데이터를 생성한 이후에,
    상기 제2 데이터를 디랜더마이징하는 단계를 더 포함하는 것을 특징으로 하는, 메모리 컨트롤러의 동작 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190033791A (ko) * 2017-09-22 2019-04-01 에스케이하이닉스 주식회사 컨트롤러, 반도체 메모리 장치 및 이들을 포함하는 메모리 시스템
KR20190074890A (ko) 2017-12-20 2019-06-28 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
JP2020095766A (ja) * 2018-12-11 2020-06-18 キオクシア株式会社 半導体記憶装置
WO2021092826A1 (en) * 2019-11-14 2021-05-20 Yangtze Memory Technologies Co., Ltd. Method of performing programming operation and related memory device
TWI737495B (zh) * 2020-09-17 2021-08-21 大陸商珠海南北極科技有限公司 記憶體裝置的控制方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4718041A (en) * 1986-01-09 1988-01-05 Texas Instruments Incorporated EEPROM memory having extended life
JP3145251B2 (ja) * 1994-07-05 2001-03-12 シャープ株式会社 画像形成装置
KR0167259B1 (ko) * 1995-10-06 1999-02-01 문정환 시리얼 데이터의 수신 및 송신장치
US7002941B1 (en) * 1997-10-14 2006-02-21 Alvarion Israel (2003) Ltd. Method and apparatus for synchronizing fast ethernet data packets to radio frames in a wireless metropolitan area network
US20040230867A1 (en) * 2003-05-15 2004-11-18 Ramin Soheili Method and system of using high-level code for independent debugging of a processor
JP2004362206A (ja) * 2003-06-04 2004-12-24 Fujitsu Ltd ストレージ装置およびデータ変換プログラム
JP2006139661A (ja) * 2004-11-15 2006-06-01 Kumiko Mito 記憶装置
JP2007141376A (ja) * 2005-11-18 2007-06-07 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその制御方法
US8552891B2 (en) * 2006-05-27 2013-10-08 Samsung Electronics Co., Ltd. Method and apparatus for parallel data interfacing using combined coding and recording medium therefor
JP2008084477A (ja) * 2006-09-28 2008-04-10 Fujitsu Ltd データ書込装置及びデータ書込方法
JP5031392B2 (ja) * 2007-02-13 2012-09-19 株式会社日立製作所 記憶制御装置及びストレージシステム
JP4849073B2 (ja) * 2008-01-16 2011-12-28 セイコーエプソン株式会社 画像処理コントローラおよび印刷装置
US7986552B2 (en) * 2008-03-10 2011-07-26 Hynix Semiconductor Inc. Nonvolatile memory device and method of operation to program/read data by encoding/decoding using actual data and random data for program/read operation
US8154918B2 (en) 2008-06-30 2012-04-10 Sandisk Il Ltd. Method for page- and block based scrambling in non-volatile memory
KR101736251B1 (ko) * 2010-03-04 2017-05-17 삼성전자주식회사 메모리 시스템
US8615703B2 (en) * 2010-06-04 2013-12-24 Micron Technology, Inc. Advanced bitwise operations and apparatus in a multi-level system with nonvolatile memory
US8543876B1 (en) * 2010-06-18 2013-09-24 Altera Corporation Method and apparatus for serial scan test data delivery
JP2012063871A (ja) * 2010-09-14 2012-03-29 Univ Of Tokyo 制御装置およびデータ記憶装置
KR101678915B1 (ko) 2010-12-27 2016-11-23 삼성전자주식회사 플래시 메모리 장치, 그것의 데이터 랜덤화 방법, 및 그것을 포함하는 메모리 시스템
KR101736337B1 (ko) 2011-02-28 2017-05-30 삼성전자주식회사 비휘발성 메모리 장치, 상기 메모리 장치를 제어하는 컨트롤러, 및 상기 컨트롤러 동작 방법
KR20120107336A (ko) 2011-03-21 2012-10-02 삼성전자주식회사 메모리 시스템 및 그것의 어드레싱 방법
JP5405513B2 (ja) * 2011-03-22 2014-02-05 株式会社東芝 メモリシステム、不揮発性記憶装置、不揮発性記憶装置の制御方法、及びプログラム
WO2012137256A1 (en) * 2011-04-06 2012-10-11 Hitachi, Ltd. Disk array apparatus and control method thereof
JP2012226822A (ja) 2011-04-15 2012-11-15 Samsung Electronics Co Ltd 不揮発性メモリ装置
KR101818671B1 (ko) 2011-04-19 2018-02-28 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 시스템 및 그것의 랜덤 데이터 읽기 방법
US9294564B2 (en) * 2011-06-30 2016-03-22 Amazon Technologies, Inc. Shadowing storage gateway
KR20130052811A (ko) 2011-11-14 2013-05-23 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것의 동작 방법 및 그것을 포함하는 데이터 저장 장치
EP2600284A1 (fr) * 2011-12-02 2013-06-05 bioMérieux, Inc. Procédé d'identification de microorganismes par spectrométrie de masse et normalisation de scores
US9053767B2 (en) * 2011-12-21 2015-06-09 SK Hynix Inc. Semiconductor memory device and method of operating the same
KR102036348B1 (ko) 2012-02-27 2019-10-24 삼성전자 주식회사 메모리 컨트롤러 및 이의 동작 방법
JP5929790B2 (ja) * 2012-06-19 2016-06-08 ソニー株式会社 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法
US20140108716A1 (en) * 2012-10-16 2014-04-17 Samsung Electronics Co., Ltd. Dynamic random access memory for storing randomized data and method of operating the same
US20140115234A1 (en) 2012-10-24 2014-04-24 Samsung Electronics Co., Ltd. Memory system comprising nonvolatile memory device and related method of operation
KR102069864B1 (ko) 2012-11-05 2020-01-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9471419B2 (en) * 2013-03-12 2016-10-18 Sandisk Technologies Llc Systems and methods for performing data recovery in a memory system
US20140310534A1 (en) * 2013-04-15 2014-10-16 Apple Inc. Data scrambling in memory devices using combined sequences
KR102211220B1 (ko) 2013-11-12 2021-02-03 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR102133542B1 (ko) 2013-12-03 2020-07-14 에스케이하이닉스 주식회사 랜더마이저 및 디랜더마이저를 포함하는 메모리 시스템
KR20150078165A (ko) * 2013-12-30 2015-07-08 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR102320864B1 (ko) * 2015-03-24 2021-11-03 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법
US20160291898A1 (en) * 2015-04-02 2016-10-06 Samsung Electronics Co., Ltd. Methods and systems for processing files in memory
KR20170004693A (ko) * 2015-07-03 2017-01-11 에스케이하이닉스 주식회사 메모리 장치의 컨트롤러 및 그 동작 방법
JP6657634B2 (ja) * 2015-07-24 2020-03-04 ソニー株式会社 符号化装置、メモリシステム、通信システムおよび符号化方法
US9865338B2 (en) * 2015-09-02 2018-01-09 Toshiba Memory Corporation Memory system and method of controlling nonvolatile memory by converting write data written to a page
US10417122B2 (en) 2015-09-30 2019-09-17 Seagate Technology Llc Data randomization using memory block access counts
CN105679365B (zh) * 2015-10-20 2020-04-10 中国科学院微电子研究所 半导体存储器操作方法
EP3767974B1 (en) * 2015-11-05 2023-11-29 Dexcom, Inc. Compatibility check for continuous glucose monitoring application
KR20170056767A (ko) * 2015-11-13 2017-05-24 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US10372948B2 (en) 2015-12-15 2019-08-06 Taiwan Semiconductor Manufacturing Company Ltd. Scrambling apparatus and method thereof
US9723002B2 (en) * 2016-01-04 2017-08-01 International Business Machines Corporation Protecting access to a hardware device through use of an aggregate identity instance
US9898341B2 (en) * 2016-02-25 2018-02-20 Western Digital Technologies, Inc. Adjustable priority ratios for multiple task queues
US9910616B2 (en) * 2016-04-13 2018-03-06 Sap Se Dynamic data access
US9922686B2 (en) * 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
KR20190052441A (ko) * 2017-11-08 2019-05-16 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법
KR20190074890A (ko) 2017-12-20 2019-06-28 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법

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