KR101736251B1 - 메모리 시스템 - Google Patents

메모리 시스템 Download PDF

Info

Publication number
KR101736251B1
KR101736251B1 KR1020100019257A KR20100019257A KR101736251B1 KR 101736251 B1 KR101736251 B1 KR 101736251B1 KR 1020100019257 A KR1020100019257 A KR 1020100019257A KR 20100019257 A KR20100019257 A KR 20100019257A KR 101736251 B1 KR101736251 B1 KR 101736251B1
Authority
KR
South Korea
Prior art keywords
data
filter
sampler
providing
memory
Prior art date
Application number
KR1020100019257A
Other languages
English (en)
Other versions
KR20110100347A (ko
Inventor
유한웅
손홍락
공준진
은희석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100019257A priority Critical patent/KR101736251B1/ko
Priority to US13/040,456 priority patent/US8411510B2/en
Publication of KR20110100347A publication Critical patent/KR20110100347A/ko
Application granted granted Critical
Publication of KR101736251B1 publication Critical patent/KR101736251B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Abstract

메모리 시스템은 메모리 장치 및 데이터 변환부를 포함한다. 상기 메모리 장치는 복수의 멀티 레벨 셀들을 갖는 메모리 셀 어레이를 구비한다. 상기 데이터 변환부는 상기 멀티 레벨 셀에 기록하기 위한 수신 데이터의 상응하는 대역폭을 가변하여 변환 데이터를 상기 메모리 셀 어레이에 제공하는 인코딩 장치를 구비한다.

Description

메모리 시스템{Memory System}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 메모리 시스템에 관한 것이다.
일반적으로 플래시 메모리 장치와 같은 비휘발성 메모리 장치는 소거(erase)된 상태의 문턱 전압 분포 또는 프로그램(program)된 상태의 문턱 전압 분포를 가지는 메모리 셀을 포함한다. 종래의 플래시 메모리 장치는 매 셀마다 하나의 비트의 데이터를 저장하는 단일 레벨 셀(single level cell, SLC)을 포함하였으나, 근래에는 메모리 장치의 크기를 증가시키지 않으면서 저장 용량을 늘리기 위해 멀티 레벨 셀(multi level cell, MLC)을 가지는 플래시 메모리 장치에 대한 연구가 활발히 진행되고 있다. 멀티 레벨 셀은 하나의 메모리 셀에 2비트 이상의 데이터를 저장한다. 하나의 멀티 레벨 셀에 N 비트의 데이터가 저장되는 경우, 상기 멀티 레벨 셀은 2^N 개로 세분화된 문턱 전압 분포들 중 어느 하나의 분포에 상응하는 문턱 전압을 가지고, 상기 멀티 레벨 셀이 가지는 문턱 전압에 따라 상기 N 비트의 데이터가 저장된다.
제조 공정 기술의 발전으로 메모리 셀 간 간격이 작아짐에 따라 셀간 커플링(coupling)에 의해 메모리 셀의 문턱 전압 분포가 넓어지고, 인접한 문턱 전압 분포들이 중첩되는 문제가 발생한다. 게다가, 멀티 레벨 셀에 저장되는 데이터의 비트 수가 증가함에 따라, 멀티 레벨 셀에 프로그램되는 데이터의 신뢰성이 저하되는 문제가 발생한다.
이에 따라, 본 발명의 목적은 프로그램되는 데이터의 신뢰성을 향상시킬 수 있는 메모리 시스템을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 장치 및 데이터 변환부를 포함한다. 상기 메모리 장치는 복수의 메모리 셀들을 갖는 메모리 셀 어레이를 구비한다. 상기 데이터 변환부는 상기 메모리 셀에 기록하기 위한 수신 데이터의 상응하는 대역폭을 가변하여 변환 데이터를 상기 메모리 셀 어레이에 제공하는 인코딩 장치를 구비한다.
상기 인코딩 장치는 상기 수신 데이터를 적어도 인터폴레이션(보간)하여 상기 변환 데이터로 제공할 수 있다.
상기 인코딩 장치는 상기 수신 데이터를 업-샘플링하여 업-샘플링된 데이터로 제공하는 업-샘플러 및 상기 업-샘필링된 데이터를 필터링하여 상기 변환 데이터로 제공하는 필터부를 포함할 수 있다.
상기 필터부는 상기 업-샘플링된 데이터의 중복 부분을 제거하는 제1 필터, 상기 제1 필터의 출력을 펄스-쉐이핑하는 제2 필터 및 상기 제2 필터의 출력을 정합시키는 제3 필터를 포함할 수 있다.
상기 인코딩 장치는 상기 수신 데이터를 정해진 규칙에 따라 매핑하여 상기 업-샘플러에 제공하는 매퍼를 더 포함할 수 있다.
상기 인코딩 장치는 상기 수신 데이터에 대하여 인터폴레이션(보간) 및 데시메이션(간축)을 수행하여 상기 변환 데이터로 제공할 수 있다.
상기 데이터 변환부는 상기 메모리 셀 어레이로부터의 독출 데이터를 상기 인코더와 반대의 과정으로 변환하여 출력 데이터로 제공하는 디코딩 장치를 더 포함할 수 있다.
상기 디코딩 장치는 상기 독출 데이터를 적어도 데시메이션(간축)하여 상기 출력 데이터로 제공할 수 있다.
상기 디코딩 장치는 상기 독출 데이터를 필터링하는 필터부 및 상기 필터링된 독출 데이터를 다운-샘플링하여 상기 출력 데이터로 제공하는 다운-샘플러를 포함할 수 있다.
상기 디코딩 장치는 상기 다운 샘플링된 독출 데이터를 정해진 규칙에 따라 상기 출력 데이터로 제공하는 매퍼를 더 포함할 수 있다.
상기 디코딩 장치는 상기 독출 데이터를 로우-패스 필터링하는 제1 필터부, 상기 로우-패스 필터링된 독출 데이터를 업-샘플링하여 업-샘플링된 데이터로 제공하는 업-샘플러, 상기 업-샘플링된 데이터를 필터링하여 필터링된 데이터로 제공하는 제2 필터부, 상기 필터링된 데이터를 다운-샘플링하여 다운샘플링된 데이터로 제공하는 다운-샘플러 및 상기 다운-샘플링된 데이터를 정해진 규칙에 따라 매핑하여 상기 출력 데이터로 제공하는 매퍼를 포함할 수 있다.
상기 메모리 셀들은 멀티 레벨 셀 또는 싱글 레벨 셀일 수 있다.
본 발명의 실시예들에 따르면 메모리셀 레이에 수신 데이터의 대역폭을 변환시킨 변환 데이터를 프로그램하여 프로그램되는 데이터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 컨트롤러의 일예를 나타내는 블록도이다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따른 도 1의 인코딩 장치를 나타내는 블록들이다.
도 4는 본 발명의 일 실시예에 따른 도 3C 또는 도 3D의 필터부를 나타내는 블록도이다.
도 5a와 도 5b는 본 발명의 다른 실시예들에 따른 도 2의 인코딩 장치를 나타내는 블록도들이다.
도 6a 내지 6d는 본 발명의 실시예에 따른 도 2의 디코딩 장치를 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 도 1의 메모리 장치를 나타내는 블록도이다.
도 8은 도 7의 메모리 셀 어레이의 멀티 레벨 셀들을 간략하게 나타낸다.
도 9는 도 8의 멀티 레벨 셀들에 멀티 비트 데이터의 데이터가 프로그램될 때 문턱 전압 분포들의 예를 나타내는 도면이다.
도 10은 인접하는 멀티 레벨 셀의 문턱 전압 분포로 인하여 멀티 레벨 셀의 문턱 전압 분포가 영향을 받는 것을 나타내는 도면이다.
도 11은 인접한 두 멀티 레벨 셀의 문턱 전압의 가능한 산포 차이를 나타내는 도면이다.
도 12는 본 발명의 효과를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따라 데이터의 대역폭을 가변하는 과정을 나타내는 도면이다.
도 14는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 15는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일하거나 유사한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 컨트롤러(200) 호스트 장치(110) 및 적어도 하나의 메모리 장치(120)를 포함한다.
컨트롤러(200)는 본 발명의 실시예에 따른 변환 장치(300)를 포함할 수 있다. 물론 변환 장치(300)는 컨트롤러(200)에 포함되지 않고 컨트롤러(200)와 별도로 설치되어 호스트 장치(110)와 적어도 하나의 메모리 장치(120)에 연결될 수 있다. 또한 적어도 하나의 메모리 장치(120)는 복수의 메모리 셀들을 갖는 메모리 셀 어레이(MCA, 130)를 포함할 수 있다. 상기 복수의 메모리 셀들은 싱글 레벨 셀 또는 멀티 레벨 셀일 수 있다.
컨트롤러(200), 즉 변환 장치(300)는 호스트(110)로부터 수신 데이터(x[n])를 제공받아, 수신 데이터(x[n])의 상응하는 대역폭을 가변하여 변환 데이터(v[n])로서 적어도 하나의 메모리 장치(120)에 제공한다. 또한 변환 장치(300)는 적어도 하나의 메모리 장치(120) 장치로부터 독출 데이터(y[n])를 제공받아 이를 변환하여 수신 데이터(x[n])에 상응하는 출력 데이터(x￣[n])로서 호스트 장치(110)에 제공한다.
일 실시예에서, 상기 적어도 하나의 메모리 장치(120)는 플래시 메모리 장치를 포함할 수 있다. 예를 들어 적어도 하나의 메모리 장치(120)는 낸드 플래시 메모리 장치를 포함할 수 있다. 상기 낸드 플래시 메모리 장치는 싱글 레벨 타입 또는 멀티 레벨 타입일 수 있다. 변환 데이터(v[n])를 제공받은 적어도 하나의 메모리 장치(130)를 변환 데이터(v[n])를 메모리 셀 어레이(130)에 프로그램한다.
도 2는 본 발명의 일 실시예에 따른 도 1의 컨트롤러의 일예를 나타내는 블록도이다.
도 2를 참조하면, 컨트롤러(200)는 변환 장치(300), 호스트 장치(110)와 USB 또는 S-ATA와 같은 표준 프로토콜을 이용하여 인터액션(interaction)을 수행하는 호스트 인터페이스(210)를 포함할 수 있고, 적어도 하나의 저장 장치(120)와 낸드 인터페이스 프로토콜을 이용하여 인터액션을 수행하는 클라이언트 인터페이스(220)를 포함할 수 있다. 일 실시예에서, 컨트롤러(300)는 메모리 컨트롤러일 수 있다.
또한 변환 장치(300)는 인코딩 장치(310) 및 디코딩 장치(350)를 포함할 수 있다. 인코딩 장치(310)는 수신 데이터(x[n])의 상응하는 대역폭을 가변하여 변환 데이터(v[n])로서 적어도 하나의 메모리 장치(120)에 제공한다. 즉 인코딩 장치(310)는 수신 데이터(x[n])를 적어도 인터폴레이션하여 변환 데이터(v[n])를 적어도 하나의 메모리 장치(120)에 제공한다. 디코딩 장치(350)는 독출 데이터(y[n])를 인코딩 장치와 반대의 과정으로 변환하여 수신 데이터(x[n])에 상응하는 출력 데이터(x'[n])로서 호스트 장치(110)에 제공한다. 즉 디코딩 장치(350)는 독출 데이터(y[n])를 적어도 데시메이션(감축)하여 출력 데이터(x'[n])를 호스트 장치(110)에 제공한다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따른 도 1의 인코딩 장치를 나타내는 블록들이다.
도 3a를 참조하면, 본 발명의 일 실시예에 따른 인코딩 장치(310a)는 업-샘플러(311a) 및 필터부(312a)를 포함하여 구성될 수 있다. 업-샘플러(311a)는 수신 데이터(x[n])를 업샘플링하여 업샘플링된 데이터(b[n])를 제공한다. 제1 필터부(312a)는 업샘플링된 데이터(b[n])를 필터링하여 변환 데이터(v[n])를 제공한다. 일 실시예에서, 필터부(312a)는 로우 패스 필터로 구성될 수 있다. 즉 필터부(312a)는 업샘플링된 데이터(b[n])를 로우-패스 필터링하여 변환 데이터(v[n])를 제공한다.
도 3b를 참조하면, 본 발명의 다른 실시예에 따른 인코딩 장치(310b)는 매퍼(311b), 업-샘플러(312b) 및 필터부(313b)를 포함할 수 있다. 매퍼(311b)는 수신 데이터(x[n])를 정해진 규칙에 따라 매핑하여 매핑 데이터(x'[n])로 제공한다. 업-샘플러(312b)는 매핑 데이터(x'[n])를 업샘플링하여 업샘플링된 데이터(b[n])를 제공한다. 필터부(313b)는 업샘플링된 데이터(b[n])를 필터링하여 변환 데이터(v[n])를 제공한다. 일 실시예에서, 필터부(312b)는 로우 패스 필터로 구성될 수 있다. 즉 필터부(312b)는 업샘플링된 데이터(b[n])를 로우-패스 필터링하여 변환 데이터(v[n])를 제공한다. 매퍼(311b)의 동작에 대하여는 도 12를 참조하여 후술한다.
도 3b에서, 참조번호들(321, 323, 325)은 각각 매핑 데이터(x'[n]), 업샘플링된 데이터(b[n]) 및 변환 데이터(v[n])를 Fourier 변환한 것을 나타낸다. 도 3B에서 본 발명의 실시예에 따르면 주파수 영역에서의 수신 데이터(X[w])의 대역폭을 2π라 할 때, 주파수 영역에서의 매핑데이터(X￣'[w])의 대역폭은 -BW/2부터 BW/2까지인 경우, 주파수 영역에서의 변환 데이터(V[w])의 대역폭은 -BW/4부터 BW/4까지로 1/2만큼 줄어들었음을 알 수 있다.
도 3c를 참조하면, 본 발명의 또 다른 실시예에 따른 인코딩 장치(310c)는 매퍼(311c), 업-샘플러(312c), 필터부(313c) 및 다운-샘플러(314c)를 포함하여 구성될 수 있다. 매퍼(311c)는 수신 데이터(x[n])를 정해진 규칙에 따라 매핑하여 매핑 데이터(x'[n])로 제공한다. 업-샘플러(312c)는 매핑 데이터(x'[n])를 업샘플링하여 업샘플링된 데이터(b[n])를 제공한다. 필터부(313c)는 업샘플링된 데이터(b[n])를 필터링하여 필터링된 데이터(b'[n])를 제공한다. 일 실시예에서 필터부(313c)는 믹스드(Mixed) 필터일 수 있다. 다운-샘플러(314c)는 필터링된 데이터(b'[n])를 필터링하여 변환 데이터(v[n])를 제공한다. 도 3C의 실시예는 업-샘플러(312c)에서 데이터 크기의 증가가 발생한 경우, 이를 해소하기 위하여 다운-샘플러(314c)가 포함되는 경우이다.
도 3d를 참조하면, 본 발명의 또 다른 실시예에 따른 인코딩 장치(310d)는 매퍼(311d), 모듈레이터(312d), 필터부(313c) 및 다운-샘플러(314c)를 포함하여 구성될 수 있다. 매퍼(311d)는 수신 데이터(x[n])를 정해진 규칙에 따라 매핑하여 매핑 데이터(x'[n])로 제공한다. 모듈레이터(312d)는 매핑 데이터(x'[n])를 변조하여 업샘플링된 데이터(b[n])를 제공한다. 즉 도 3D에서 모듈레이터(312d)는 도 3C의 업-샘플러(312C)와 유사한 기능을 수행한다. 필터부(313d)는 업샘플링된 데이터(b[n])를 필터링하여 필터링된 데이터(b'[n])를 제공한다. 일 실시예에서 필터부(313d)는 믹스드(Mixed) 필터일 수 있다. 다운-샘플러(314c)는 필터링된 데이터(b'[n])를 필터링하여 변환 데이터(v[n])를 제공한다.
도 3c 및 도 3d의 실시예에 따른 인코딩 장치는 업-샘플러와 다운-샘플러를 포함하고 있기 때문에 수신 데이터(x[n])에 대하여 인터폴레이션 및 데시메이션을 하여 변환 데이터(v[n])로 제공할 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 3C 또는 도 3D의 필터부를 나타내는 블록도이다.
도 4를 참조하면, 필터부(313)는 서로 캐스케이드 연결된 제1 필터(3131), 제2 필터(3132) 및 제3 필터(3133)를 포함할 수 있다. 제1 필터(3131)는 겹침 방지(anti-aliasing) 필터로서 업샘플링된 데이터(b[n])에서 서로 중복되는 부분을 제거하는 역할을 한다. 제2 필터(3132)는 펄스-쉐이핑(pulse-shaping) 필터로서 제1 필터(3131)의 출력을 펄스-쉐이핑한다. 제3 필터(3133)는 정합(matched) 필터로서 도 3C의 업-샘플러(312C)와 다운-샘플러(314c) 사이에 발생될 수 있는 부정합을 정합시키거나 도 3D의 모듈레이터(312d)와 다운-샘플러(314d) 사이에 발생될 수 있는 부정합을 정합시키는 역할을 한다.
도 5a와 도 5b는 본 발명의 다른 실시예들에 따른 도 2의 인코딩 장치를 나타내는 블록도들이다.
도 5a를 참조하면, 본 발명의 또 다른 실시예에 따른 인코딩 장치(310e)는 보간기들(311e, 312e) 및 간축기들(313e, 314e)을 포함하여 구성될 수 있다. 보간기들(311e, 312e) 각각은 업-샘플러등을 이용하여 입력되는 데이터의 크기를 증가시킨다. 또한 간축기들(313e, 314e) 각각은 다운-샘플러 등을 이용하여 입력되는 데이터의 크기를 감소시킨다. 보간기(311e)는 수신 데이터(x[n])를 인터폴레이션 한다. 보간기(312e)는 보간기(311e)의 출력을 인터폴레이션한다. 간축기(313e)는 보간기(312e)의 출력을 데시메이션한다. 간축기(314e)는 간축기(313e)의 출력을 데시메이션하여 변환 데이터(v[n])로 제공한다.
도 5b를 참조하면, 본 발명의 또 다른 실시예에 따른 인코딩 장치(310f)는 보간기들(311f, 312f) 및 간축기들(313f, 314f)을 포함하여 구성될 수 있다. 도 5A에서와 마찬가지로 보간기들(311f, 312f) 각각은 업-샘플러등을 이용하여 입력되는 데이터의 크기를 증가시킨다. 또한 간축기들(313f, 314f) 각각은 다운-샘플러 등을 이용하여 입력되는 데이터의 크기를 감소시킨다. 보간기(311f)는 수신 데이터(x[n])를 인터폴레이션 한다. 간축기(312f)는 보간기(311f)의 출력을 인터폴레이션한다. 보간기(313f)는 간축기(312f)의 출력을 다시 인터폴레이션한다. 간축기(314f)는 보간기(313f)의 출력을 다시 인터폴레이션한다. 도 5a 및 도 5b에서 각각 두 개의 보간기들과 간축기들을 포함하는 실시예를 설명하였지만 동일한 개수의 보간기들과 간축기들이 포함되면 도 5a 및 도 5b의 인코딩 장치와 거의 동일하게 동작한다.
도 6a 내지 6d는 본 발명의 실시예에 따른 도 2의 디코딩 장치를 나타내는 블록도이다.
도 6a를 참조하면, 본 발명의 일 실시예에 따른 디코딩 장치(350a)는 필터부(351a) 및 다운-샘플러(351b)를 포함하여 구성될 수 있다. 필터부(351a)는 도 1의 메모리 장치(120)로부터 제공되는 독출 데이터(y[n])를 필터링하여 필터링된 데이터(x'[n])로 제공한다. 필터부(351a)는 독출 데이터(y[n])에 포함되어 있는 도 1의 메모리 장치(120)로부터 제공되는 노이즈를 제거한다. 일 실시에에서, 필터부(351a)는 로우-패스 필터로 구현될 수 있다. 즉 필터부(351a)는 독출 데이터(y[n])를 로우-패스 필터링하여 필터링된 데이터(v￣[n])로 제공한다. 다운-샘플러(352a)는 필터링된 데이터(v￣[n])를 다운-샘플링하여 수신 데이터(x[n])에 상응하는 출력 데이터(x￣[n])로 제공한다. 즉 다운-샘플러(352a)는 필터링된 데이터(v￣[n])의 대역폭을 증가시켜 출력 데이터(x[n])로 제공할 수 있다.
도 6b를 참조하면, 본 발명의 다른 실시예에 따른 디코딩 장치(350b)는 필터부(351b), 다운-샘플러(352b) 및 매퍼(353b)를 포함할 수 있다. 필터부(351b) 독출 데이터(y[n])를 필터링하여 필터링된 데이터(v￣[n])로 제공한다. 필터부(351b)는 독출 데이터(y[n])에 포함되어 있는 도 1의 메모리 장치(120)로부터 제공되는 노이즈를 제거한다. 일 실시에에서, 필터부(351b)는 로우-패스 필터로 구현될 수 있다. 즉 필터부(351b)는 독출 데이터(y[n])를 로우-패스 필터링하여 필터링된 데이터(v￣[n])로 제공한다. 다운-샘플러(352a)는 필터링된 데이터(v￣[n])를 다운-샘플링하여 다다운샘플링된 데이터(x￣'[n])로 제공한다. 매퍼(353b)는 다운샘플링된 데이터(x￣'[n])를 정해진 규칙에 따라 매핑하여 수신 데이터(x[n])에 상응하는 출력 데이터(x￣[n])로 제공한다.
도 6b에서 참조번호들(361, 363, 365)은 각각 독출 데이터(y[n]), 필터링된 데이터(v[n]) 및 다운샘플링된 데이터(x￣'[n])를 Fourier 변환한 것을 나타낸다. 도 6b에서 주파수 영역에서의 독출 데이터(Y[w])가 참조번호(361)와 같이 -π에서 π까지의 주기를 가지고 있고 노이즈(noise)를 포함하고, 대역폭이 -BW/4부터 BW/4까지인 경우, 주파수 영역에서 필터링된 데이터(V￣'[w])는 노이즈가 제거되고 대역폭이 -BW/4부터 BW/4까지임을 알 수 있다. 또한 주파수 영역에서의 다운샘플링된 데이터(X￣'[w])의 대역폭은 BW/2부터 BW/2까지로 주파수 영역에서의 독출 데이터(Y[w])에 비하여 그 대역폭이 2배가 증가하였음을 알 수 있다. 또한 도 3b를 다시 참조하면, 주파수 영역에서의 독출 데이터(Y[w])의 대역폭은 주파수 영역에서의 매핑데이터(X'[w])의 대역폭과 거의 동일함을 알 수 있다.
도 6c를 참조하면, 본 발명의 또 다른 실시예예 따른 디코딩 장치(350c)는 업-샘플러(351c), 필터부(352c), 다운-샘플러(353c) 및 매퍼(354c)를 포함할 수 있다. 업-샘플러(351c)는 독출 데이터(y[n])를 업-샘플링하여 업샘플링된 데이터(c￣[n])로 제공한다. 필터부(352c)는 업샘플링된 데이터(c￣[n])를 필터링하여 필터링된 데이터(c￣'[n])로 제공한다. 다운-샘플러(353c)는 필터링된 데이터(c￣'[n])를 다운-샘플링하여 다운샘플링된 데이터(x￣'[n])로 제공한다. 매퍼(354c)는 다운샘플링된 데이터(x￣'[n])를 정해진 규칙에 따라 매핑하여 수신 데이터(x[n])에 상응하는 출력 데이터(x￣[n])로 제공한다.
도 6c에서 필터부(352c)는 도 4와 마찬가지로 서로 캐스케이드 연결된 제1 내지 제3 필터로 구성될 수 있다. 즉 필터부(352c)는 믹스드 필터로 구성되어, 겹침 방지(anti-aliasing), 펄스-쉐이핑(pulse-shaping) 및 정합(matching) 기능을 수행할 수 있다.
도 6d를 참조하면, 본 발명의 또 다른 실시예에 따른 디코딩 장치(350d)는 제1 필터부(351d), 업-샘플러(352d), 제2 필터부(353d), 다운-샘플러(354d) 및 매퍼(355d)를 포하할 수 있다. 제1 필터부(351d)는 독출 데이터(y[n])를 필터링하여 필터링된 데이터(v￣[n])로 제공한다. 여기서 제1 필터부(351d)는 도 1의 메모리 장치(120)에 독출 리퀘스트(Read Reauest)를 전달하여 독출 데이터(y[n])를 제공받아 독출 데이터(y[n])에 포함된 노이즈를 제거하는 로우-패스 필터일 수 있다. 업-샘플러(352d)는 필터링된 데이터(v￣[n])를 업샘플링하여 업샘플링된 데이터(c￣[n])로 제공한다. 제2 필터부(353d)는 업샘플링된 데이터(c￣[n])를 필터링하여 필터링된 데이터(c￣'[n])로 제공한다. 다운-샘플러(354d)는 필터링된 데이터(c￣'[n])를 다운-샘플링하여 다운샘플링된 데이터(x￣'[n])로 제공한다. 매퍼(355d)는 다운샘플링된 데이터(x￣'[n])를 정해진 규칙에 따라 매핑하여 수신 데이터(x[n])에 상응하는 출력 데이터(x￣[n])로 제공한다.
도 6d에서 제2 필터부(353d)는 도 4와 마찬가지로 서로 캐스케이드 연결된 제1 내지 제3 필터로 구성될 수 있다. 즉 필터부(353d)는 믹스드 필터로 구성되어, 겹침 방지(anti-aliasing), 펄스-쉐이핑(pulse-shaping) 및 정합(matching) 기능을 수행할 수 있다.
도 7은 본 발명의 일 실시예에 따른 도 1의 메모리 장치를 나타내는 블록도이다. 도 7에서는 도 1의 메모리 장치가 플래시 메모리 장치임을 가정하였다.
도 7을 참조하면, 메모리 장치(120)는 메모리 셀 어레이(130), 행 선택 회로(10), 전압 발생기(20), 페이지 버퍼 블록(40), 열 선택 회로(50) 및 제어 회로(30)를 포함한다.
행 선택 회로(10)는 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 더미 워드 라인들(DWL1, DWL2) 및 복수의 워드 라인들(WL1, WL2,..., WLm)을 통하여 상기 메모리 셀 어레이(130)와 연결된다. 행 선택 회로(10)는 동작 모드에 따라 행 어드레스 신호(ADDX)에 기초하여 워드 전압(VWL, 프로그램 전압(VPGM) 프로그램 금지 전압(VPASS), 독출 전압(VREAD), 더미 독출 전압(VREADD)을 더미 워드 라인들(DWL1, DWL2) 및 복수의 워드 라인들(WL1, WL2,..., WLm)에 전달한다. 전압 생성 회로(20)는 통상 차지 펌프를 포함하며, 전원 전압을 승압하여 상기 워드 전압(VWL)을 생성한다.
페이지 버퍼 블록(40)은 비트 라인들(BL1, BL2, ..., BLn)과 열 선택 회로(50) 사이에 연결된 복수의 페이지 버퍼들(41, 42,...,4n)을 포함한다. 페이지 버퍼들(41, 42,...,4n) 각각은 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들어 페이지 버퍼들(41, 42,...,4n) 각각은 독출 동작 모드에서는 감지 증폭기로서 동작하고, 프로그램 동작 모드에서는 기입 드라이버로서 동작할 수 있다. 열 선택 회로(50)는 열 어드레스 신호(ADDY)에 응답하여 프로그램 또는 독출되는 메모리 셀이 연결된 비트 라인을 선택한다.
도 8은 도 7의 메모리 셀 어레이의 멀티 레벨 셀들을 간략하게 나타낸다.
도 8은 도 7의 메모리 셀 어레이(130)에서 하나의 워드 라인(WLi)와 인접한 비트 라인들(BLie, BLio)에 연결되는 인접한 멀티 레벨 셀들(410, 420)을 나타낸다.
도 9는 도 8의 멀티 레벨 셀들(410, 420)에 멀티 비트 데이터(여기서는 3 비트)의 데이터가 프로그램될 때 문턱 전압 분포들의 예를 나타내는 도면이다.
도 9를 참조하면, 멀티 비트 데이터들의 제1 비트들(예를 들어, LSBs)을 프로그램하는 제1 페이지 프로그램이 수행되면, 멀티 레벨 셀들은 데이터 “1”에 상응하는 문턱 전압 분포(즉, 상태) 또는 데이터 “0”에 상응하는 문턱 전압 분포를 가질 수 있다. 일 실시예에서, 상기 데이터 “1”에 상응하는 문턱 전압 분포는 소거(erase)된 상태의 문턱 전압 분포일 수 있다.
멀티 비트 데이터들의 제2 비트들)을 프로그램하는 제1 페이지 프로그램이 수행되면, 상기 데이터 “1”에 상응하는 문턱 전압 분포를 가지는 멀티 레벨 셀들은 데이터 “11”에 상응하는 문턱 전압 분포 또는 데이터 “01”에 상응하는 문턱 전압 분포를 가질 수 있고, 상기 데이터 “0”에 상응하는 문턱 전압 분포를 가지는 멀티 레벨 셀들은 데이터 “00”에 상응하는 문턱 전압 분포 또는 데이터 “10”에 상응하는 문턱 전압 분포를 가질 수 있다.
상기 멀티 비트 데이터들의 제3 비트들(예를 들어, MSBs)을 프로그램하는 제3 페이지 프리프로그램이 수행되면, 상기 데이터 “11”에 상응하는 문턱 전압 분포를 가지는 멀티 레벨 셀들은 데이터 “111”에 상응하는 제1 문턱 전압 분포(E0) 또는 데이터 “011”에 상응하는 제2 문턱 전압 분포(P1)를 가질 수 있고, 상기 데이터 “01”에 상응하는 문턱 전압 분포를 가지는 멀티 레벨 셀들은 데이터 “001”에 상응하는 제3 문턱 전압 분포(P2) 또는 데이터 “101”에 상응하는 제4 문턱 전압 분포(P3)를 가질 수 있고, 상기 데이터 “00”에 상응하는 문턱 전압 분포를 가지는 멀티 레벨 셀들은 데이터 “100”에 상응하는 제5 문턱 전압 분포(P4) 또는 데이터 “000”에 상응하는 제6 문턱 전압 분포(P5)를 가질 수 있고, 상기 데이터 “10”에 상응하는 문턱 전압 분포를 가지는 멀티 레벨 셀들은 데이터 “010”에 상응하는 제7 문턱 전압 분포(P6) 또는 데이터 “110”에 상응하는 제8 문턱 전압 분포(P7)를 가질 수 있다.
도 8의 멀티 레벨 셀(420)이 도 9의 어느 하나의 상태로 프로그램되어 있는 경우, 멀티 레벨 셀(410)의 문턱 전압 분포에 따라 멀티 레벨 셀의 문턱 전압 분포가 영향을 받을 수 있다. 예를 들어, 멀티 레벨 셀(420)이 E0나 P1으로 프로그램되어 있는 경우, 멀티 레벨 셀(410)의 문턱 전압 분포가 P7이라면, 문턱 전압 분포의 차이로 인한 커플링의 영향을 많이 받게 된다.
도 10은 인접하는 멀티 레벨 셀의 문턱 전압 분포로 인하여 멀티 레벨 셀의 문턱 전압 분포가 영향을 받는 것을 나타내는 도면이다.
도 10을 참조하면, 인접하는 멀티 레벨 셀들의 문턱 전압 분포의 차이가 클수록 커플링의 영향이 크다는 것을 알 수 있다. 도 8의 멀티 레벨 셀(410)이 도 9의 전압 분포들(E0, P1~P7)로 프로그램되어 있을 때(실선) 멀티 레벨 셀(420)의 전압 분포에 따라 도 9의 전압 분포들이 영향을 받는다(점선).
도 11은 인접한 두 멀티 레벨 셀의 문턱 전압의 가능한 산포 차이를 나타내는 도면이다. 도 11은 멀티 레벨 셀에 2 비트 데이터가 프로그램되는 경우를 나타낸다.
도 11을 참조하면, 참조번호(431)는 인접한 두 멀티 레벨 셀이 각각 데이터 “10”과 데이터 “00”또는 데이터 "00"과 데이터 "01"에 상응하는 문턱 전압 분포를 가지고 있을 때의 문턱 전압의 산포 차이를 나타낸다. 참조번호(432)는 인접한 두 멀티 레벨 셀이 각각 데이터 "10"과 데이터 "01"에 상응하는 문턱 전압 분포를 가지고 있을 때의 문턱 전압의 산포 차이를 나타낸다. 참조번호(433)는 인접한 두 멀티 레벨 셀이 각각 데이터 "11"과 데이터 "01"에 상응하는 문턱 전압 분포를 가지고 있을 때의 문턱 전압의 산포 차이를 나타낸다. 참조번호(434)는 인접한 두 멀티 레벨 셀이 각각 데이터 "11"과 데이터 "00"에 상응하는 문턱 전압 분포를 가지고 있을 때의 문턱 전압의 산포 차이를 나타낸다. 참조번호(435)는 인접한 두 멀티 레벨 셀이 각각 데이터 "11"과 데이터 "10"에 상응하는 문턱 전압 분포를 가지고 있을 때의 문턱 전압의 산포 차이를 나타낸다.
인접하는 두 멀티 레벨 셀들이 각각 데이터 "11"과 데이터 "10"에 상응하는 문턱 전압 분포를 가지고 있을 때의 문턱 전압의 산포 차이가 가장 크다는 것을 알 수 있다. 이러한 문턱 전압의 산포 차이가 클수록 커플링의 영향이 더 커진다. 이러한 문턱 전압의 산포가 발생하는 것은 이웃하는 셀과의 커플링 효과, 프로그램 디스터브(program disturb), 백 패턴 의존(back pattern dependency)와 같은 원인들에 의해서이다. 이렇게 문턱 전압의 산포 차이가 발생하게 되면, 데이터의 기록(프로그램) 특성의 신뢰도를 떨어뜨리게 된다.
도 12는 본 발명의 효과를 설명하기 위한 도면이다.
도 12에서 참조 번호(441)는 수신 데이터(x[n])가 직접 메모리 셀 어레이(130)에 프로그램된 경우 하나의 워드 라인에 연결된 멀티 레벨 셀들의 문턱 전압을 나타내는 그래프이다. 참조 번호(443)는 그래프(441)를 Fourier 변환한 그래프이다. 참조 번호(451)는 본 발명의 실시예에 따라 수신 데이터(x[n])가 변환 데이터(v[n])로 인코딩되어 메모리 셀 어레이(130)에 프로그램된 경우 하나의 워드 라인에 연결된 멀티 레벨 셀들의 문턱 전압을 나타내는 그래프이다. 참조 번호(453)는 그래프(451)를 Fourier 변환한 그래프이다.
도 12를 참조하면, 수신 데이터(x[n])가 직접 메모리 셀 어레이(130)에 프로그램되는 경우에 문턱 전압의 변화가 큰 부분은 그래프(443)에서 고 주파수 영역에 해당하는 것임을 알 수 있다. 하지만 본 발명의 실시예서와 같이 수신 데이터(x[n])가 변환 데이터(v[n])로 인코딩되어 메모리 셀 어레이(130)에 프로그램된 경우에는 대역폭이 가변되어(감소되어) 데이터가 저주파수 영역에 집중되어 있음을 알 수 있다.
도 13은 본 발명의 일 실시예에 따라 데이터의 대역폭을 가변하는 과정을 나타내는 도면이다.
도 13에서는 2비트 데이터를 4비트 데이터로 변환하여 프로그램하는 것을 나타낸다. 이하 도 1내지 도 13을 참조하여 본 발명의 실시예에 따른 메모리 시스템을 상세히 설명한다.
수신 데이터(x[n])의 시퀀스가 참조번호(510)에서 "01(P1)", "10(P3)", "00(P2)", "11(E0)", "10(P3)", "11(E0)", "11(E0)", "10(P3)", ...와 같다면, 수신 데이터(x[n])의 시퀀스를 두 개씩 묶어(packing)하면 "0100(P14)", "0011(P2)", "1011(P3)", "1110(P15)",...와 같은 패킹된 시퀀스가 얻어진다(도 13의 참조번호(520)참조). 도 3b의 매퍼(311b)는 패킹된 시퀀스를 문턱 전압(Vth)의 분포에 따라 매핑하여 14, 2, 3, 15,... 의 시퀀스를 얻어낸다.
다음에 업 샘플러(312b)는 "0100(P14)", "0011(P2)", "1011(P3)", "1110(P15)",...와 같은 패킹된 시퀀스에 제로-패딩 방식으로 "0100(P14)", "0011(P2)", "1011(P3)", "1110(P15)",... 각각의 사이에 소거 상태, 즉 "1111(E0)"를 끼워 넣는다. 그러면, 업샘플링된 데이터(b[n])의 시퀀스는 "0100(P14)", "1111(E0)", "0011(P2)", "1111(E0)", "1011(P3)", "1111(E0)", "1110(P15)",...과 같아진다.
다음에 로우-패스 필터로 구현되는 필터부(313b)에서는 패딩된 소거 상태, 즉 "1111(E0)"를 소거 상태 전후 시퀀스의 중간값으로 결정한다. 예를 들어"0100(P14)", "1111(E0)", "0011(P2)", "1111(E0)", "1110(P15)", "1111(E0)", "1011(P3)",의 시퀀스에서 첫 번째 소거 상태는 "0100(P14)"와 "0011(P2)"의 중간값인 "1100(P8)"로 결정되고, 두 번째 소거 상태는 "0011(P2)"와 "1011(P3)"의 중간값인 "0011(P2)"로 결정되고, 세 번째 소거 상태는 "1011(P3)"와 "1110(P15)"의 중간 값인 "0100(P9)"으로 결정된다. 따라서 변환 데이터(v[n])의 시퀀스는 "0100(P14)", "1100(P8)", "0011(P2)", "0011(P2)", "1011(P3)", "0100(P9)" "1110(P15)",...와 같아진다. 즉 필터부(313b)에서는 원하는 주파수 응답 이외의 영역을 제거하는 역할을 한다.
상술한 동작을 주파수 영역에서 살펴보면, 도 3b를 참조하여 설명한 것처럼, 주파수 영역에서의 매핑데이터(X'[w])는 데이터의 크기는 감소하였지만 그 대역폭은 수신 데이터(X[w])의 대역폭과 동일하다. 하지만 주파수 영역에서의 업샘플링된 데이터(B[w])의 대역폭은 -BW/4부터 BW/4까지로 1/2만큼 줄어들었음을 알 수 있다. 여기서 수신 데이터(x[n])의 대역폭은 랜덤 데이터를 가정했을 때 2π이다.
도 6b에서 독출 데이터(y[n])의 시퀀스가 0100(P14)", "1100(P8)", "0011(P2)", "0011(P2)", "1011(P3)", "0100(P9)" "1110(P15)",...와 같다면, 필터부(351b)에서는 독출 데이터(y[n])에 포함된 노이즈(NOISE)를 제거한다. 다운-샘플러(352b)에서는 시퀀스가 0100(P14)", "1100(P8)", "0011(P2)", "0011(P2)", "1011(P3)", "0100(P9)" "1110(P15)",...에서 주간 값을 무시하고 "0100(P14)", "0011(P2)", "1011(P3)", "1110(P15)",...만을 추출한다. 매퍼(353b)는 매퍼(311b)와는 반대로 "0100(P14)", "0011(P2)", "1011(P3)", "1110(P15)",...의 시퀀스에서 각 데이터를 두 개씩으로 분리하여 참조번호(510)의 "01(P1)", "10(P3)", "00(P2)", "11(E0)", "10(P3)", "11(E0)", "11(E0)", "10(P3)", ...와 같은 출력 데이터(x￣[n]) 시퀀스를 얻어낸다.
이상의 설명에서는 주로 도 3b 및 도 6b의 인코딩 장치와 디코딩 장치가 도 1의 변환장치(300)에 채용되는 경우를 설명하였지만 본 발명의 다른 실시예들에 따른 인코딩 장치와 디코딩 장치가 채용되어도 유사한 결과를 얻을 수 있다. 또한 도 3b의 매퍼(311b)는 패킹된 시퀀스를 문턱 전압(Vth)의 분포에 따라 매핑하는 것으로 설명하였지만, 본 발명의 실시예들에 따른 매퍼는 패킹된 시퀀스를 문턱 전압의 산포 차이에 따라 매핑할 수도 있다. 예를 들어, 도 13에서 참조번호(520)의 경우, 문턱 전압(Vth)의 분포에 따라 E0에 대하여 문턱 전압의 크기에 따라 내림차순으로 정렬하면, P15, P14, P13, P12, P11, P10, P9, P8, P7, P6, P5, P4, P3, P2, P1의 순서대로 정렬될 수 있다. 하지만 참조번호(520)를 E0에 대한 문턱 전압의 산포 차이에 따라 내림차순으로 정렬하면, P9, P10, P11, P12, P13, P14, P15, P1, P2, P3, P4, P5, P6, P7, P8의 순서대로 정렬될 수 있다. 도 3B의 매퍼(311b)는 패킹된 데이터의 문턱 전압의 크기에 기초하여 매핑할 수도 있고, 또는 패킹된 데이터의 문턱 전압의 산포에 기초하여 매핑할 수도 있다.
또한 도 7 내지 도 13을 참조한 설명에서는 메모리 셀이 멀티 레벨 셀인 경우를 주로 설명하였지만, 본 발명의 실시예들은 메모리 셀이 싱글 레벨 셀인 경우에도 유사하게 적용될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템(600)은 호스트(610), 컨트롤러(620) 및 적어도 하나의 메모리 장치(630)를 포함한다. 호스트(610)는 도 1의 변환 장치(300)를 내부에 포함할 수 있다. 즉 호스트(610) 내부에서 수신 데이터(x[n])가 변환 장치(300)에 제공되면, 변환 장치(300)는 수신 데이터(x[n])의 대역폭을 가변하여(감속시켜서) 변환 데이터(v[n])로서 컨트롤러(620)를 통하여 메모리 장치(630)에 제공한다. 메모리 장치(630)는 변환 데이터(v[n])를 메모리 셀 어레이(640)에 프로그램한다. 또한 메모리 장치(630)로부터 제공된 독출 데이터(y[n])는 컨트롤러(620)를 통하여 변환 장치(300)에 제공되고, 변환 장치(300)는 이를 변환하여 수신 데이터(x[n])에 상응하는 출력 데이터(x￣[n])로서 호스트 장치(610) 내부로 제공한다. 도 14의 실시예에서 컨트롤러(620)는 생략될 수도 있다.
도 15는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 메모리 시스템(700)은 호스트(710), 컨트롤러(720) 및 적어도 하나의 메모리 장치(730)를 포함한다. 메모리 장치(730) 도 1의 변환 장치(300)와 메모리 셀 어레이(740)를 포함할 수 있다. 즉 호스트(610)로부터 컨트롤러(720)를 통하여 수신 데이터(x[n])가 변환 장치(300)에 제공되면, 변환 장치(300)는 수신 데이터(x[n])의 대역폭을 가변하여(감속시켜서) 변환 데이터(v[n])로서 메모리 장치(730) 내부에 제공한다. 메모리 장치(730)를 변환 데이터(v[n])를 메모리 셀 어레이(740)에 프로그램한다. 또한 메모리 셀 어레이(740)로부터 제공된 독출 데이터(y[n])는 변환 장치(300)에서 변환되어 수신 데이터(x[n])에 상응하는 출력 데이터(x￣[n])로서 컨트롤러(720)를 통하여 호스트 장치(710)로 제공한다. 도 15의 실시예에서 컨트롤러(720)는 생략될 수도 있다. 상기 메모리 셀 어레이(740)는 멀티 레벨 셀들 또는 싱글 레벨 셀들로 구성될 수 있다.
본 발명의 실시예들에 따른 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 구현될 수 있다.
플래시 메모리 장치와 메모리 컨트롤러는 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(예를 들어, 도 1의 호스트(110))와 통신하도록 구성될 수 있다.
도 1 내지 도 15를 참조한 본 발명의 실시예에 따른 메모리 시스템에 대한 설명은 주로 동일한 워드 라인에 위치하는 인접한 멀티 레벨 셀들에 대하여 이루어졌지만, 본 발명의 실시예는 동일한 비트 라인에 위치하는 인접하는 멀티 레벨 셀들에 대하여도 유사하게 적용될 수 있다. 또한 워드 라인 방향과 비트 라인 방향으로부터의 커플링이 모두 고려되는 경우의 멀티 레벨 셀들에 대하여도 유사하게 적용될 수 있을 것이다. 또한 본 발명에 따른 메모리 장치가 3차원(three-dimensional) 메모리인 경우에는 워드 라인 방향과 비트라인 방향 뿐 아니라 워드 라인 방향과 비트 라인 방향을 제외한 제3의 방향으로부터의 커플링까지도 고려되는 경우의 멀티 레벨 셀들에 대하여도 유사하게 적용될 수 있을 것이다.
본 발명에 따르면 메모리 셀 어레이에 수신 데이터의 대역폭을 변환시킨 변환 데이터를 프로그램하여 프로그램되는 데이터의 신뢰성을 향상시킬 수 있다. 따라서 본 발명의 실시예들은 3D 메모리를 비롯한 다양한 메모리 장치에 폭넓게 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 복수의 메모리 셀들을 갖는 메모리 셀 어레이를 구비하는 메모리 장치; 및
    상기 메모리 셀에 기록하기 위한 수신 데이터의 상응하는 대역폭을 가변하여 변환 데이터를 상기 메모리 셀 어레이에 제공하는 인코딩 장치를 구비하는 데이터 변환부를 포함하고,
    상기 인코딩 장치는 상기 수신 데이터를 적어도 인터폴레이션(보간)하여 상기 변환 데이터로 제공하고,
    상기 메모리 셀들은 멀티 레벨 셀 또는 싱글 벨 셀인 메모리 시스템.
  2. 삭제
  3. 제1항에 있어서, 상기 인코딩 장치는,
    상기 수신 데이터를 업-샘플링하여 업-샘플링된 데이터로 제공하는 업-샘플러; 및
    상기 업-샘플링된 데이터를 필터링하여 상기 변환 데이터로 제공하는 필터부를 포함하는 것을 특징으로 하는 메모리 시스템.
  4. 제3항에 있어서, 상기 필터부는
    상기 업-샘플링된 데이터의 중복 부분을 제거하는 제1 필터;
    상기 제1 필터의 출력을 펄스-쉐이핑하는 제2 필터; 및
    상기 제2 필터의 출력을 정합시키는 제3 필터를 포함하는 것을 특징으로 하는 메모리 시스템.
  5. 제3항에 있어서, 상기 인코딩 장치는,
    상기 수신 데이터를 정해진 규칙에 따라 매핑하여 상기 업-샘플러에 제공하는 매퍼를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  6. 제1항에 있어서, 상기 인코딩 장치는,
    상기 수신 데이터에 대하여 인터폴레이션(보간) 및 데시메이션(간축)을 수행하여 상기 변환 데이터로 제공하는 것을 특징으로 하는 메모리 시스템.
  7. 제1항에 있어서, 상기 데이터 변환부는,
    상기 메모리 셀 어레이로부터의 독출 데이터를 상기 인코딩 장치와 반대의 과정으로 변환하여 출력 데이터로 제공하는 디코딩 장치를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  8. 제7항에 있어서, 상기 디코딩 장치는,
    상기 독출 데이터를 적어도 데시메이션(간축)하여 상기 출력 데이터로 제공하는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서, 상기 디코딩 장치는,
    상기 독출 데이터를 필터링하는 필터부;
    상기 필터링된 독출 데이터를 다운-샘플링하여 상기 출력 데이터로 제공하는 다운-샘플러; 및
    상기 다운 샘플링된 독출 데이터를 정해진 규칙에 따라 상기 출력 데이터로 제공하는 매퍼를 포함하는 것을 특징으로 하는 메모리 시스템.
  10. 삭제
  11. 제8항에 있어서, 상기 디코딩 장치는,
    상기 독출 데이터를 로우-패스 필터링하는 제1 필터부;
    상기 로우-패스 필터링된 독출 데이터를 업-샘플링하여 업-샘플링된 데이터로 제공하는 업-샘플러;
    상기 업-샘플링된 데이터를 필터링하여 필터링된 데이터로 제공하는 제2 필터부;
    상기 필터링된 데이터를 다운-샘플링하여 다운샘플링된 데이터로 제공하는 다운-샘플러; 및
    상기 다운-샘플링된 데이터를 정해진 규칙에 따라 매핑하여 상기 출력 데이터로 제공하는 매퍼를 포함하는 것을 특징으로 하는 메모리 시스템.
  12. 삭제
KR1020100019257A 2010-03-04 2010-03-04 메모리 시스템 KR101736251B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100019257A KR101736251B1 (ko) 2010-03-04 2010-03-04 메모리 시스템
US13/040,456 US8411510B2 (en) 2010-03-04 2011-03-04 Flash memory device, memory system and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100019257A KR101736251B1 (ko) 2010-03-04 2010-03-04 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20110100347A KR20110100347A (ko) 2011-09-14
KR101736251B1 true KR101736251B1 (ko) 2017-05-17

Family

ID=44531229

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100019257A KR101736251B1 (ko) 2010-03-04 2010-03-04 메모리 시스템

Country Status (2)

Country Link
US (1) US8411510B2 (ko)
KR (1) KR101736251B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449692B2 (en) 2011-08-03 2016-09-20 Micron Technology, Inc. Functional data programming and reading in a memory
US8848453B2 (en) 2012-08-31 2014-09-30 Micron Technology, Inc. Inferring threshold voltage distributions associated with memory cells via interpolation
KR20140076127A (ko) * 2012-12-12 2014-06-20 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 동작 방법과, 이를 포함하는 데이터 처리 시스템
KR102068519B1 (ko) 2013-07-01 2020-01-21 삼성전자주식회사 저장 장치, 그것의 쓰기 방법 및 읽기 방법
US9547588B1 (en) * 2013-09-10 2017-01-17 Violin Memory Inc. System and method of data storage in flash memory
US20160170702A1 (en) * 2014-12-12 2016-06-16 Apple Inc. Devices and methods of image-splitting for dual-layer high dynamic range displays
KR102299880B1 (ko) 2017-04-04 2021-09-09 에스케이하이닉스 주식회사 데이터 변환 장치 및 방법
KR20190074890A (ko) * 2017-12-20 2019-06-28 에스케이하이닉스 주식회사 메모리 컨트롤러 및 그 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351781B1 (en) 1998-09-25 2002-02-26 Intel Corporation Code swapping techniques for a modem implemented on a digital signal processor
US6393545B1 (en) 1919-04-30 2002-05-21 Canon Kabushiki Kaisha Method apparatus and system for managing virtual memory with virtual-physical mapping
KR100785925B1 (ko) * 2006-12-06 2007-12-17 삼성전자주식회사 Ｔｃｍ을 이용한 멀티 레벨 셀 메모리 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05210994A (ja) 1992-01-20 1993-08-20 Nec Corp 不揮発性半導体記憶装置
JPH0721088A (ja) 1993-07-02 1995-01-24 Nec Ic Microcomput Syst Ltd 半導体記憶装置
DE102007051192B4 (de) * 2006-11-03 2018-05-03 Micron Technology Inc. Speichervorrichtung, die Drei-Pegel-Zellen einsetzt, und zugehöriges Verfahren zum Verwalten
KR100892583B1 (ko) 2007-06-08 2009-04-08 삼성전자주식회사 커플링을 고려한 메모리 셀의 데이터 프로그램 장치 및 그방법
JP2009134799A (ja) * 2007-11-29 2009-06-18 Toshiba Corp メモリシステム
US8463985B2 (en) * 2010-03-31 2013-06-11 International Business Machines Corporation Constrained coding to reduce floating gate coupling in non-volatile memories
US8898374B2 (en) * 2010-07-21 2014-11-25 Silicon Motion, Inc. Flash memory device and method for managing flash memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6393545B1 (en) 1919-04-30 2002-05-21 Canon Kabushiki Kaisha Method apparatus and system for managing virtual memory with virtual-physical mapping
US6351781B1 (en) 1998-09-25 2002-02-26 Intel Corporation Code swapping techniques for a modem implemented on a digital signal processor
KR100785925B1 (ko) * 2006-12-06 2007-12-17 삼성전자주식회사 Ｔｃｍ을 이용한 멀티 레벨 셀 메모리 장치

Also Published As

Publication number Publication date
KR20110100347A (ko) 2011-09-14
US8411510B2 (en) 2013-04-02
US20110216589A1 (en) 2011-09-08

Similar Documents

Publication Publication Date Title
KR101736251B1 (ko) 메모리 시스템
KR101528167B1 (ko) 메모리 장치 및 메모리 데이터 판정 방법
JP6250299B2 (ja) 極符号化された符号語を不揮発性メモリ装置のマルチビットデータにマッピングするマッピングパターン選択方法
KR102106866B1 (ko) 멀티레벨 불휘발성 메모리 장치 및 프로그램 방법
KR102125371B1 (ko) 비휘발성 메모리 장치 및 그것의 동작방법
KR102291456B1 (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법 및 프로그램 검증 방법
US9864544B2 (en) Methods of operating memory systems for sub-block erase operation
JP2016506590A (ja) データストレージシステムのための対数尤度比及び一括対数尤度比生成
US8166271B2 (en) Memory controller for setting page length and memory cell density for semiconductor memory
US20150117100A1 (en) Storage device and related programming method
KR102068519B1 (ko) 저장 장치, 그것의 쓰기 방법 및 읽기 방법
KR20100127406A (ko) 저장 장치 및 그것의 읽기 방법
US8463985B2 (en) Constrained coding to reduce floating gate coupling in non-volatile memories
KR20160028076A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
KR20140017290A (ko) 플래시 메모리의 물리적 특성을 이용하여 난수를 생성하는 플래시 메모리 시스템 및 그것의 난수 생성 방법
KR20150031381A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 방법
US20140047168A1 (en) Data storage system and method of operating data storage system
KR101703279B1 (ko) 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법
TWI512735B (zh) 記憶體裝置及記憶體裝置之操作方法
KR20170102659A (ko) 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법
CN101533671A (zh) 非易失性存储装置及其操作方法
KR20150068137A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
KR101878455B1 (ko) 비휘발성 메모리 장치의 데이터 독출 방법 및 구동 방법
US8218363B2 (en) Flash memory device and methods programming/reading flash memory device
KR102124064B1 (ko) 플래시 메모리 시스템 및 그것의 양자화 신호 생성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant