KR101878455B1 - 비휘발성 메모리 장치의 데이터 독출 방법 및 구동 방법 - Google Patents

비휘발성 메모리 장치의 데이터 독출 방법 및 구동 방법 Download PDF

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Abstract

비휘발성 메모리 장치에 프로그램된 데이터를 독출하기 위하여, 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행하고, 멀티-레벨 셀들에 상응하는 적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행하고, 제1 센싱의 결과를 기초로 멀티-레벨 셀들에 대하여 제2 독출 동작을 선택적으로 수행하고, 제2 독출 동작이 수행되는 경우에 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행하며, 제1 독출 동작의 결과, 제1 센싱의 결과, 제2 독출 동작의 결과 및 제2 센싱의 결과에 기초하여 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력한다.

Description

비휘발성 메모리 장치의 데이터 독출 방법 및 구동 방법{METHOD OF READING DATA IN NONVOLATILE MEMORY DEVICE AND METHOD OF OPERATING NONVOLATILE MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 데이터 독출 방법 및 비휘발성 메모리 장치의 구동 방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라, 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 비휘발성 메모리 장치의 메모리 셀들은, 저장되는 데이터의 비트 수에 따라, 셀마다 한 비트의 데이터를 저장하는 단일-레벨 셀(Single-Level Cell; SLC)들 또는 셀마다 두 비트 이상의 데이터를 저장하는 멀티-레벨 셀(Multi-Level Cell; MLC)들로 분류될 수 있다. 멀티-레벨 셀들은 저장된 데이터의 비트 수에 따라 상이한 문턱 전압 분포의 패턴을 가질 수 있으므로, 멀티-레벨 셀들에 저장된 데이터를 독출하는 경우에는 멀티-레벨 셀들에 저장된 데이터의 비트 수를 먼저 판단해야 한다. 일반적으로 멀티-레벨 셀들을 포함하는 비휘발성 메모리 장치는, 상응하는 멀티-레벨 셀들에 저장된 데이터의 비트 수를 나타내는 플래그 셀을 포함한다.
본 발명의 일 목적은 멀티-레벨 셀들에 저장된 데이터를 효율적으로 독출할 수 있는 비휘발성 메모리 장치의 데이터 독출 방법을 제공하는 것이다.
본 발명의 다른 목적은 데이터 독출 오류를 감소시키는 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 독출 방법에서, 복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행하고, 상기 복수의 멀티-레벨 셀들에 상응하는 적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행하고, 상기 제1 센싱의 결과를 기초로 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 선택적으로 수행하고, 상기 제2 독출 동작이 수행되는 경우에 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행하며, 상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력한다.
상기 제1 센싱은 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터의 비트 수를 판단하기 위한 것이고, 상기 제2 센싱은 상기 적어도 하나의 플래그 셀에 전하 손실(charge loss)이 발생하였는지 여부를 판단하기 위한 것일 수 있다.
상기 제1 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단된 경우에는 상기 제2 독출 동작 및 상기 제2 센싱을 수행할 수 있다. 상기 제1 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 두 비트 이상의 데이터가 프로그램된 것으로 판단된 경우에는 상기 제2 독출 동작 및 상기 제2 센싱을 생략할 수 있다.
상기 제1 독출 동작을 수행함에 있어서, 제1 독출 전압을 기초로 상기 복수의 멀티-레벨 셀들에 프로그램된 프로그램 데이터의 제1 비트를 독출하여 제1 데이터를 발생하고, 상기 제1 데이터를 제1 저장부에 저장할 수 있다.
상기 제1 센싱을 수행함에 있어서, 상기 적어도 하나의 플래그 셀의 문턱 전압과 상기 제1 독출 전압을 비교할 수 있다.
일 실시예에서, 상기 제2 독출 동작을 선택적으로 수행함에 있어서, 상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제1 독출 전압의 레벨보다 낮은 경우에 제2 독출 전압을 기초로 상기 프로그램 데이터의 제1 비트를 재독출하여 제2 데이터를 발생하고, 상기 제2 데이터를 상기 제1 저장부에 저장할 수 있다.
상기 제2 센싱을 수행함에 있어서, 상기 적어도 하나의 플래그 셀의 문턱 전압과 상기 제2 독출 전압을 비교할 수 있다.
상기 독출 데이터를 출력함에 있어서, 상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제1 독출 전압의 레벨보다 높은 경우에 상기 제1 저장부에 저장된 상기 제1 데이터를 상기 독출 데이터로 출력하고, 상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제1 독출 전압의 레벨보다 낮고 상기 제2 독출 전압의 레벨보다 높은 경우에 상기 제1 독출 전압을 기초로 상기 프로그램 데이터의 제1 비트를 재독출하여 제3 데이터를 발생하고 상기 제3 데이터를 상기 제1 저장부에 저장하며 상기 제1 저장부에 저장된 상기 제3 데이터를 상기 독출 데이터로 출력하며, 상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제2 독출 전압의 레벨보다 낮은 경우에 상기 제1 저장부에 저장된 상기 제2 데이터를 상기 독출 데이터로 출력할 수 있다.
다른 실시예에서, 상기 제2 독출 동작을 선택적으로 수행함에 있어서, 상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제1 독출 전압의 레벨보다 작은 경우에 제2 독출 전압을 기초로 상기 프로그램 데이터의 제1 비트를 재독출하여 제2 데이터를 발생하고, 상기 제2 데이터를 제2 저장부에 저장할 수 있다.
상기 제2 센싱을 수행함에 있어서, 상기 적어도 하나의 플래그 셀의 문턱 전압과 상기 제2 독출 전압을 비교할 수 있다.
상기 독출 데이터를 출력함에 있어서, 상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제1 독출 전압의 레벨보다 높거나 상기 제1 독출 전압의 레벨보다 낮고 상기 제2 독출 전압의 레벨보다 높은 경우에 상기 제1 저장부에 저장된 상기 제1 데이터를 상기 독출 데이터로 출력하고, 상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제2 독출 전압의 레벨보다 낮은 경우에 상기 제2 저장부에 저장된 상기 제2 데이터를 상기 독출 데이터로 출력할 수 있다.
상기 제1 비트는 상기 프로그램 데이터의 최하위 비트이며, 상기 독출 데이터는 상기 프로그램 데이터의 최하위 비트에 상응할 수 있다.
상기 복수의 멀티-레벨 셀들은 두 비트의 데이터를 저장하는 2-비트 메모리 셀 또는 세 비트의 데이터를 저장하는 3-비트 메모리 셀일 수 있다.
상기 복수의 멀티-레벨 셀들은 낸드 플래시 메모리 셀들일 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법에서, 외부의 제어 회로에서 인가되는 프로그램 커맨드에 기초하여 복수의 멀티-레벨 셀들을 프로그램하고, 상기 외부의 제어 회로에서 인가되는 독출 커맨드에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터를 독출한다. 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터를 독출함에 있어서, 상기 복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행하고, 상기 복수의 멀티-레벨 셀들에 상응하는 적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행하고, 상기 제1 센싱의 결과를 기초로 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 선택적으로 수행하고, 상기 제2 독출 동작이 수행되는 경우에 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행하며, 상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력한다.
상기와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 독출 방법에서는, 멀티-레벨 셀들에 프로그램된 데이터의 비트 수를 판단하기 위하여 제1 독출 전압을 기초로 상기 플래그 셀에 대한 제1 센싱을 수행하고, 상기 플래그 셀에 전하 손실이 발생하였는지 여부를 판단하기 위하여 제2 독출 전압을 기초로 상기 플래그 셀에 대한 제2 센싱을 수행함으로써, 비휘발성 메모리 장치의 데이터 독출 오류가 감소되고 멀티-레벨 셀들에 프로그램된 데이터를 효율적으로 독출할 수 있으며 비휘발성 메모리 장치의 동작 성능이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 독출 방법을 나타내는 순서도이다.
도 2는 본 발명의 일 실시예에 따른 데이터 독출 방법을 설명하기 위한 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3a 및 3b는 도 2의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 4a, 4b 및 4c는 본 발명의 일 실시예에 따른 데이터 독출 방법을 수행하기 위한 멀티-레벨 셀들의 문턱 전압 분포와 논리 상태의 일 예를 나타내는 도면들이다.
도 5는 도 1의 데이터 독출 방법의 일 예를 나타내는 순서도이다.
도 6은 도 1의 데이터 독출 방법의 다른 예를 나타내는 순서도이다.
도 7a, 7b, 7c 및 7d는 본 발명의 일 실시예에 따른 데이터 독출 방법을 수행하기 위한 멀티-레벨 셀들의 문턱 전압 분포와 논리 상태의 다른 예를 나타내는 도면들이다.
도 8은 도 1의 데이터 독출 방법의 또 다른 예를 나타내는 순서도이다.
도 9는 도 1의 데이터 독출 방법의 또 다른 예를 나타내는 순서도이다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 독출 방법을 나타내는 순서도이다.
도 1에 도시된 비휘발성 메모리 장치의 데이터 독출 방법은, 하나의 메모리 셀마다 두 비트 이상의 데이터를 저장하는 멀티-레벨 셀을 포함하는 비휘발성 메모리 장치에서 이용될 수 있다. 이하, 낸드(NAND) 플래시 메모리 장치를 중심으로 본 발명의 실시예들을 설명하지만, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 독출 방법은 노어(NOR) 플래시 메모리 장치, 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistance Random Access Memory)과 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치에도 이용될 수 있다. 낸드 플래시 메모리 장치 및 상기 낸드 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 구체적인 구성에 대해서는 도 2, 3a 및 3b의 예를 참조하여 후술하도록 한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 독출 방법에서는, 복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행한다(단계 S100). 예를 들어, 제1 독출 전압에 기초하여 상기 제1 독출 동작을 수행할 수 있다. 상기 복수의 멀티-레벨 셀들은 멀티-비트 데이터를 저장할 수 있으며, 낸드 플래시 메모리 장치에서는 페이지(page) 단위로 멀티-비트 데이터가 독출될 수 있다.
상기 복수의 멀티-레벨 셀들에 상응하는 적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행한다(단계 S200). 예를 들어, 상기 제1 독출 전압에 기초하여 상기 제1 센싱을 수행할 수 있다. 상기 적어도 하나의 플래그 셀은 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터의 비트 수와 관련된 정보를 저장할 수 있으며, 낸드 플래시 메모리 장치에서는 각 페이지마다 상기 적어도 하나의 플래그 셀이 할당될 수 있다.
상기 멀티-레벨 셀들에 프로그램되는 멀티-비트 데이터의 비트 수는 프로그램 조건 및/또는 데이터의 종류 등에 따라 달라질 수 있다. 예를 들어, 상기 멀티-레벨 셀들이 두 비트의 데이터를 저장할 수 있는 2-비트 메모리 셀인 경우에, 상기 멀티-레벨 셀들에는 한 비트의 데이터 또는 두 비트의 데이터가 프로그램될 수 있다. 상기 멀티-레벨 셀들이 세 비트의 데이터를 저장할 수 있는 3-비트 메모리 셀인 경우에, 상기 멀티-레벨 셀들에는 한 비트의 데이터, 두 비트의 데이터 또는 세 비트의 데이터가 프로그램될 수 있다. 도 4a, 4b, 4c, 7a, 7b, 7c 및 7d를 참조하여 후술하는 바와 같이, 상기 멀티-레벨 셀들은 프로그램된 데이터의 비트 수에 따라 상이한 문턱 전압 분포의 패턴을 가질 수 있다. 따라서 상기 멀티-레벨 셀들에 프로그램된 데이터를 독출하기 위하여, 먼저 상기 멀티-레벨 셀들에 프로그램된 데이터의 비트 수를 판단하기 위한 상기 제1 센싱을 수행할 수 있다.
상기 제1 센싱의 결과를 기초로 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 선택적으로 수행한다(단계 S300). 상기 제1 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단된 경우에는 상기 제2 독출 동작을 수행하고, 상기 제1 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 두 비트 이상의 데이터가 프로그램된 것으로 판단된 경우에는 상기 제2 독출 동작을 생략할 수 있다. 예를 들어, 제2 독출 전압에 기초하여 상기 제2 독출 동작을 수행할 수 있다. 상기 제2 독출 전압은 상기 제1 독출 전압보다 작을 수 있다.
상기 제2 독출 동작이 수행되는 경우에, 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행한다(단계 S400). 즉, 상기 제1 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단된 경우에는 상기 제2 센싱을 수행하고, 상기 제1 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 두 비트 이상의 데이터가 프로그램된 것으로 판단된 경우에는 상기 제2 센싱을 생략할 수 있다. 예를 들어, 제2 독출 전압에 기초하여 상기 제2 독출 동작을 수행할 수 있다.
상기 플래그 셀도 일반적인 메모리 셀들과 마찬가지로 전하를 저장하여 정보, 즉 상기 멀티-레벨 셀들에 프로그램된 데이터의 비트 수와 관련된 정보를 저장하기 때문에, 상기 플래그 셀에 전하 손실(charge loss)이 발생하는 경우에 데이터 독출 오류가 발생할 수 있다. 예를 들어, 상기 멀티-레벨 셀들에 실제로는 두 비트의 데이터가 프로그램되어 있으나, 상기와 같은 플래그 셀의 전하 손실로 인하여 상기 멀티-레벨 셀들에 한 비트의 데이터가 프로그램되어 있는 것으로 잘못 판단될 수 있으며, 이와 같은 경우에 데이터 독출 오류가 발생할 수 있다. 따라서 상기와 같은 데이터 독출 오류를 감소시키기 위하여, 상기 적어도 하나의 플래그 셀에 전하 손실이 발생하였는지 여부를 판단하기 위한 상기 제2 센싱을 수행할 수 있다.
상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력한다(단계 S500). 예를 들어, 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단된 경우에는 상기 제2 독출 동작의 결과에 기초하여 상기 독출 데이터를 출력하고, 상기 복수의 멀티-레벨 셀들에 두 비트 이상의 데이터가 프로그램된 것으로 판단된 경우에는 상기 제1 독출 동작의 결과에 기초하여 상기 독출 데이터를 출력할 수 있다. 상기 독출 데이터는 상기 멀티-레벨 셀들에 프로그램된 데이터의 하나의 비트에 상응할 수 있다.
종래의 비휘발성 메모리 장치의 데이터 독출 방법에서는, 멀티-레벨 셀들에 프로그램된 데이터의 비트 수를 판단하기 위하여 플래그 셀에 대한 센싱 동작을 한 번 수행하였다. 따라서 플래그 셀에 전하 손실이 발생하는 경우에 데이터 독출 오류가 발생하는 문제가 있었다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 독출 방법에서는, 플래그 셀에 대한 센싱 동작을 적어도 두 번 수행한다. 구체적으로, 멀티-레벨 셀들에 프로그램된 데이터의 비트 수를 판단하기 위하여 제1 독출 전압을 기초로 상기 플래그 셀에 대한 제1 센싱을 수행하고, 상기 플래그 셀에 전하 손실이 발생하였는지 여부를 판단하기 위하여 제2 독출 전압을 기초로 상기 플래그 셀에 대한 제2 센싱을 수행할 수 있다. 따라서, 비휘발성 메모리 장치의 데이터 독출 오류가 감소되고 멀티-레벨 셀들에 프로그램된 데이터를 효율적으로 독출할 수 있으며, 비휘발성 메모리 장치의 동작 성능이 향상될 수 있다.
한편, 도 1에서는 플래그 셀에 대한 센싱 동작을 두 번 수행하는 경우를 도시하였으나, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 독출 방법에서는 플래그 셀에 대한 센싱 동작을 복수 번 수행할 수 있다.
이하에서는 낸드 플래시 메모리 장치 및 낸드 플래시 메모리 장치의 메모리 셀 어레이의 구성의 예들을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 데이터 독출 방법을 더욱 상세하게 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 데이터 독출 방법을 설명하기 위한 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 비휘발성 메모리 장치(10)는 플래시 메모리 장치일 수 있으며, 메모리 셀 어레이(memory cell array)(100), 로우 디코더(row decoder)(700), 입출력 회로(I/O circuit)(300), 패스-페일 검출기(pass-fail detector)(400), 제어 회로(control circuit)(500) 및 전압 발생기(voltage generator)(600)를 포함한다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL)과 복수의 비트 라인들(BL)에 각각 연결되는 복수의 메모리 셀들을 포함한다. 도 3a 및 3b를 참조하여 후술하는 바와 같이, 상기 복수의 메모리 셀들은 각각 낸드 플래시 메모리 셀들일 수 있으며, 2차원 어레이(array) 구조 또는 3차원 수직 어레이 구조로 배열될 수 있다. 상기 복수의 메모리 셀들은 멀티-레벨 셀들일 수 있으며, 쉐도우 프로그램 방식, 리프로그램 방식 또는 온칩 버퍼드 프로그램 방식과 같은 다양한 프로그램 방식을 이용하여 프로그램될 수 있다. 상기 복수의 메모리 셀들 중 일부는 플래그 셀로 사용될 수 있다.
로우 디코더(700)는 로우 어드레스(XADD)에 기초하여 하나의 워드 라인을 선택하는 방식으로 선택 워드 라인에 연결된 복수의 메모리 셀들을 선택한다. 예를 들어, 기입 모드에서 프로그램 전압 및 검증 전압이 상기 선택 워드 라인에 인가되고, 독출 모드에서 독출 전압이 상기 선택 워드 라인에 인가되며, 소거 모드에서 소거 전압이 상기 선택 워드 라인에 인가된다. 워드 라인에 인가되는 전압(VWL)은 제어 회로(500)로부터 제공되는 전압 제어 신호(VCTRL)에 기초하여 전압 발생기(600)로부터 공급된다.
입출력 회로(300)는 복수의 비트 라인들(BL)에 연결되고, 메모리 셀 어레이(100)에 프로그램될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(100)로부터 감지된 독출 데이터를 저장한다. 입출력 회로(300)는 복수의 비트 라인들(BL)에 상응하는 복수의 페이지 버퍼(310)들을 포함하며, 컬럼 어드레스(YADD)에 기초하여 비트 라인을 선택하는 컬럼 디코더(column decoder, 미도시)를 포함할 수 있다. 페이지 버퍼(310)들은 복수의 데이터 래치들을 각각 포함할 수 있으며, 비휘발성 메모리 장치(10)의 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다. 예를 들어, 입출력 회로(300)는 상기 기입 모드에서 기입 드라이버로서 동작할 수 있으며, 상기 독출 모드에서 감지 증폭기로서 동작할 수 있다.
입출력 회로(300)는 제어 회로(500)로부터 제공되는 제어 신호(CTRL)에 기초하여 기입 동작 및 독출 동작을 수행한다. 입출력 회로(300)는 상기 기입 모드의 프로그램 동작에서 외부로부터 제공되는 기입 데이터를 로딩하고 기입 데이터에 따라서 프로그램 허용 전압 또는 프로그램 금지 전압을 각각의 비트 라인에 인가하며, 프로그램 동작이 수행된 후에는 프로그램이 성공적으로 수행되었는지를 판단하기 위한 검증 동작을 수행할 수 있다. 입출력 회로(300)는 상기 독출 모드에서 각 비트 라인의 전압을 감지하여 독출 데이터를 출력한다.
패스-페일 검출기(400)는 상기 기입 모드의 검증 동작에서 상기 타겟 메모리 셀이 프로그램 상태인지 프로그램 페일 상태인지를 나타내는 검출 신호(VRS)를 발생한다.
제어 회로(500)는 비휘발성 메모리 장치(10)의 전반적인 동작을 제어하기 위한 제어 신호(CTRL) 및 전압 발생기(600)의 동작을 제어하기 위한 전압 제어 신호(VCTRL)를 발생한다. 예를 들어, 전압 제어 신호(VCTRL)는 멀티-레벨 셀들에 대한 독출 동작 및 플래그 셀에 대한 센싱 동작에 사용되는 독출 전압들을 제어하기 위한 정보를 포함할 수 있다. 실시예에 따라서, 제어 회로(500)는 비휘발성 메모리 장치(10)의 내부 또는 외부에 위치할 수 있다.
전압 발생기(600)는 전압 제어 신호(VCTRL)에 응답하여 워드 라인 전압(VWL) 및 비트 라인 전압(VBL)을 발생한다. 로우 디코더(700)에 제공되는 워드 라인 전압(VWL)은 각 동작 모드에 따른 프로그램 전압, 검증 전압, 독출 전압 및 소거 전압 등을 포함할 수 있다. 입출력 회로(300)에 제공되는 비트 라인 전압(VBL)은 프로그램 허용 전압, 프로그램 금지 전압 및 프리차지 전압 등을 포함할 수 있다.
도 3a 및 3b는 도 2의 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이의 예들을 나타내는 도면들이다.
도 3a를 참조하면, 메모리 셀 어레이(100a)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC1)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC1)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.
스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
낸드 플래시 메모리 장치는 페이지(110a) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(120a) 단위로 소거 동작을 수행한다. 상술한 바와 같이, 낸드 플래시 메모리 장치에서는 각 페이지(110a)마다 적어도 하나의 플래그 셀이 할당될 수 있다.
한편, 실시예에 따라서, 페이지 버퍼(도 2의 310)들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC1)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아가며 순차적으로 수행될 수 있다.
도 3b를 참조하면, 메모리 셀 어레이(100b)는 수직 구조를 가지는 복수의 스트링(130b)들을 포함할 수 있다. 스트링(130b)은 제2 방향을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(130b)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC2)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.
접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향으로 연장되며 상기 제1 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.
도 3b의 메모리 셀 어레이(100b)를 포함하는 수직형 플래시 메모리 장치는 낸드 플래시 메모리 셀들을 포함하므로, 일반적인 낸드 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.
실시예에 따라서, 하나의 스트링(130b)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.
도 4a, 4b 및 4c는 본 발명의 일 실시예에 따른 데이터 독출 방법을 수행하기 위한 멀티-레벨 셀들의 문턱 전압 분포와 논리 상태의 일 예를 나타내는 도면들이다. 도 4a, 4b 및 4c에서, 멀티-레벨 셀들은 2-비트 메모리 셀들이며, 3개의 독출 전압들(VRD1, VRD2, VRD3)에 기초하여 독출 동작이 수행될 수 있다. "FC_VTH"는 플래그 셀의 문턱 전압을 나타내고, "BIT1"은 멀티-비트 데이터의 제1 비트, 즉 최하위 비트(Least Significant Bit; LSB)를 나타내며, "BIT2"는 상기 멀티-비트 데이터의 제2 비트, 즉 최상위 비트(Most Significant Bit; MSB)를 나타낸다.
도 4a를 참조하면, 멀티-레벨 셀들(즉, 2-비트 메모리 셀들)에 한 비트의 데이터도 프로그램되지 않은 경우에, 멀티-레벨 셀들은 제1 독출 전압(VRD1)보다 낮은 문턱 전압 분포 패턴을 가질 수 있다. 멀티-레벨 셀들의 논리 상태는 도 4a에 도시된 바와 같이 '11'일 수 있으며, 플래그 셀의 문턱 전압(FC_VTH)의 레벨은 제1 독출 전압(VRD1)의 레벨보다 낮을 수 있다.
도 4b를 참조하면, 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 경우에, 멀티-레벨 셀들은 제1 독출 전압(VRD1)을 기준으로 구별되는 문턱 전압 분포 패턴을 가질 수 있다. 멀티 레벨 셀들이 가질 수 있는 문턱 전압의 크기 순서에 따른 논리 상태는 도 4b에 도시된 바와 같이 '11', '10'일 수 있으며, 제1 독출 전압(VRD1)에 기초하여 최하위 비트(BIT1)를 판별할 수 있다. 이 때, 플래그 셀의 문턱 전압(FC_VTH)의 레벨은 제1 독출 전압(VRD1)의 레벨보다 낮을 수 있다.
도 4c를 참조하면, 멀티-레벨 셀들에 두 비트의 데이터가 프로그램된 경우에, 멀티-레벨 셀들은 제1 내지 제3 독출 전압들(VRD1, VRD2, VRD3)을 기준으로 구별되는 문턱 전압 분포 패턴을 가질 수 있다. 멀티 레벨 셀들이 가질 수 있는 문턱 전압의 크기 순서에 따른 논리 상태는 도 4c에 도시된 바와 같이 '11', '01', '00', '10'일 수 있으며, 제2 독출 전압(VRD2)에 기초하여 최하위 비트(BIT1)를 판별하고 제1 및 제3 독출 전압들(VRD1, VRD3)에 기초하여 최상위 비트(BIT2)를 판별할 수 있다. 이 때, 플래그 셀의 문턱 전압(FC_VTH)의 레벨은 제2 독출 전압(VRD2)의 레벨보다 높고 제3 독출 전압(VRD3)의 레벨보다 낮을 수 있다.
도 5는 도 1의 데이터 독출 방법의 일 예를 나타내는 순서도이다.
이하에서는 도 4a, 4b, 4c 및 5를 참조하여, 2-비트 메모리 셀에서 제1 비트(즉, 최하위 비트)를 독출하는 방법의 일 예를 상세하게 설명한다.
복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행(단계 S100a)함에 있어서, 제2 독출 전압(VRD2)을 기초로 상기 복수의 멀티-레벨 셀들에 프로그램된 프로그램 데이터의 제1 비트(BIT1)를 독출하여 제1 데이터를 발생하고(단계 S110), 상기 제1 데이터를 제1 저장부에 저장할 수 있다(단계 S120). 예를 들어, 상기 복수의 멀티-레벨 셀들 중 문턱 전압의 레벨이 제2 독출 전압(VRD2)의 레벨보다 높은 셀들의 제1 비트(BIT1)는 '0'으로 판별하고 상기 복수의 멀티-레벨 셀들 중 문턱 전압의 레벨이 제2 독출 전압(VRD2)의 레벨보다 낮은 셀들의 제1 비트(BIT1)는 '1'로 판별하여 상기 제1 데이터를 발생한다. 상기 제1 저장부는 입출력 회로(도 2의 300)의 페이지 버퍼(도 2의 310)에 포함될 수 있다.
적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행함에 있어서, 상기 플래그 셀의 문턱 전압(FC_VTH)과 제2 독출 전압(VRD2)을 비교할 수 있다(단계 S200a). 상기 플래그 셀은 상기 복수의 멀티-레벨 셀들을 포함하는 독출 페이지에 포함될 수 있으며, 상기 제1 센싱은 상기 제1 독출 동작과 실질적으로 동시에 수행될 수 있다.
상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제2 독출 전압(VRD2)의 레벨보다 낮은 경우에는, 도 4b에 도시된 바와 같이 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단할 수 있다. 이 경우, 제1 독출 전압(VRD1)에 기초하여 상기 프로그램 데이터의 제1 비트(BIT1)를 판별할 수 있으므로, 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 수행한다(단계 S300a). 구체적으로, 제1 독출 전압(VRD1)을 기초로 상기 프로그램 데이터의 제1 비트(BIT1)를 재독출하여 제2 데이터를 발생하고(단계 S310), 상기 제2 데이터를 상기 제1 저장부에 저장할 수 있다(단계 S320). 예를 들어, 상기 복수의 멀티-레벨 셀들 중 문턱 전압의 레벨이 제1 독출 전압(VRD1)의 레벨보다 높은 셀들의 제1 비트(BIT1)는 '0'으로 판별하고 상기 복수의 멀티-레벨 셀들 중 문턱 전압의 레벨이 제1 독출 전압(VRD1)의 레벨보다 낮은 셀들의 제1 비트(BIT1)는 '1'로 판별하여 상기 제2 데이터를 발생한다. 상기 제2 데이터를 상기 제1 저장부에 저장함으로써, 상기 제1 독출 동작에 의하여 발생되었던 상기 제1 데이터는 상기 제1 저장부에서 삭제된다.
상기 제2 독출 동작이 수행되는 경우에, 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행한다. 구체적으로, 상기 플래그 셀의 문턱 전압(FC_VTH)과 제1 독출 전압(VRD1)을 비교할 수 있다(단계 S400a). 상기 제1 센싱과 마찬가지로, 상기 제2 센싱은 상기 제2 독출 동작과 실질적으로 동시에 수행될 수 있다.
상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력한다(단계 S500a).
먼저, 상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제2 독출 전압(VRD2)의 레벨보다 높은 경우에는(단계 S200a의 "예"), 도 4c에 도시된 바와 같이 상기 복수의 멀티-레벨 셀들에 두 비트의 데이터가 프로그램된 것으로 판단할 수 있다. 이 경우, 제2 독출 전압(VRD2)에 기초하여 상기 프로그램 데이터의 제1 비트(BIT1)를 판별할 수 있으므로, 제2 독출 동작(S300a) 및 제2 센싱(S400a)을 생략하고, 상기 제1 독출 동작의 결과에 따라 상기 제1 저장부에 저장된 상기 제1 데이터를 독출 데이터로 출력할 수 있다(단계 S530).
다음에, 상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제2 독출 전압(VRD2)의 레벨보다 낮고 제1 독출 전압(VRD1)의 레벨보다 높은 경우에는(단계 S400a의 "예"), 상기 복수의 멀티-레벨 셀들에 두 비트의 데이터가 프로그램 되었지만 상기 플래그 셀에 전하 손실이 발생된 것으로 판단할 수 있다. 실제로 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램 되었다면, 도 4b에 도시된 바와 같이 상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제1 독출 전압(VRD1)의 레벨보다 낮아야 한다. 하지만 상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제2 독출 전압(VRD2)의 레벨보다는 낮지만 제1 독출 전압(VRD1)의 레벨보다는 높다면, 초기에는 상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제2 독출 전압(VRD2)의 레벨보다 높았지만, 이후에 전하 손실에 의하여 상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제2 독출 전압(VRD2)의 레벨보다 낮아진 것으로 판단할 수 있다. 이 경우, 도 4c에 도시된 바와 같이 제2 독출 전압(VRD2)에 기초하여 상기 프로그램 데이터의 제1 비트(BIT1)를 판별할 수 있으므로, 제2 독출 전압(VRD2)을 기초로 상기 프로그램 데이터의 제1 비트(BIT1)를 재독출하여 제3 데이터를 발생하고(단계 S510), 상기 제3 데이터를 상기 제1 저장부에 저장하며(단계 S520). 단계 S510 및 S520에 따라 상기 제1 저장부에 저장된 상기 제3 데이터를 상기 독출 데이터로 출력할 수 있다(단계 S530). 상기 제3 데이터는 상기 제1 데이터와 실질적으로 동일할 수 있으며, 상기 제3 데이터를 상기 제1 저장부에 저장함으로써 상기 제2 독출 동작에 의하여 발생되었던 상기 제2 데이터는 상기 제1 저장부에서 삭제된다.
마지막으로, 상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제1 독출 전압(VRD1)의 레벨보다 낮은 경우에는(단계 S400a의 "아니오"), 도 4b에 도시된 바와 같이 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단할 수 있다. 이 경우, 제1 독출 전압(VRD1)에 기초하여 상기 프로그램 데이터의 제1 비트(BIT1)를 판별할 수 있으므로, 상기 제2 독출 동작의 결과에 따라 상기 제1 저장부에 저장된 상기 제2 데이터를 상기 독출 데이터로 출력할 수 있다(단계 S530).
도 6은 도 1의 데이터 독출 방법의 다른 예를 나타내는 순서도이다.
이하에서는 도 4a, 4b, 4c 및 6을 참조하여, 2-비트 메모리 셀에서 제1 비트(즉, 최하위 비트)를 독출하는 방법의 다른 예를 상세하게 설명한다.
복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행하는 단계(S100a) 및 적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행하는 단계(S200a)는 도 5의 단계 S100a 및 S200a와 각각 실질적으로 동일할 수 있다. 즉, 제2 독출 전압(VRD2)을 기초로 상기 복수의 멀티-레벨 셀들에 프로그램된 프로그램 데이터의 제1 비트(BIT1)를 독출하여 제1 데이터를 발생하고(단계 S110), 상기 제1 데이터를 제1 저장부에 저장하며(단계 S120), 상기 플래그 셀의 문턱 전압(FC_VTH)과 제2 독출 전압(VRD2)을 비교할 수 있다(단계 S200a).
상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제2 독출 전압(VRD2)의 레벨보다 낮은 경우에는, 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 수행한다(단계 S300b). 구체적으로, 제1 독출 전압(VRD1)을 기초로 상기 프로그램 데이터의 제1 비트(BIT1)를 재독출하여 제2 데이터를 발생하고(단계 S310), 상기 제2 데이터를 제2 저장부에 저장할 수 있다(단계 S330). 상기 제2 저장부는 입출력 회로(도 2의 300)의 페이지 버퍼(도 2의 310)에 포함되며, 상기 제1 저장부와는 다를 수 있다. 즉, 상기 제1 데이터 및 상기 제2 데이터는 서로 다른 저장 영역에 저장될 수 있다.
상기 제2 독출 동작이 수행되는 경우에, 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행한다. 구체적으로, 상기 플래그 셀의 문턱 전압(FC_VTH)과 제1 독출 전압(VRD1)을 비교할 수 있다(단계 S400b). 상기 제1 센싱과 마찬가지로, 상기 제2 센싱은 상기 제2 독출 동작과 실질적으로 동시에 수행될 수 있다.
상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력한다(단계 S500b).
먼저, 상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제2 독출 전압(VRD2)의 레벨보다 높은 경우에는(단계 S200a의 "예"), 상기 복수의 멀티-레벨 셀들에 두 비트의 데이터가 프로그램된 것으로 판단할 수 있다. 또한, 상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제2 독출 전압(VRD2)의 레벨보다 낮고 제1 독출 전압(VRD1)의 레벨보다 높은 경우에는(단계 S400b의 "예"), 상기 복수의 멀티-레벨 셀들에 두 비트의 데이터가 프로그램 되었지만 상기 플래그 셀에 전하 손실이 발생된 것으로 판단할 수 있다. 이 경우, 도 4c에 도시된 바와 같이 제2 독출 전압(VRD2)에 기초하여 상기 프로그램 데이터의 제1 비트(BIT1)를 판별할 수 있으므로, 상기 제1 독출 동작의 결과에 따라 상기 제1 저장부에 저장된 상기 제1 데이터를 독출 데이터로 출력할 수 있다(단계 S540).
다음에, 상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제1 독출 전압(VRD1)의 레벨보다 낮은 경우에는(단계 S400b의 "아니오"), 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단할 수 있다. 이 경우, 도 4b에 도시된 바와 같이 제1 독출 전압(VRD1)에 기초하여 상기 프로그램 데이터의 제1 비트(BIT1)를 판별할 수 있으므로, 상기 제2 독출 동작의 결과에 따라 상기 제2 저장부에 저장된 상기 제2 데이터를 상기 독출 데이터로 출력할 수 있다(단계 S545).
상기 독출 데이터는 상기 프로그램 데이터의 제1 비트(BIT1), 즉 최하위 비트에 상응할 수 있다. 도 5 및 6의 비휘발성 메모리 장치의 데이터 독출 방법을 이용하는 경우에, 상기 멀티-레벨 셀들에 프로그램된 상기 프로그램 데이터의 최하위 비트에 대한 데이터 독출 오류가 감소되고 상기 프로그램 데이터를 효율적으로 독출할 수 있다. 또한 도 6의 비휘발성 메모리 장치의 데이터 독출 방법을 이용하는 경우에, 상기 제1 및 제2 데이터를 서로 다른 저장 영역에 저장함으로써, 상기 플래그 셀의 문턱 전압(FC_VTH)의 레벨이 제1 독출 전압(VRD1)의 레벨보다 낮은 경우에(단계 S400b의 "아니오") 도 5의 단계 S510 및 S520과 같은 추가적인 독출 동작 없이 상기 프로그램 데이터를 효율적으로 독출할 수 있다.
도 7a, 7b, 7c 및 7d는 본 발명의 일 실시예에 따른 데이터 독출 방법을 수행하기 위한 멀티-레벨 셀들의 문턱 전압 분포와 논리 상태의 다른 예를 나타내는 도면들이다. 도 7a, 7b, 7c 및 7d에서, 멀티-레벨 셀들은 3-비트 메모리 셀들이며, 7개의 독출 전압들(VRD1, VRD2, VRD3, VRD4, VRD5, VRD6, VRD7)에 기초하여 독출 동작이 수행될 수 있다. "FC_VTH1", "FC_VTH2"는 각각 제1 플래그 셀 및 제2 플래그 셀의 문턱 전압을 나타내고, "BITA"는 멀티-비트 데이터의 제1 비트, 즉 최하위 비트를 나타내고, "BITB"는 상기 멀티-비트 데이터의 제2 비트를 나타내며, "BITC"는 상기 멀티-비트 데이터의 제3 비트, 즉 최상위 비트를 나타낸다.
도 7a를 참조하면, 멀티-레벨 셀들(즉, 3-비트 메모리 셀들)에 한 비트의 데이터도 프로그램되지 않은 경우에, 멀티-레벨 셀들은 제1 독출 전압(VRD1)보다 낮은 문턱 전압 분포 패턴을 가질 수 있다. 멀티-레벨 셀들의 논리 상태는 도 7a에 도시된 바와 같이 '111'일 수 있으며, 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 및 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨은 각각 제1 독출 전압(VRD1)의 레벨보다 낮을 수 있다.
도 7b를 참조하면, 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 경우에, 멀티-레벨 셀들은 제1 독출 전압(VRD1)보다 낮거나, 또는 제3 독출 전압(VRD3)보다 높고 제4 독출 전압(VRD4)보다 낮은 문턱 전압 분포 패턴을 가질 수 있다. 멀티 레벨 셀들이 가질 수 있는 문턱 전압의 크기 순서에 따른 논리 상태는 도 7b에 도시된 바와 같이 '111', '110'일 수 있다. 이 때, 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 및 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨은 각각 제1 독출 전압(VRD1)의 레벨보다 낮을 수 있다.
도 7c를 참조하면, 멀티-레벨 셀들에 두 비트의 데이터가 프로그램된 경우에, 멀티-레벨 셀들은 제1 독출 전압(VRD1)보다 낮거나, 제2 독출 전압(VRD2)보다 높고 제3 독출 전압(VRD3)보다 낮거나, 제4 독출 전압(VRD4)보다 높고 제5 독출 전압(VRD5)보다 낮거나, 또는 제6 독출 전압(VRD6)보다 높고 제7 독출 전압(VRD7)보다 낮은 문턱 전압 분포 패턴을 가질 수 있다. 멀티 레벨 셀들이 가질 수 있는 문턱 전압의 크기 순서에 따른 논리 상태는 도 7c에 도시된 바와 같이 '111', '101', '100', '110'일 수 있다. 이 때, 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨은 제6 독출 전압(VRD6)의 레벨보다 높고 제7 독출 전압(VRD7)의 레벨보다 낮으며, 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨은 제1 독출 전압(VRD1)의 레벨보다 낮을 수 있다.
도 7d를 참조하면, 멀티-레벨 셀들에 세 비트의 데이터가 프로그램된 경우에, 멀티-레벨 셀들은 제1 내지 제7 독출 전압들(VRD1, VRD2, VRD3, VRD4, VRD5, VRD6, VRD7)을 기준으로 구별되는 문턱 전압 분포 패턴을 가질 수 있다. 멀티 레벨 셀들이 가질 수 있는 문턱 전압의 크기 순서에 따른 논리 상태는 도 7d에 도시된 바와 같이 '111', '011', '001', '101', '100', '000', '010', '110'일 수 있다. 이 때, 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨은 제6 독출 전압(VRD6)의 레벨보다 높고 제7 독출 전압(VRD7)의 레벨보다 낮으며, 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨은 제5 독출 전압(VRD5)의 레벨보다 높고 제6 독출 전압(VRD6)의 레벨보다 낮을 수 있다.
도 8은 도 1의 데이터 독출 방법의 또 다른 예를 나타내는 순서도이다.
이하에서는 도 7a, 7b, 7c, 7d 및 8을 참조하여, 3-비트 메모리 셀에서 제1 비트(즉, 최하위 비트)를 독출하는 방법의 일 예를 상세하게 설명한다.
복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행(단계 S100c)함에 있어서, 제4 독출 전압(VRD4)을 기초로 상기 복수의 멀티-레벨 셀들에 프로그램된 프로그램 데이터의 제1 비트(BITA)를 독출하여 제1 데이터를 발생하고(단계 S150), 상기 제1 데이터를 제1 저장부에 저장할 수 있다(단계 S160). 예를 들어, 상기 복수의 멀티-레벨 셀들 중 문턱 전압의 레벨이 제4 독출 전압(VRD4)의 레벨보다 높은 셀들의 제1 비트(BITA)는 '0'으로 판별하고 상기 복수의 멀티-레벨 셀들 중 문턱 전압의 레벨이 제4 독출 전압(VRD4)의 레벨보다 낮은 셀들의 제1 비트(BITA)는 '1'로 판별하여 상기 제1 데이터를 발생한다. 상기 제1 저장부는 입출력 회로(도 2의 300)의 페이지 버퍼(도 2의 310)에 포함될 수 있다.
적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행함에 있어서, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1) 및 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)과 제4 독출 전압(VRD4)을 비교할 수 있다(단계 S200c). 상기 플래그 셀은 상기 복수의 멀티-레벨 셀들을 포함하는 독출 페이지에 포함될 수 있으며, 상기 제1 센싱은 상기 제1 독출 동작과 실질적으로 동시에 수행될 수 있다.
상기 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 및 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨이 모두 제4 독출 전압(VRD4)의 레벨보다 낮은 경우에는, 도 7b에 도시된 바와 같이 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단할 수 있다. 이 경우, 제1 독출 전압(VRD1)에 기초하여 상기 프로그램 데이터의 제1 비트(BITA)를 판별할 수 있으므로, 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 수행한다(단계 S300c). 구체적으로, 제1 독출 전압(VRD1)을 기초로 상기 프로그램 데이터의 제1 비트(BITA)를 재독출하여 제2 데이터를 발생하고(단계 S350), 상기 제2 데이터를 상기 제1 저장부에 저장할 수 있다(단계 S360). 상기 제2 데이터를 상기 제1 저장부에 저장함으로써, 상기 제1 독출 동작에 의하여 발생되었던 상기 제1 데이터는 상기 제1 저장부에서 삭제된다.
상기 제2 독출 동작이 수행되는 경우에, 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행한다. 구체적으로, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1) 및 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)과 제1 독출 전압(VRD1)을 비교할 수 있다(단계 S400c). 상기 제1 센싱과 마찬가지로, 상기 제2 센싱은 상기 제2 독출 동작과 실질적으로 동시에 수행될 수 있다.
상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력한다(단계 S500c).
먼저, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 또는 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨이 제4 독출 전압(VRD4)의 레벨보다 높은 경우에는(단계 S200c의 "예"), 도 7c 및 7d에 도시된 바와 같이 상기 복수의 멀티-레벨 셀들에 두 비트 이상의 데이터가 프로그램된 것으로 판단할 수 있다. 이 경우, 제4 독출 전압(VRD4)에 기초하여 상기 프로그램 데이터의 제1 비트(BITA)를 판별할 수 있으므로, 제2 독출 동작(S300c) 및 제2 센싱(S400c)을 생략하고, 상기 제1 독출 동작의 결과에 따라 상기 제1 저장부에 저장된 상기 제1 데이터를 독출 데이터로 출력할 수 있다(단계 S570).
다음에, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 및 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨이 제4 독출 전압(VRD4)의 레벨보다 낮고, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 또는 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨이 제1 독출 전압(VRD1)의 레벨보다 높은 경우에는(단계 S400c의 "예"), 상기 복수의 멀티-레벨 셀들에 두 비트 이상의 데이터가 프로그램 되었지만 상기 제1 플래그 셀 또는 상기 제2 플래그 셀에 전하 손실이 발생된 것으로 판단할 수 있다. 이 경우, 도 7c 및 7d에 도시된 바와 같이 제4 독출 전압(VRD4)에 기초하여 상기 프로그램 데이터의 제1 비트(BITA)를 판별할 수 있으므로, 제4 독출 전압(VRD4)을 기초로 상기 프로그램 데이터의 제1 비트(BITA)를 재독출하여 제3 데이터를 발생하고(단계 S550), 상기 제3 데이터를 상기 제1 저장부에 저장하며(단계 S560). 단계 S550 및 S560에 따라 상기 제1 저장부에 저장된 상기 제3 데이터를 상기 독출 데이터로 출력할 수 있다(단계 S570). 상기 제3 데이터는 상기 제1 데이터와 실질적으로 동일할 수 있으며, 상기 제3 데이터를 상기 제1 저장부에 저장함으로써 상기 제2 독출 동작에 의하여 발생되었던 상기 제2 데이터는 상기 제1 저장부에서 삭제된다.
마지막으로, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 및 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨이 제1 독출 전압(VRD1)의 레벨보다 낮은 경우에는(단계 S400c의 "아니오"), 도 7b에 도시된 바와 같이 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단할 수 있다. 이 경우, 제1 독출 전압(VRD1)에 기초하여 상기 프로그램 데이터의 제1 비트(BITA)를 판별할 수 있으므로, 상기 제2 독출 동작의 결과에 따라 상기 제1 저장부에 저장된 상기 제2 데이터를 상기 독출 데이터로 출력할 수 있다(단계 S570).
도 9는 도 1의 데이터 독출 방법의 또 다른 예를 나타내는 순서도이다.
이하에서는 도 7a, 7b, 7c, 7d 및 9를 참조하여, 3-비트 메모리 셀에서 제1 비트(즉, 최하위 비트)를 독출하는 방법의 다른 예를 상세하게 설명한다.
복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행하는 단계(S100c) 및 적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행하는 단계(S200c)는 도 8의 단계 S100c 및 S200c와 각각 실질적으로 동일할 수 있다. 즉, 제4 독출 전압(VRD4)을 기초로 상기 복수의 멀티-레벨 셀들에 프로그램된 프로그램 데이터의 제1 비트(BITA)를 독출하여 제1 데이터를 발생하고(단계 S150), 상기 제1 데이터를 제1 저장부에 저장하며(단계 S160), 상기 제1 플래그 셀의 문턱 전압(FC_VTH1) 및 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)과 제4 독출 전압(VRD4)을 비교할 수 있다(단계 S200c).
상기 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 및 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨이 제4 독출 전압(VRD4)의 레벨보다 낮은 경우에는, 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 수행한다(단계 S300d). 구체적으로, 제1 독출 전압(VRD1)을 기초로 상기 프로그램 데이터의 제1 비트(BITA)를 재독출하여 제2 데이터를 발생하고(단계 S350), 상기 제2 데이터를 제2 저장부에 저장할 수 있다(단계 S370). 상기 제2 저장부는 입출력 회로(도 2의 300)의 페이지 버퍼(도 2의 310)에 포함되며, 상기 제1 저장부와는 다를 수 있다.
상기 제2 독출 동작이 수행되는 경우에, 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행한다. 구체적으로, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1) 및 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)과 제1 독출 전압(VRD1)을 비교할 수 있다(단계 S400d). 상기 제1 센싱과 마찬가지로, 상기 제2 센싱은 상기 제2 독출 동작과 실질적으로 동시에 수행될 수 있다.
상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력한다(단계 S500d).
먼저, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 또는 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨이 제4 독출 전압(VRD4)의 레벨보다 높은 경우에는(단계 S200c의 "예"), 상기 복수의 멀티-레벨 셀들에 두 비트 이상의 데이터가 프로그램된 것으로 판단할 수 있다. 또한, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 및 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨이 제4 독출 전압(VRD4)의 레벨보다 낮고, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 또는 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨이 제1 독출 전압(VRD1)의 레벨보다 높은 경우에는(단계 S400d의 "예"), 상기 복수의 멀티-레벨 셀들에 두 비트 이상의 데이터가 프로그램 되었지만 상기 제1 플래그 셀 또는 상기 제2 플래그 셀에 전하 손실이 발생된 것으로 판단할 수 있다. 이 경우, 도 7c 및 7d에 도시된 바와 같이 제4 독출 전압(VRD4)에 기초하여 상기 프로그램 데이터의 제1 비트(BITA)를 판별할 수 있으므로, 상기 제1 독출 동작의 결과에 따라 상기 제1 저장부에 저장된 상기 제1 데이터를 독출 데이터로 출력할 수 있다(단계 S580).
다음에, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 및 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨이 제1 독출 전압(VRD1)의 레벨보다 낮은 경우에는(단계 S400d의 "아니오"), 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단할 수 있다. 이 경우, 도 7b에 도시된 바와 같이 제1 독출 전압(VRD1)에 기초하여 상기 프로그램 데이터의 제1 비트(BITA)를 판별할 수 있으므로, 상기 제2 독출 동작의 결과에 따라 상기 제2 저장부에 저장된 상기 제2 데이터를 상기 독출 데이터로 출력할 수 있다(단계 S585).
상기 독출 데이터는 상기 프로그램 데이터의 제1 비트(BITA), 즉 최하위 비트에 상응할 수 있다. 도 8 및 9의 비휘발성 메모리 장치의 데이터 독출 방법을 이용하는 경우에, 상기 멀티-레벨 셀들에 프로그램된 상기 프로그램 데이터의 최하위 비트에 대한 데이터 독출 오류가 감소되고 상기 프로그램 데이터를 효율적으로 독출할 수 있다. 또한 도 9의 비휘발성 메모리 장치의 데이터 독출 방법을 이용하는 경우에, 상기 제1 및 제2 데이터를 서로 다른 저장 영역에 저장함으로써, 상기 제1 플래그 셀의 문턱 전압(FC_VTH1)의 레벨 및 상기 제2 플래그 셀의 문턱 전압(FC_VTH2)의 레벨이 제1 독출 전압(VRD1)의 레벨보다 낮은 경우에(단계 S400d의 "아니오") 도 8의 단계 S550 및 S560과 같은 추가적인 독출 동작 없이 상기 프로그램 데이터를 효율적으로 독출할 수 있다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법에서는, 외부의 제어 회로에서 인가되는 프로그램 커맨드에 기초하여 복수의 멀티-레벨 셀들을 프로그램하고(단계 S600), 상기 외부의 제어 회로에서 인가되는 독출 커맨드에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터를 독출한다(단계 S700). 예를 들어, 프로그램 단계(S600)에서는 다양한 프로그램 방식을 이용하여 상기 복수의 멀티-레벨 셀들에 멀티-비트 데이터를 프로그램할 수 있다. 독출 단계(S700)에서는 상기 멀티-비트 데이터의 하나의 비트(예를 들어, 최하위 비트)에 상응하는 독출 데이터를 출력할 수 있다.
상기 독출 단계(S700)는 도 1을 참조하여 상술한 비휘발성 메모리 장치의 데이터 독출 방법과 실질적으로 동일할 수 있으며, 도 5, 6, 8 및 9에 도시된 실시예들과 같이 수행될 수 있다. 즉, 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터를 독출(단계 S700)함에 있어서, 상기 복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행하고(단계 S710), 상기 복수의 멀티-레벨 셀들에 상응하는 적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행하고(단계 S720), 상기 제1 센싱의 결과를 기초로 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 선택적으로 수행하고(단계 S730), 상기 제2 독출 동작이 수행되는 경우에 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행하며(단계 S740), 상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력한다(단계 S750). 상기 단계 S710, S720, S730, S740 및 S750은 상기 외부의 제어 회로에서 인가되는 독출 커맨드에 기초하여 수행될 수 있다.
한편, 도시하지는 않았지만, 독출 단계(S700)는 상기 멀티-비트 데이터의 나머지 비트들(예를 들어, 최상위 비트)에 상응하는 제2 독출 데이터를 출력하는 단계를 더 포함할 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(900)은 메모리 컨트롤러(910) 및 비휘발성 메모리 장치(920)를 포함한다.
비휘발성 메모리 장치(920)는 메모리 셀 어레이(921) 및 입출력 회로(922)를 포함한다. 입출력 회로(922)는 복수의 비트 라인들에 연결되고, 메모리 셀 어레이(921)에 프로그램될 기입 데이터를 저장하거나 혹은 메모리 셀 어레이(921)로부터 감지된 독출 데이터를 저장할 수 있으며, 복수의 페이지 버퍼들을 포함할 수 있다. 메모리 셀 어레이(921)는 복수의 워드 라인들과 상기 복수의 비트 라인들에 각각 연결되는 복수의 메모리 셀들을 포함할 수 있으며, 상기 복수의 메모리 셀들은 멀티-비트 데이터를 저장하는 복수의 멀티-레벨 셀들일 수 있다. 비휘발성 메모리 장치(920)는 데이터 독출 동작을 수행하는 경우에, 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터의 비트 수와 관련된 정보를 저장하는 플래그 셀에 대한 센싱 동작을 적어도 두 번 수행한다. 구체적으로, 상기 플래그 셀에 대하여, 멀티-레벨 셀들에 프로그램된 데이터의 비트 수를 판단하기 위한 제1 센싱 및 상기 플래그 셀에 전하 손실이 발생하였는지 여부를 판단하기 위한 제2 센싱을 수행함으로써, 비휘발성 메모리 장치(920)의 데이터 독출 오류가 감소되고 멀티-레벨 셀들에 프로그램된 데이터가 효율적으로 독출될 수 있다.
메모리 컨트롤러(910)는 비휘발성 메모리 장치(920)를 제어한다. 메모리 컨트롤러(910)는 외부의 호스트(미도시)와 비휘발성 메모리 장치(920) 사이의 데이터 교환을 제어할 수 있다. 메모리 컨트롤러(910)는 중앙 처리 장치(911), 버퍼 메모리(912), 호스트 인터페이스(913) 및 메모리 인터페이스(914)를 포함할 수 있다. 중앙 처리 장치(911)는 상기 데이터 교환을 위한 동작을 수행할 수 있다. 버퍼 메모리(912)는 DRAM(Dynamic random access memory), SRAM(Static random access memory), FRAM(Ferroelectric random access memory), PRAM, RRAM, 또는 MRAM으로 구현될 수 있다. 실시예에 따라서, 버퍼 메모리(912)는 메모리 컨트롤러(910)의 내부 또는 외부에 위치할 수 있다.
호스트 인터페이스(913)는 상기 호스트와 연결되고, 메모리 인터페이스(914)는 비휘발성 메모리 장치(920)와 연결된다. 중앙 처리 장치(911)는 호스트 인터페이스(913)를 통하여 상기 호스트와 통신할 수 있다. 예를 들어, 호스트 인터페이스(913)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 또한, 중앙 처리 장치(911)는 메모리 인터페이스(914)를 통하여 비휘발성 메모리 장치(920)와 통신할 수 있다. 실시예에 따라서, 메모리 컨트롤러(910)는 에러 정정을 위한 에러 정정 블록(915)을 더 포함할 수 있다. 실시예에 따라서, 메모리 컨트롤러(910)가 비휘발성 메모리 장치(920)에 빌트-인(built-in)되어 구현되거나, 메모리 컨트롤러(910) 및 비휘발성 메모리 장치(920) 각각 별도의 칩으로 구현될 수 있다.
메모리 시스템(900)은 메모리 카드(memory card), 솔리드 스테이트 드라이브(solid state drive) 등과 같은 형태로 구현될 수 있다. 비휘발성 메모리 장치(920), 메모리 컨트롤러(910), 및/또는 메모리 시스템(900)은 다양한 형태들의 패키지를 이용하여 구현될 수 있는데, 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지를 이용하여 구현될 수 있다.
도 12는 본 발명의 실시예들에 따른 메모리 시스템이 메모리 카드에 응용된 예를 나타내는 도면이다.
도 12를 참조하면, 메모리 카드(1000)는 복수의 접속 핀들(1010), 메모리 컨트롤러(1020) 및 비휘발성 메모리 장치(1030)를 포함한다.
호스트(미도시)와 메모리 카드(1000) 사이의 신호들이 송수신되도록 복수의 접속 핀들(1010)은 상기 호스트에 연결될 수 있다. 복수의 접속 핀들(1010)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.
메모리 컨트롤러(1020)는, 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 비휘발성 메모리 장치(1030)에 저장할 수 있다.
비휘발성 메모리 장치(1030)는 멀티-레벨 셀들을 포함한다. 비휘발성 메모리 장치(1030)는 데이터 독출 동작을 수행하는 경우에 상기 멀티-레벨 셀들에 프로그램된 데이터의 비트 수와 관련된 정보를 저장하는 플래그 셀에 대한 센싱 동작을 적어도 두 번 수행함으로써, 데이터 독출 오류가 감소되고 멀티-레벨 셀들에 프로그램된 데이터가 효율적으로 독출될 수 있다.
예를 들어, 메모리 카드(1000)는 멀티미디어 카드(MultiMedia Card; MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.
실시예에 따라서, 메모리 카드(1000)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 13은 본 발명의 실시예들에 따른 메모리 시스템이 솔리드 스테이트 드라이브에 응용된 예를 나타내는 도면이다.
도 13을 참조하면, 솔리드 스테이트 드라이브(Solid State Drive; SSD, 1100)는 메모리 컨트롤러(1110) 및 복수의 비휘발성 메모리 장치들(1120)을 포함한다.
메모리 컨트롤러(1110)는, 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 비휘발성 메모리 장치들(1120)에 저장할 수 있다.
복수의 비휘발성 메모리 장치들(1120)은 멀티-레벨 셀들을 포함한다. 복수의 비휘발성 메모리 장치들(1120)은 데이터 독출 동작을 수행하는 경우에 상기 멀티-레벨 셀들에 프로그램된 데이터의 비트 수와 관련된 정보를 저장하는 플래그 셀에 대한 센싱 동작을 적어도 두 번 수행함으로써, 데이터 독출 오류가 감소되고 멀티-레벨 셀들에 프로그램된 데이터가 효율적으로 독출될 수 있다.
실시예에 따라서, 솔리드 스테이트 드라이브(1100)는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 14는 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 14를 참조하면, 컴퓨팅 시스템(1200)은 프로세서(1210), 메모리(1220), 사용자 인터페이스(1230) 및 메모리 시스템(900)을 포함한다. 실시예에 따라서, 컴퓨팅 시스템(1200)은 베이스밴드 칩 셋(baseband chipset)과 같은 모뎀(1240)을 더 포함할 수 있다.
프로세서(1210)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1210)는 마이크로프로세서 또는 중앙 처리 장치(CPU)일 수 있다. 프로세서(1210)는 어드레스 버스, 제어 버스 및/또는 데이터 버스와 같은 버스(1250)를 통하여 메모리(1220)에 연결될 수 있다. 예를 들어, 메모리(1220)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 또한, 프로세서(1210)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 이에 따라, 프로세서(1210)는 키보드 또는 마우스와 같은 하나 이상의 입력 장치, 프린터 또는 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함하는 사용자 인터페이스(1230)를 제어할 수 있다. 모뎀(1240)은 외부 장치와 무선으로 데이터를 송수신할 수 있다.
메모리 시스템(900)은 도 11의 메모리 시스템(900)일 수 있으며, 메모리 컨트롤러(910) 및 비휘발성 메모리 장치(920)를 포함할 수 있다. 비휘발성 메모리 장치(920)에는 프로세서(1210)에 의해 처리된 데이터 또는 모뎀(1240)을 통하여 수신된 데이터 등이 메모리 컨트롤러(910)를 통해 저장될 수 있다. 컴퓨팅 시스템(1200)은 동작 전압을 공급하기 위한 파워 서플라이를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)은, 실시예에 따라서, 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor, CIS) 등을 더 포함할 수 있다.
본 발명은 멀티-레벨 셀을 포함하는 비휘발성 메모리 장치, 및 이를 이용하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 비휘발성 메모리 장치를 구비하는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행하는 단계;
    상기 복수의 멀티-레벨 셀들에 상응하는 적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행하는 단계;
    상기 제1 센싱의 결과를 기초로 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 선택적으로 수행하는 단계;
    상기 제2 독출 동작이 수행되는 경우에, 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행하는 단계; 및
    상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력하는 단계를 포함하고,
    상기 제1 센싱은 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터의 비트 수를 판단하기 위한 것이고, 상기 제2 센싱은 상기 적어도 하나의 플래그 셀에 전하 손실(charge loss)이 발생하였는지 여부를 판단하기 위한 것이며,
    상기 제1 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단된 경우에는 상기 제2 독출 동작 및 상기 제2 센싱을 수행하고,
    상기 제1 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 두 비트 이상의 데이터가 프로그램된 것으로 판단된 경우에는 상기 제2 독출 동작 및 상기 제2 센싱을 생략하는 비휘발성 메모리 장치의 데이터 독출 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행하는 단계;
    상기 복수의 멀티-레벨 셀들에 상응하는 적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행하는 단계;
    상기 제1 센싱의 결과를 기초로 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 선택적으로 수행하는 단계;
    상기 제2 독출 동작이 수행되는 경우에, 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행하는 단계; 및
    상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력하는 단계를 포함하고,
    상기 제1 독출 동작을 수행하는 단계는,
    제1 독출 전압을 기초로 상기 복수의 멀티-레벨 셀들에 프로그램된 프로그램 데이터의 제1 비트를 독출하여 제1 데이터를 발생하는 단계; 및
    상기 제1 데이터를 제1 저장부에 저장하는 단계를 포함하고,
    상기 제1 센싱을 수행하는 단계는,
    상기 적어도 하나의 플래그 셀의 문턱 전압과 상기 제1 독출 전압을 비교하는 단계를 포함하며,
    상기 제2 독출 동작을 선택적으로 수행하는 단계는,
    상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제1 독출 전압의 레벨보다 낮은 경우에, 제2 독출 전압을 기초로 상기 프로그램 데이터의 제1 비트를 재독출하여 제2 데이터를 발생하는 단계; 및
    상기 제2 데이터를 상기 제1 저장부에 저장하는 단계를 포함하고,
    상기 제2 센싱을 수행하는 단계는,
    상기 적어도 하나의 플래그 셀의 문턱 전압과 상기 제2 독출 전압을 비교하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 독출 방법.
  7. 제 6 항에 있어서, 상기 독출 데이터를 출력하는 단계는,
    상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제1 독출 전압의 레벨보다 높은 경우에, 상기 제1 저장부에 저장된 상기 제1 데이터를 상기 독출 데이터로 출력하는 단계;
    상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제1 독출 전압의 레벨보다 낮고 상기 제2 독출 전압의 레벨보다 높은 경우에, 상기 제1 독출 전압을 기초로 상기 프로그램 데이터의 제1 비트를 재독출하여 제3 데이터를 발생하고, 상기 제3 데이터를 상기 제1 저장부에 저장하며, 상기 제1 저장부에 저장된 상기 제3 데이터를 상기 독출 데이터로 출력하는 단계; 및
    상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제2 독출 전압의 레벨보다 낮은 경우에, 상기 제1 저장부에 저장된 상기 제2 데이터를 상기 독출 데이터로 출력하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 독출 방법.
  8. 복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행하는 단계;
    상기 복수의 멀티-레벨 셀들에 상응하는 적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행하는 단계;
    상기 제1 센싱의 결과를 기초로 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 선택적으로 수행하는 단계;
    상기 제2 독출 동작이 수행되는 경우에, 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행하는 단계; 및
    상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력하는 단계를 포함하고,
    상기 제1 독출 동작을 수행하는 단계는,
    제1 독출 전압을 기초로 상기 복수의 멀티-레벨 셀들에 프로그램된 프로그램 데이터의 제1 비트를 독출하여 제1 데이터를 발생하는 단계; 및
    상기 제1 데이터를 제1 저장부에 저장하는 단계를 포함하고,
    상기 제1 센싱을 수행하는 단계는,
    상기 적어도 하나의 플래그 셀의 문턱 전압과 상기 제1 독출 전압을 비교하는 단계를 포함하며,
    상기 제2 독출 동작을 선택적으로 수행하는 단계는,
    상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제1 독출 전압의 레벨보다 작은 경우에, 제2 독출 전압을 기초로 상기 프로그램 데이터의 제1 비트를 재독출하여 제2 데이터를 발생하는 단계; 및
    상기 제2 데이터를 제2 저장부에 저장하는 단계를 포함하고,
    상기 제2 센싱을 수행하는 단계는,
    상기 적어도 하나의 플래그 셀의 문턱 전압과 상기 제2 독출 전압을 비교하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 독출 방법.
  9. 제 8 항에 있어서, 상기 독출 데이터를 출력하는 단계는,
    상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제1 독출 전압의 레벨보다 높거나, 상기 제1 독출 전압의 레벨보다 낮고 상기 제2 독출 전압의 레벨보다 높은 경우에, 상기 제1 저장부에 저장된 상기 제1 데이터를 상기 독출 데이터로 출력하는 단계; 및
    상기 적어도 하나의 플래그 셀의 문턱 전압의 레벨이 상기 제2 독출 전압의 레벨보다 낮은 경우에, 상기 제2 저장부에 저장된 상기 제2 데이터를 상기 독출 데이터로 출력하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 독출 방법.
  10. 외부의 제어 회로에서 인가되는 프로그램 커맨드에 기초하여 복수의 멀티-레벨 셀들을 프로그램하는 단계; 및
    상기 외부의 제어 회로에서 인가되는 독출 커맨드에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터를 독출하는 단계를 포함하고, 상기 프로그램된 데이터를 독출하는 단계는,
    상기 복수의 멀티-레벨 셀들에 대하여 제1 독출 동작을 수행하는 단계;
    상기 복수의 멀티-레벨 셀들에 상응하는 적어도 하나의 플래그 셀에 대하여 제1 센싱을 수행하는 단계;
    상기 제1 센싱의 결과를 기초로 상기 복수의 멀티-레벨 셀들에 대하여 제2 독출 동작을 선택적으로 수행하는 단계;
    상기 제2 독출 동작이 수행되는 경우에, 상기 적어도 하나의 플래그 셀에 대하여 제2 센싱을 수행하는 단계; 및
    상기 제1 독출 동작의 결과, 상기 제1 센싱의 결과, 상기 제2 독출 동작의 결과 및 상기 제2 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터에 상응하는 독출 데이터를 출력하는 단계를 포함하고,
    상기 제1 센싱은 상기 복수의 멀티-레벨 셀들에 프로그램된 데이터의 비트 수를 판단하기 위한 것이고, 상기 제2 센싱은 상기 적어도 하나의 플래그 셀에 전하 손실(charge loss)이 발생하였는지 여부를 판단하기 위한 것이며,
    상기 제1 센싱의 결과에 기초하여 상기 복수의 멀티-레벨 셀들에 한 비트의 데이터가 프로그램된 것으로 판단된 경우에는 상기 제2 독출 동작 및 상기 제2 센싱을 수행하고,
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