JP5921870B2 - 不揮発性メモリ装置のプログラム方法 - Google Patents

Description

本発明は不揮発性メモリ装置に関し、より一層詳細にマルチレベルセルを含む不揮発性メモリ装置のプログラム方法に関する。

不揮発性メモリ装置のメモリセルは、保存されるデータのビット数に従って、セルごとに１ビットのデータを保存する単一レベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＳＬＣ）、または、セルごとに２ビット以上のデータを保存するマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）に分類することができる。マルチレベルセルは互いに異なる論理状態を示す複数のスレッショルド電圧分布を利用して、マルチビットデータを保存できる。例えば、２ビットのデータを保存するマルチレベルセルは論理状態「１１」、「１０」、「０１」及び「００」を示す４つのスレッショルド電圧分布を利用することができる。

マルチビットデータを正確に記入及び読み出すためには、マルチレベルセルのスレッショルド電圧分布が適当なセンシングマージンほど互いに離隔しなければならない。しかし、不揮発性メモリ装置の集積度が増加することによって、隣接したメモリセル間のカップリング、プログラムディスターブなどによってスレッショルド電圧分布が広くなる問題がある。

韓国特許１０−０８７７１０４号明細書 韓国特許１０−０８６１３７８号明細書 特開平１１−２４２８９１号公報

前記のような問題点を解決するために、本発明の一目的はメモリセル間のカップリング、及び／または、プログラムディスターブによるスレッショルド電圧分布の増加を最小化できる不揮発性メモリ装置のプログラム方法を提供することにある。

前記一目的を達成するために、マルチビットデータを保存する複数のマルチレベルセルを含む不揮発性メモリ装置のプログラム方法で、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットをプログラムする下位ビット（ＬＳＢ）プログラムを遂行し、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビット（ＭＳＢ）プログラムを遂行する。前記上位ビットプログラムをするように、前記複数のマルチレベルセルのうちで複数の目標プログラム状態のうち、最上位目標プログラム状態にプログラムされる第１マルチレベルセルに対するＭＳＢプリプログラムを遂行し、前記複数のマルチレベルセルを前記マルチビットデータに相応する前記複数の目標プログラム状態にプログラムするＭＳＢメインプログラムを遂行する。

一実施形態において、前記ＭＳＢプリプログラムが遂行されるように、前記第１マルチレベルセルにワンショット（ｏｎｅ−ｓｈｏｔ）パルスを印加して前記第１マルチレベルセルを前記最上位目標プログラム状態に相応する中間プログラム状態にプログラムすることができる。

一実施形態において、前記ＭＳＢプリプログラムが遂行されるように、前記第１マルチレベルセルに増加型ステップパルスを印加し、前記第１マルチレベルセルが前記最上位目標プログラム状態に相応する中間プログラム状態にプログラムされたかの可否を検証するように前記第１マルチレベルセルにプリプログラム検証電圧を印加できる。

一実施形態において、前記ＭＳＢプリプログラムが遂行されるように、前記第１マルチレベルセルを第１中間プログラム状態にプログラムし、前記第１中間プログラム状態を複数の区間に区分し、前記複数の区間に従がって前記第１マルチレベルセルのスレッショルド電圧を互いに異なる大きさで増加させて前記第１マルチレベルセルを前記第１中間プログラム状態より狭い幅を有する第２中間プログラム状態にプログラムできる。

一実施形態において、前記第１マルチレベルセルを前記第１中間プログラム状態にプログラムするように、前記第１マルチレベルセルに第１ワンショットパルスを印加することができる。

一実施形態において、前記第１中間プログラム状態を複数の区間に区分するように、前記第１マルチレベルセルに少なくとも一つの区分電圧を印加して前記第１マルチレベルセルそれぞれが属した区間を決定できる。

一実施形態において、前記複数の区間は、第１区間、第２区間、及び第３区間を含むことができる。

前記第１マルチレベルセルを前記第２中間プログラム状態にプログラムするように、前記第１区間に属する前記第１マルチレベルセルに接続されたビットラインにローレベルの第１電源電圧を印加し、前記第２区間に属する前記第１マルチレベルセルに接続されたビットラインにフォーシング電圧を印加し、前記第３区間に属する前記第１マルチレベルセルに接続されたビットラインにハイレベルの第２電源電圧を印加し、選択されたワードラインに第２ワンショットパルスを印加できる。

一実施形態において、前記第１電圧は低電源電圧であり、前記第２電圧は高電源電圧であり、前記フォーシング電圧は、前記第１電源電圧より高く前記第２電圧より低いことができる。

一実施形態において、前記選択されたワードラインに前記第２ワンショットパルスが印加される時、前記第３区間に属する前記第１マルチレベルセルのスレッショルド電圧は実質的に増加されず、前記第２ワンショットパルスによる前記第１区間に属する前記第１マルチレベルセルのスレッショルド電圧増加は、前記第２ワンショットパルスによる前記第２区間に属する前記第１マルチレベルセルのスレッショルド電圧増加より大きいこともある。

前記一目的を達成するために、マルチビットデータを保存する複数のマルチレベルセルを含む不揮発性メモリ装置のプログラム方法で、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットをプログラムする下位ビット（ＬＳＢ）プログラムを遂行し、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビット（ＭＳＢ）プログラムを遂行する。前記上位ビットプログラムを遂行するように、前記複数のマルチレベルセルのうち、複数の目標プログラム状態のうち少なくとも一つの目標プログラム状態にプログラムされる第１マルチレベルセルに対するＭＳＢプリプログラムを遂行し、前記複数のマルチレベルセルを前記マルチビットデータに相応する前記複数のプログラム状態にプログラムするＭＳＢメインプログラムを遂行する。

一実施形態において、前記少なくとも一つの目標プログラム状態は、前記複数の目標プログラム状態のうち最上位目標プログラム状態を含むことができる。

一実施形態において、前記少なくとも一つの目標プログラム状態は、前記複数の目標プログラム状態を全て含むことができる。

一実施形態において、前記ＭＳＢプリプログラムを遂行するように、前記複数のマルチレベルセルに複数の中間プログラム状態にそれぞれ相応する複数のワンショットパルスを順次に印加して前記複数のマルチレベルセルを前記複数の目標プログラム状態にそれぞれ相応する前記複数の中間プログラム状態にプログラムできる。

一実施形態において、前記ＭＳＢプリプログラムを遂行するように、前記複数のマルチレベルセルに増加型ステップパルスを印加し、前記複数のマルチレベルセルが前記複数の目標プログラム状態に相応する複数の中間プログラム状態にプログラムされたかの可否を検証するように前記複数のマルチレベルセルに複数のプリプログラム検証電圧を順次に印加することができる。

一実施形態において、前記ＭＳＢプリプログラムを遂行するように、前記複数のマルチレベルセルを前記複数の目標プログラム状態にそれぞれ相応する第１複数の中間プログラム状態にプログラムし、前記第１複数の中間プログラム状態それぞれを複数の区間に区分し、前記複数の区間により互いに異なる大きさで前記複数のマルチレベルセルのスレッショルド電圧を増加させて、前記複数のマルチレベルセルを前記第１複数の中間プログラム状態よりそれぞれ狭い幅を有する第２複数の中間プログラム状態にプログラムできる。

前記一目的を達成するために、不揮発性メモリ装置の複数のマルチレベルセルにマルチビットデータをプログラムする方法で、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットがプログラムされる。前記複数のマルチレベルセルそれぞれに対して複数の目標電圧レベルのうち、各マルチレベルセルに相応する目標電圧レベルの検証電圧を利用して前記各マルチレベルセルのスレッショルド電圧を検証することによって、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットがプログラムされる。前記上位ビットをプログラムするように、前記複数のマルチレベルセルのうち、第１マルチレベルセルそれぞれに対し前記相応する目標電圧レベルより低い中間電圧レベルの検証電圧を利用して各第１マルチレベルセルを検証するＭＳＢプリプログラムを遂行し、前記ＭＳＢプリプログラムを遂行した後、前記複数のマルチレベルセルそれぞれに対して前記各マルチレベルセルに相応する前記目標電圧レベルの検証電圧を利用して前記各マルチレベルセルのスレッショルド電圧を検証するＭＳＢメインプログラムを遂行する。

前記一目的を達成するために、不揮発性メモリ装置の複数のマルチレベルセルにマルチビットデータをプログラムする方法で、前記複数のマルチレベルセルに前記マルチビットデータの下位ビットがプログラムされる。前記複数のマルチレベルセルのうち、第１マルチレベルセルそれぞれに対して、各第１マルチレベルセルに第１プログラムパルスを印加し、複数のスレッショルド電圧領域のうち前記各第１マルチレベルセルが属するスレッショルド電圧領域を決め、前記複数のスレッショルド電圧領域のうち、前記各第１マルチレベルセルが属する前記スレッショルド電圧領域に基づいて複数の互いに異なる電圧レベルのうち選択された電圧レベルを有する第２プログラムパルスを印加するＭＳＢプリプログラムを遂行する。前記ＭＳＢプリプログラムを遂行した後、前記複数のマルチレベルセルに前記マルチビットデータの上位ビットがプログラムされる。

本発明の実施形態に係る不揮発性メモリ装置のプログラム方法は、メモリセル間のカップリング及びプログラムディスターブによるスレッショルド電圧分布の増加を最小化することができる。

また、本発明の実施形態に係る不揮発性メモリ装置のプログラム方法はスレッショルド電圧分布の幅を減少させることができる。

本発明の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートである。 本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の一例を示す図面である。 本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の他の例を示す図面である。 本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布のまた他の例を示す図面である。 本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布のまた他の例を示す図面である。 本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布のまた他の例を示す図面である。 本発明の一実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートである。 図７のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。 本発明の他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートである。 図９のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。 本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートである。 図１１のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。 本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートである。 図１３のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。 本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートである。 図１５のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。 本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートである。 図１７のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。 本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのプログラム順序を説明するための表である。 本発明の実施形態に係る不揮発性メモリ装置を示すブロック図である。 本発明の実施形態に係るメモリシステムを示すブロック図である。 本発明の実施形態に係るメモリシステムがメモリカードに応用された例を示す図面である。 本発明の実施形態に係るメモリシステムがソリッドステートドライブに応用された例を示す図面である。 本発明の実施形態に係るコンピューティングシステムを示すブロック図である。

本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本明細書に説明された実施形態に限定されるものではない。

本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物ないし代替物を含むと理解するべきである。

本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用することができるが、これらの構成要素がこのような用語によって限定されてはならない。前記用語は一つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。

ある構成要素が他の構成要素に「連結されて」いる、または「接続されて」いると言及された場合には、その他の構成要素に直接的に連結されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含むと理解するべきである。一方、ある構成要素が他の構成要素に「直接連結されて」いる、または「直接接続されて」いると言及された場合には、中間に他の構成要素が存在しないと理解すべきである。構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。本明細書で使用した用語は単に特定の実施形態を説明するために使用したもので、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを示すものであって、一つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除するわけではない。

また、別に定義しない限り、技術的或いは科学的用語を含み、本明細書中において使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有するものと理解するべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。

以下、添付図面を参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同一構成要素に対しては同一参照符号を使用する。

図１は本発明の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートである。

図１を参照すれば、マルチビットデータを保存するマルチレベルセルを含む不揮発性メモリ装置において、前記マルチレベルセルに前記マルチビットデータの下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＬＳＢ）をプログラムする下位ビットプログラムが遂行される（Ｓ１１０）。ここで、前記マルチビットデータは２ビット以上のデータを示し、マルチレベルセルはセルごとに２ビット以上のデータを保存する不揮発性メモリセルを示す。

例えば、前記マルチレベルセルに接続されたビットラインに前記マルチビットデータの前記下位ビットにより第１電源電圧（例えば、低電源電圧、または、接地電圧）、または、第２電源電圧（例えば、高電源電圧）が選択的に印加し、前記マルチレベルセルに接続されたワードラインにプログラム電圧を印加することによって前記下位ビットプログラムが遂行できる。

一実施形態において、前記下位ビットプログラムは増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ；ＩＳＰＰ）方式で遂行できる。例えば、前記マルチレベルセルに、プログラムループごとに所定の電圧レベル程増加する増加型ステップパルスを印加し、前記マルチレベルセルに前記下位ビットがプログラムされたかを確認するように前記マルチレベルセルに前記下位ビットに相応する検証電圧を印加することによって、前記下位ビットプログラムが遂行できる。実施形態により、前記ＩＳＰＰ方式で遂行されるＬＳＢメインプログラム前にＬＳＢプリプログラムが遂行できる。

前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＭＳＢ）をプログラムする上位ビットプログラムが遂行される（Ｓ１２０）。前記上位ビットプログラムはＭＳＢプリプログラム及びＭＳＢメインプログラムを含む。

前記マルチレベルセルのうち、少なくとも一つの目標プログラム状態にプログラムされるマルチレベルセルを、前記少なくとも一つの目標プログラム状態より低い電圧レベルを有する少なくとも一つの中間プログラム状態にプログラムすることによって、前記ＭＳＢプリプログラムが遂行できる（Ｓ１３０）。

一実施形態において、前記マルチビットデータに相応する目標プログラム状態のうち、最も高い電圧レベルを有する最上位目標プログラム状態にプログラムされるマルチレベルセルに対するＭＳＢプリプログラムが遂行できる。他の実施形態において、前記目標プログラム状態にプログラムされるマルチレベルセル全てに対するＭＳＢプリプログラムが遂行できる。また他の実施形態において、前記上位ビットの値に従がって前記目標プログラム状態のうち、一部状態にプログラムされるマルチレベルセルに対するＭＳＢプリプログラムが遂行できる。

前記マルチレベルセルを前記マルチビットデータに相応する前記目標プログラム状態にプログラムすることによって、前記ＭＳＢメインプログラムが遂行できる（Ｓ１５０）。一実施形態において、前記ＭＳＢメインプログラムはＩＳＰＰ方式で遂行できる。例えば、前記マルチレベルセルにプログラムループごとに所定の電圧レベル程増加する増加型ステップパルスを印加し、前記マルチレベルセルが前記目標プログラム状態にプログラムされたかを確認するように前記マルチレベルセルに前記目標プログラム状態にそれぞれ相応する検証電圧を印加することによって、前記ＭＳＢメインプログラムが遂行できる。

上述した通り、本発明の一実施形態に係る不揮発性メモリ装置のプログラム方法で、最上位目標プログラム状態にプログラムされるマルチレベルセルに対する前記ＭＳＢプリプログラムを遂行した後、前記目標プログラム状態に対する前記ＭＳＢメインプログラムを遂行することによって、カップリング（ｃｏｕｐｌｉｎｇ）、ディスターブ（ｄｉｓｔｕｒｂ）等による消去状態のマルチレベルセルのスレッショルド電圧分布の増加を最小化することができる。

また、本発明の他の実施形態に係る不揮発性メモリ装置のプログラム方法で、前記プログラム状態にプログラムされるマルチレベルセルに対する前記プリプログラムを遂行した後前記プログラム状態に対する前記メインプログラムを遂行することによって、前記マルチレベルセルのスレッショルド電圧分布それぞれの幅を最小化することができる。

図２は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の一例を示す図面である。
図１及び図２を参照すれば、下位ビットプログラムが遂行されれば（Ｓ１１０）、マルチレベルセルはマルチビットデータの下位ビットにより消去状態Ｅ０または、第１中間プログラム状態ＩＰ１を有することができる。例えば、マルチレベルセルにプログラムされる前記マルチビットデータの前記下位ビットが「１」の場合、前記マルチレベルセルは消去状態Ｅ０を有することができる。また、マルチレベルセルにプログラムされる前記マルチビットデータの前記下位ビットが「０」の場合、前記マルチレベルセルは第１中間プログラム状態ＩＰ１を有することができる。

ＭＳＢプリプログラムが遂行されれば（Ｓ１３０）、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルは、最上位目標プログラム状態Ｐ３に相応する中間プログラム状態Ｐ３’を有することができる。第１中間プログラム状態ＩＰ１を有するマルチレベルセルのうち、第２目標プログラム状態Ｐ２にプログラムされるマルチレベルセルのスレッショルド電圧は実質的に増加しないで、第１中間プログラム状態ＩＰ１を有するマルチレベルセルのうち、第３目標プログラム状態Ｐ３、すなわち、最上位目標プログラム状態にプログラムされるマルチレベルセルのスレッショルド電圧は前記ＭＳＢプリプログラムによって増加できる。

ＭＳＢメインプログラムが遂行されれば（Ｓ１５０）、前記マルチレベルセルは前記マルチビットデータにより消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２または、第３目標プログラム状態Ｐ３を有することができる。例えば、前記ＭＳＢメインプログラムによって、消去状態Ｅ０を有するマルチレベルセルのうち、少なくとも一部は前記マルチビットデータにより第１検証電圧ＶＶＲＦ１に相応する第１目標プログラム状態Ｐ１にプログラムされ、第１中間プログラム状態ＩＰ１を有するマルチレベルセルは第２検証電圧ＶＶＲＦ２に相応する第２目標プログラム状態Ｐ２にプログラムされ、第３目標プログラム状態Ｐ３に相応する中間プログラム状態Ｐ３’を有するマルチレベルセルは第３目標プログラム状態Ｐ３にプログラムできる。

例えば、消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２及び第３目標プログラム状態Ｐ３は、マルチビットデータ「１１」、「０１」、「００」及び「１０」にそれぞれ相応することができる。実施形態により、状態（Ｅ０、Ｐ１、Ｐ２、Ｐ３）にそれぞれ割り当てられるマルチビットデータのロジック値は多様にすることができる。

消去状態Ｅ０を有するマルチレベルセルの望まないスレッショルド電圧変化（ｓｈｉｆｔ）は、主に、前記マルチレベルセルと同じワードラインに接続されたマルチレベルセルが第１プログラム状態Ｐ１及び第２目標プログラム状態Ｐ２にプログラムされる時発生するプログラムディスターブ、及び前記マルチレベルセルと隣接したメモリセルが最上位目標プログラム状態Ｐ３にプログラムされることにより発生するカップリングに起因する。一方、前記プログラムディスターブによる前記スレッショルド電圧変化の大きさは消去状態Ｅ０を有する前記マルチレベルセルのスレッショルド電圧の値によって変わるか、或いは、前記カップリングによる前記スレッショルド電圧変化の大きさは、消去状態Ｅ０を有する前記マルチレベルセルのスレッショルド電圧の値と実質的に関係がない。本発明の実施形態に係るプログラム方法で、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルに対する前記ＭＳＢプリプログラムが遂行されることによって、消去状態Ｅ０を有する前記マルチレベルセルが前記カップリングによる影響を受けた後、前記プログラムディスターブによる影響を受ける。これに伴い、消去状態Ｅ０を有する前記マルチレベルセルのスレッショルド電圧が前記カップリングによって増加した後、前記プログラムディスターブによる影響を受けるので、前記マルチレベルセルの全体的なスレッショルド電圧変化が減少できる。

また、本発明の実施形態に係るプログラム方法で、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルが前記ＭＳＢプリプログラムによって最上位目標プログラム状態Ｐ３に相応する検証電圧ＶＶＲＦ３と相対的に近いスレッショルド電圧を有するので、前記ＭＳＢマルチレベルセルが前記メインプログラムで相対的に低い電圧レベルを有する初期のプログラムパルスによって最上位目標プログラム状態Ｐ３にプログラムできる。これに伴い、前記ＭＳＢメインプログラムが速かに完了することができ、最上位目標プログラム状態Ｐ３の幅が減少できる。

図３は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の他の例を示す図面である。
図１及び図３を参照すれば、下位ビットプログラムが遂行されれば（Ｓ１１０）、マルチレベルセルはマルチビットデータの下位ビットにより消去状態Ｅ０、または、第１中間プログラム状態ＩＰ１を有することができる。

ＭＳＢプリプログラムが遂行されれば（Ｓ１３０）、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）にプログラムされるマルチレベルセルは目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）に相応する中間プログラム状態（Ｐ１’、Ｐ２’、Ｐ３’）を有することができる。例えば、前記ＭＳＢプリプログラムによって、消去状態Ｅ０を有するマルチレベルセルのうち、第１目標プログラム状態Ｐ１にプログラムされるマルチレベルセルは第１目標プログラム状態Ｐ１に相応する中間プログラム状態Ｐ１’にプログラムされ、第１中間プログラム状態ＩＰ１を有するマルチレベルセルのうち第２目標プログラム状態Ｐ２にプログラムされるマルチレベルセルは第２目標プログラム状態Ｐ２に相応する中間プログラム状態Ｐ２’にプログラムされ、第１中間プログラム状態ＩＰ１を有するマルチレベルセルのうち第３目標プログラム状態Ｐ３にプログラムされるマルチレベルセルは、第３目標プログラム状態Ｐ３に相応する中間プログラム状態Ｐ３’にプログラムされることができる。

ＭＳＢメインプログラムが遂行されれば（Ｓ１５０）、前記マルチレベルセルは前記マルチビットデータにより消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２または、第３目標プログラム状態Ｐ３を有することができる。例えば、前記ＭＳＢメインプログラムによって、第１目標プログラム状態Ｐ１に相応する中間プログラム状態Ｐ１’を有するマルチレベルセルは第１目標プログラム状態Ｐ１にプログラムされ、第２目標プログラム状態Ｐ２に相応する中間プログラム状態Ｐ２’を有するマルチレベルセルは第２目標プログラム状態Ｐ２にプログラムされ、第３目標プログラム状態Ｐ３に相応する中間プログラム状態Ｐ３’を有するマルチレベルセルは第３目標プログラム状態Ｐ３にプログラムできる。

メモリセルがプログラムされた後、前記メモリセルに隣接したメモリセルがプログラムなれば、前記メモリセルのスレッショルド電圧は前記隣接したメモリセルとのカップリングによって望まないのに増加することができる。本発明の実施形態に係るプログラム方法で、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）にプログラムされるマルチレベルセルが前記ＭＳＢプリプログラムによって目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）に相応する検証電圧（ＶＶＲＦ１、ＶＶＲＦ２、ＶＶＲＦ３）と相対的に近いスレッショルド電圧を有するので、前記ＭＳＢメインプログラム時、前記マルチレベルセルのスレッショルド電圧増加が相対的に小さいこともある。これに伴い、カップリングによる望まないスレッショルド電圧増加が減少し、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）それぞれが相対的に狭い幅を有することができる。

例えば、第１メモリセル（犠牲セル、ｖｉｃｔｉｍ ｃｅｌｌ）に隣接した第２メモリセル（攻撃セル、ａｇｇｒｅｓｓｏｒ ｃｅｌｌ）が第３目標プログラム状態Ｐ３にプログラムされる場合、前記第２メモリセルは、前記ＭＳＢプリプログラムによって第３検証電圧ＶＶＲＦ３に近接したスレッショルド電圧を有し、前記ＭＳＢメインプログラムの間の前記第２メモリセルのスレッショルド電圧増加は相対的に小さい。これに伴い、前記ＭＳＢメインプログラムの間、前記第１メモリセルが前記第２メモリセルより先にプログラム完了しても、前記第２メモリセルのスレッショルド電圧増加が大きくないので、前記第２メモリセルとのカップリングによる前記第１メモリセルの望まないスレッショルド電圧増加が減少することができる。

図４は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布のまた他の例を示す図面である。
図１及び図４を参照すれば、下位ビットプログラムが遂行されれば（Ｓ１１０）、マルチレベルセルはマルチビットデータの下位ビットにより消去状態Ｅ０または、第１中間プログラム状態ＩＰ１を有することができる。

中間ビット（Ｉｎｔｅｒｍｅｄｉａｔｅ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；IＳB）プログラムが遂行されれば、前記マルチレベルセルは前記マルチビットデータの中間ビット、及び、前記下位ビットにより消去状態Ｅ０、第２中間プログラム状態ＩＰ２、第３中間プログラム状態ＩＰ３、または、第４中間プログラム状態ＩＰ４を有することができる。例えば、消去状態Ｅ０、第２中間プログラム状態ＩＰ２、第３中間プログラム状態ＩＰ３、及び第４中間プログラム状態ＩＰ４は、これに限定されないが、前記中間ビット及び前記下位ビット「１１」、「０１」、「００」及び「１０」にそれぞれ相応することができる。実施形態により、状態（Ｅ０、ＩＰ２、ＩＰ３、ＩＰ４）にそれぞれ割り当てられるマルチビットデータのロジック値は多様なこともある。

一実施形態において、前記中間ビットプログラムはＩＳＰＰ方式で遂行できる。例えば、前記マルチレベルセルに、プログラムループごとに所定の電圧レベル程増加する増加型ステップパルスを印加し、前記マルチレベルセルが第２中間プログラム状態ＩＰ２、第３中間プログラム状態ＩＰ３、第４中間プログラム状態ＩＰ４にプログラムされたか、を確認できるように前記マルチレベルセルに第２中間状態ＩＰ２、第３中間状態ＩＰ３、第４中間プログラム状態ＩＰ４に相応する検証電圧を印加することによって、前記中間ビットプログラムが遂行できる。

ＭＳＢプリプログラムが遂行されれば（Ｓ１３０）、最上位目標プログラム状態Ｐ７にプログラムされるマルチレベルセルは最上位目標プログラム状態Ｐ７に相応する中間プログラム状態Ｐ７’を有することができる。第４中間プログラム状態ＩＰ４を有するマルチレベルセルのうち第６目標プログラム状態Ｐ６にプログラムされるマルチレベルセルのスレッショルド電圧は実質的に増加しないで、第４中間プログラム状態ＩＰ４を有するマルチレベルセルのうち第７目標プログラム状態Ｐ７、即ち、最上位目標プログラム状態にプログラムされるマルチレベルセルのスレッショルド電圧は前記ＭＳＮプリプログラムによって増加することができる。

ＭＳＢメインプログラムが遂行されれば（Ｓ１５０）、前記マルチレベルセルは前記マルチビットデータにより消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２、第３目標プログラム状態Ｐ３、第４目標プログラム状態Ｐ４、第５目標プログラム状態Ｐ５、第６目標プログラム状態Ｐ６または、第７目標プログラム状態Ｐ７を有することができる。例えば、前記ＭＳＢメインプログラムによって、消去状態Ｅ０を有するマルチレベルセルのうち、少なくとも一部は前記マルチビットデータにより第１検証電圧ＶＶＲＦ１に相応する第１目標プログラム状態Ｐ１にプログラムされ、第２中間プログラム状態ＩＰ２を有するマルチレベルセルは第２検証電圧ＶＶＲＦ２に相応する第２目標プログラム状態Ｐ２または、第３検証電圧ＶＶＲＦ３に相応する第３目標プログラム状態Ｐ３にプログラムされ、第３中間プログラム状態ＩＰ３を有するマルチレベルセルは、第４検証電圧ＶＶＲＦ４に相応する第４目標プログラム状態Ｐ４、または、第５検証電圧ＶＶＲＦ５に相応する第目標５プログラム状態Ｐ５にプログラムされ、第４中間プログラム状態ＩＰ４を有するマルチレベルセルは第６検証電圧ＶＶＲＦ６に相応する第６目標プログラム状態Ｐ６にプログラムされ、第７目標プログラム状態Ｐ７に相応して中間プログラム状態Ｐ７’を有するマルチレベルセルは第７目標プログラム状態Ｐ７にプログラムできる。

例えば、消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２、第３目標プログラム状態Ｐ３、第４目標プログラム状態Ｐ４、第５目標プログラム状態Ｐ５、第６目標プログラム状態Ｐ６及び第７目標プログラム状態Ｐ７は、マルチビットデータの「１１１」、「０１１」、「００１」、「１０１」、「１００」、「０００」、「０１０」及び「１１０」にそれぞれ相応することができる。実施形態により、状態（Ｅ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）にそれぞれ割り当てられるマルチビットデータのロジック値は多様にする。

本発明の実施形態に係るプログラム方法で、最上位目標プログラム状態Ｐ７にプログラムされるマルチレベルセルに対する前記ＭＳＢプリプログラムが遂行されることによって、消去状態Ｅ０を有するマルチレベルセルの全体的なスレッショルド電圧変化が減少することができ、最上位目標プログラム状態Ｐ７の幅が減少することができる。

図５は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布のまた他の例を示す図面である。
図１及び図５を参照すれば、下位ビットプログラムが遂行されれば（Ｓ１１０）、マルチレベルセルはマルチビットデータの下位ビットにより消去状態Ｅ０、または、第１中間プログラム状態ＩＰ１を有することができる。

中間ビットプログラムが遂行されれば、前記マルチレベルセルは前記マルチビットデータの中間ビット及び前記下位ビットにより消去状態Ｅ０、第２中間プログラム状態ＩＰ２、第３中間プログラム状態ＩＰ３、または、第４中間プログラム状態ＩＰ４を有することができる。

ＭＳＢプリプログラムが遂行されれば（Ｓ１３０）、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）にプログラムされるマルチレベルセルは目標プログラム状態（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）に相応する中間プログラム状態（Ｐ１’、Ｐ２’、Ｐ３’、Ｐ４’、Ｐ５’、Ｐ６’、Ｐ７’）を有することができる。例えば、前記ＭＳＢプリプログラムによって、消去状態Ｅ０を有するマルチレベルセルのうち第１目標プログラム状態Ｐ１にプログラムされるマルチレベルセルは第１プログラム状態Ｐ１に相応する中間プログラム状態Ｐ１’にプログラムされ、第２中間プログラム状態ＩＰ２を有するマルチレベルセルのうち第２目標プログラム状態Ｐ２にプログラムされるマルチレベルセルは、第２目標プログラム状態Ｐ２に相応する中間プログラム状態Ｐ２’にプログラムされ、第２中間プログラム状態ＩＰ２を有するマルチレベルセルのうち第３目標プログラム状態Ｐ３にプログラムされるマルチレベルセルは第３目標プログラム状態Ｐ３に相応する中間プログラム状態Ｐ３’にプログラムされ、第３中間プログラム状態ＩＰ３を有するマルチレベルセルのうち第４目標プログラム状態Ｐ４にプログラムされるマルチレベルセルは第４目標プログラム状態Ｐ４に相応する中間プログラム状態Ｐ４’にプログラムされ、第３中間プログラム状態ＩＰ３を有するマルチレベルセルのうち第５目標プログラム状態Ｐ５にプログラムされるマルチレベルセルは第５目標プログラム状態Ｐ５に相応する中間プログラム状態Ｐ５’にプログラムされ、第４中間プログラム状態ＩＰ４を有するマルチレベルセルのうち第６目標プログラム状態Ｐ６にプログラムされるマルチレベルセルは第６目標プログラム状態Ｐ６に相応する中間プログラム状態Ｐ６’にプログラムされ、第４中間プログラム状態ＩＰ４を有するマルチレベルセルのうち第７目標プログラム状態Ｐ７にプログラムされるマルチレベルセルは、第７目標プログラム状態Ｐ７に相応する中間プログラム状態Ｐ７’にプログラムできる。

ＭＳＢメインプログラムが遂行されれば（Ｓ１５０）、前記マルチレベルセルは前記マルチビットデータにより消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２、第３目標プログラム状態Ｐ３、第４目標プログラム状態Ｐ４、第５目標プログラム状態Ｐ５、第６目標プログラム状態Ｐ６または、第７目標プログラム状態Ｐ７を有することができる。

本発明の実施形態に係るプログラム方法で、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）にプログラムされるマルチレベルセルに対する前記ＭＳＢプリプログラムが遂行されることによって、カップリングによる望まないスレッショルド電圧増加が減少し、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）のそれぞれが相対的に狭い幅を有することができる。

図４及び図５に図示はしていないが、前記中間ビットプログラムもまたプリプログラムを含むことができる。
図６は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布のまた他の例を示す図面である。

図１及び図６を参照すれば、下位ビットプログラムが遂行されれば（Ｓ１１０）、マルチレベルセルはマルチビットデータの下位ビットにより消去状態Ｅ０または、第１中間プログラム状態ＩＰ１を有することができる。

中間ビットプログラムが遂行されれば、前記マルチレベルセルは前記マルチビットデータの中間ビット及び前記下位ビットにより消去状態Ｅ０、第２中間プログラム状態ＩＰ２、第３中間プログラム状態ＩＰ３、または、第４中間プログラム状態ＩＰ４を有することができる。前記中間ビットプログラムは、前記中間ビットに対するプリプログラム及び前記中間ビットに対するメインプログラムを含むことができる。前記中間ビットに対する前記プリプログラムによって、第２中間プログラム状態ＩＰ２、第３中間プログラム状態ＩＰ３、及び第４中間プログラム状態ＩＰ４にプログラムされるマルチレベルセルが中間プログラム状態（ＩＰ２’、ＩＰ３’、ＩＰ４’）にプログラムされ、前記中間ビットに対するメインプログラムによって、中間プログラム状態（ＩＰ２’、ＩＰ３’、ＩＰ４’）にプログラムされたマルチレベルセルが第２中間プログラム状態ＩＰ２、第３中間プログラム状態ＩＰ３、及び第４中間プログラム状態ＩＰ４にプログラムできる。

図６には第２中間プログラム状態ＩＰ２、第３中間プログラム状態ＩＰ３、第４中間プログラム状態ＩＰ４にプログラムされるマルチレベルセル全てが中間プログラム状態（ＩＰ２’、ＩＰ３’、ＩＰ４’）にプリプログラムされる例が図示されているが、実施形態により、前記中間ビットに対する前記プリプログラムは、第２中間プログラム状態ＩＰ２、第３中間プログラム状態ＩＰ３、第４中間プログラム状態ＩＰ４のうち一部状態にプログラムされるマルチレベルセルが中間状態にプログラムできる。

ＭＳＢプリプログラムが遂行されれば（Ｓ１３０）、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）にプログラムされるマルチレベルセルは目標プログラム状態（Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７）に相応する中間プログラム状態（Ｐ１’、Ｐ２’、Ｐ３’、Ｐ４’、Ｐ５’、Ｐ６’、Ｐ７’）を有することができる。

ＭＳＢメインプログラムが遂行されれば（Ｓ１５０）、前記マルチレベルセルは前記マルチビットデータにより消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２、第３目標プログラム状態Ｐ３、第４目標プログラム状態Ｐ４、第５目標プログラム状態Ｐ５、第６目標プログラム状態Ｐ６または、第７目標プログラム状態Ｐ７を有することができる。

図２及び図３には２ビットのデータを保存するマルチレベルセルに対するプログラム方法の例が図示されていて、図４〜図６には３ビットのデータを保存するマルチレベルセルに対するプログラム方法の例が図示されているが、実施形態により、本発明の実施形態に係るプログラム方法は、４ビット以上のデータを保存するマルチレベルセルに適用することができる。

図７は本発明の一実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図８は図７のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。

図７及び図８を参照すれば、下位ビットプログラムが遂行されれば（Ｓ２１０）、マルチレベルセルはマルチビットデータの下位ビットにより消去状態Ｅ０または、中間プログラム状態ＩＰ１を有することができる。

前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行される（Ｓ２２０）。前記上位ビットプログラムはＭＳＢプリプログラム及びＭＳＢメインプログラムを含む。

前記マルチレベルセルのうち、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルにワンショット（ｏｎｅ−ｓｈｏｔ）パルスＯＳＰを印加することによって、前記ＭＳＢプリプログラムが遂行される（Ｓ２３０）。ここで、ワンショットパルスＯＳＰは、一回印加される一つのパルスを意味する。例えば、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルに接続されたビットラインに第１電源電圧（例えば、低電源電圧、または、接地電圧）を印加し、残りマルチレベルセルに接続されたビットラインに第２電源電圧（例えば、高電源電圧）を印加し、前記マルチレベルセルに接続されたワードライン（即ち、選択されたワードライン）にワンショットパルスＯＳＰを印加することによって、前記ＭＳＢプリプログラムが遂行できる。前記ＭＳＢプリプログラムが遂行されれば、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルは最上位目標プログラム状態Ｐ３に相応する中間プログラム状態Ｐ３’を有することができる。

ＭＳＢメインプログラムが遂行されれば（Ｓ２５０）、前記マルチレベルセルは前記マルチビットデータにより消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２または、第３目標プログラム状態Ｐ３を有することができる。

上述した通り、本発明の一実施形態に係る不揮発性メモリ装置のプログラム方法で、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルに対する前記ＭＳＢプリプログラムを遂行することによって、カップリング、ディスターブなどによる消去状態のマルチレベルセルの望まないスレッショルド電圧分布の増加を最小化できて、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）の幅を減少させることができる。

図９は本発明の他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図１０は図９のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。

図９及び図１０を参照すれば、下位ビットプログラムが遂行されれば（Ｓ３１０）、マルチレベルセルはマルチビットデータの下位ビットにより消去状態Ｅ０または、中間プログラム状態ＩＰ１を有することができる。

前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行される（Ｓ３２０）。前記上位ビットプログラムはＭＳＢプリプログラム及びＭＳＢメインプログラムを含む。

前記マルチレベルセルに目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）にそれぞれ相応する複数のワンショットパルス（ＯＳＰ１、ＯＳＰ２、ＯＳＰ３）を印加することによって、前記ＭＳＢプリプログラムが遂行される（Ｓ３３０）。例えば、第１目標プログラム状態Ｐ１にプログラムされるマルチレベルセルに第１ワンショットパルスＯＳＰ１を印加して第１目標プログラム状態Ｐ１に相応する中間プログラム状態Ｐ１’にプログラムし、第２目標プログラム状態Ｐ２にプログラムされるマルチレベルセルに第２ワンショットパルスＯＳＰ２を印加して第２目標プログラム状態Ｐ２に相応する中間プログラム状態Ｐ２’にプログラムし、第３目標プログラム状態Ｐ３にプログラムされるマルチレベルセルに第３ワンショットパルスＯＳＰ３を印加して第３目標プログラム状態Ｐ３に相応する中間プログラム状態Ｐ３’にプログラムできる。

第１ワンショットパルスＯＳＰ１、第２ワンショットパルスＯＳＰ２、第３ワンショットパルスＯＳＰ３は、順次に印加することができる。例えば、第１目標プログラム状態Ｐ１にプログラムされるマルチレベルセルに接続されたビットラインに第１電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに第２電源電圧を印加し、選択されたワードラインに第１ワンショットパルスＯＳＰ１を印加して第１目標プログラム状態Ｐ１にプログラムされるマルチレベルセルをプリプログラムすることができる。その後、第２目標プログラム状態Ｐ２にプログラムされるマルチレベルセルに接続されたビットラインに前記第１電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに前記第２電源電圧を印加し、選択されたワードラインに第２ワンショットパルスＯＳＰ２を印加して第２目標プログラム状態Ｐ２にプログラムされるマルチレベルセルをプリプログラムすることができる。その後、第３プログラム状態Ｐ３にプログラムされるマルチレベルセルに接続されたビットラインに前記第１電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに前記第２電源電圧を印加し、選択されたワードラインに第３ワンショットパルスＯＳＰ３を印加して第３目標プログラム状態Ｐ３にプログラムされるマルチレベルセルをプリプログラムすることができる。

ＭＳＢメインプログラムが遂行されれば（Ｓ３５０）、前記マルチレベルセルは前記マルチビットデータにより消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２または、第目標３プログラム状態Ｐ３を有することができる。

上述した通り、本発明の他の実施形態に係る不揮発性メモリ装置のプログラム方法で、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）にプログラムされるマルチレベルセルに対する前記ＭＳＢプリプログラムを遂行することによって、状態（Ｅ０、Ｐ１、Ｐ２、Ｐ３）の幅を減少させることができる。

図１１は本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図１２は図１１のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。

図１１及び図１２を参照すれば、下位ビットプログラムが遂行されれば（Ｓ４１０）、マルチレベルセルはマルチビットデータの下位ビットにより消去状態Ｅ０または、中間プログラム状態ＩＰ１を有することができる。

前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行される（Ｓ４２０）。前記上位ビットプログラムはＭＳＢプリプログラム及びＭＳＢメインプログラムを含む。

前記マルチレベルセルのうち、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルがＩＳＰＰ方式でプリプログラムされる（Ｓ４３０）。例えば、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルに接続されたビットラインに第１電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに第２電源電圧を印加し、選択されたワードラインに増加型ステップパルスを印加することによって、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルが最上位目標プログラム状態Ｐ３に相応する中間プログラム状態Ｐ３’にプログラムできる。また、前記選択されたワードラインにプリプログラム検証電圧ＶＰＲＥＶＲＦを印加することによって、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルが最上位目標プログラム状態Ｐ３に相応する中間プログラム状態Ｐ３’にプログラムされたか、を検証することができる。また、前記検証段階においてプログラムされていないことと判断したマルチレベルセルに接続されたビットラインに前記第１電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに前記第２電源電圧を印加し、前記選択されたワードラインにステップ電圧程増加した前記増加型ステップパルスを印加するプログラム段階が再び遂行できる。その後、前記検証段階が再び遂行できる。これと共に、前記プログラム段階及び前記検証段階は、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルのスレッショルド電圧がプリプログラム検証電圧以上になるまで反復できる。前記ＩＳＰＰ方式のＭＳＢプリプログラムが遂行されれば、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルは最上位目標プログラム状態Ｐ３に相応する中間プログラム状態Ｐ３’を有することができる。

実施形態により、中間プログラム状態Ｐ３’に相応するプリプログラム検証電圧ＶＰＲＥＶＲＦは最上位目標プログラム状態Ｐ３に相応する検証電圧ＶＶＲＦ３より低い電圧レベルを有することができる。また、マルチレベルセルを中間プログラム状態Ｐ３’にプログラムするためのＩＳＰＰ開始電圧は前記マルチレベルセルを最上位目標プログラム状態Ｐ３にプログラムするためのＩＳＰＰ開始電圧より低い電圧レベルを有することができる。

ＭＳＢメインプログラムが遂行されれば（Ｓ４５０）、前記マルチレベルセルは前記マルチビットデータにより消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２または、第３目標プログラム状態Ｐ３を有することができる。

上述した通り、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法で、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルに対する前記ＭＳＢプリプログラムを遂行することによって、カップリング、ディスターブなどによる消去状態のマルチレベルセルの望まないスレッショルド電圧分布の増加を最小化でき、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）の幅を減少させることができる。

図１３は本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図１４は図１３のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。

図１３及び図１４を参照すれば、下位ビットプログラムが遂行されれば（Ｓ５１０）、マルチレベルセルはマルチビットデータの下位ビットにより消去状態Ｅ０または、中間プログラム状態ＩＰ１を有することができる。

前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行される（Ｓ５２０）。前記上位ビットプログラムはＭＳＢプリプログラム及びＭＳＢメインプログラムを含む。

前記マルチレベルセルがＩＳＰＰ方式でプリプログラムされる（Ｓ５３０）。例えば、第１目標プログラム状態Ｐ１にプログラムされるマルチレベルセルが前記ＩＳＰＰ方式で第１目標プログラム状態Ｐ１に相応する中間プログラム状態Ｐ１’にプリプログラムされ、第２目標プログラム状態Ｐ２にプログラムされるマルチレベルセルが前記ＩＳＰＰ方式で第２目標プログラム状態Ｐ２に相応する中間プログラム状態Ｐ２’にプリプログラムされ、第３目標プログラム状態Ｐ３にプログラムされるマルチレベルセルが前記ＩＳＰＰ方式で第３目標プログラム状態Ｐ３に相応する中間プログラム状態Ｐ３’にプリプログラムできる。実施形態により、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２、及び第３目標プログラム状態Ｐ３に対するＩＳＰＰ方式のＭＳＢプリプログラムは同時に遂行できる。例えば、同じ増加型ステップパルスを印加することによって、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２、及び第３目標プログラム状態Ｐ３に対するプリプログラムが遂行できる。前記ＭＳＢプリプログラムは、プリプログラム検証電圧（ＶＰＲＥＶＲＦ１、ＶＰＲＥＶＲＦ２、ＶＰＲＥＶＲＦ３）を順次に印加する検証段階を含むことができる。前記ＭＳＢプリプログラムによって、第１目標プログラム状態Ｐ１にプログラムされるマルチレベルセルのスレッショルド電圧が第１プリプログラム検証電圧ＶＰＲＥＶＲＦ１以上になり、第２目標プログラム状態Ｐ２にプログラムされるマルチレベルセルのスレッショルド電圧が第２プリプログラム検証電圧ＶＰＲＥＶＲＦ２以上になり、第３目標プログラム状態Ｐ３にプログラムされるマルチレベルセルのスレッショルド電圧が第３プリプログラム検証電圧ＶＰＲＥＶＲＦ３以上になることができる。

実施形態により、中間プログラム状態（Ｐ１’、Ｐ２’、Ｐ３’）に相応するプリプログラム検証電圧（ＶＰＲＥＶＲＦ１、ＶＰＲＥＶＲＦ２、ＶＰＲＥＶＲＦ３）は第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２、及び第３目標プログラム状態Ｐ３に相応する検証電圧（ＶＶＲＦ１、ＶＶＲＦ２、ＶＶＲＦ３）よりそれぞれ低い電圧レベルを有することができる。また、マルチレベルセルを中間プログラム状態（Ｐ１’、Ｐ２’、Ｐ３’）にプログラムするためのＩＳＰＰ開始電圧は前記マルチレベルセルを第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２、及び第３目標プログラム状態Ｐ３にプログラムするためのＩＳＰＰ開始電圧より低い電圧レベルを有することができる。

ＭＳＢメインプログラムが遂行されれば（Ｓ５５０）、前記マルチレベルセルは前記マルチビットデータにより消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２または、第３目標プログラム状態Ｐ３を有することができる。

上述した通り、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法で、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）にプログラムされるマルチレベルセルに対する前記ＭＳＢプリプログラムを遂行することによって、状態（Ｅ０、Ｐ１、Ｐ２、Ｐ３）の幅を減少させることができる。

図１５は本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図１６は図１５のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。

図１５及び図１６を参照すれば、下位ビットプログラムが遂行されれば（Ｓ６１０）、マルチレベルセルはマルチビットデータの下位ビットにより消去状態Ｅ０または、中間プログラム状態ＩＰ１を有することができる。

前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行される（Ｓ６２０）。前記上位ビットプログラムはＭＳＢプリプログラム及びＭＳＢメインプログラムを含む。

前記マルチレベルセルのうち、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルに第１ワンショットパルスＯＳＰ１を印加することによって、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルが最上位目標プログラム状態Ｐ３に相応する第１中間プログラム状態Ｐ３”にプリプログラムされる（Ｓ６３１）。例えば、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルに接続されたビットラインに第１電源電圧を印加し、残りマルチレベルセルに接続されたビットラインに第２電源電圧を印加し、選択されたワードラインに第１ワンショットパルスＯＳＰ１を印加することによって、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルが最上位目標プログラム状態Ｐ３に相応する第１中間プログラム状態Ｐ３”にプリプログラムできる。

第１中間プログラム状態Ｐ３”にプリプログラムされたマルチレベルセル（６６１、６６２、６６３）に少なくとも一つの電圧を印加することによって、第１中間プログラム状態Ｐ３”が複数の区間（Ｓ１、Ｓ２、Ｓ３）に区分されることができる（Ｓ６３３）。例えば、前記少なくとも一つの電圧は第１電圧Ｖ１及び第１電圧Ｖ１より高い電圧レベルを有する第２電圧Ｖ２を含み、第１中間プログラム状態Ｐ３”は第１電圧Ｖ１より低い電圧レベルを有する第１区間Ｓ１、第１電圧Ｖ１より高く第２電圧Ｖ２より低い電圧レベルを有する第２区間Ｓ２、及び第２電圧Ｖ２より高い電圧レベルを有する第３区間Ｓ３に区分されることができる。また、前記選択されたワードラインに第１電圧Ｖ１及び第２電圧Ｖ２を順次に印加することによって、第１中間プログラム状態Ｐ３”にプリプログラムされたマルチレベルセル（６６１、６６２、６６３）のそれぞれが、第１区間Ｓ１、第２区間Ｓ２または、第３区間Ｓ３のうち、何れの区間に属するのか、が確認できる。

複数の区間（Ｓ１、Ｓ２、Ｓ３）により互いに異なる大きさでスレッショルド電圧を増加させることによって、第１中間プログラム状態Ｐ３”にプリプログラムされたマルチレベルセルが第１中間プログラム状態Ｐ３”より狭い幅を有する第２中間プログラム状態Ｐ３’にプリプログラムできる（Ｓ６３５）。例えば、第１区間Ｓ１に属するマルチレベルセル６６１に接続されたビットラインに前記第１電源電圧を印加し、第２区間Ｓ２に属するマルチレベルセル６６２に接続されたビットラインにフォーシング電圧を印加し、第３区間Ｓ３に属するマルチレベルセル６６３に接続されたビットラインに前記第２電源電圧を印加し、前記選択されたワードラインに第２ワンショットパルスＯＳＰ２を印加することによって、第１中間プログラム状態Ｐ３”にプリプログラムされたマルチレベルセルが第２中間プログラム状態Ｐ３’にプリプログラムできる。前記第１電源電圧は低電源電圧（または、接地電圧）であり、前記第２電源電圧は高電源電圧であり、前記フォーシング電圧は前記第１電源電圧より高く前記第２電源電圧より低い電圧レベルを有することができる。例えば、前記フォーシング電圧は、第１区間Ｓ１と第２区間Ｓ２を区分するための第１電圧Ｖ１と、第２区間Ｓ２と第３区間Ｓ３とを区分するための第２電圧Ｖ２と、の電圧レベル差に相応する電圧レベルを有することができる。前記フォーシング電圧によって、第２区間Ｓ２に属するマルチレベルセル６６２のチャネル電圧が増加することによって、マルチレベルセル６６２に対する第２ワンショットパルスＯＳＰ２の有効電圧が減少することができる。これに伴い、第２区間Ｓ２に属するマルチレベルセルのスレッショルド電圧増加は第１区間Ｓ１に属するマルチレベルセル６６１のスレッショルド電圧増加はより小さいこともある。また、第３区間Ｓ３に属するマルチレベルセル６６３に接続されたビットラインに前記第２電源電圧が印加されることによって、第３区間Ｓ３に属するマルチレベルセル６６３のスレッショルド電圧は実質的に増加しないことがある。

このように、第１ワンショットパルスＯＳＰ１の印加、複数の区間（Ｓ１、Ｓ２、Ｓ３）への区分、及び第２ワンショットパルスＯＳＰ２の印加によって、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルに対する前記ＭＳＢプリプログラムが遂行できる（Ｓ６３０）。上述した通り、複数の区間（Ｓ１、Ｓ２、Ｓ３）により互いに異なる大きさでスレッショルド電圧が増加することによって、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルが狭い幅を有する第２中間プログラム状態Ｐ３’にプリプログラムできる。

ＭＳＢメインプログラムが遂行されれば（Ｓ６５０）、前記マルチレベルセルは前記マルチビットデータにより消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２または、第３目標プログラム状態Ｐ３を有することができる。

上述した通り、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法で、最上位目標プログラム状態Ｐ３にプログラムされるマルチレベルセルに対する前記ＭＳＢプリプログラムを遂行することによって、カップリング、ディスターブなどによる消去状態のマルチレベルセルの望まないスレッショルド電圧分布の増加を最小化でき、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）の幅を減少させることができる。

図１７は本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法を示すフローチャートであり、図１８は図１７のプログラム方法によってプログラムされるマルチレベルセルのスレッショルド電圧分布の例を示す図面である。

図１７及び図１８を参照すれば、下位ビットプログラムが遂行されれば（Ｓ７１０）、マルチレベルセルはマルチビットデータの下位ビットにより消去状態Ｅ０または、中間プログラム状態ＩＰ１を有することができる。

前記下位ビットプログラムが遂行された後、前記マルチレベルセルに前記マルチビットデータの上位ビットをプログラムする上位ビットプログラムが遂行される（Ｓ７２０）。前記上位ビットプログラムはＭＳＢプリプログラム及びＭＳＢメインプログラムを含む。

前記マルチレベルセルに複数の第１ワンショットパルス（ＯＳＰ１＿１、ＯＳＰ１＿２、ＯＳＰ１＿３）を印加することによって、前記マルチレベルセルが目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）に相応する第１中間プログラム状態（Ｐ１”、Ｐ２”、Ｐ３”）にプリプログラムされる（Ｓ７３１）。複数の第１ワンショットパルス（ＯＳＰ１＿１、ＯＳＰ１＿２、ＯＳＰ１＿３）は選択されたワードラインに順次に印加することができる。

第１中間プログラム状態（Ｐ１”、Ｐ２”、Ｐ３”）のそれぞれが複数の区間に区分されることができる（Ｓ７３３）。例えば、第１目標プログラム状態Ｐ１に相応する第１中間プログラム状態Ｐ１”が第１電圧Ｖ１＿１及び第２電圧Ｖ２＿１を利用して３つの区間に区分し、第２目標プログラム状態Ｐ２に相応する第１中間プログラム状態Ｐ２”が第１電圧Ｖ１＿２及び第２電圧Ｖ２＿２を利用して３つの区間に区分し、第３目標プログラム状態Ｐ３に相応する第１中間プログラム状態Ｐ３”が第１電圧Ｖ１＿３及び第２電圧Ｖ２＿３を利用して３つの区間に区分することができる。

第１中間プログラム状態（Ｐ１”、Ｐ２”、Ｐ３”）それぞれの前記複数の区間により互いに異なる大きさでスレッショルド電圧を増加させることによって、第１中間プログラム状態（Ｐ１”、Ｐ２”、Ｐ３”）にプリプログラムされたマルチレベルセルが第１中間プログラム状態（Ｐ１”、Ｐ２”、Ｐ３”）よりそれぞれ狭い幅を有する第２中間プログラム状態（Ｐ１’、Ｐ２’、Ｐ３’）でプリプログラムできる（Ｓ７３５）。第１中間プログラム状態（Ｐ１”、Ｐ２”、Ｐ３”）それぞれの第１区間には第１電源電圧が印加さて、第１中間プログラム状態（Ｐ１”、Ｐ２”、Ｐ３”）それぞれの第２区間にはフォーシング電圧が印加され、第１中間プログラム状態（Ｐ１”、Ｐ２”、Ｐ３”）それぞれの第３区間には第２電源電圧が印加されることができる。また、前記選択されたワードラインに複数の第２ワンショットパルス（ＯＳＰ２＿１、ＯＳＰ２＿２、ＯＳＰ２＿３）が順次に印加することができる。第１中間プログラム状態（Ｐ１”、Ｐ２”、Ｐ３”）それぞれの第２区間に属するマルチレベルセルのスレッショルド電圧増加は第１中間プログラム状態（Ｐ１”、Ｐ２”、Ｐ３”）それぞれの第１区間に属するマルチレベルセルのスレッショルド電圧増加よりそれぞれ小さいこともある。また、第１中間プログラム状態（Ｐ１”、Ｐ２”、Ｐ３”）それぞれの第３区間に属するマルチレベルセルのスレッショルド電圧は実質的に増加しないことがある。

このように、複数の第１ワンショットパルス（ＯＳＰ１＿１、ＯＳＰ１＿２、ＯＳＰ１＿３）の印加、各状態（Ｐ１”、Ｐ２”、Ｐ３”）を複数の区間への区分、及び複数の第２ワンショットパルス（ＯＳＰ２＿１、ＯＳＰ２＿２、ＯＳＰ２＿３）の印加によって、前記マルチレベルセルに対する前記ＭＳＢプリプログラムが遂行できる（Ｓ７３０）。上述した通り、各状態に対し複数の区間により互いに異なる大きさでスレッショルド電圧が増加することによって、前記マルチレベルセルがそれぞれ狭い幅を有する第２中間プログラム状態（Ｐ１’、Ｐ２’、Ｐ３’）にプリプログラムできる。

ＭＳＢメインプログラムが遂行されれば（Ｓ７５０）、前記マルチレベルセルは前記マルチビットデータにより消去状態Ｅ０、第１目標プログラム状態Ｐ１、第２目標プログラム状態Ｐ２または、第３目標プログラム状態Ｐ３を有することができる。

上述した通り、本発明のまた他の実施形態に係る不揮発性メモリ装置のプログラム方法で、目標プログラム状態（Ｐ１、Ｐ２、Ｐ３）にプログラムされるマルチレベルセルに対する前記ＭＳＢプリプログラムを遂行することによって、状態（Ｅ０、Ｐ１、Ｐ２、Ｐ３）の幅を減少させることができる。

図７〜図１８には２ビットのデータを保存するマルチレベルセルに対するプログラム方法の実施形態が図示されているが、本発明の実施形態に係るプログラム方法は３ビット以上のデータを保存するマルチレベルセルに適用されることができる。

図１９は本発明の実施形態に係るプログラム方法によってプログラムされるマルチレベルセルのプログラム順序を説明するための表である。
図１９を参照すれば、次のワードライン（すなわち、現在ワードラインに隣接したワードライン）に対する下位ビットプログラムが遂行された後、現在ワードラインに対する上位ビットプログラムを遂行する。

例えば、第１ワードラインＷＬ１に対する下位ビットプログラムを遂行し、第２ワードラインＷＬ２に対する下位ビットプログラムを遂行する。その後、第１ワードラインＷＬ１に対する上位ビットプログラムを遂行する。前記下位ビットプログラム、及び／または、前記上位ビットプログラムはプリプログラム及びメインプログラムを含むことができる。前記プリプログラム及び前記メインプログラムは一回のシークエンスで遂行できる。その後、第３ワードラインＷＬ３に対する下位ビットプログラムを遂行し、第２ワードラインＷＬ２に対する上位ビットプログラムが遂行できる。

これと共に、次のワードラインに対する下位ビットプログラムを遂行した後、現在ワードラインに対する上位ビットプログラムを遂行することによって、ワードライン カップリングが最小化されることができる。

図２０は本発明の実施形態に係る不揮発性メモリ装置を示すブロック図である。
図２０を参照すれば、不揮発性メモリ装置８００はメモリセルアレイ８１０、ページバッファ部８２０、ローデコーダ８３０、電圧生成器８４０及び制御回路８５０を含む。

メモリセルアレイ８１０は、ワードライン及びビットラインに接続したマルチレベルセルを含む。前記マルチレベルセルのそれぞれは２ビット以上を有するマルチビットデータを保存することができる。図１〜図１９に図示された本発明の実施形態に係るプログラム方法によって、前記マルチレベルセルに前記マルチビットデータがプログラムできる。

前記マルチレベルセルに対するプログラムは下位ビットプログラム及び上位ビットプログラムを含む。前記上位ビットプログラムは、ＭＳＢプリプログラム及びＭＳＢメインプログラムを含む。前記ＭＳＢプリプログラムは少なくとも一つの状態にプログラムされるマルチレベルセルに対し遂行できる。例えば、最上位目標プログラム状態または、全ての目標プログラム状態に対するマルチレベルセルがプリプログラムできる。実施形態により、前記ＭＳＢプリプログラムは、ワンショットパルスを印加したり、ＩＳＰＰを利用したり、ワンショットパルス印加後複数の区間別にスレッショルド電圧を増加させたり、することによって遂行できる。これに伴い、本発明の実施形態に係るプログラム方法で、状態それぞれの幅が減少することができる。

ページバッファ部８２０は、動作モードにより書き込みドライバとして、または、感知増幅器として動作できる。例えば、ページバッファ部８２０は読み出し動作モードで感知増幅器として動作し、プログラム動作モードで書き込みドライバとして動作できる。ページバッファ部８２０は前記ビットラインに接続され、前記マルチビットデータを一時的に保存するページバッファを含むことができる。前記ページバッファのそれぞれは、前記ビットラインのうち相応するビットラインに接続し、相応するマルチビットデータを一時的に保存データラッチを含むことができる。

ローデコーダ８３０はローアドレスに応答してワードラインを選択することができる。ローデコーダ８３０は電圧生成器８４０から提供されるワードライン電圧を選択及び非選択されたワードラインで伝達する。プログラム動作時にローデコーダ８３０は選択されたワードラインにプログラム電圧を伝達し、非選択されたワードラインにパス電圧を伝達できる。

電圧生成器８４０は制御回路８５０の制御によりプログラムのためのプログラム電圧、パス電圧、プリプログラム検証電圧、検証電圧及び読み出し電圧のようなワードライン電圧を生成できる。

制御回路８５０は前記マルチビットデータをメモリセルアレイ８１０にプログラムするためにページバッファ部８２０、ローデコーダ８３０及び電圧生成器８４０を制御することができる。制御回路８５０は前記下位ビットプログラム、前記ＭＳＢプリプログラム及び前記ＭＳＢメインプログラムを遂行するようにページバッファ部８２０、ローデコーダ８３０及び電圧生成器８４０を制御することができる。例えば、制御回路８５０は、プログラム動作時に、選択されたワードラインにワンショットパルス、増加型ステップパルス、プリプログラム検証電圧または、検証電圧を印加し、非選択されたワードラインにパス電圧が印加されるようにローデコーダ８３０及び電圧生成器８４０を制御することができる。

不揮発性メモリ装置８００は少なくとも一つの状態に対するＭＳＢプリプログラムを遂行する。これに伴い、不揮発性メモリ装置８００のマルチレベルセルは狭い幅を有する状態にプログラムできる。

図２１は本発明の実施形態に係るメモリシステムを示すブロック図である。
図２１を参照すれば、メモリシステム９００はメモリコントローラ９１０及び不揮発性メモリ装置９２０を含む。

不揮発性メモリ装置２００はメモリセルアレイ９２１及びページバッファ部９２２を含む。ページバッファ部９２２はビットラインに接続され、マルチビットデータを一時的に保存するページバッファを含むことができる。メモリセルアレイ９２１は、ワードライン及び前記ビットラインに接続されたマルチレベルセルを含むことができる。前記マルチレベルセルは下位ビットプログラム、ＭＳＢプリプログラム、及びメインプログラムによって狭い幅を有するスレッショルド電圧分布を有することができる。

メモリコントローラ９１０は不揮発性メモリ装置９２０を制御する。メモリコントローラ９１０は外部のホスト（図示せず）と不揮発性メモリ装置９２０との間のデータ交換を制御することができる。メモリコントローラ９１０は中央処理装置９１１、バッファメモリ９１２、ホストインターフェース９１３及びメモリインターフェース９１４を含むことができる。中央処理装置９１１は前記データ交換のための動作を遂行できる。バッファメモリ９１２は、ＤＲＡＭ（Ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、またはＭＲＡＭ（Ｍａｇｎｅｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）で具現できる。バッファメモリ９１２は、中央処理装置９１１の動作メモリであることができる。実施形態により、バッファメモリ９１２はメモリコントローラ９１０の内部または、外部に位置することができる。

ホストインターフェース９１３は前記ホストと接続し、メモリインターフェース９１４は不揮発性メモリ装置９２０と接続する。 中央処理装置９１１はホストインターフェース９１３を通じて前記ホストと通信できる。例えば、ホストインターフェース９１３はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ Ｃａｒｄ）、ＰＣＩ−Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ−Ｅｘｐｒｅｓｓ）、ＳＡＳ（Ｓｅｒｉａｌ−ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）などのような多様なインターフェースプロトコルのうち、少なくとも一つを通じてホストと通信するように構成できる。また、中央処理装置９１１はメモリインターフェース９１４を通じて不揮発性メモリ装置９２０と通信することができる。実施形態により、メモリコントローラ９１０は、スタートアップコードを保存する不揮発性メモリ装置（図示せず）をさらに含むことができ、エラー訂正のためのエラー訂正ブロック９１５をさらに含むことができる。

一実施形態において、メモリコントローラ９１０は不揮発性メモリ装置９２０にビルトイン（ｂｕｉｌｔ−ｉｎ）して具現されることができる。メモリコントローラ９１０がビルトインして具現されたＮＡＮＤフラッシュメモリ装置を、つまり、Ｏｎｅ ＮＡＮＤメモリ装置（Ｏｎｅ−ＮＡＮＤ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と命名できる。

メモリシステム９００は、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、ソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）などのような形態で具現できる。不揮発性メモリ装置９２０、メモリコントローラ９１０、及び／または、メモリシステム９００は、多様な形態のパッケージを利用して具現することができるが、例えば、Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ（ＰｏＰ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｃｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳIＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのようなパッケージを利用して具現することができる。

実施形態により、マルチレベルセルは、電荷保存層を有する多様なセル構造野原のうちの何れか一つを利用して具現ができる。電荷保存層を有するセル構造は、電荷タラップ層を利用する電荷タラップフラッシュ構造、アレイが多層で積層されるスタックフラッシュ構造、ソースドレーンのないフラッシュ構造、ピンタイプフラッシュ構造などが適用できる。

図２２は本発明の実施形態に係るメモリシステムがメモリカードに応用した例を示す図面である。

図２２を参照すれば、メモリシステム１０００は複数の接続ピン１０１０、メモリコントローラ１０２０及び不揮発性メモリ装置１０３０を含む。

ホスト（図示せず）とメモリシステム１０００との間の信号が送受信するように複数の接続ピン１０１０はホストに接続できる。複数の接続ピン１０１０はクロックピン、コマンドピン、データピン、及び／または、リセットピンを含むことができる。

メモリコントローラ１０２０は、前記ホストからデータを受信し、前記受信されたデータを不揮発性メモリ装置１０３０に保存できる。

不揮発性メモリ装置１０３０はマルチレベルセルを含む。前記マルチレベルセルは、下位ビットプログラム、プリプログラム及びメインプログラムによって狭いスレッショルド電圧分布を有するようにプログラムできる。

図２２のメモリシステム１０００はメモリカードであることができる。例えば、メモリシステム１０００は、ＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）、 ｈｙｂｒｉｄ ｅＭＭＣ（ｈｙｂｒｉｄ ｅｍｂｅｄｄｅｄ Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カード、マイクロＳＤカード、メモリスティック（Ｍｅｍｏｒｙ Ｓｔｉｃｋ）、ＩＤカード、ＰＣＭＣＩＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎal Ａｓｓｏｃｉａｔｉｏｎ）カード、チップカード（Ｃｈｉｐ Ｃａｒｄ）、ＵＳＢカード、スマートカード（Ｓｍａｒｔ Ｃａｒｄ）、ＣＦカード（Ｃｏｍｐａｃｔ Ｆｌａｓｈ（登録商標） Ｃａｒｄ）などのようなメモリカードであることができる。

実施形態により、メモリシステム１０００は、コンピュータ、ノートパソコン、携帯電話機、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ＭＰ３プレーヤー、 ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、デジタルＴＶ、デジタルカメラ、ポータブルゲーム機（Ｐｏｒｔａｂｌｅ ｇａｍｅ ｃｏｎｓｏｌｅ）などのようなホストに装着することができる。

図２３は本発明の実施形態に係るメモリシステムが、ソリッドステートドライブに応用された例を示す図面である。
図２３を参照すれば、メモリシステム１１００は、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）であることができる。メモリシステム１１００はメモリコントローラ１１１０及び複数の不揮発性メモリ装置１１２０を含む。

メモリコントローラ１１１０は、ホスト（図示せず）からデータを受信し、前記受信されたデータを複数の不揮発性メモリ装置１１２０に保存できる。

複数の不揮発性メモリ装置１１２０はマルチレベルセルを含む。前記マルチレベルセルは、下位ビットプログラム、ＭＳＢプリプログラム及びＭＳＢメインプログラムによって狭いスレッショルド電圧分布を有するようにプログラムできる。

実施形態により、メモリシステム１１００は、コンピュータ、ノートパソコン、携帯電話機、スマートフォン、ＭＰ３プレーヤー、 ＰＤＡ、ＰＭＰ、デジタルＴＶ、デジタルカメラ、ポータブルゲーム機などのようなホストに装着することができる。

図２４は本発明の実施形態に係るコンピューティングシステムを示すブロック図である。
図２４を参照すれば、コンピューティングシステム１２００は、プロセッサ１２１０、メモリ１２２０、ユーザインタフェース１２３０及びメモリシステム９００を含む。実施形態により、コンピューティングシステム１２００は、ベースバンドチップセット（ｂａｓｅｂａｎｄ ｃｈｉｐｓｅｔ）のようなモデム１２４０をさらに含むことができる。

プロセッサ１２１０は、特定計算または、タスクを実行する特定ソフトウェアを実行するように多様なコンピューティング機能を実行できる。例えば、プロセッサ１２１０は、マイクロプロセッサまたは、中央処理装置（ＣＰＵ）であることができる。プロセッサ１２１０はアドレスバス、制御バス、及び／または、データバスのようなバス１２５０を介してメモリ１２２０に接続できる。例えば、メモリ１２２０は、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＦＲＡＭ（登録商標）、ＲＲＡＭ（登録商標）及び／またはＭＲＡＭで具現されることができる。また、プロセッサ１２１０は、周辺構成要素相互接続（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ；ＰＣＩ）バスのような拡張バスに接続できる。これに伴い、プロセッサ１２１０はキーボードまたは、マウスのような一つ以上の入力装置、プリンタまたは、ディスプレイ装置のような一つ以上の出力装置を含むユーザインタフェース１２３０を制御することができる。モデム１２４０は、外部装置と無線でデータを送受信することができる。不揮発性メモリ装置９２０にはプロセッサ１２１０によって処理されたデータまたは、モデム１２４０を介して受信されたデータなどがメモリコントローラ９１０を介して保存されることができる。コンピューティングシステム１２００は、動作電圧を供給するためのパワーサプライをさらに含むことができる。また、コンピューティングシステム１２００は、実施形態により応用チップセット（ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（ｃａｍｅｒａ ｉｍａｇｅ ｐｒｏｃｅｓｓｏｒ；ＣＩＳ）などをさらに含むことができる。

不揮発性メモリ装置９２０に含まれたマルチレベルセルは、下位ビットプログラム、ＭＳＢプリプログラム及びＭＳＢメインプログラムによって狭いスレッショルド電圧分布を有するようにプログラムすることができる。

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

本発明はマルチレベルセルを含む不揮発性メモリ装置、及びこれを利用する多様な装置及びシステムに適用できる。従って、本発明は不揮発性メモリ装置を具備するメモリカード、ＳＳＤ、コンピュータ、ノートパソコン、携帯電話機、スマートフォン、ＭＰ３プレーヤー、 ＰＤＡ、ＰＭＰ、デジタルＴＶ、デジタルカメラ、ポータブルゲーム機などのような電子機器に広く適用できるはずである。

Ｓ１１０、Ｓ２１０、Ｓ３１０、Ｓ４１０、Ｓ５１０、Ｓ６１０、Ｓ７１０ 下位ビットプログラム
Ｓ１２０、Ｓ２２０、Ｓ３２０、Ｓ４２０、Ｓ５２０、Ｓ６２０、Ｓ７２０ 上位ビットプログラム
Ｓ１３０、Ｓ２３０、Ｓ３３０、Ｓ４３０、Ｓ５３０、Ｓ６３０、Ｓ７３０ ＭＳＢプリプログラム
Ｓ１５０、Ｓ２５０、Ｓ３５０、Ｓ４５０、Ｓ５５０、Ｓ６５０、Ｓ７５０ ＭＳＢメインプログラム

Claims (22)

1. ワードラインに接続された複数のマルチレベルセルを含む不揮発性メモリ装置のプログラム方法において、
   前記複数のマルチレベルセルにツー（ｔｗｏ）−ビットデータの下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＬＳＢ）をプログラムするＬＳＢプログラムを遂行する段階と、
   前記複数のマルチレベルセルに前記ツー−ビットデータの上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＭＳＢ）をプログラムするＭＳＢプログラムを遂行する段階を含み、
   前記ＭＳＢプログラムを遂行する段階は、複数の目標プログラム状態のうち、最上位目標プログラム状態にプログラムされる前記複数のマルチレベルセルのうち、第１マルチレベルセルをプリプログラムするＭＳＢプリプログラムを遂行する段階、および前記複数のマルチレベルセルを前記ツー−ビットデータに相応する前記複数の目標プログラム状態にプログラムするＭＳＢメインプログラムを遂行する段階を含み、
   前記ＭＳＢプリプログラムを遂行する段階は、
   前記第１マルチレベルセルに接続された第１ビットラインにプログラム電圧を印加する段階と、
   前記複数のマルチレベルセルのうち、前記第１マルチレベルセルを除いた第２マルチレベルセルに接続された第２ビットラインにプログラム禁止電圧を印加する段階、−前記第２マルチレベルセルは、前記複数のマルチレベルセルのうち、前記複数の目標プログラム状態のうち、前記最上位目標プログラム状態に隣接した目標プログラム状態にプログラムされるマルチレベルセルを含み、前記プログラム禁止電圧は前記プログラム電圧より高い−と、
   前記第１マルチレベルセルを前記最上位目標プログラム状態に相応する中間プログラム状態にプリプログラムするように前記ワードラインにワンショット（ｏｎｅ−ｓｈｏｔ）パルスを印加する段階を含み、
   前記中間プログラム状態に対する検証動作が遂行されなく、
   前記ＭＳＢメインプログラムは、前記第１マルチレベルセル及び前記第２マルチレベルセルを含む前記複数のマルチレベルセルにプログラムパルスを印加して、前記第１マルチレベルセル及び前記第２マルチレベルセルを含む前記複数のマルチレベルセルをプログラムする不揮発性メモリ装置のプログラム方法。
2. 前記第１マルチレベルセルは、前記ＭＳＢメインプログラムによって、前記中間プログラム状態から前記中間プログラム状態の幅より狭い幅を有する前記最上位目標プログラム状態にプログラムされることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
3. 前記ワンショットパルスは、前記第１マルチレベルセルのうち、少なくとも一つのスレッショルド電圧を増加させる電圧レベルを有することを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
4. 前記ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は接地電圧であることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
5. 前記ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は接地電圧より高い電圧であることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
6. 第１ワードラインに接続された複数の第１マルチレベルセル、前記第１ワードラインに隣接した第２ワードラインに接続された複数の第２マルチレベルセルを含む不揮発性メモリ装置のプログラム方法において、
   前記複数の第１マルチレベルセルに第１ツー（ｔｗｏ）−ビットデータの下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＬＳＢ）をプログラムする第１ＬＳＢプログラムを遂行する段階と、
   前記複数の第２マルチレベルセルに第２ツー−ビットデータのＬＳＢをプログラムする第２ＬＳＢプログラムを遂行する段階と、
   前記第２ＬＳＢプログラムが遂行された後、前記複数の第１マルチレベルセルに前記第１ツー−ビットデータの上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＭＳＢ）をプログラムする第１ＭＳＢプログラムを遂行する段階を含み、
   前記第１ＭＳＢプログラムを遂行する段階は、複数の目標プログラム状態のうち、最上位目標プログラム状態にプログラムされる前記複数の第１マルチレベルセルのうち、第３マルチレベルセルをプリプログラムする第１ＭＳＢプリプログラムを遂行する段階、および前記複数の第１マルチレベルセルを前記第１ツー−ビットデータに相応する前記複数の目標プログラム状態にプログラムする第１ＭＳＢメインプログラムを遂行する段階を含み、
   前記第１ＭＳＢプリプログラムおよび前記第１ＭＳＢメインプログラムは一回のシークエンスで遂行され、
   前記第１ＭＳＢプリプログラムを遂行する段階は、
   前記第３マルチレベルセルに接続された第１ビットラインにプログラム電圧を印加する段階と、
   前記複数の第１マルチレベルセルのうち、前記第３マルチレベルセルを除いた第４マルチレベルセルに接続された第２ビットラインにプログラム禁止電圧を印加する段階、−前記第４マルチレベルセルは、前記複数の第１マルチレベルセルのうち、前記複数の目標プログラム状態のうち、前記最上位目標プログラム状態に隣接した目標プログラム状態にプログラムされるマルチレベルセルを含み、前記プログラム禁止電圧は前記プログラム電圧より高い−と、
   前記第３マルチレベルセルを前記最上位目標プログラム状態に相応する中間プログラム状態にプリプログラムするように前記ワードラインにワンショット（ｏｎｅ−ｓｈｏｔ）パルスを印加する段階を含み、
   前記中間プログラム状態に対する検証動作が遂行されなく、
   前記第１ＭＳＢメインプログラムは、前記第３マルチレベルセル及び前記第４マルチレベルセルを含む前記複数の第１マルチレベルセルにプログラムパルスを印加して、前記第３マルチレベルセル及び前記第４マルチレベルセルを含む前記複数の第１マルチレベルセルをプログラムする不揮発性メモリ装置のプログラム方法。
7. 前記第３マルチレベルセルは、前記第１ＭＳＢメインプログラムによって、前記中間プログラム状態から前記中間プログラム状態の幅より狭い幅を有する前記最上位目標プログラム状態にプログラムされることを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
8. 前記ワンショットパルスは、前記第３マルチレベルセルのうち、少なくとも一つのスレッショルド電圧を増加させる電圧レベルを有することを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
9. 前記第１ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は、接地電圧であることを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
10. 前記第１ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は、接地電圧より高い電圧であることを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
11. 前記第２ワードラインに隣接した第３ワードラインに接続された複数の第５マルチレベルセルに対する第３ＬＳＢプログラムが遂行された後、前記複数の第２マルチレベルセルに前記第２ツー−ビットデータのＭＳＢをプログラムする第２ＭＳＢプログラムを遂行する段階をさらに含み、
    前記第２ＭＳＢプログラムは、一回のシークエンスで遂行される第２ＭＳＢプリプログラムおよび第２ＭＳＢメインプログラムを含むことを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
12. ワードラインに接続された複数のマルチレベルセルを含むメモリセルアレイと、
    第１増加型ステップパルス、ワンショット（ｏｎｅ−ｓｈｏｔ）パルスおよび第２増加型ステップパルスを生成する電圧生成器と、
    前記第１増加型ステップパルスを用いて、前記複数のマルチレベルセルにツー（ｔｗｏ）−ビットデータの下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＬＳＢ）をプログラムするＬＳＢプログラムを遂行し、前記複数のマルチレベルセルに前記ツー−ビットデータの上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＭＳＢ）をプログラムするＭＳＢプログラムを遂行する制御回路を含み、
    前記制御回路は、前記ＭＳＢプログラムとして、複数の目標プログラム状態のうち、最上位目標プログラム状態にプログラムされる前記複数のマルチレベルセルのうち、第１マルチレベルセルを前記ワンショットパルスを用いて、プリプログラムするＭＳＢプリプログラム、および前記複数のマルチレベルセルを前記第２増加型ステップパルスを用いて、前記ツー−ビットデータに相応する前記複数の目標プログラム状態にプログラムするＭＳＢメインプログラムを遂行し、
    前記制御回路は、前記ＭＳＢプリプログラムを遂行するように、
    前記第１マルチレベルセルに接続された第１ビットラインにプログラム電圧を印加して、
    前記複数のマルチレベルセルのうち、前記第１マルチレベルセルを除いた第２マルチレベルセルに接続された第２ビットラインにプログラム禁止電圧を印加して、−前記第２マルチレベルセルは、前記複数のマルチレベルセルのうち、前記複数の目標プログラム状態のうち、前記最上位目標プログラム状態に隣接した目標プログラム状態にプログラムされるマルチレベルセルを含み、前記プログラム禁止電圧は前記プログラム電圧より高い−、
    前記第１マルチレベルセルを前記最上位目標プログラム状態に相応する中間プログラム状態にプリプログラムするように前記ワードラインに前記ワンショットパルスを印加して、
    前記中間プログラム状態に対する検証動作が遂行されなく、
    前記ＭＳＢメインプログラムは、前記第１マルチレベルセル及び前記第２マルチレベルセルを含む前記複数のマルチレベルセルにプログラムパルスを印加して、前記第１マルチレベルセル及び前記第２マルチレベルセルを含む前記複数のマルチレベルセルをプログラムする不揮発性メモリ装置。
13. 前記第１マルチレベルセルは、前記ＭＳＢメインプログラムによって、前記中間プログラム状態から前記中間プログラム状態の幅より狭い幅を有する前記最上位目標プログラム状態にプログラムされることを特徴とする請求項１２に記載の不揮発性メモリ装置。
14. 前記電圧生成器は、前記第１マルチレベルセルのうち、少なくとも一つのスレッショルド電圧を増加させる電圧レベルを有する前記ワンショットパルスを生成することを特徴とする請求項１２に記載の不揮発性メモリ装置。
15. 前記ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は接地電圧であることを特徴とする請求項１２に記載の不揮発性メモリ装置。
16. 前記ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は接地電圧より高い電圧であることを特徴とする請求項１２に記載の不揮発性メモリ装置。
17. 第１ワードラインに接続された複数の第１マルチレベルセル、前記第１ワードラインに隣接した第２ワードラインに接続された複数の第２マルチレベルセルを含むメモリセルアレイと、
    第１増加型ステップパルス、ワンショット（ｏｎｅ−ｓｈｏｔ）パルスおよび第２増加型ステップパルスを生成する電圧生成器と、
    前記第１増加型ステップパルスを用いて、前記複数の第１マルチレベルセルに第１ツー（ｔｗｏ）−ビットデータの下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＬＳＢ）をプログラムする第１ＬＳＢプログラムを遂行し、前記第１増加型ステップパルスを用いて、前記複数の第２マルチレベルセルに第２ツー−ビットデータのＬＳＢをプログラムする第２ＬＳＢプログラムを遂行し、前記第２ＬＳＢプログラムが遂行された後、前記複数の第１マルチレベルセルに前記第１ツー−ビットデータの上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；ＭＳＢ）をプログラムする第１ＭＳＢプログラムを遂行し、
    前記制御回路は、前記第１ＭＳＢプログラムとして、複数の目標プログラム状態のうち、最上位目標プログラム状態にプログラムされる前記複数の第１マルチレベルセルのうち、第３マルチレベルセルを前記ワンショットパルスを用いて、プリプログラムする第１ＭＳＢプリプログラム、および前記複数の第１マルチレベルセルを前記第２増加型ステップパルスを用いて、前記第１ツー−ビットデータに相応する前記複数の目標プログラム状態にプログラムする第１ＭＳＢメインプログラムを遂行し、
    前記制御回路は、前記第１ＭＳＢプリプログラムおよび前記第１ＭＳＢメインプログラムは一回のシークエンスで遂行し、
    前記制御回路は、前記第１ＭＳＢプリプログラムを遂行するように、
    前記第３マルチレベルセルに接続された第１ビットラインにプログラム電圧を印加して、
    前記複数の第１マルチレベルセルのうち、前記第３マルチレベルセルを除いた第４マルチレベルセルに接続された第２ビットラインにプログラム禁止電圧を印加して、−前記第４マルチレベルセルは、前記複数の第１マルチレベルセルのうち、前記複数の目標プログラム状態のうち、前記最上位目標プログラム状態に隣接した目標プログラム状態にプログラムされるマルチレベルセルを含み、前記プログラム禁止電圧は前記プログラム電圧より高い−、
    前記第３マルチレベルセルを前記最上位目標プログラム状態に相応する中間プログラム状態にプリプログラムするように前記ワードラインに前記ワンショットパルスを印加して、
    前記中間プログラム状態に対する検証動作が遂行されなく、
    前記第１ＭＳＢメインプログラムは、前記第３マルチレベルセル及び前記第４マルチレベルセルを含む前記複数の第１マルチレベルセルにプログラムパルスを印加して、前記第３マルチレベルセル及び前記第４マルチレベルセルを含む前記複数の第１マルチレベルセルをプログラムする不揮発性メモリ装置。
18. 前記第３マルチレベルセルは、前記第１ＭＳＢメインプログラムによって、前記中間プログラム状態から前記中間プログラム状態の幅より狭い幅を有する前記最上位目標プログラム状態にプログラムされることを特徴とする請求項１７に記載の不揮発性メモリ装置。
19. 前記電圧生成器は、前記第３マルチレベルセルのうち、少なくとも一つのスレッショルド電圧を増加させる電圧レベルを有する前記ワンショットパルスを生成することを特徴とする請求項１７に記載の不揮発性メモリ装置。
20. 前記第１ＭＳＢプリプログラムの間前記第１ビットラインに印加される前記プログラム電圧は接地電圧であることを特徴とする請求項１７に記載の不揮発性メモリ装置。
21. 前記第１ＭＳＢプリプログラムの間、前記第１ビットラインに印加される前記プログラム電圧は接地電圧より高い電圧であることを特徴とする請求項１７に記載の不揮発性メモリ装置。
22. 前記制御回路は、前記第２ワードラインに隣接した第３ワードラインに接続された複数の第５マルチレベルセルに対する第３ＬＳＢプログラムが遂行された後、前記複数の第２マルチレベルセルに前記第２ツー−ビットデータのＭＳＢをプログラムする第２ＭＳＢプログラムを遂行し、
    前記第２ＭＳＢプログラムは、一回のシークエンスで遂行される第２ＭＳＢプリプログラムおよび第２ＭＳＢメインプログラムを含むことを特徴とする請求項１７に記載の不揮発性メモリ装置。

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