JP2012195047A

JP2012195047A - ページフラッグを有する不揮発性メモリ装置、それを含む駆動方法、及びメモリシステム

Info

Publication number: JP2012195047A
Application number: JP2012058495A
Authority: JP
Inventors: Ji-Sang Yi; 知▲尚▼ 李; Joon Suc Jang; 俊錫張; Sang-Hyun Chu; 相▲ヒュン▼ 朱
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2011-03-16
Filing date: 2012-03-15
Publication date: 2012-10-11
Also published as: US8694720B2; KR101893143B1; KR20120105854A; US20120239861A1

Abstract

【課題】データをランダム化させて格納する不揮発性メモリ装置、それのプログラム方法及び読出し方法、及びそれを含むメモリシステムが提供される。
【解決手段】本発明による不揮発性メモリ装置のプログラム方法は、第１ページプログラム動作の時、前記第１ページプログラムの可否に関連された情報を有する第１ページフラッグをプログラムする段階及び第２ページプログラム動作の時、前記第２ページプログラムの可否に関連された情報を有する第２ページフラッグをプログラムする段階を含む。上述したように本発明による不揮発性メモリ装置は、データをランダム化させて格納することによって、データの信頼性を向上させる。また、本発明による不揮発性メモリ装置は、読出し動作の時、ページのプログラムの可否にしたがってランダム化の可否を決定することによって、読出しエラーを減らし得る。
【選択図】図１

Description

本発明は不揮発性メモリ装置、それのプログラム方法及び読出し方法、及びそれを含むメモリシステムに関する。

半導体メモリ装置は、一般的に、衛星から消費者向け電子技術までの範囲に属するマイクロプロセッサーを基盤として応用されるとともに、コンピューターのようなデジタルロジック設計の最も必須的なマイクロ電子素子である。したがって、高い集積度及び速い速度のための縮小（Ｓｃａｌｉｎｇ）を通じて得られるプロセスの向上及び技術開発を含む半導体メモリの製造技術の進歩は他のデジタルロジック系列の性能基準を確立するのに役に立つ。
半導体メモリ装置は大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置とに分けられる。不揮発性半導体メモリ装置は電源が遮断されてもデータを格納できる。不揮発性メモリに格納されるデータはメモリ製造技術によって永久的であるか、或いは再プログラム可能である。不揮発性半導体メモリ装置はコンピューター、航行電子工学、通信、及び消費者電子技術産業のような広い範囲の応用でプログラム及びマイクロコードの格納するために使用される。

不揮発性メモリ装置の代表的な例としてフラッシュメモリ装置がある。最近ではメモリ装置に対する高集積要求が高くなることによって、１つのメモリセルにマルチビットを格納するマルチ−ビットメモリ装置が普遍化されている。

米国特許公開第２００９−０１８０３２３号公報米国特許公開第２０１０−０２２９００１号公報米国特許公開第２０１０−０２２９００７号公報米国特許公開第２０１０−０２５９９８３号公報米国特登録第７、６７２、１６２号公報米国特許公開第２０１０−０３１５８７５号公報米国特許公開第２０１０−００８２８９０号公報米国特許公開第２０１０−０３０６５８３号公報米国特登録第７、５０９，５８８号公報

本発明の目的はデータをランダム化させて格納する不揮発性メモリ装置を提供することにある。
本発明の目的は読出し動作の時、エラーを減らす不揮発性メモリ装置を提供するのにある。

本発明の実施形態によるメモリセルアレイでマルチレベル不揮発性メモリセルＭＬＣにマルチビットデータをプログラミングする方法は、前記ＭＬＣにデータの第１ページをプログラミングする段階と、前記第１ページの前記プログラミングに応答して初期第１フラッグ状態に第１ページフラッグをプログラミングする段階と、前記ＭＬＣにデータの第２ページをプログラミングする段階と、前記第２ページをプログラミングすることに応答して、前記第１ページがプログラムされたかを判別する段階と、もし、第１ページがプログラムされたら、前記第２ページをプログラミングすることに応答して前記初期第１フラッグ状態と異なる最後の第１ページフラッグ状態に前記第１ページフラッグをプログラミングする段階と、もし、第１ページがプログラムされなかったら、前記第２ページをプログラミングする間に前記第１ページフラッグのプログラミングを禁止する段階と、を含む。

本発明の実施形態によるメモリセルアレイでマルチレベル不揮発性メモリセルＭＬＣにマルチビットデータをプログラミングする方法は、第１論理ページＦＬＰの第１プログラミングを遂行する段階と、前記第１プログラミングに応答して第１フラッグ状態に第１ページフラッグをプログラミングする段階と、以後に、第２論理ページＳＬＰの第２プログラミングを遂行する段階と、前記第２プログラミングの間に前記第１ページフラッグのプログラミングを禁止する段階と、を含む。

本発明の実施形態によるマルチレベル不揮発性メモリセルＭＬＣのメモリセルアレイからマルチレベルセルデータを読み出す方法は、前記ＭＬＣに格納されたデータの第１ページに連関された第１ページフラッグを判別する段階と、もし、前記第１ページフラッグが設定されたら、前記ＭＬＣから第１読出しデータを読み出す段階と、デランダム化された第１読出しデータを発生するために前記第１読出しデータをデランダム化させる段階と、もし、前記第１ページフラッグが設定されなかったら、前記ＭＬＣから前記第１読出しデータを読み出す段階と、前記第１読出しデータを出力データとして提供する段階と、を含む。
本発明の実施形態による不揮発性メモリ装置及び制御器を含むメモリシステムを動作する方法において、前記不揮発性メモリ装置は、メーン領域に配列されたマルチレベルセルＭＬＣ及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含むメモリセルアレイ、前記メモリセルアレイから読出された読み出し、データを格納するページバッファ、前記制御器へ前記不揮発性メモリ装置から出力データを提供する入出力（Ｉ／Ｏ）回路、及び前記ページバッファから読出しデータを受信し、デランダム化動作無しで前記Ｉ／Ｏ回路に前記読出しデータをパスするか、或いは前記読出しデータからデランダム化された読出しデータを発生した後に前記Ｉ／Ｏ回路に前記デランダム化された読出しデータをパスするデランダマイザーを含み、第１読出し命令を受信する時、前記メモリセルアレイから前記ページバッファに読み出し、データの第１ページをローディングする段階及び前記第１ページフラッグを判別する段階と、もし、前記第１ページフラッグが設定されなかったら、デランダム化動作無しで前記第１ページを第１出力データに前記Ｉ／Ｏ回路にパスする段階と、もし、前記第１ページフラッグが設定されたら、デランダム化された第１読出しデータを発生する段階及び前記デランダム化された第１読出しデータを前記第１読出し出力データに前記Ｉ／Ｏ回路へパスする段階と、を含む。

本発明の実施形態による不揮発性メモリ装置は、メーン領域に配置されたマルチレベルセルＭＬＣ、スペア領域に配置された第１ページフラッグ、及び第２ページフラッグを含むメモリセルアレイと、前記メモリセルアレイから読出された読出しデータを格納するページバッファと、前記ページバッファから前記読出しデータを受信するデランダマイザーと、前記不揮発性メモリ装置から出力データを提供する入出力（Ｉ／Ｏ）回路と、
第１読出し命令に応答して、前記メモリセルアレイから前記第１ページバッファへデータの第１ページをローディングし、前記第１ページフラッグを判別する制御ロジックと、を含み、もし、前記第１ページフラッグが設定されなかったら、前記制御ロジックはデランダム化動作無しで前記第１ページを前記Ｉ／Ｏ回路へパスするように制御し、前記第１ページを前記出力データとして提供するように前記Ｉ／Ｏ回路を制御し、もし、前記第１ページフラッグが設定されたら、前記制御ロジックは前記第１ページをデランダム化させることによって、デランダム化された第１ページを発生するように前記デランダマイザーを制御し、前記デランダム化された第１ページを前記出力データとして提供するように前記Ｉ／Ｏ回路を制御する。

本発明の実施形態による不揮発性メモリ装置は、複数のワードライン及び複数のビットラインの配列を通じてアクセスされるスタックされた複数のメモリブロックを含む垂直構造を有し、メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含む垂直形メモリセルアレイと、前記メモリセルアレイから読出された読出しデータを格納するページバッファと、前記ページバッファから前記読出しデータを受信するデランダマイザーと、前記不揮発性メモリ装置から出力データを提供する入出力（Ｉ／Ｏ）回路と、第１読出し命令に応答して、前記メモリセルアレイから前記第１ページバッファへデータの第１ページをローディングし、前記第１ページフラッグを判別する制御ロジックと、を含み、もし、前記第１ページフラッグが設定されなかったら、前記制御ロジックはデランダム化動作無しで前記第１ページを前記Ｉ／Ｏ回路へパスするように制御し、前記第１ページを前記出力データとして提供するように前記Ｉ／Ｏ回路を制御し、もし、前記第１ページフラッグが設定されたら、前記制御ロジックは前記第１ページをデランダム化させることによって、デランダム化された第１ページを発生するように前記デランダマイザーを制御し、前記デランダム化された第１ページを前記出力データとして提供するように前記Ｉ／Ｏ回路を制御する。

本発明のその他の実施形態による不揮発性メモリ装置は、メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含むメモリセルアレイと、前記メモリセルアレイでプログラムされるマルチレベルデータを臨時的に格納するページバッファと、外部から提供された書込みデータを受信する入出力（Ｉ／Ｏ）回路と、前記Ｉ／Ｏ回路から前記書込みデータを受信するランダマイザーと、第１プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第１ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第１ページをプログラムするように前記ページバッファを制御した後、前記第１ページフラッグを設定し、第２プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第２ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第２ページをプログラムするように前記ページバッファを制御した後、前記第２ページフラッグを設定する制御ロジックと、を含む。

本発明のその他の実施形態による不揮発性メモリ装置は、複数のワードライン及び複数のビットラインの配列を通じてアクセスされるスタックされた複数のメモリブロックを含む垂直構造を有し、メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含む垂直形メモリセルアレイと、前記メモリセルアレイでプログラムされるマルチレベルデータを臨時的に格納するページバッファと、外部から提供された書込みデータを受信する入出力（Ｉ／Ｏ）回路と、前記Ｉ／Ｏ回路から前記書込みデータを受信するランダマイザーと、第１プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第１ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第１ページをプログラムするように前記ページバッファを制御した後、前記第１ページフラッグを設定し、第２プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第２ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第２ページをプログラムするように前記ページバッファを制御した後、前記第２ページフラッグを設定する制御ロジックと、を含む。

本発明の実施形態によるメモリカードは、１つのボードに機械的に設置されたメモリ制御器及び少なくとも１つの不揮発性メモリ装置を含み、前記少なくとも１つの不揮発性メモリ装置は、メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含むメモリセルアレイと、前記メモリセルアレイでプログラムされるマルチレベルデータを臨時的に格納するページバッファと、外部から提供された書込みデータを受信する入出力（Ｉ／Ｏ）回路と、前記Ｉ／Ｏ回路から前記書込みデータを受信するランダマイザーと、第１プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第１ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第１ページをプログラムするように前記ページバッファを制御した後、前記第１ページフラッグを設定し、第２プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第２ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第２ページをプログラムするように前記ページバッファを制御した後、前記第２ページフラッグを設定する制御ロジックと、を含む。
本発明の実施形態によるソリッドステートドライブＳＳＤは、メモリ制御器及び複数のチャンネルの中で選択されたいずれか１つを通じて前記メモリ制御器によって各々制御される複数のフラッシュメモリ装置を含み、前記複数のフラッシュメモリ装置の各々は、
メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含むメモリセルアレイと、前記メモリセルアレイでプログラムされるマルチレベルデータを臨時的に格納するページバッファと、外部から提供された書込みデータを受信する入出力（Ｉ／Ｏ）回路と、前記Ｉ／Ｏ回路から前記書込みデータを受信するランダマイザーと、第１プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第１ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第１ページをプログラムするように前記ページバッファを制御した後、前記第１ページフラッグを設定し、第２プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第２ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第２ページをプログラムするように前記ページバッファを制御した後、前記第２ページフラッグを設定する制御ロジックと、を含む。

本発明の実施形態によるシステムは、バスを通じてソリッドステートドライブＳＳＤに連結されたプロセッサー、前記ＳＳＤはメモリ制御器、及び複数のチャンネルの中で選択されたいずれか１つを通じて前記メモリ制御器によって各々制御される複数のフラッシュメモリ装置を含み、前記複数のフラッシュメモリ装置の各々は、メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含むメモリセルアレイと、前記メモリセルアレイでプログラムされるマルチレベルデータを臨時的に格納するページバッファと、外部から提供された書込みデータを受信する入出力（Ｉ／Ｏ）回路と、前記Ｉ／Ｏ回路から前記書込みデータを受信するランダマイザーと、第１プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第１ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第１ページをプログラムするように前記ページバッファを制御した後、前記第１ページフラッグを設定し、第２プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第２ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第２ページをプログラムするように前記ページバッファを制御した後、前記第２ページフラッグを設定する制御ロジックと、を含む。

上述したように本発明による不揮発性メモリ装置は、データをランダム化させて格納することによって、データの信頼性を向上させる。
また、本発明による不揮発性メモリ装置は、読出し動作の時、ページのプログラムの可否にしたがってランダム化の可否を決定することによって、読出しエラーを減らし得る。

本発明の実施形態による不揮発性メモリ装置を例示的に示す図面である。図１に示されたランダム化回路のデータ出力動作を例示的に示す図面である。図１に示されたランダム化回路のデータ入力動作を例示的に示す図面である。図１に示された不揮発性メモリ装置のページプログラム順序を例示的に示す図面である。図４に示されたページプログラムにしたがう閾値電圧分布を例示的に示す図面である。図４に示されたページプログラムにしたがう閾値電圧分布を例示的に示す図面である。図１に示された不揮発性メモリ装置のＬＳＢフラッグプログラム方法を例示的に示すフローチャートである。図１に示された不揮発性メモリ装置のＬＳＢフラッグプログラム方法を例示的に示すフローチャートである。第１ページプログラム動作の時、ＬＳＢフラッグプログラム方法を示す閾値電圧分布を例示的に示す図面である。第１ページプログラム動作が遂行されない状態で第２ページプログラム動作の時、ＬＳＢフラッグプログラム方法を示す閾値電圧分布を例示的に示す図面である。第１ページプログラム動作が遂行された後、第２ページプログラム動作の時、ＬＳＢフラッグプログラム方法を示す閾値電圧分布を例示的に示す図面である。第１ページプログラム動作が遂行された後、第２ページプログラム動作の時、ＬＳＢフラッグプログラム方法を示す閾値電圧分布を例示的に示す図面である。図１０は図１に示された不揮発性メモリ装置のＭＳＢフラッグプログラム方法を例示的に示すフローチャートである。図１１は第１ページプログラム動作が遂行されない状態で第２ページプログラム動作の時、ＭＳＢフラッグプログラム方法を示す閾値電圧分布を例示的に示す図面である。図１に示された不揮発性メモリ装置で各ページプログラム動作の時、フラッグの位置を整理した表である。図１に示された不揮発性メモリ装置で各ページプログラム動作の時、フラッグの位置を整理した表である。図１に示された不揮発性メモリ装置でＬＳＢ読出し動作を例示的に示すフローチャートである。図１に示された不揮発性メモリ装置で第１及び第２ページがプログラムされなかった時のＬＳＢ読出し動作を例示的に示す図面である。図１に示された不揮発性メモリ装置で第１ページはプログラムされ、第２ページはプログラムされなかった時のＬＳＢ読出し動作を例示的に示す図面である。図１に示された不揮発性メモリ装置で第１ページはプログラムされなく、第２ページはプログラムされた時のＬＳＢ読出し動作を例示的に示す図面である。図１に示された不揮発性メモリ装置で第１及び第２ページがプログラムされた時のＬＳＢ読出し動作を例示的に示す図面である。図１に示された不揮発性メモリ装置で第１及び第２ページがプログラムされた時のＬＳＢ読出し動作を例示的に示す図面である。図１に示された不揮発性メモリ装置でＭＳＢ読出し動作を例示的に示すフローチャートである。図１に示された不揮発性メモリ装置で第１及び第２ページがプログラムされなかった時のＬＳＢ読出し動作を例示的に示す図面である。図１に示された不揮発性メモリ装置で第１ページはプログラムされ、第２ページはプログラムされなかった時のＭＳＢ読出し動作を例示的に示す図面である。図１に示された不揮発性メモリ装置１００で第１ページはプログラムされなく、第２ページはプログラムされた時のＭＳＢ読出し動作を例示的に示す図面である。図１に示された不揮発性メモリ装置で第１及び第２ページはプログラムされなかった時のＭＳＢ読出し動作を例示的に示す図面である。図１に示された不揮発性メモリ装置で第１及び第２ページはプログラムされなかった時のＭＳＢ読出し動作を例示的に示す図面である。図１に示された不揮発性メモリ装置でフラッグの位置にしたがってランダム選択信号の状態を例示的に整理した表である。図１に示された不揮発性メモリ装置でフラッグの位置にしたがってランダム選択信号の状態を例示的に整理した表である。本発明の他の実施形態による不揮発性メモリ装置を例示的に示す図面である。本発明のその他の実施形態による不揮発性メモリ装置を例示的に示す図面である。図２５に示された不揮発性メモリ装置のページプログラム方法を例示的に示す図面である。図２５に示された不揮発性メモリ装置のページプログラム方法を例示的に示す図面である。図２５に示された不揮発性メモリ装置でフラッグの位置にしたがってランダム選択信号の状態を例示的に整理した表である。図２５に示された不揮発性メモリ装置でフラッグの位置にしたがってランダム選択信号の状態を例示的に整理した表である。本発明の実施形態による３次元、或いは垂直形メモリセルアレイが結合したことを示すブロックダイヤグラムである。図２８の垂直形メモリセルアレイを例示的に示す部分的な回路である。本発明による不揮発性メモリ装置の多様な実施形態を示す図面である。本発明による不揮発性メモリ装置の多様な実施形態を示す図面である。本発明による不揮発性メモリ装置の多様な実施形態を示す図面である。本発明による不揮発性メモリ装置の多様な実施形態を示す図面である。本発明による不揮発性メモリ装置の多様な実施形態を示す図面である。本発明による不揮発性メモリ装置の多様な実施形態を示す図面である。本発明による不揮発性メモリ装置の多様な実施形態を示す図面である。本発明による不揮発性メモリ装置の多様な実施形態を示す図面である。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように本発明の実施形態を添付されたの図面を参照して説明する。

本発明の実施形態による不揮発性メモリ装置はＮＡＮＤフラッシュメモリ（ＮＡＮＤＦｌａｓｈＭｅｍｏｒｙ）、垂直形ＮＡＮＤフラッシュメモリ（ＶｅｒｔｉｃａｌＮＡＮＤ）、ＮＯＲフラッシュメモリ（ＮＯＲＦｌａｓｈＭｅｍｏｒｙ）、抵抗性ＲＡＭ（ＲｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ＲＲＡＭ（登録商標））、相変化メモリ（Ｐｈａｓｅ−ＣｈａｎｇｅＭｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（ＭａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（ＦｅｒｒｏｅｌｅｃｔｒｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ＦＲＡＭ（登録商標））、スピン注入磁化反転メモリ（ＳｐｉｎＴｒａｎｓｆｅｒＴｏｒｑｕｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ：ＳＴＴ−ＲＡＭ）等であり得る。また、本発明の不揮発性メモリ装置は３次元アレイ構造（Ｔｈｒｅｅ−ＤｉｍｅｎｔｉｏｎａｌＡｒｒａｙＳｔｒｕｃｔｕｒｅ）で具現され得る。本発明は電荷格納層が伝導性浮遊ゲートで構成されたフラッシュメモリ装置は勿論、電荷格納層が絶縁膜で構成されたチャージトラップ形フラッシュ（ＣｈａｒｇｅＴｒａｐＦｌａｓｈ、“ＣＴＦ”と称する）にも全て適用できる。以下では説明を簡単にするために、本発明の不揮発性メモリ装置がＮＡＮＤフラッシュメモリ装置であると仮定する。

図１は本発明の実施形態による不揮発性メモリ装置１００を例示的に示す図面である。図１を参照すれば、不揮発性メモリ装置１００はメモリセルアレイ１１０、ローデコーダー１２０、電圧発生回路１３０、ページバッファ回路１４０、ランダム化回路１５０、入出力回路１６０、及び制御ロジック１７０を含む。

メモリセルアレイ１１０は複数のメモリブロック（図示せず）を含む。図１では１つのメモリブロックのみが示されている。各々のメモリブロックは、複数のページ（以下、‘物理ページ：ｐｈｙｓｉｃａｌｐａｇｅｓ’）を含む。ここで、各々の物理ページは１つのワードラインに連結されているメモリセルの集合である。

各々の物理ページは複数のメモリセルを含む。ここで、各々のメモリセルはコントロールゲートとフローティングゲートとを有するセルトランジスターを含む。各々のメモリセルは、少なくとも２ビットのデータを格納できる。

２ビットのデータを格納する不揮発性メモリ装置の場合、１つの物理ページに２つの論理ページ（ｌｏｇｉｃａｌｐａｇｅｓ）が格納され得る。ここで、各々の論理ページは１つの物理ページに同時にプログラムできるデータの集合である。以下では最下位ビット（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ；ＬＳＢ）を格納するための論理ページを第１ページ（１ｓｔｐａｇｅ、即ち、‘ＬＳＢページ’）、最上位ビット（ＭｏｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ；ＭＳＢ）を格納するための論理ページを第２ページ（２ｎｄｐａｇｅ、即ち、‘ＭＳＢページ’）と称する。以下では説明を簡単にするために複数のメモリセルの各々が２ビットのデータを格納すると仮定する。

以下では、ワードラインＷＬｍ−２に連結された物理ページ１１１に対して説明する。物理ページ１１１は使用者データを格納するためのメーン領域（ｍａｉｎａｒｅａ、１１２）及び物理ページ１１１の管理情報を格納するためのスペア領域（ｓｐａｒｅａｒｅａ、１１４）を含む。ここで、物理ページ１１１の管理情報には、物理ページ１１１のプログラム動作及び消去動作の回収、ＬＳＢプログラムの可否情報、ＭＳＢプログラムの可否情報、エラー訂正コード等が包含され得る。

スペア領域１１４は、物理ページ１１１のＬＳＢプログラムの可否に関連された情報（或いは、フラッグ）を格納するメモリセル（以下、‘第１フラッグセル’と称する）を有する第１フラッグセル領域１１５及び物理ページ１１１のＭＳＢプログラムの可否に関連された情報（或いは、フラッグ）を格納するメモリセル（以下、‘第２フラッグセル’と称する）を有する第２フラッグセル領域１１６を含む。一方、スペア領域に対するより詳細な事項は本出願の出願人によって出願され、本出願の参考文献として引用された特許文献１で説明される。

実施形態において、物理ページ１１１に対するＬＳＢプログラム動作の時、各々の第１フラッグセルは同一なデータを格納する。例えば、ＬＳＢプログラム動作の時、各々の第１フラッグセルはデータ‘０’を格納する。即ち、ＬＳＢプログラム動作の時、各々の第１フラッグセルはデータ‘０’がプログラムされる。ここで、データ‘０’はプログラム動作が遂行されたことを意味する。したがって、第１フラッグセルに格納されたデータを読み出すことによって、物理ページのＬＳＢプログラムの可否が決定され得る。
実施形態において、物理ページ１１１に対するＭＳＢプログラム動作の時、各々の第２フラッグセルは同一なデータを格納する。例えば、ＭＳＢプログラム動作の時、各々の第２フラッグセルはデータ‘０’を格納する。したがって、第２フラッグセルに格納されたデータを読み出すことによって、物理ページのＭＳＢプログラムの可否が決定され得る。
上からはワードラインＷＬｍ−２に連結された物理ページ１１１のみに対して説明したが、残りのワードラインＷＬ０〜ＷＬｍ−３、ＷＬｍ−１に連結された物理ページに対する説明も同一である。

また、各々のメモリブロックは複数のセルストリングを含む。各々のセルストリングは、ストリング選択ライン（ＳｔｒｉｎｇＳｅｌｅｃｔｉｏｎＬｉｎｅ；ＳＳＬ）に連結されるストリング選択トランジスター、複数のワードラインＷＬ０〜ＷＬｍ−１（ｍは２以上の整数）に連結される複数のメモリセル及び接地選択ライン（ＧｒｏｕｎｄＳｅｌｅｃｔｉｏｎＬｉｎｅ；ＧＳＬ）に連結される接地選択トランジスターを含む。ここで、ストリング選択トランジスターは複数のビットラインＢＬ０〜ＢＬｎ−１、１ＦＢＬ１〜１ＦＢＬｉ、２ＦＢＬ１〜２ＦＢＬｊ（ｎは２以上の整数、ｉ及びｊは１以上の整数）に連結され、接地選択トランジスターは共通ソースライン（ＣｏｍｍｏｎＳｏｕｒｃｅＬｉｎｅ；ＣＳＬ）に連結される。ここで、共通ソースラインＣＳＬはＣＳＬドライバー（図示せず）から接地電圧、或いはＣＳＬ電圧（例えば、電源電圧ＶＤＤ）を受信され得る。

ローデコーダー１２０は選択ラインＳＳＬ、ＧＳＬ、或いはワードラインＷＬ０〜ＷＬｍ−１を通じてメモリセルアレイ１１０に連結される。ローデコーダー１２０は入力されたアドレスＡＤＤＲに応答して複数のメモリブロックの中でいずれか１つを選択し、入力されたバイアス電圧を選択されたメモリブロックのワードラインＷＬ０〜ＷＬｍ−１に伝達する。ここで、バイアス電圧はプログラム電圧、パス電圧、検証電圧、読出し電圧、読出しパス電圧、消去電圧等である。

電圧発生回路１３０は不揮発性メモリ装置１００の動作に必要であるバイアス電圧を発生する。ここで、発生されたバイアス電圧はローデコーダー１２０へ提供される。電圧発生回路１３０は、図示しないが、高電圧発生器、低電圧発生器、及び負電圧発生器を包含できる。

ページバッファ回路１４０はビットラインＢＬ０〜ＢＬｎ−１、１ＦＢＬ１〜１ＦＢＬｉ、２ＦＢＬ１〜２ＦＢＬｊを通じてメモリセルアレイ１１０に連結される。ページバッファ回路１４０は選択された論理ページにプログラムされるデータを臨時的に格納するか、或いは選択された論理ページから読み出されたデータを臨時的に格納する。
ページバッファ回路１４０はメーンページバッファ領域１４２及びスペアページバッファ領域１４４を含む。メーンページバッファ領域１４２は各々のビットラインＢＬ０〜ＢＬｎ−１に連結されたページバッファＰＢ０〜ＰＢｎ−１を含む。スペアページバッファ領域１４４は各々の第１フラッグビットライン１ＦＢＬ１〜１ＦＢＬｉに連結されたページバッファ１ＦＰＢ１〜１ＦＰＢｉ（以下、第１フラッグセル用ページバッファ）及び各々の第２フラッグビットライン２ＦＢＬ１〜２ＦＢＬｊに連結されたページバッファ２ＦＰＢ１〜２ＦＰＢｊ（以下、第２フラッグセル用ページバッファ）を含む。各々のページバッファＰＢ０〜ＰＢｎ−１、１ＦＰＢ１〜１ＦＰＢｊ、２ＦＰＢ１〜２ＦＰＢｊは１つのビットラインに連結させるか（ａｌｌＢＬ構造）、或いは２つ或いはその以上のビットラインに連結され得る（ｓｈｉｅｌｄＢＬ構造）。

ランダム化回路１５０はランダム選択信号ＲＳＥＬに応答してデータＤ、ＲＤ／Ｄをランダム化するか、或いはバイパスさせる。即ち、ランダム化回路１５０はランダム選択信号ＲＳＥＬに応答してオン（Ｏｎ、或いは、‘活性化’）されるか、或いはオフ（Ｏｆｆ、或いは、‘非活性化’）される。ここで、ランダム選択信号ＲＳＥＬは物理ページのＬＳＢプログラムの可否、或いはＭＳＢプログラムの可否に関連された情報に基づいて決定される。ここで、データＤ、ＲＤ／Ｄは入力動作（或いは、プログラム動作）に関連されたデータＤと出力動作（或いは、読出し動作）に関連されたデータＲＤ／Ｄとに区分される。出力動作に関連されたデータＲＤ／ＤでデータＲＤはランダム化されたデータを意味し、データＤはランダム化されないオリジナルデータ（ｏｒｉｇｉｎａｌｄａｔａ）を意味する。ここで、出力動作に関連されたデータＲＤ／Ｄはページバッファ回路１４０から入力される。

ランダム化回路１５０は入力動作の時、入力されたデータＤをランダム選択信号ＲＳＥＬに応答してランダム化させ、ランダム化されたデータＲＤをページバッファ回路１４０のメーンページバッファ領域１４２へ入力する。
また、ランダム化回路１５０は出力動作の時、ページバッファ回路１４０のメーンページバッファ領域１４２から出力されたデータＲＤ／Ｄをランダム選択信号ＲＳＥＬに応答してデランダム化させるか、或いはバイパスさせ、デランダム化データ或いはバイパスされたオリジナルデータＤ、ＲＤ／Ｄを出力する。一方、ランダム化回路１５０に対するさらに詳細な事項は本出願の出願人によって出願され、本出願の参考文献として特許文献２及び特許文献３の組み込みによって説明される。

入出力回路１６０は入力動作の時、外部からデータＤを受信してランダム化回路１５０へ出力するか、或いは出力動作の時、ランダム化回路１５０から出力されたデータＤ、ＲＤ／Ｄを受信して外部へ出力する。

制御ロジック１７０は不揮発性メモリ装置１００の全般的な動作を制御する。制御ロジック１７０は外部から印加される制御信号（図示せず）及び命令語（図示せず）を解釈し、解釈結果に応答してローデコーダー１２０、電圧発生回路１３０、ページバッファ回路１４０、ランダム化回路１５０、及び入出力回路１６０を制御する。

特に、制御ロジック１７０は入力或いは出力動作の時、物理ページのＬＳＢプログラムの可否或いはＭＳＢプログラムの可否に関連された情報を格納する第１或いは第２フラッグセル領域１１５、１１６のデータを読み出し、読み出されたデータに基づいてランダム化回路１５０の活性可否を決定するためのランダム選択信号ＲＳＥＬを発生するランダム化決定回路１７２を含む。

ランダム化決定回路１７２は入力動作の時（プログラム動作の時）、或いは出力動作の時（読出し動作の時）、第１フラッグセル領域１１５（或いは‘第１フラッグセル’）から読み出されたデータを格納する第１フラッグセル用ページバッファ１ＦＢ１〜１ＦＢｉにデータを受信して多数決判定（ｍａｊｏｒｉｔｙｄｅｃｉｓｉｏｎ）によって対応する物理ページのＬＳＢプログラムの可否を決定するか、或いは第２フラッグセル領域１１６（或いは、‘第２フラッグセル’）から読み出されたデータを格納する第２フラッグセル用ページバッファ２ＦＢ１〜２ＦＢｊにデータを受信して多数決判定によって対応する物理ページのＭＳＢプログラムの可否を決定する。ランダム化決定回路１７２は決定されたＬＳＢプログラムの可否、或いはＭＳＢプログラムの可否に基づいてランダム選択信号ＲＳＥＬを発生する。

実施形態において、ランダム選択信号ＲＳＥＬはオン状態を指示するレベルとオフ状態を指示するレベルとを有することができる。例えば、オン状態を指示するレベルはハイレベル（例えば、電源電圧）であり、オフ状態を指示するレベルはローレベル（例えば、接地電圧）であり得る。他の実施形態において、オン状態を指示するレベルはローレベルであり、オフ状態を指示するレベルはハイレベルであり得る。以下では説明を簡単にするためにオン状態を指示するレベルがハイレベルであり、オフ状態を指示するレベルがローレベルであると仮定する。

実施形態において、ランダム化決定回路１７２から発生されたランダム選択信号ＲＳＥＬがハイレベルであれば、ランダム化回路１５０は入力されたデータにランダム化動作を遂行する。反面、ランダム化決定回路１７２から発生されたランダム選択信号ＲＳＥＬがローレベルであれば、ランダム化回路１５０は入力されたデータＤをバイパスさせる。
他の実施形態において、ランダム選択信号ＲＳＥＬはオン状態を指示する信号とオフ状態を指示する信号とを各々有することができる。

本発明の実施形態による不揮発性メモリ装置１００は物理ページに格納されるデータをランダム化させることによって、ストリング方向（或いは、カラム方向）及びワードライン方向（或いは、ロー方向）に属するメモリセルの状態を均一に分布させ得る。これに各ストリングに属するメモリセルの状態が均一に分布されることによって、読出し動作の時、読出しマージンが向上され得る。

また、本発明の実施形態による不揮発性メモリ装置１００は物理ページのＬＳＢプログラムの可否に関連された情報或いはＭＳＢプログラムの可否に関連された情報を格納することによって、出力動作の時、ＬＳＢプログラムの可否或いはＭＳＢプログラムの可否を基づいてデータのランダム化の可否を決定することができる。したがって、本発明の実施形態による不揮発性メモリ装置１００は出力動作の時、ランダム化されないオリジナルデータＤがデランダム化されて読み出されるエラーを防止することができる。

図２は図１に示されたランダム化回路１５０のデータ出力動作を例示的に示す図面である。図２を参照すれば、ランダム化回路１５０は論理演算器１５２、ランダムシークェンス発生器１５４、及び選択器１５６を含む。

論理演算器１５２はランダム化されたデータＲＤ及びランダムシークェンスデータＲＳＤを排他的な論理合（以下、‘ＸＯＲ’と称する）演算することによって、ランダム化されたデータＲＤをデランダム化させる。ここで、ランダム化されたデータＲＤの大きさ及びランダムシークェンスデータＲＳＤの大きさは同一であり得る。他の実施形態において、ランダム化されたデータＲＤの大きさ及びランダムシークェンスデータＲＳＤの大きさは同一でないこともあり得る。以下では説明を簡単にするためにランダム化されたデータＲＤの大きさ及びランダムシークェンスデータＲＳＤの大きさが同一であると仮定する。
仮に、ランダム化されたデータＲＤがデータＤとランダムシークェンスＲＳＤのＸＯＲ値であれば、デランダム化されたデータＤＲＤはランダム化されないオリジナルデータＤである。これは下の数学式のように表現される。

ランダムシークェンス発生器１５４はデータ出力動作の時、ランダムシークェンスデータＲＳＤを発生する。ランダムシークェンス発生器１５４少なくとも１つのシード値（ｓｅｅｄｖａｌｕｅ）に基づいてランダムシークェンスデータＲＳＤを発生する。実施形態において、少なくとも１つのシード値は入力アドレス或いは常数値等でなり得る。ここで、入力アドレスは論理ページ或いは物理ページに対応する数字であり得る。ここで、常数値は不揮発性メモリ装置１００（図１参照）の内部に格納され得る。

一方、図２に示された論理演算器１５２はページバッファ回路１４０（図１参照）の内部に配置され得る。

一方、ランダムシークェンス発生器１５４に対するさらに詳細なことは本出願の出願人によって出願され、本出願の参考文献として引用された特許文献４で説明される。

選択器１５６はランダム選択信号ＲＳＥＬに応答してページバッファ回路１４０のメーンページバッファ領域１４２から出力されたデータＲＤ或いはＤを論理演算器１５２へ入力するか、或いはバイパスさせるかを選択する。例えば、ランダム化されたデータＲＤは論理演算器１５２へ入力され、ランダム化されないオリジナルデータＤはバイパスされる。
本発明の実施形態によるランダム化回路１５０はデータ出力動作の時（或いは、読出し動作の時）、ランダム選択信号ＲＳＥＬに応答してランダム化されたデータＲＤをデランダム化させるか、或いはランダム選択信号ＲＳＥＬに応答してランダム化されないオリジナルデータＤをバイパスさせ得る。これに、ランダム化回路１５０はデータ出力動作の時、ランダム化されないオリジナルデータＤをデランダム化させるエラーを防止することができる。

図３は図１に示されたランダム化回路１５０のデータ入力動作を例示的に示す図面である。図３を参照すれば、ランダム化回路１５０はデータ入力動作の時（或いは、プログラム動作の時）、入力されたデータＤとランダムシークェンスデータＲＳＤとをＸＯＲ演算することによって、データＤをランダム化させる。ここで、入力されたデータＤは入出力回路１６０（図１参照）から直接的に出力されたことであるか、或いはランダム選択信号ＲＳＥＬ（図２参照）に応答して選択器１５６（図２参照）で選択されたことであり得る。
一方、ランダム化されたデータＲＤはプログラム動作のためにページバッファ回路１４０（図１参照）のメーンページバッファ領域１４２へ出力される。

本発明の実施形態によるランダム化回路１５０はデータ入力動作の時、入力されたデータＤをランダム化させ、ランダム化されたデータＲＤをメーンページバッファ領域１４２へ出力させる。

図２及び図３でランダム化回路１５０は出力動作及び入力動作の時、１つの論理演算器１５２及び１つのランダムシークェンス発生器１５４を利用してランダム化動作或いはデランダム化動作を遂行する。しかし、本発明が必ずしもこれに限定されない。本発明の実施形態によるランダム化回路はランダム化動作を遂行するためのランダム化ユニットとデランダム化動作を遂行するためのデランダム化ユニットとを各々具備することができる。
本発明の実施形態による不揮発性メモリ装置１００は１つのワードラインに少なくとも２つの論理ページをプログラムする。以下では説明を簡単にするために、１つのワードラインに２つの論理ページがプログラムされると仮定する。ここで、２つの論理ページは、下位ビットＬＳＢがプログラムされる第１ページ（或いは、ＬＳＢページ）と、上位ビットＭＳＢがプログラムされる第２ページ（或いは、ＭＳＢページ）である。

本発明の実施形態による不揮発性メモリ装置１００はプログラムされた隣接するワードラインの間のプログラム障害（ｐｒｏｇｒａｍｄｉｓｔｕｒｂａｎｃｅ）を減らすために各ワードラインに対応する論理ページに対して事前に決定された規則にしたがうページプログラムの順にプログラム動作を遂行できる。

図４は図１に示された不揮発性メモリ装置１００のページプログラム順序を例示的に示す図面である。図４を参照すれば、ページプログラム順序は、ワードラインＷＬ０の第１ページが先ずプログラムされ、その後に次のワードラインＷＬ１の第１ページがプログラムされ、その後にワードラインＷＬ０の第２ページがプログラムされ、その後にワードラインＷＬ２の第１ページがプログラムされる。各ワードラインに対して上述されたページプログラム順序にしたがって第１及び第２ページがプログラムされる。ここで、ページプログラム順序にしたがって論理アドレスの値が設定される。
図４では第１ページプログラムされた後に第２ページがプログラムされる。しかし、本発明のプログラム動作が必ずしもこれに限定されない。本発明のプログラム動作は、第１ページプログラムの可否に関わらずに第２ページがプログラムされるように行われることもあり得る。

図５Ａは第１ページプログラムにしたがう閾値電圧分布を示す図面である。図５Ａを参照すれば、第１ページプログラムにしたがう閾値電圧分布は、消去状態Ｅとプログラム状態Ｐとを含む。実施形態において、消去状態Ｅはデータ‘１’に対応され、プログラム状態Ｐはデータ‘０’に対応される。第１読出し電圧Ｒ１は消去状態Ｅとプログラム状態Ｐとを判別するための電圧である。図５Ｂは第２ページプログラムにしたがう閾値電圧分布を示す図面である。

図５Ａでは消去状態Ｅがデータ‘１’に対応され、プログラム状態Ｐがデータ‘０’に対応されることと示した。しかし、本発明が必ずしもこれに限定されない。他の実施形態において、消去状態Ｅはデータ‘０’に対応され、プログラム状態Ｐはデータ‘１’に対応されることもあり得る。以下では説明を簡単にするために、消去状態Ｅがデータ‘１’に対応され、プログラム状態Ｐがデータ‘０’に対応されると仮定する。

図５Ｂを参照すれば、第２ページプログラムにしたがう閾値電圧分布は、消去状態Ｅ、第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、及び第３プログラム状態Ｐ３を含む。実施形態において、消去状態Ｅはデータ‘１１’に対応され、第１プログラム状態Ｐ１はデータ‘０１’に対応され、第２プログラム状態Ｐ２はデータ‘００’に対応され、及び第３プログラム状態Ｐ３はデータ‘１０’に対応される。

図５Ｂでは消去状態Ｅ、第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、及び第３プログラム状態Ｐ３が‘１１’、‘０１’、‘００’及び‘１０’に各々対応されることと示した。しかし、本発明が必ずしもこれに限定されない。本発明の状態Ｅ、Ｐ１、Ｐ２、Ｐ３に対する２ビットデータのオーダリングは多様に具現できる。以下では説明を簡単にするために、消去状態Ｅ、第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、及び第３プログラム状態Ｐ３が‘１１’、‘０１’、‘００’及び‘１０’に各々対応されると仮定する。

再び図５Ｂを参照すれば、第１読出し電圧Ｒ１は消去状態Ｅと第１プログラム状態Ｐ１とを判別するための電圧であり、第２読出し電圧Ｒ２は第１プログラム状態Ｐ１と第２プログラム状態Ｐ２とを判別するための電圧であり、第３読出し電圧Ｒ３は第２プログラム状態Ｐ２と第３プログラム状態Ｐ３とを判別するための電圧である。

本発明の実施形態による不揮発性メモリ装置１００は第１ページプログラム動作の時、ＬＳＢフラッグ（或いは、第１ページフラッグ）をプログラムし、第２ページプログラム動作の時、ＭＳＢフラッグ（或いは、第２ページフラッグ）をプログラムする。ここで、ＬＳＢフラッグは、ＬＳＢプログラムの可否に関連された情報として図１に示された第１フラッグセル領域１１５にプログラムされる。ここで、ＭＳＢフラッグは、ＭＳＢプログラムの可否に関連された情報として図１に示された第２フラッグセル領域１１６にプログラムされる。

図６Ａは図１に示された不揮発性メモリ装置１００のＬＳＢフラッグプログラム方法に対する第１実施形態を示すフローチャートである。図１、図５及び図６Ａを参照すれば、ＬＳＢフラッグプログラム方法は次の通りである。制御ロジック１７０（図１参照）は第１ページプログラム動作であるか否かを判別する（Ｓ１１０）。ここで、第１ページプログラム動作であるか否かは、プログラム動作の時、入力されたアドレスに基づいて分かることができる。例えば、図４に示されたように入力されたアドレスが奇数であれば、第１ページプログラム動作が実行されることを意味する。

仮に、第１ページプログラム動作であれば、図５Ａに示されたように、ＬＳＢフラッグがプログラム状態Ｐにプログラムされる（Ｓ１２０）。ＬＳＢフラッグは、図１に示された第１フラッグ領域１１５の第１フラッグセルにプログラムされる。反面、第１ページプログラム動作でなければ、Ｓ１３０段階が進入される。

制御ロジック１７０は第２ページプログラム動作であるか否かを判別する（Ｓ１３０）。ここで、第２ページプログラム動作であるか否かは、プログラム動作の時、入力されたアドレスに基づいて分かることができる。例えば、図４に示されたように入力されたアドレスが偶数であれば、第２ページプログラム動作が実行されることを意味する。
仮に、第２ページプログラム動作であれば、ＬＳＢフラッグはプログラム禁止される（Ｓ１６５）。反面、第２ページプログラム動作でなければ、ＬＳＢフラッグプログラム動作は完了される。

上述されたように、ＬＳＢフラッグプログラム方法は、第１ページプログラム動作の時、ＬＳＢフラッグをプログラム状態Ｐにプログラムさせ、第２ページプログラム動作の時、ＬＳＢフラッグをプログラム禁止させる。

図６ＡでＬＳＢフラッグプログラム動作は第２ページプログラム動作の時、ＬＳＢフラッグがプログラム禁止される。しかし、本発明のＬＳＢフラッグプログラム動作が必ずしもこれに限定されない。本発明によるＬＳＢフラッグプログラム動作は第２ページプログラム動作の時、ＬＳＢフラッグをプログラムすることができる。

図６Ｂは図１に示された不揮発性メモリ装置１００のＬＳＢフラッグプログラム方法に対する第２実施形態を示すフローチャートである。図１、図５及び図６Ｂを参照すれば、ＬＳＢフラッグプログラム方法は次の通りである。制御ロジック１７０（図１参照）は第１ページプログラム動作であるか否かを判別する（Ｓ１１０）。ここで、第１ページプログラム動作であるか否かは、プログラム動作の時、入力されたアドレスに基づいて分かることができる。例えば、図４に示されたように入力されたアドレスが奇数であれば、第１ページプログラム動作が実行されることを意味する。

制御ロジック１７０は第２ページプログラム動作であるか否かを判別する（Ｓ１３０）。ここで、第２ページプログラム動作であるか否かは、プログラム動作の時、入力されたアドレスに基づいて分かることができる。例えば、図４に示されたように入力されたアドレスが偶数であれば、第２ページプログラム動作が実行されることを意味する。
仮に、第２ページプログラム動作であれば、制御ロジック１７０は第１ページがプログラムされたか否かを判別する（Ｓ１４０）。ここで、第１ページのプログラムの可否は、第１フラッグ領域１１５の第１フラッグセルに格納されたデータを読み出すことによって判別される。反面、第２プログラム動作でなければ、ＬＳＢフラッグプログラム動作が完了される。

仮に、第１ページがプログラムされたら、ＬＳＢフラッグは、図５Ｂに示された第２プログラム状態Ｐ２にプログラムされる（Ｓ１５０）。反面、第１ページがプログラムされなかったら、ＬＳＢフラッグはプログラム禁止される（Ｓ１６０）。即ち、ＬＳＢフラッグは消去状態Ｅに存在する。

上述されたように、ＬＳＢフラッグプログラム方法は、第１ページプログラム動作の時、ＬＳＢフラッグをプログラム状態Ｐにプログラムさせ、第２ページプログラム動作の時、ＬＳＢフラッグを第２プログラム状態Ｐ２にプログラムさせる。

図６Ｂで、第２ページプログラム動作の時、ＬＳＢフラッグが第２プログラム状態Ｐ２にプログラムされるが、本発明はこれに限定されない。本発明によるＬＳＢフラッグプログラム方法は、第２ページプログラム動作の時、ＬＳＢフラッグを第３プログラム状態Ｐ３にプログラムさせることもあり得る。

図７は第１ページプログラム動作の時、ＬＳＢフラッグプログラム方法を示す閾値電圧分布を例示的に示す図面である。図７を参照すれば、ＬＳＢフラッグＬＦは第１ページプログラム動作の時、プログラム状態Ｐにプログラムされる。

図８は第１ページプログラム動作が遂行されない状態で第２ページプログラム動作の時、ＬＳＢフラッグプログラム方法を示す閾値電圧分布を例示的に示す図面である。図８を参照すれば、第１ページがプログラムされない状態で第２ページプログラム動作の時、ＬＳＢフラッグＬＦはプログラム禁止される。したがって、ＬＳＢフラッグＬＦは消去状態Ｅに存在する。

図９Ａは第１ページプログラム動作が遂行された後、第２ページプログラム動作の時、ＬＳＢフラッグプログラム方法を示す閾値電圧分布に対する第１実施形態を示す図面である。図９Ａを参照すれば、第１ページがプログラムされた状態で第２ページプログラム動作の時、ＬＳＢフラッグＬＦはプログラム禁止される。

図９Ｂは第１ページプログラム動作が遂行された後、第２ページプログラム動作の時、ＬＳＢフラッグプログラム方法を示す閾値電圧分布に対する第２実施形態を示す図面である。図９Ｂを参照すれば、第１ページがプログラムされた状態で第２ページプログラム動作の時、ＬＳＢフラッグＬＦは第２プログラム状態Ｐ２にプログラムされる。詳細に、第１ページがプログラムされた状態であるので、ＬＳＢフラッグＬＦはプログラム状態Ｐから第２プログラム状態Ｐ２にプログラムされる。

図１０は図１に示された不揮発性メモリ装置１００のＭＳＢフラッグプログラム方法を例示的に示すフローチャートである。図１、図５及び図１０を参照すれば、ＭＳＢフラッグプログラム方法は次の通りである。制御ロジック１７０（図１参照）は第１ページプログラム動作であるか否かを判別する（Ｓ２１０）。仮に、第１ページプログラム動作であれば、ＭＳＢフラッグはプログラム禁止される（Ｓ２２０）。反面、第１ページプログラム動作でなければ、Ｓ２３０段階に進入する。

制御ロジック１７０は第２ページプログラム動作であるか否かを判別する（Ｓ２３０）。仮に、第２プログラム動作であれば、ＭＳＢフラッグは第２プログラム状態Ｐ２にプログラムされる（Ｓ２４０）。反面、第２プログラム動作でなければ、ＭＳＢフラッグプログラム動作が完了される。

上述されたように、ＭＳＢフラッグプログラム方法は、第１ページプログラム動作の時、ＭＳＢフラッグをプログラム禁止させ、第２ページプログラム動作の時、ＭＳＢフラッグを第２プログラム状態Ｐ２にプログラムさせる。

図１０で、第２ページプログラム動作の時、ＭＳＢフラッグが第２プログラム状態Ｐ２にプログラムされるが、本発明はこれに限定されない。本発明によるＭＳＢフラッグプログラム方法は、第２ページプログラム動作の時、ＭＳＢフラッグを第３プログラム状態Ｐ３にプログラムさせ得る。

図１１は第１ページプログラム動作が遂行されない状態で第２ページプログラム動作の時、ＭＳＢフラッグプログラム方法を示す閾値電圧分布を例示的に示す図面である。図１１を参照すれば、第２ページプログラム動作の時、ＭＳＢフラッグは消去状態Ｅから第２プログラム状態Ｐ２にプログラムされる。

図１２Ａは図１に示された不揮発性メモリ装置１００で各ページプログラム動作の時、フラッグＬＦ、ＭＦの状態を整理した第１表である。図１２Ａを参照すれば、第１及び第２ページがプログラムされない状態でＬＳＢフラッグＬＦ及びＭＳＢフラッグＭＦは消去状態Ｅに存在し、第１ページがプログラムされた状態でＬＳＢフラッグＬＦはプログラム状態Ｐに存在し、ＭＳＢフラッグＭＦは消去状態Ｅに存在し、第２ページがプログラムされた状態でＬＳＢフラッグＬＦはプログラム禁止され、ＭＳＢフラッグＭＦは第２或いは第３プログラム状態Ｐ２或いはＰ３に存在する。ここで、第２或いは第３プログラム状態Ｐ２或いはＰ３はプログラム状態Ｐより閾値電圧が高い。

図１２Ｂは図１に示された不揮発性メモリ装置１００で各ページプログラム動作の時、フラッグＬＦ、ＭＦの状態を整理した第２表である。図１２Ｂを参照すれば、第１及び第２ページがプログラムされない状態でＬＳＢフラッグＬＦ及びＭＳＢフラッグＭＦは消去状態Ｅに存在し、第１ページがプログラムされた状態でＬＳＢフラッグＬＦはプログラム状態Ｐに存在し、ＭＳＢフラッグＭＦは消去状態Ｅに存在し、第２ページがプログラムされた状態でＬＳＢフラッグＬＦは第２或いは第３プログラム状態Ｐ２或いはＰ３に存在し、ＭＳＢフラッグＭＦは第２或いは第３プログラム状態Ｐ２或いはＰ３に存在する。ここで、第２或いは第３プログラム状態Ｐ２或いはＰ３はプログラム状態Ｐより閾値電圧が高い。
図１２Ｂに示されたように、ＬＳＢフラッグＬＦは上位段階のプログラム動作が進行される毎に現在の状態でさらに高い状態にプログラムされる。ここで、さらに高い状態は、閾値電圧が高いことを意味する。

以下では本発明の実施形態によるＬＳＢ読出し動作を説明する。図１３は本発明の実施形態によるＬＳＢ読出し動作を例示的に示すフローチャートである。図５及び図１３を参照すれば、ＬＳＢ読出し動作は次の通りである。以下では説明を簡単にするために、消去状態Ｅはデータ‘１１’を、第１プログラム状態Ｐ１はデータ‘０１’を、第２プログラム状態Ｐ２はデータ‘００’を、第３プログラム状態Ｐ３はデータ‘１０’を格納すると仮定する。

ＬＳＢ読出し動作は大きく、ＬＳＢデータを判別する段階（Ｓ３１０）と、判別されたＬＳＢデータをＬＳＢフラッグＬＦの位置にしたがってデランダム化させる段階（Ｓ３２０）とを含む。

先ず、ＬＳＢデータを判別する段階（Ｓ３１０）は次のように進行される。
制御ロジック１７０（図１参照）は入力された読出し命令とアドレスとにしたがってＬＳＢ読出し動作であることを判別し、アドレスに対応するページを第２読出し電圧Ｒ２に基づいて読み出す（Ｓ３１１、第１番目読出し動作（（１））＝図では丸印の中に「１」が挿入されている。以下同じ。）。ここで、読み出されたページにはページがＬＳＢプログラムされたか、或いはＭＳＢプログラムされたかを表示するフラッグセル１１５、１１６（図１参照）も包含される。
ＭＳＢフラッグＭＦの閾値電圧Ｖｔｈが第２読出し電圧Ｒ２より大きいか否かが判別される。もし、読み出されたページがＭＳＢプログラムされなかったら、ＭＳＢフラッグＭＦの閾値電圧は第２読出し電圧Ｒ２より大きくない。反面、読み出されたページがＭＳＢプログラムされたら、ＭＳＢフラッグＭＦの閾値電圧は第２読出し電圧Ｒ２より大きい（Ｓ３１２）。

もし、ＭＳＢフラッグＭＦの閾値電圧が第２読出し電圧Ｒ２より大きくなければ、制御ロジック１７０はアドレスに対応するページを第１読出し電圧Ｒ１に基づいて読み出す（Ｓ３１３、第２番目読出し動作（（２））＝図では丸印の中に「２」が挿入されている。以下同じ。）。ここで、読み出された複数のメモリセルの閾値電圧の各々が第１読出し電圧Ｒ１より大きいか否かが判別される（Ｓ３１４）。もし、メモリセルの閾値電圧が第１読出し電圧Ｒ１より大きくなければ、メモリセルに対応するページバッファにはデータ‘１’（読出し動作の時、オンセル（ＯｎＣｅｌｌ）に対応するデータ）が格納される（Ｓ３１６）。反面、メモリセルの閾値電圧が第１読出し電圧Ｒ１より大きければ、メモリセルに対応するページバッファにはデータ‘０’（読出し動作の時、オフセル（ＯｆｆＣｅｌｌ）に対応するデータ）が格納される（Ｓ３１７）。

反面、ＭＳＢフラッグＭＦの閾値電圧が第２読出し電圧Ｒ２より大きければ、読み出されたメモリセルの閾値電圧の各々が第２読出し電圧Ｒ２より大きいか否かが判別される（Ｓ３１５）。もし、メモリセルの閾値電圧が第２読出し電圧Ｒ２より大きくなければ、メモリセルに対応するページバッファにはデータ‘１’が格納される（Ｓ３１６）。反面、メモリセルの閾値電圧が第２読出し電圧Ｒ２より大きければ、メモリセルに対応するページバッファにはデータ‘０’格納される（Ｓ３１７）。したがって、ＬＳＢデータ判別動作が完了される。

上述されたように、本発明の実施形態によるＬＳＢデータ判別動作は第２読出し電圧Ｒ２に基づいて第１番目読出し動作（（１））を遂行し、第１読出し電圧Ｒ１に基づいて第２番目読出し動作（（２））を遂行することによって、メモリセルに格納されたＬＳＢを判別することができる。一方、ＬＳＢデータ判別動作に対するより詳細なことは本出願の出願人によって出願され、本出願の参考文献として組み込まれた特許文献５で説明される。

ＬＳＢデータの判別動作が完了された後に、ＬＳＢフラッグＬＦの位置にしたがってＬＳＢデータのデランダム化の可否を決定し、デランダム化動作が遂行される（Ｓ３２０）。図１４乃至図１７ではＬＳＢ読出し動作の時、ランダム化の可否を決定することに対して説明する。図１に示されたようにランダム化の可否はランダム選択信号ＲＳＥＬにしたがって決定される。即ち、ランダム選択信号ＲＳＥＬに応答してランダム化回路（図１参照、１５０）がオン（活性化）されるか、或いはオフ（非活性化）される。
図１４は図１に示された不揮発性メモリ装置１００で第１及び第２ページがプログラムされなかった時、ＬＳＢ読出し動作を例示的に示す図面である。図１４を参照すれば、第１及び第２ページがプログラムされなかったので、ＬＳＢフラッグＬＦ及びＭＳＢフラッグＭＦは消去状態Ｅに存在する。

ＬＳＢ読出し動作の第１番目読出し動作（（１））で、制御ロジック１７０（図１参照）は第２読出し電圧Ｒ２に基づいてアドレスに対応するページを読み出す。この時、第２フラッグセル領域１５６（図１参照）の第２フラッグセル（或いは、ＭＳＢフラッグセル）のデータも読み出される。ここで、ＭＳＢフラッグＭＦは消去状態Ｅに存在するので、第２フラッグセルに格納されたデータは多数決判定にしたがってデータ‘１’（オンセルに対応するデータ）として判別される。したがって、第２ページがプログラムされなかったことを分かることができる。

以後、ＬＳＢ読出し動作の第２番目読出し動作（（２））で、制御ロジック１７０は第１読出し電圧Ｒ１に基づいてアドレスに対応するページを読み出す。一方、第１フラッグセル領域１５５（図１参照）の第１フラッグセル（或いは、ＬＳＢフラッグセル）のデータも読み出される。ここで、ＬＳＢフラッグＬＦは消去状態Ｅにそんざいするので、第１フラッグセルに格納されたデータは多数決判定にしたがってデータ‘１’として判別される。したがって、第１ページがプログラムされなかったことを分かることができる。

以後、制御ロジック１７０のランダム化決定回路１７２（図１参照）はＬＳＢ読出し動作の時、第１及び第２ページが全てプログラムされなかったと判別し、ランダム化回路１５０（図１参照）をオフさせる（非活性化させる）ランダム選択信号ＲＳＥＬを発生する。
整理すれば、第１及び第２ページがプログラムされなかった時、ＬＳＢ読出し動作の時、ランダム化回路１５０がオフされ（非活性化され）、ページから読み出されたデータはデランダム化されなく、直ちに入出力回路１６０（図１参照）へバイパスされる。

図１５は図１に示された不揮発性メモリ装置１００で第１ページはプログラムされ、第２ページはプログラムされなかった時、ＬＳＢ読出し動作を例示的に示す図面である。図１５を参照すれば、第１ページはプログラムされ、第２ページはプログラムされなかったので、ＬＳＢフラッグＬＦはプログラム状態Ｐに存在し、ＭＳＢフラッグＭＦは消去状態Ｅに存在する。

ＬＳＢ読出し動作の第１番目読出し動作（（１））で、制御ロジック１７０（図１参照）は第２読出し電圧Ｒ２に基づいてアドレスに対応するページを読み出す。この時、第２フラッグセル領域１５６（図１参照）の第２フラッグセル（或いは、ＭＳＢフラッグセル）のデータも読み出される。ここで、ＭＳＢフラッグＭＦは消去状態Ｅに存在するので、第２フラッグセルに格納されたデータは多数決判定にしたがってデータ‘１’として判別される。したがって、第２ページがプログラムされないことを分かることができる。

以後、ＬＳＢ読出し動作の第２番目読出し動作（（２））で、制御ロジック１７０は第１読出し電圧Ｒ１に基づいてアドレスに対応するページを読み出す。一方、第１フラッグセル領域１５５（図１参照）の第１フラッグセル（或いは、ＬＳＢフラッグセル）のデータも読み出される。ここで、ＬＳＢフラッグＬＦはプログラム状態Ｐに存在するので、第１フラッグセルに格納されたデータは多数決判定にしたがってデータ‘０’（オフセルに対応するデータ）として判別される。したがって、第１ページがプログラムされたことを分かることができる。

以後、制御ロジック１７０のランダム化決定回路１７２はＬＳＢ読出し動作の時、第１ページはプログラムされ第２ページはプログラムされなかったと判別し、ランダム化回路１５０をオンさせる（或いは活性化させる）ランダム選択信号ＲＳＥＬを発生する。
整理すれば、第１ページはプログラムされ、第２ページはプログラムされなかった時、ＬＳＢ読出し動作の時、ランダム化回路１５０がオンされ（活性化され）、ページから読み出されたデータはデランダム化されて入出力回路１６０へ出力される。
図１６は図１に示された不揮発性メモリ装置１００で第１ページはプログラムされなく、第２ページはプログラムされた時、ＬＳＢ読出し動作を例示的に示す図面である。図１６を参照すれば、第１ページはプログラムされなく、第２ページはプログラムされたので、ＬＳＢフラッグＬＦは消去状態Ｅに存在し、ＭＳＢフラッグＭＦは第２プログラム状態Ｐ２に存在する。

ＬＳＢ読出し動作の第１番目読出し動作（（１））で、制御ロジック１７０（図１参照）は第２読出し電圧Ｒ２に基づいてアドレスに対応するページを読み出す。この時、第２フラッグセル領域１５６（図１参照）の第２フラッグセル（或いは、ＭＳＢフラッグセル）のデータも読み出される。ここで、ＭＳＢフラッグＭＦは第２プログラム状態Ｐ２に存在するので、第２フラッグセルに格納されたデータは多数決判定にしたがってデータ‘０’として判別される。したがって、第２ページがプログラムされたことを分かることができる。
以後、ＬＳＢ読出し動作の第２番目読出し動作（（２））で、制御ロジック１７０は第１読出し電圧Ｒ１に基づいてアドレスに対応するページを読み出す。一方、第１フラッグセル領域１５５（図１参照）の第１フラッグセル（或いは、ＬＳＢフラッグセル）のデータも読み出される。ここで、ＭＳＢフラッグＭＦは消去状態Ｅに存在するので、第１フラッグセルに格納されたデータは多数決判定にしたがってデータ‘１’として判別される。したがって、第２ページがプログラムされないことを分かることができる。

以後、制御ロジック１７０のランダム化決定回路１７２は、ＬＳＢ読出し動作の時、第１ページはプログラムされなく、第２ページのみがプログラムされたと判別し、ランダム化回路１５０をオフさせる（非活性化させる）ランダム選択信号ＲＳＥＬを発生する。
整理すれば、第１ページはプログラムされなく、第２ページはプログラムされた時、ＬＳＢ読出し動作の時、ランダム化回路１５０がオフされ（非活性化され）、ページから読み出されたデータはデランダム化されなく、直ちに入出力回路１６０へバイパスされる。
図１７Ａは図１に示された不揮発性メモリ装置１００で第１及び第２ページがプログラムされた時、ＬＳＢ読出し動作に対する第１実施形態を示す図面である。図１７Ａを参照すれば、第１及び第２ページがプログラムされたので、ＬＳＢフラッグＬＦはプログラム状態Ｐに存在し、ＭＳＢフラッグＭＦは第２プログラム状態Ｐ２に存在する。
ＬＳＢ読出し動作の第１番目読出し動作（（１））で、制御ロジック１７０（図１参照）は第２読出し電圧Ｒ２に基づいてアドレスに対応するページを読み出す。この時、第１フラッグセル領域１５５（図１参照）の第１フラッグセル（或いは、ＬＳＢフラッグセル）及び第２フラッグセル領域１５６（図１参照）の第２フラッグセル（或いは、ＭＳＢフラッグセル）のデータも読み出される。ここで、ＭＳＢフラッグＭＦは第２プログラム状態Ｐ２に存在するので、第２フラッグセルに格納されたデータは多数決判定にしたがってデータ‘０’として判別される。したがって、第２ページがプログラムされたことを分かることができる。

以後、ＬＳＢ読出し動作の第２番目読出し動作（（２））で、制御ロジック１７０は第１読出し電圧Ｒ１に基づいてアドレスに対応するページを読み出す。この時、第１フラッグセル領域１５５（図１参照）の第１フラッグセル（或いは、ＬＳＢフラッグセル）及び第２フラッグセル領域１５６（図１参照）の第２フラッグセル（或いは、ＭＳＢフラッグセル）のデータも読み出される。ここで、ＬＳＢフラッグＬＦはプログラム状態Ｐに存在するので、第１フラッグセルに格納されたデータは多数決判定にしたがってデータ‘０’として判別される。したがって、第１ページがプログラムされたことを分かることができる。
以後、制御ロジック１７０のランダム化決定回路１７２は、ＬＳＢ読出し動作の時、第１及び第２ページがプログラムされたと判別し、ランダム化回路１５０をオンさせる（活性化させる）ランダム選択信号ＲＳＥＬを発生する。

整理すれば、第１及び第２ページがプログラムされた時、ＬＳＢ読出し動作の時、ランダム化回路１５０がオンされ（活性化され）、ページから読み出されたデータはデランダム化されて入出力回路１６０へ出力される。

図１７Ｂは図１に示された不揮発性メモリ装置１００で第１及び第２ページがプログラムされた時、ＬＳＢ読出し動作に対する第２実施形態を示す図面である。図１７Ｂを参照すれば、第１及び第２ページがプログラムされたので、ＬＳＢフラッグＬＦ及びＭＳＢフラッグＭＦは全て第２プログラム状態Ｐ２に存在する。

ＬＳＢ読出し動作の第１番目読出し動作（（１））で、制御ロジック１７０（図１参照）は第２読出し電圧Ｒ２に基づいてアドレスに対応するページを読み出す。この時、第１フラッグセル領域１５５（図１参照）の第１フラッグセル（或いは、ＬＳＢフラッグセル）及び第２フラッグセル領域１５６（図１参照）の第２フラッグセル（或いは、ＭＳＢフラッグセル）のデータも読み出される。ここで、ＬＳＢフラッグＬＦ及びＭＳＢフラッグＭＦは全て第２プログラム状態Ｐ２に存在するので、第１及び第２フラッグセルに格納されたデータは多数決判定にしたがってデータ‘０’として判別される。したがって、第１及び第２ページがプログラムされたことを分かることができる。

以後、ＬＳＢ読出し動作の第２番目読出し動作（（２））で制御ロジック１７０は第１読出し電圧Ｒ１に基づいてアドレスに対応するページを読み出す。第２読出し電圧Ｒ２に基づいた読出し動作で第１及び第２ページのプログラムの可否が既に判別されたので、ここでは第１及び第２フラッグセルに対する読出し動作は遂行されない。

以後、制御ロジック１７０のランダム化決定回路１７２は、ＬＳＢ読出し動作の時、第１及び第２ページがプログラムされたと判別し、ランダム化回路１５０をオンさせる（活性化させる）ランダム選択信号ＲＳＥＬを発生する。

以下では本発明の実施形態によるＭＳＢ読出し動作を説明する。図１８は本発明の実施形態によるＭＳＢ読出し動作を例示的に示すフローチャートである。図５及び図１８を参照すれば、ＭＳＢ読出し動作は次の通りである。以下では説明を簡単にするために、消去状態Ｅはデータ‘１１’を、第１プログラム状態Ｐ１はデータ‘０１’を、第２プログラム状態Ｐ２はデータ‘００’を、第３プログラム状態Ｐ３はデータ‘１０’を格納すると仮定する。

ＭＳＢ読出し動作は大きくＭＳＢデータを判別する段階（Ｓ４１０）と、判別されたＭＳＢデータをＭＳＢフラッグＭＦの位置にしたがってデランダム化させる段階（Ｓ４２０）とを含む。

先ず、ＭＳＢデータを判別する段階（Ｓ４１０）は次のように進行される。
制御ロジック１７０（図１参照）は入力される読出し命令とアドレスとにしたがってＭＳＢ読出し動作であることを判別し、第１読出し電圧Ｒ１に基づいてアドレスに対応するページを読み出す（Ｓ４１１、第１番目読出し動作（（１）））。この時、ＭＳＢフラッグＭＦの閾値電圧が第１読出し電圧Ｒ１より小さいか否かが判別される（Ｓ４１２）。もし、ＭＳＢフラッグＭＦの閾値電圧が第１読出し電圧Ｒ１より小さければ、第２ページはプログラムされない状態である。したがって、メモリセルに対応するページバッファにはデータ‘１’（オンセルに対応されるデータ）が格納される（Ｓ４１７）。

反面、ＭＳＢフラッグＭＦの閾値電圧が第１読出し電圧Ｒ１より小さくなければ、即ち、第２ページがプログラムされたら、読み出されるメモリセルの閾値電圧が第１読出し電圧Ｒ１より小さいか否かが判別される（Ｓ４１３）。もし、読み出されるメモリセルの閾値電圧が第１読出し電圧Ｒ１より小さければ、メモリセルに対応するページバッファにはデータ‘１’が格納される（Ｓ４１７）。

反面、読み出されるメモリセルの閾値電圧が第１読出し電圧Ｒ１より小さなければ、制御ロジック１７０は第３読出し電圧Ｒ３に基づいてアドレスに対応するページを読み出す（Ｓ４１４、第２番目読出し動作（（２）））。

以後、読み出されるメモリセルの閾値電圧が第３読出し電圧Ｒ３より大きいか否かが判別される（Ｓ４１５）。もし、読み出されるメモリセルの閾値電圧が第３読出し電圧Ｒ３より大きければ、メモリセルに対応するページバッファにはデータ‘１’格納される（Ｓ４１７）。反面、読み出されるメモリセルの閾値電圧が第３読出し電圧Ｒ３より大きくなければ、メモリセルに対応するページバッファにはデータ‘０’（オフセルに対応されるデータ）が格納される（Ｓ４１６）。

上述されたように、本発明の実施形態によるＭＳＢデータ判別動作は第１読出し電圧Ｒ１に基づいて第１番目読出し動作（（１））を遂行し、第３読出し電圧Ｒ３に基づいて第２番目読出し動作（（２））を遂行することによって、メモリセルに格納されたＭＳＢを判別することができる。一方、ＭＳＢデータ判別動作に対するより詳細なことは本出願の出願人によって出願され、本出願の参考文献として組み込まれた特許文献５で説明される。

ＭＳＢデータの判別動作が完了された後に、ＭＳＢフラッグＭＦの位置にしたがってＭＳＢデータのデランダム化の可否を決定し、デランダム化動作が遂行される（Ｓ４２０）。

図１９乃至図２２ではＭＳＢ読出し動作の時、ランダム化の可否に対して説明する。
図１９は図１に示された不揮発性メモリ装置１００で第１及び第２ページがプログラムされなかった時、ＭＳＢ読出し動作を例示的に示す図面である。図１９を参照すれば、第１及び第２ページがプログラムされなかったので、ＬＳＢフラッグＬＦ及びＭＳＢフラッグＭＦは消去状態Ｅに存在する。

ＭＳＢ読出し動作の第１番目読出し動作（（１））で、制御ロジック１７０（図１参照）は第１読出し電圧Ｒ１に基づいてアドレスに対応するページを読み出す。この時、第２フラッグセル領域１５６（図１参照）の第２フラッグセル（或いは、ＭＳＢフラッグセル）のデータも読み出される。ここで、ＭＳＢフラッグＭＦは消去状態Ｅに存在するので、第２フラッグセルに格納されたデータは多数決判定にしたがってデータ‘１’として判別される。一方、第１フラッグセル領域１５５（図１参照）の第１フラッグセル（或いは、ＬＳＢフラッグセル）のデータも読み出される。ここで、ＬＳＢフラッグＬＦは消去状態Ｅに存在するので、第１フラッグセルに格納されたデータは多数決判定にしたがってデータ‘１’として判別される。

以後、ＭＳＢ読出し動作の第２番目読出し動作（（２））で、制御ロジック１７０は第３読出し電圧Ｒ３に基づいてアドレスに対応するページを読み出す。この時、第１及び第２フラッグセルは読み出す必要がない。

制御ロジック１７０のランダム化決定回路１７２は、ＭＳＢ読出し動作の時、第１及び第２ページが全てプログラムされなかったと判別し、ランダム化回路１５０をオフさせる（非活性化させる）ランダム選択信号ＲＳＥＬを発生する。

整理すれば、第１及び第２ページがプログラムされなかった時、ＭＳＢ読出し動作の時、ランダム化回路１５０がオフされ（非活性化され）、ページから読み出されたデータはデランダム化されなく、直ちに入出力回路１６０へバイパスされる。
図２０は図１に示された不揮発性メモリ装置１００で第１ページはプログラムされ、第２ページはプログラムされなかった時、ＭＳＢ読出し動作を例示的に示す図面である。図２０を参照すれば、第１ページはプログラムされ、第２ページはプログラムされなかったので、ＬＳＢフラッグＬＦはプログラム状態Ｐに存在し、ＭＳＢフラッグＭＦは消去状態Ｅに存在する。

ＭＳＢ読出し動作の第１番目読出し動作（（１））で、制御ロジック１７０（図１参照）は第１読出し電圧Ｒ１に基づいてアドレスに対応するページを読み出す。この時、第２フラッグセル領域１５６（図１参照）の第２フラッグセル（或いは、ＭＳＢフラッグセル）のデータも読み出される。ここで、ＭＳＢフラッグＭＦは消去状態Ｅに存在するので、第２フラッグセルに格納されたデータは多数決判定にしたがってデータ‘１’として判別される。一方、第１フラッグセル領域１５５（図１参照）の第１フラッグセル（或いは、ＬＳＢフラッグセル）のデータも読み出される。ここで、ＬＳＢフラッグＬＦはプログラム状態Ｐに存在するので、第１フラッグセルに格納されたデータは多数決判定にしたがってデータ‘０’として判別される。

以後、制御ロジック１７０のランダム化決定回路１７２は、ＭＳＢ読出し動作の時、第１ページはプログラムされ、第２ページはプログラムされなかったと判別し、ランダム化回路１５０をオフさせる（非活性化させる）ランダム選択信号ＲＳＥＬを発生する。
整理すれば、第１ページはプログラムされ、第２ページはプログラムされなかった時、ＭＳＢ読出し動作の時、ランダム化回路１５０がオフされ（非活性化され）、ページから読み出されたデータは直ちに入出力回路１６０へバイパスされる。

図２１は図１に示された不揮発性メモリ装置１００で第１ページはプログラムされなく、第２ページはプログラムされた時、ＭＳＢ読出し動作を例示的に示す図面である。図２１を参照すれば、第１ページはプログラムされなく、第２ページはプログラムされたので、ＬＳＢフラッグＬＦは消去状態Ｅに存在し、ＭＳＢフラッグＭＦは第２プログラム状態Ｐ２に存在する。

ＭＳＢ読出し動作の第１番目読出し動作（（１））で、制御ロジック１７０（図１参照）は第１読出し電圧Ｒ１に基づいてアドレスに対応するページを読み出す。この時、第２フラッグセル領域１５６（図１参照）の第２フラッグセル（或いは、ＭＳＢフラッグセル）のデータも読み出される。ここで、ＭＳＢフラッグＭＦは第２プログラム状態Ｐ２に存在するので、第２フラッグセルに格納されたデータは多数決判定にしたがってデータ‘０’として判別される。一方、第１フラッグセル領域１５５（図１参照）の第１フラッグセル（或いは、ＬＳＢフラッグセル）のデータも読み出される。ここで、ＬＳＢフラッグＬＦは消去状態Ｅに存在するので、第１フラッグセルに格納されたデータは多数決判定にしたがってデータ‘１’として判別される。

制御ロジック１７０のランダム化決定回路１７２は、ＭＳＢ読出し動作の時、第１ページはプログラムされなく、第２ページのみがプログラムされたと判別し、ランダム化回路１５０をオンさせる（活性化させる）ランダム選択信号ＲＳＥＬを発生する。

整理すれば、第１ページはプログラムされなく、第２ページはプログラムされた時、ＭＳＢ読出し動作の時、ランダム化回路１５０がオンされ（活性化され）、ページから読み出されたデータはデランダム化されて入出力回路１６０へ出力される。

図２２Ａは図１に示された不揮発性メモリ装置１００で第１及び第２ページはプログラムされる時、ＭＳＢ読出し動作に対する第１実施形態を示す図面である。図２２Ａを参照すれば、第１及び第２ページがプログラムされたので、ＬＳＢフラッグＬＦはプログラム状態Ｐに存在し、ＭＳＢフラッグＭＦは第２プログラム状態Ｐ２に存在する。

ＭＳＢ読出し動作の第１番目読出し動作（（１））で、制御ロジック１７０（図１参照）は第１読出し電圧Ｒ１に基づいてアドレスに対応するページを読み出す。この時、第２フラッグセル領域１５６（図１参照）の第２フラッグセル（或いは、ＭＳＢフラッグセル）のデータも読み出される。ここで、ＭＳＢフラッグＭＦは第２プログラム状態Ｐ２に存在するので、第２フラッグセルに格納されたデータは多数決判定にしたがってデータ‘０’として判別される。一方、第１フラッグセル領域１５５（図１参照）の第１フラッグセル（或いは、ＬＳＢフラッグセル）のデータも読み出される。ここで、ＬＳＢフラッグＬＦはプログラム状態Ｐに存在するので、第１フラッグセルに格納されたデータは多数決判定にしたがってデータ‘０’として判別される。

制御ロジック１７０のランダム化決定回路１７２は、ＭＳＢ読出し動作の時、第１及び第２ページがプログラムされたと判別し、ランダム化回路１５０をオンさせる（活性化させる）ランダム選択信号ＲＳＥＬを発生する。

図２２Ｂは図１に示された不揮発性メモリ装置１００で第１及び第２ページはプログラムされる時、ＭＳＢ読出し動作に対する第２実施形態を示す図面である。図２２Ｂを参照すれば、第１及び第２ページがプログラムされたので、ＬＳＢフラッグＬＦ及びＭＳＢフラッグＭＦは全て第２プログラム状態Ｐ２に存在する。

ＭＳＢ読出し動作の第１番目読出し動作（（１））で、制御ロジック１７０（図１参照）は第１読出し電圧Ｒ１に基づいてアドレスに対応するページを読み出す。この時、第２フラッグセル領域１５６（図１参照）の第２フラッグセル（或いは、ＭＳＢフラッグセル）のデータも読み出される。ここで、ＭＳＢフラッグＭＦは第２プログラム状態Ｐ２に存在するので、第２フラッグセルに格納されたデータは多数決判定にしたがってデータ‘０’として判別される。一方、第１フラッグセル領域１５５（図１参照）の第１フラッグセル（或いは、ＬＳＢフラッグセル）のデータも読み出される。ここで、ＬＳＢフラッグＬＦは第２プログラム状態Ｐ２に存在するので、第１フラッグセルに格納されたデータは多数決判定にしたがってデータ‘０’として判別される。

制御ロジック１７０のランダム化決定回路１７２は、ＭＳＢ読出し動作の時、第１及び第２ページが全てプログラムされたと判別し、ランダム化回路１５０をオンさせる（活性化させる）ランダム選択信号ＲＳＥＬを発生する。

整理すれば、第１及び第２ページがプログラムされた時、ＭＳＢ読出し動作の時、ランダム化回路１５０がオンされ（活性化され）、ページから読み出されたデータはデランダム化されて入出力回路１６０へ出力される。

図２３Ａは図１に示された不揮発性メモリ装置１００でフラッグの位置にしたがってランダム選択信号ＲＳＥＬのオン／オフ状態に対する第１実施形態を示す表である。
ＬＳＢフラッグＬＦ及びＭＳＢフラッグＭＦが全て消去状態Ｅに存在する時、ＬＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、ＭＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態である。

ＬＳＢフラッグＬＦはプログラム状態Ｐに存在し、ＭＳＢフラッグＭＦは消去状態Ｅに存在する時、ＬＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、ＭＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態である。
ＬＳＢフラッグＬＦは消去状態Ｅに存在し、ＭＳＢフラッグＭＦは第２或いは第３プログラム状態（Ｐ２ｏｒＰ３）に存在する時、ＬＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、ＭＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態である。

ＬＳＢフラッグＬＦはプログラム状態Ｐに存在し、ＭＳＢフラッグＭＦは第２或いは第３プログラム状態（Ｐ２ｏｒＰ３）に存在する時、ＬＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、ＭＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態である。

図２３Ｂは図１に示された不揮発性メモリ装置１００でフラッグの位置にしたがってランダム選択信号ＲＳＥＬのオン／オフ状態に対する第２実施形態を示す表である。
ＬＳＢフラッグＬＦ及びＭＳＢフラッグＭＦが全て消去状態Ｅに存在する時、ＬＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、ＭＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態である。

ＬＳＢフラッグＬＦ及びＭＳＢフラッグＭＦが全て第２或いは第３プログラム状態（Ｐ２ｏｒＰ３）に存在する時、ＬＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、ＭＳＢ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態である。
図１でランダム化決定回路１７２は制御ロジック１７０の内部に存在する。しかし、本発明のランダム化決定回路１７２の位置が必ずしもこれに限定されない。本発明のランダム化決定回路は制御ロジックの外部に存在することができる。

図２４は本発明の他の実施形態による不揮発性メモリ装置２００を例示的に示す図面である。図２４を参照すれば、不揮発性メモリ装置２００は、図１に示された不揮発性メモリ装置１００と比較してランダム化決定回路２５５が制御ロジック２７０の外部に存在する。ランダム化決定回路２５５は出力動作の時（ＬＳＢ読出し動作或いはＭＳＢ読出し動作の時）、第１及び第２フラッグセル領域１５５、１５６から読み出されたデータを基づいてランダム選択信号ＲＳＥＬを発生する。ここで、ランダム選択信号ＲＳＥＬはランダム化回路１５０のタンオン（活性）の可否を決定する。

本発明は１つのワードラインに３つの論理ページを格納する不揮発性メモリ装置に拡張可能である。

図２５は本発明の他の実施形態による不揮発性メモリ装置３００を例示的に示す図面である。図２５を参照すれば、不揮発性メモリ装置３００はメモリセルアレイ３１０、ローデコーダー３２０、電圧発生回路３３０、ページバッファ回路３４０、ランダム化回路３５０、入出力回路３６０、及び制御ロジック３７０を含む。

図２５に示されたように、１つの物理ページはメーン領域３１２及びスペア領域３１４を含む。ここで、スペア領域３１４は第１ページプログラムの可否に関連された情報を格納する少なくとも１つの第１フラッグセルで構成された第１フラッグセル領域３１５、第２ページプログラムの可否に関連された情報を格納する少なくとも１つの第２フラッグセルで構成された第２フラッグセル領域３１６、及び第３ページプログラムの可否に関連された情報を格納する少なくとも１つの第３フラッグセルで構成された第３フラッグセル領域３１７を含む。

図２５に示されたように、ページバッファ回路３４０はメーンページバッファ領域３４２及びスペアページバッファ領域３４４含む。ここで、スペアページバッファ領域３４４は少なくとも１つの第１フラッグビットライン１ＦＢＬ１、．．．に連結された少なくとも１つのページバッファ１ＦＰＢ１、．．．、（以下、第１フラッグセル用ページバッファ’）、少なくとも１つの第２フラッグビットライン２ＦＢＬ１、．．．、（以下、第２フラッグセル用ページバッファ’）に連結された少なくとも１つのページバッファ２ＦＰＢ１、．．．、）、及び少なくとも１つの第３フラッグビットライン３ＦＢＬ１、．．．に連結された少なくとも１つのページバッファ３ＦＰＢ１、．．．、（以下、第３フラッグセル用ページバッファ’）を含む。

本発明の実施形態によるランダム化決定回路３７２は出力動作の時（第１ページ読出し動作、第２ページ読出し動作、或いは第３ページ読出し動作の時）、少なくとも１つの第１フラッグセル用ページバッファ１ＦＢ１、．．．、少なくとも１つの第２フラッグセル用ページバッファ２ＦＢ１、．．．、或いは少なくとも１つの第３フラッグセル用ページバッファ３ＦＢ１、．．．に格納されたデータを基づいてランダム選択信号ＲＳＥＬのレベルを決定する。仮に、ランダム選択信号ＲＳＥＬのレベルがハイレベルであれば、ランダム化回路３５０は活性化され、ランダム選択信号ＲＳＥＬのレベルがローレベルであれば、ランダム化回路３５０は非活性化される。

図２６Ａは図２５に示された不揮発性メモリ装置３００のページプログラム方法に対する第１実施形態を示す図面である。図２６Ａを参照すれば、第３ページのプログラムの閾値電圧状態は消去状態Ｅ及び第１乃至第７プログラム状態Ｑ１〜Ｑ７で構成される。図２６Ａでは、説明を簡単にするために第１ページプログラムにしたがうプログラム状態Ｐ及び第２ページプログラムにしたがう第２プログラム状態Ｐ２が点線で示される。
第１ページのプログラムの可否に関連された情報を格納する第１ページフラッグ１Ｆは、第１ページプログラム動作の時、プログラム状態Ｐにプログラムされ、第２ページプログラム動作の時、プログラム禁止され、第３ページプログラム動作の時、プログラム禁止される。

また、第２ページのプログラムの可否に関連された情報を格納する第２ページフラッグ２Ｆは、第２ページプログラム動作の時、第２プログラム状態Ｐ２にプログラムされ、第３ページプログラム動作の時、プログラム禁止される。

また、第３ページのプログラムの可否に関連された情報を格納する第３ページフラッグ３Ｆは、第３ページプログラム動作の時、第６プログラム状態Ｑ６にプログラムされる。
第１乃至第３ページのプログラムの可否の判別動作は次のように進行される。
第１ページのプログラムの可否を判別するために、第１ページフラッグ読出し電圧ＲＤ１に基づいて第１フラッグセル領域３５５、第２フラッグセル領域３５６、及び第３フラッグセル領域３５７のデータを読み出す。ここで、読み出されたデータを基づいて第１ページのプログラムの可否が判別される。

第１ページのプログラムの可否を判別するために、第１ページフラッグ読出し電圧ＲＤ１に基づいて第１フラッグセル領域３５５、第２フラッグセル領域３５６、及び第３フラッグセル領域３５７のデータを読み出す。ここで、読み出されたデータを基づいて第２ページのプログラムの可否が判別される。

第３ページのプログラムの可否を判別するために、第３ページフラッグ読出し電圧ＲＤ６に基づいて第１フラッグセル領域３５５、第２フラッグセル領域３５６、及び第３フラッグセル領域３５７のデータを読み出す。ここで、読み出されたデータを基づいて第３ページのプログラムの可否が判別される。

図２６Ｂは図２５に示された不揮発性メモリ装置３００のページプログラム方法に対する第２実施形態を示す図面である。図２６Ｂを参照すれば、第３ページのプログラムの閾値電圧状態は消去状態Ｅ及び第１乃至第７プログラム状態Ｑ１〜Ｑ７で構成される。図２６Ｂでは、説明を簡単にするために第１ページプログラムにしたがうプログラム状態Ｐ及び第２ページプログラムにしたがう第２プログラム状態Ｐ２が点線で示される。

第１ページのプログラムの可否に関連された情報を格納する第１ページフラッグ１Ｆは、第１ページプログラム動作の時、プログラム状態Ｐにプログラムされ、第２ページプログラム動作の時、第２プログラム状態Ｐ２にプログラムされ、第３ページプログラム動作の時、第６プログラム状態Ｑ６にプログラムされる。ここで、プログラム状態Ｐの閾値電圧は第２ページプログラム状態Ｐ２の閾値電圧より低く、第２ページプログラム状態Ｐ２の閾値電圧は第６プログラム状態Ｑ６の閾値電圧より低い。

また、第２ページのプログラムの可否に関連された情報を格納する第２ページフラッグ２Ｆは、第２ページプログラム動作の時、第２プログラム状態Ｐ２にプログラムされ、第３ページプログラム動作の時、第６プログラム状態Ｑ６にプログラムされる。
また、第３ページのプログラムの可否に関連された情報を格納する第３ページフラッグ３Ｆは、第３ページプログラム動作の時、第６プログラム状態Ｑ６にプログラムされる。
整理すれば、下位ビットページがプログラムされた時、下位ビットページのプログラム動作の時、下位ビットのプログラムの可否を表示する下位ビットページフラッグは、上位ビットのプログラムの可否を表示する上位ビットページフラッグと同一なプログラム状態に存在するようにプログラムされる。

例えば、第１ページがプログラムされた時、第２ページのプログラム動作の時、第１ページのプログラムの可否を表示する第１ページフラッグ１Ｆは、第２ページのプログラムの可否を表示する第２ページフラッグ２Ｆと同一なプログラム状態に存在するようにプログラムされる。第１ページがプログラムされた時、第３ページのプログラム動作の時、第１ページのプログラムの可否を表示する第１ページフラッグ１Ｆは、第３ページのプログラムの可否を表示する第３ページフラッグ３Ｆと同一なプログラム状態に存在するようにプログラムされる。第２ページがプログラムされた時、第３ページのプログラム動作の時、第２ページのプログラムの可否を表示する第２ページフラッグ２Ｆは、第３ページのプログラムの可否を表示する第３ページフラッグ３Ｆと同一なプログラム状態に存在するようにプログラムされる。

第１乃至第３ページのプログラムの可否の判別動作は次のように進行される。
第１ページのプログラムの可否を判別するために、第１ページフラッグ読出し電圧ＲＤ１に基づいて第１フラッグセル領域３５５、第２フラッグセル領域３５６、及び第３フラッグセル領域３５７のデータを読み出す。ここで、読み出されたデータを基づいて第１ページのプログラムの可否が判別される。

第２ページのプログラムの可否を判別するために、第２ページフラッグ読出し電圧ＲＤ３に基づいて第１フラッグセル領域３５５、第２フラッグセル領域３５６、及び第３フラッグセル領域３５７のデータを読み出す。ここで、読み出されたデータを基づいて第２ページのプログラムの可否が判別される。

図２７Ａは図２５に示された不揮発性メモリ装置３００でフラッグ１Ｆ、２Ｆ、３Ｆの位置にしたがってランダム選択信号ＲＳＥＬのオン／オフ状態に対する第１実施形態を示す表である。

第１、第２、及び第３ページフラッグ１Ｆ、２Ｆ、３Ｆが全て消去状態Ｅに存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態である。

第１ページフラッグ１Ｆがプログラム状態Ｐに存在し、第２及び第３ページフラッグ２Ｆ、３Ｆが消去状態Ｅに存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態である。

第１ページフラッグ１Ｆがプログラム状態Ｐに存在し、第２ページフラッグ２Ｆが第２プログラム状態Ｐ２に存在し、第３ページフラッグ３Ｆが消去状態Ｅに存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態である。

第１及び第３ページフラッグ１Ｆ、３Ｆが消去状態Ｅに存在し、第２ページフラッグ２Ｆが第２プログラム状態Ｐ２に存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態である。
第１ページフラッグ１Ｆが消去状態Ｅに存在し、第２ページフラッグ２Ｆが第２プログラム状態Ｐ２に存在し、第３ページフラッグ３Ｆが第６プログラム状態Ｑ６に存在する時、第１ページ読出し動作の際に、ランダム選択信号ＲＳＥＬはオフ状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態である。

第１及び第２ページフラッグ１Ｆ、２Ｆが消去状態Ｅに存在し、第３ページフラッグ３Ｆが第６プログラム状態Ｑ６に存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態である。
第２ページフラッグ２Ｆが消去状態Ｅに存在し、第１ページフラッグ１Ｆがプログラム状態Ｐに存在し、第３ページフラッグ３Ｆが第６プログラム状態Ｑ６に存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態である。

第１ページフラッグ１Ｆがプログラム状態Ｐに存在し、第２ページフラッグ２Ｆが第２プログラム状態Ｐ２に存在し、第３ページフラッグ３Ｆが第６プログラム状態Ｑ６に存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態である。
図２７Ｂは図２５に示された不揮発性メモリ装置３００でフラッグ１Ｆ、２Ｆ、３Ｆの位置にしたがってランダム選択信号ＲＳＥＬのオン／オフ状態に対する第２実施形態を示す表である。

第１及び第２ページフラッグ１Ｆ、２Ｆが第２プログラム状態Ｐ２に存在し、第３ページフラッグ３Ｆが消去状態Ｅに存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態である。

第１及び第３ページフラッグ１Ｆ、３Ｆが消去状態Ｅに存在し、第２ページフラッグ２Ｆが第２プログラム状態Ｐ２に存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態である。

第１ページフラッグ１Ｆが消去状態Ｅに存在し、第２及び第３ページフラッグ２Ｆ，３Ｆが第６プログラム状態Ｑ６に存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態である。

第１及び第２ページフラッグ１Ｆ、２Ｆが消去状態Ｅに存在し、第３ページフラッグ３Ｆが第６プログラム状態Ｑ６に存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態である。

第２ページフラッグ２Ｆが消去状態Ｅに存在し、第１及び第３ページフラッグ１Ｆ、３Ｆが第６プログラム状態Ｑ６に存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオフ状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態である。

第１、第２、及び第３ページフラッグ１Ｆ、２Ｆ、３Ｆが全て第６プログラム状態Ｑ６に存在する時、第１ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第２ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態であり、第３ページ読出し動作の時、ランダム選択信号ＲＳＥＬはオン状態である。

本発明は垂直形半導体メモリ装置（或いは、３Ｄ或いはＶＮＡＮＤ）にも適用可能である。
図２８は本発明による不揮発性メモリ装置に対する他の実施形態を示す図面である。図２８を参照すれば、不揮発性メモリ装置４００はメモリセルアレイ４１０、ドライバー４２０、入出力回路４３０、及び制御ロジック４４０を含む。

メモリセルアレイ４１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｈを含む。メモリブロックＢＬＫ１〜ＢＬＫｈの各々は複数のメモリセルを含む。メモリブロックＢＬＫ１〜ＢＬＫｈの各々は垂直構造（或いは３次元構造）を有する。

実施形態において、メモリブロックＢＬＫ１〜ＢＬＫｈの各々は第１乃至第３方向に沿って伸張された構造物を含む。また、実施形態において、メモリブロックＢＬＫ１〜ＢＬＫｈの各々は第２方向に沿って伸張された複数の垂直ストリングＮＳを含む。また、実施形態において、メモリブロックＢＬＫ１〜ＢＬＫｈの各々は第１及び第３方向に沿って複数の垂直ストリングＮＳを含む。

垂直ストリングＮＳの各々は１つのビットラインＢＬ、少なくとも１つのストリング選択ラインＳＳＬ、少なくとも１つの接地選択ラインＧＳＬ、１つのワードラインＷＬ、及び１つの共通ソースラインＣＳＬに連結される。即ち、メモリブロックＢＬＫ１〜ＢＬＫｈの各々は複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、及び複数の共通ソースラインＣＳＬに連結される。

ドライバー４２０は複数のワードラインＷＬを通じてメモリセルアレイ４１０に連結される。ドライバー４２０は制御ロジック４４０の制御に応答して動作するように具現される。ドライバー４２０は外部からアドレスＡＤＤＲを受信する。

ドライバー４２０は入力されたアドレスＡＤＤＲをデコーディングするように具現される。デコーディングされたアドレスを利用して、ドライバー４２０は複数のワードラインＷＬの中で１つを選択する。ドライバー４２０は選択及び非選択されたワードラインへ電圧を印加するように具現される。実施形態において、プログラム動作、読出し動作、或いは消去動作の時、ドライバー４２０はプログラム動作と連関されたプログラム電圧、読出し動作と連関された読出し電圧、或いは消去動作と連関された消去電圧をワードラインＷＬへ印加するように具現される。実施形態において、ドライバー４２０はワードラインを選択及び動作するワードラインドライバー４２１を含む。

また、ドライバー４２０は複数の選択ラインＳＬを選択及び動作するように具現される。実施形態において、ドライバー４２０はストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬをさらに選択及び動作するように具現され得る。実施形態において、ドライバー４２０は選択ラインを選択及び動作するように構成される選択ラインドライバー４２２を包含できる。

また、ドライバー４２０は共通ソースラインＣＳＬを動作するように構成される。実施形態において、ドライバー４２０は共通ソースラインＣＳＬを動作するように構成される共通ソースラインドライバー４２３を含む。

入出力回路４３０は複数のビットラインＢＬを通じてメモリセルアレイ４１０に連結される。入出力回路４３０は制御ロジック４４０の制御に応答して動作する。入出力回路４３０は複数のビットラインＢＬを選択するように具現される。

実施形態において、入出力回路４３０は外部からデータＤＡＴＡを受信し、入力されたデータＤＡＴＡをランダム化させてメモリセルアレイ４１０に格納する。入出力回路４３０はメモリセルアレイ４１０からデータＤＡＴＡを読み出し、読み出されたデータＤＡＴＡをデランダム化するか、或いはバイパスさせて外部へ伝達する。
また、入出力回路４３０はメモリセルアレイ４１０の第１格納領域からデータを読み出し、読み出されたデータをメモリセルアレイ４１０の第２格納領域に格納できる。実施形態において、入出力回路４３０はコピーバック（ｃｏｐｙ−ｂａｃｋ）動作を実行するように具現される。

実施形態において、入出力回路４３０は、ページバッファ（或いはページレジスター）、列選択回路、データバッファ等のように広く公知された構成要素及びランダム化回路４３２を含む。ここで、ランダム化回路４３２は図１に示されたランダム化回路１５０と同様に具現される。他の実施形態において、入出力回路４３０は感知増幅器、書込みドライバー、列選択回路、データバッファ等のように広く公知された構成要素を包含できる。

制御ロジック４４０は不揮発性メモリ装置４００の諸般動作を制御するように具現される。制御ロジック４４０は外部から伝達される制御信号ＣＴＲＬに応答して動作する。制御ロジック４４０はメモリセルアレイ４１０のフラッグセル（図示せず）に格納されたデータを基づいてランダム化回路４３２の活性の可否を決定するランダム化決定回路４４２を含む。

一方、垂直形半導体メモリ装置に対する詳細なことは、本出願の出願人によって出願され、本出願の参考文献として組み込まれた特許文献６で説明される。

図２９は図２８に示されたメモリブロックの中でいずれか１つのメモリブロックＢＬＫｉに対する等価回路を示す回路図である。図２８及び図２９を参照すれば、第１ビットラインＢＬ１及び共通ソースラインＣＳＬの間に垂直のストリングＮＳ１１〜ＮＳ３１が存在する。第１ビットラインＢＬ１は第３方向に伸張された導電物質に対応する。第２ビットラインＢＬ２及び共通ソースラインＣＳＬの間に垂直のストリングＮＳ１２、ＮＳ２２、ＮＳ３２が存在する。第２ビットラインＢＬ２は第３方向に伸張された導電物質に対応する。第３ビットラインＢＬ３及び共通ソースラインＣＳＬの間に、垂直のストリングＮＳ１３、ＮＳ２３、ＮＳ３３が存在する。第３ビットラインＢＬ３は第３方向に伸張された導電物質に対応する。

各垂直のストリングＮＳのストリング選択トランジスターＳＳＴは対応するビットラインＢＬに連結される。各垂直のストリングＮＳの接地選択トランジスターＧＳＴは共通ソースラインＣＳＬに連結される。各垂直のストリングＮＳのストリング選択トランジスターＳＳＴ及び接地選択トランジスターＧＳＴの間にメモリセルＭＣが存在する。

以下では、行及び列単位に垂直ストリングＮＳを定義する。１つのビットラインに共通に連結された垂直のストリングＮＳは１つの列を形成する。実施形態において、第１ビットラインＢＬ１に連結された垂直ストリングＮＳ１１〜ＮＳ３１は第１列に対応する。第２ビットラインＢＬ２に連結された垂直ストリングＮＳ１２〜ＮＳ３２は第２列に対応する。第３ビットラインＢＬ３に連結された垂直ストリングＮＳ１３〜ＮＳ３３は第３列に対応する。

１つのストリング選択ラインＳＳＬに連結される垂直のストリングＮＳは１つの行を形成する。実施形態において、第１ストリング選択ラインＳＳＬ１に連結された垂直のストリングＮＳ１１〜ＮＳ１３は第１行を形成する。第２ストリング選択ラインＳＳＬ２に連結された垂直のストリングＮＳ２１〜ＮＳ２３は第２行を形成する。第３ストリング選択ラインＳＳＬ３に連結された垂直のストリングＮＳ３１〜ＮＳ３３は第３行を形成する。
各垂直のストリングＮＳで、高さが定義される。実施形態において、各垂直ストリングＮＳで、接地選択トランジスターＧＳＴに隣接するメモリセルＭＣ１の高さは１である。各垂直ストリングＮＳで、ストリング選択トランジスターＳＳＴに隣接するほど、メモリセルの高さは増加する。各垂直ストリングＮＳで、ストリング選択トランジスターＳＳＴに隣接するメモリセルＭＣ７の高さは７である。

同一な行の垂直のストリングＮＳはストリング選択ラインＳＳＬを共有する。異なる行の垂直のストリングＮＳは異なるストリング選択ラインＳＳＬに連結される。同一な行の垂直のストリングＮＳの同一な高さのメモリセルはワードラインを共有する。同一な高さで、相異なる行の垂直のストリングＮＳのワードラインＷＬは共通に連結される。実施形態において、ワードラインＷＬは第１方向に伸張される導電物質が提供される層で共通に連結され得る。実施形態において、第１方向に伸張される導電物質はコンタクトを通じて上部層に連結され得る。上部層で第１方向に伸張される導電物質が共通に連結され得る。
同一な行の垂直のストリングＮＳは接地選択ラインＧＳＬを共有する。異なる行の垂直のストリングＮＳは異なる接地選択ラインＧＳＬに連結される。

共通ソースラインＣＳＬは垂直ストリングＮＳに共通に連結される。実施形態において、基板の上の活性領域で、第１乃至第４ドーピング領域が連結され得る。実施形態において、第１乃至第４ドーピング領域はコンタクトを通じて上部層に連結され得る。上部層で第１乃至第４ドーピング領域が共通に連結され得る。

図２９に示したように、同一深さのワードラインＷＬは共通に連結される。したがって、特定ワードラインＷＬが選択される時、特定ワードラインＷＬに連結された全ての垂直ストリングＮＳが選択される。異なる行の垂直のストリングＮＳは異なるストリング選択ラインＳＳＬに連結される。したがって、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択することによって、同一ワードラインＷＬに連結された垂直ストリングＮＳの中で非選択行の垂直ストリングＮＳがビットラインＢＬ１〜ＢＬ３から分離され得る。即ち、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択することによって、垂直ストリングＮＳの行が選択され得る。そして、ビットラインＢＬ１〜ＢＬ３を選択することによって、選択行の垂直のストリングＮＳが列単位に選択され得る。

一方、メモリブロックＢＬＫｉに対するさらに詳細なことは本出願の出願人によって出願され、この出願の参考文献として組み込まれた特許文献６で説明される。

本発明の実施形態による不揮発性メモリ装置のプログラム方法は、第１ページプログラム動作の時、前記第１ページプログラムの可否に関連された情報を有する第１ページフラッグをプログラムする段階と、第２ページプログラム動作の時、前記第２ページプログラムの可否に関連された情報を有する第２ページフラッグをプログラムする段階とを含み、前記第２ページプログラム動作の時、前記第１ページフラッグは事前に決定されたプログラム状態にプログラムされる。

本発明の実施形態による不揮発性メモリ装置の下位ビット読出し方法は、上位ビットページのプログラムの可否に関連された情報を格納する上位ビットフラッグの位置に対応する読出し電圧を基づいてメモリセルに格納されたデータを読み出す段階と、下位ビットページのプログラムの可否に関連された情報を格納する下位ビットフラッグの位置を基づいて前記読み出されたデータのランダム化を決定する段階とを含む。

本発明の実施形態による不揮発性メモリ装置の上位ビット読出し方法は、ワードラインに連結された複数のメモリセル各々の上位ビットデータを読み出す段階と、前記ワードラインに連結されたフラッグセルから上位ビットページのプログラムの可否を判別する段階と、前記上位ビットページがプログラムされた時、前記複数のメモリセルから読み出された上位ビットデータをデランダム化させる段階とを含む。

本発明の実施形態による不揮発性メモリ装置は、メーン領域とスペア領域を有する複数のページで構成され、前記ページ各々は少なくとも第１及び第２ページでプログラムされ、前記スペア領域は前記少なくとも第１及び第２ページ各々のプログラムの可否に関連された情報を格納する少なくとも第１及び第２フラッグセル領域を含むメモリセルアレイと、プログラム動作の時、前記少なくとも第１及び第２ページの中でいずれか１つのメーン領域にプログラムされるページデータを臨時的に格納するか、或いは、読出し動作の時、前記少なくとも第１及び第２ページの中でいずれか１つのメーン領域から読み出されたページデータを臨時的に格納するページバッファ回路と、前記プログラム動作の時、外部から入力されたページデータをランダム選択信号に応答してランダム化させて前記プログラムされるページデータを発生するか、或いは前記読出し動作の時、前記読み出されたページデータを前記ランダム選択信号に応答してデランダム化させるランダム化回路と、前記少なくとも第１及び第２フラッグセル領域から読み出されたデータを基づいて前記ランダム選択信号を発生するランダム化決定回路とを含む。

本発明の実施形態によるその他の不揮発性メモリ装置は、メーン領域とスペア領域を有する複数のページで構成され、前記ページ各々は第１、第２及び３ページでプログラムされ、前記スペア領域は第１、第２及び第３ページ各々のプログラムの可否に関連された情報を格納する第１、第２及び第３フラッグセル領域を含むメモリセルアレイと、プログラム動作の時、前記第１、第２及び第３ページの中でいずれか１つのメーン領域にプログラムされるページデータを臨時的に格納するか、或いは、読出し動作の時、前記第１、第２及び第３ページの中でいずれか１つのメーン領域から読み出されたページデータを臨時的に格納するページバッファ回路と、前記プログラム動作の時、外部から入力されたページデータをランダム選択信号に応答してランダム化させて前記プログラムされるページデータを発生するか、或いは前記読出し動作の時、前記読み出されたページデータを前記ランダム選択信号に応答してデランダム化させるランダム化回路と、前記第１、第２及び第３フラッグセル領域から読み出されたデータを基づいて前記ランダム選択信号を発生するランダム化決定回路とを含み、前記第１ページは最下位ビットデータを格納し、前記第２ページは中間ビットデータを格納し、前記第３ページは最上位ビットデータを格納する。

本発明の実施形態によるメモリシステムは、不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するメモリ制御器とを含み、前記不揮発性メモリ装置は、プログラム動作の時、外部から入力されたデータをランダム化させ、読出し動作の時、ランダム化されたデータをデランダム化させるランダム化回路と、１つのワードラインに連結されたページに少なくとも第１及び第２ページがプログラムされ、前記少なくとも第１及び第２ページのプログラムの可否にしたがって前記ランダム化回路の活性可否を決定するランダム化決定回路とを含む。

図３０は本発明の実施形態によるメモリシステムを示すブロック図である。図３０を参照すれば、メモリシステム１０００は不揮発性メモリ装置１１００及びメモリ制御器１２００を含む。

不揮発性メモリ装置１１００は、図１に示された不揮発性メモリ装置１００と同一な構成及び動作に具現される。不揮発性メモリ装置１１００は入力動作の時、入力データをランダム化させて格納し、出力動作の時、ランダム化されたデータをデランダム化させるか、或いはランダム化されないデータをバイパスさせて出力する。

本発明の実施形態によるメモリシステム１０００はプログラム動作の時、ランダム化されてプログラム動作が遂行されることによって、データの信頼性を向上させ得る。また、本発明の実施形態によるメモリシステム１０００は読出し動作の時、下位ビットプログラム動作可否を表示するフラッグの情報にしたがって読出し動作を遂行することによって、読出し動作のエラーを減らし得る。一方、メモリシステムにに対するより詳細なことは本出願の出願人によって出願され、参考文献として組み込まれた特許文献７で説明される。

図３１は本発明の実施形態によるメモリカードに対するブロック図である。図３１を参照すれば、メモリカード２０００はフラッシュメモリ装置２１００、バッファメモリ装置２２００、及びそれを制御するメモリ制御器２３００を含む。

不揮発性メモリ装置２１００は、図１に示された不揮発性メモリ装置１００と同一な構成及び動作に具現される。

バッファメモリ装置２２００はメモリカード２０００の動作の中で発生されるデータを臨時的に格納するための装置である。バッファメモリ装置２２００はＤＲＡＭ或いはＳＲＡＭ等で具現され得る。

メモリ制御器２３００はホスト及びフラッシュメモリ装置２１００の間に連結される。ホストからの要請に応答して、メモリ制御器２３００はフラッシュメモリ装置２１００をアクセスする。

メモリ制御器２３００はマイクロプロセッサー２３１０、ホストインターフェイス２３２０、及びフラッシュインターフェイス２３３０を含む。

マイクロプロセッサー２３１０はファームウェア（ｆｉｒｍｗａｒｅ）を動作するように具現される。ホストインターフェイス２３２０はホストとフラッシュインターフェイス２３３０との間にデータ交換を遂行するためのカード（例えば、ＭＭＣ）プロトコルを通じてホストとインターフェイシングする。

このようなメモリカード２０００はマルチメディアカード（ＭｕｌｔｉｍｅｄｉａＣａｒｄ：ＭＭＣ）、保安デジタル（ＳｅｃｕｒｉｔｙＤｉｇｉｔａｌ：ＳＤ）、ｍｉｎｉＳＤ、メモリスティック（ＭｅｍｏｒｙＳｔｉｃｋ）、スマートメディア（ＳｍａｒｔＭｅｄｉａ（登録商標））、トランスフラッシュ（ＴｒａｎｓＦｌａｓｈ）カード等に適用できる。
本発明によるメモリカード２０００はプログラム動作の時、ランダム化されたデータを格納することによって、プログラムされた隣接セルの影響を小さく受ける。その結果として、本発明のメモリカード２０００は劣化特性に優れ、データの信頼性を向上させ得る。一方、メモリカード２０００に対するさらに詳細なことは本出願の出願人によって出願され、参考文献として組み込まれた特許文献８で説明される。

図３２は本発明の実施形態によるｍｏｖｉＮＡＮＤに対するブロック図である。図３２を参照すれば、ｍｏｖｉＮＡＮＤ３０００はＮＡＮＤフラッシュメモリ装置３１００及び制御器３２００を包含できる。ｍｏｖｉＮＡＮＤ３０００はＭＭＣ４．４（以下、ｅＭＭＣと称する）規格を支援する。

実施形態において、ＮＡＮＤフラッシュメモリ装置３１００は単品のＮＡＮＤフラッシュメモリ装置が１つのパッケージ（例えば、ＦＢＧＡ：Ｆｉｎｅ−ｐｉｔｃｈＢａｌｌＧｒｉｄＡｒｒａｙ）に積層されることによって具現され得る。単品のＮＡＮＤフラッシュメモリ装置は、図１に示された不揮発性メモリ装置１００と同一な構成及び動作に具現される。

制御器３２００は制御器コア３２１０、ホストインターフェイス３２２０、及びＮＡＮＤインターフェイス３２３０を含む。制御器コア３２１０はｍｏｖｉＮＡＮＤ３０００の全般的な動作を制御する。ホストインターフェイス３２２０は制御器３２１０とホストとのＭＭＣ（ＭｕｌｔｉＭｅｄｉａＣａｒｄ）インターフェイシングを遂行する。ＮＡＮＤインターフェイス３２３０はＮＡＮＤフラッシュメモリ装置３１００と制御器３２００とのインターフェイシングを遂行する。

ｍｏｖｉＮＡＮＤ３０００はホストから電源電圧Ｖｃｃ、Ｖｃｃｑを受信する。ここで、電源電圧（Ｖｃｃ：３．３Ｖ）はＮＡＮＤフラッシュメモリ装置３１００及びＮＡＮＤインターフェイス３２３０へ供給され、電源電圧（Ｖｃｃｑ：１．８Ｖ／３．３Ｖ）は制御器３２００へ供給される。

本発明によるｍｏｖｉＮＡＮＤ３０００は読出し動作の時、最下位ビットのプログラムの可否を表示するフラッグ情報に基づいて読出し動作を遂行することによって、読出しエラーを減らし得る。その結果として、本発明によるｍｏｖｉＮＡＮＤ３０００は大容量のデータを格納するのに有利であるだけでなく、向上された読出し動作特性を有する。本発明によるｍｏｖｉＮＡＮＤ３０００は小型及び低電力が要求されるモバイル製品（例えば、ギャラクシＳ、アイフォン等）に応用できる。

一方、本発明はソリッドステートドライバー（ＳｏｌｉｄＳｔａｔｅＤｒｉｖｅ：以下、‘ＳＳＤ’と称する）に適用できる。

図３３は本発明の実施形態によるＳＳＤに対するブロック図である。図３３を参照すれば、ＳＳＤ４０００は複数のフラッシュメモリ装置４１００及びＳＳＤ制御器４２００を含む。
単品のフラッシュメモリ装置４１００は、図１に示された不揮発性メモリ装置１００と同一な構成及び動作に具現される。

ＳＳＤ制御器４２００は複数のフラッシュメモリ装置４１００を制御する。ＳＳＤ制御器４２００は中央処理装置４２１０、ホストインターフェイス４２２０、キャッシュバッファ４２３０、及びフラッシュインターフェイス４２４０を含む。

ホストインターフェイス４２２０は中央処理装置４２１０の制御にしたがってホストとＡＴＡプロトコル方式にデータを交換することができる。ここで、ホストインターフェイス４２２０はＳＡＴＡ（ＳｅｒｉａｌＡｄｖａｎｃｅｄＴｅｃｈｎｏｌｏｇｙＡｔｔａｃｈｍｅｎｔ）インターフェイス、ＰＡＴＡ（ＰａｒａｌｌｅｌＡｄｖａｎｃｅｄＴｅｃｈｎｏｌｏｇｙＡｔｔａｃｈｍｅｎｔ）インターフェイス、ＥＳＡＴＡ（ＥｘｔｅｒｎａｌＳＡＴＡ）インターフェイス等の中でいずれか１つである。ホストインターフェイス４２２０を通じてホストから入力されるデータやホストへ伝送されるデータは中央処理装置４２１０の制御にしたがってＣＰＵバスを経由しなくてバッファ４２３０を通じて伝達される。

キャッシュバッファ４２３０は外部とフラッシュメモリ装置４１００との間の移動データを臨時的に格納する。また、キャッシュバッファ４２３０は中央処理装置４２１０によって運営されるプログラムを格納するのにも使用される。バッファ４２３０は一種のバッファメモリとして見做し、ＳＲＡＭで具現され得る。図３１でキャッシュバッファ４２３０はＳＳＤ制御器４２００内部に包含されるが、本発明が必ずしもこれに限定されない。本発明によるキャッシュバッファはＳＳＤ制御器４２００の外部に包含され得る。

フラッシュインターフェイス４２４０は格納装置に使用されるフラッシュメモリ装置４１００とＳＳＤ制御器４２００との間のインターフェイシングを遂行する。フラッシュインターフェイス４２４０はＮＡＮＤフラッシュメモリ、Ｏｎｅ−ＮＡＮＤフラッシュメモリ、マルチレベルフラッシュメモリ、シングルレベルフラッシュメモリを支援するように構成され得る。

本発明によるＳＳＤ４０００はプログラム動作の時、ランダム化されたデータを格納することによって、データの信頼性を向上させる。その結果として、本発明のＳＳＤ４０００は格納されたデータの信頼性を向上させ得る。一方、ＳＳＤ４０００に対するさらに詳細なことは本出願の出願人によって出願され、参考文献として組み込まれた特許文献７で説明される。

図３４は図３３に示されたＳＳＤ４０００を有するコンピューティングシステムにに対するブロック図である。図３４を参照すれば、コンピューティングシステム５０００は、中央処理装置５１００、ＲＯＭ５２００、ＲＡＭ５３００、入出力装置５４００、及びＳＳＤ５５００を含む。

中央処理装置５１００はシステムバスに連結される。ＲＯＭ５２００はコンピューティングシステム５０００を動作するのに必要とするデータが格納される。このようなデータには開始命令シークェンス、或いは基本的な入／出力動作システム（例えば、ＢＩＯＳ）シークェンス等である。ＲＡＭ５３００は中央処理装置５１００が実行される時、発生されるデータが臨時的に格納される。

入出力装置５４００は、実施形態において、キーボード、ポインティング装置（マウス）、モニター、モデム、等が入出力装置インターフェイスを通じてシステムバスに連結される。
ＳＳＤ５５００は読出し可能である格納装置として、図３３に示されたＳＳＤ４０００と同様に具現される。

図３５は図３３に示されたＳＳＤ４０００を有する電子機器に対するブロック図である。図３５を参照すれば、電子機器６０００は、プロセッサー６１００、ＲＯＭ６２００、ＲＡＭ６３００、及びフラッシュインターフェイス６４００、及びＳＳＤ６５００を含む。
プロセッサー６１００はファームウェアコード或いは任意のコードの実行するためにＲＡＭ６３００にアクセスする。また、プロセッサー６１００は開始命令シークェンス或いは基本入出力動作システムシークェンスのような固定命令シークェンスを実行するためにＲＯＭ６２００にアクセスする。フラッシュインターフェイス６４００は電子機器６０００とＳＳＤ６５００との間のインターフェイシングを遂行する。

ＳＳＤ６５００は電子機器６０００に取り付け及び分離できる。ＳＳＤ６５００は、図３１に示されたＳＳＤ４０００と同様に具現される。

本発明の電子機器６０００は携帯電話、個人デジタル補助器（ＰｅｒｓｏｎａｌＤｉｇｉｔａｌＡｓｓｉｓｔａｎｔｓ：ＰＤＡｓ）、デジタルカメラ、カムコーダー、及び携帯用オーディオ再生装置（例えば、ＭＰ３、ＰＭＰ）であり得る。

図３６は図３３に示されたＳＳＤ４０００を利用するサーバーシステムにに対するブロック図である。図３６を参照すれば、サーバーシステム７０００はサーバー７１００、及びサーバー７１００を動作するのに必要とするデータを格納するＳＳＤ７２００を含む。ここで、ＳＳＤ７２００は、図３３に示されたＳＳＤ４０００と同一な構成及び同一な動作に具現される。

サーバー７１００は応用通信モジュール７１１０、データ処理モジュール７１２０、アップグレードモジュール７１３０、スケジューリングセンター７１４０、ローカルリソースモジュール７１５０、及びリペア情報モジュール７１６０を含む。

応用通信モジュール７１１０はサーバー７１００とネットワークとに連結されたコンピューティングシステムと通信するか、或いはサーバー７１００とＳＳＤ７２００とが通信するように具現される。応用通信モジュール７１１０は使用者インターフェイスを通じて提供されたデータ或いは情報をデータ処理モジュール７１２０へ伝送する。

データ処理モジュール７１２０はローカルリソースモジュール７１５０にリンクされる。ここで、ローカルリソースモジュール７１５０はサーバー７１００に入力されたデータ或いは情報を基づいて使用者にリペアショップ（ｒｅｐａｉｒｓｈｏｐｓ）／ディーラー（ｄｅａｌｅｒｓ）／技術的な情報の目録を提供する。

アップグレードモジュール７１３０はデータ処理モジュール７１２０とインターフェイシングする。アップグレードモジュール７１３０はＳＳＤ７２００から伝送されたデータ或いは情報を基づいてファームウェア、リセットコード、診断システムアップグレード或いは他の情報を電子機器（ａｐｐｌｉａｎｃｅ）にアップグレードする。
スケジューリングセンター７１４０はサーバー７１００に入力されたデータ或いは情報を基づいて使用者に実時間のオプションを許容する。

リペア情報モジュール７１６０はデータ処理モジュール７１２０とインターフェイシングする。リペア情報モジュール７１６０は使用者にリペア関連情報（例えば、オーディオ、ビデオ、或いは文書ファイル）を提供するのに利用される。データ処理モジュール７１２０はＳＳＤ７２００から伝達された情報を基づいて関連された情報をパッケイジングする。その後、このような情報はＳＳＤ７２００に伝送されるか、或いは使用者にディスプレイされる。

本発明による不揮発性メモリ装置はタブレット（ｔａｂｌｅｔ）製品（例えば、ギャラクシタブ、アイパッド等）にも適用できる。

図３７は本発明による携帯用電子装置８０００を例示的に示す図面である。図３７を参照すれば、携帯用電子装置８０００は一般的に少なくとも１つのコンピューター読出し可能媒体８０２０、処理システム８０４０、入出力サブシステム８０６０、無線周波数回路８０８０及びオーディオ回路８１００を含む。各構成要素は少なくとも１つの通信バス或いは信号線８０３０で連結され得る。

携帯用電子装置８０００は、限定されないハンドヘルドコンピューター（ｈａｎｄｈｅｌｄｃｏｍｐｕｔｅｒ）、タブレットコンピューター、携帯電話、メディアプレーヤー、ＰＤＡ（ｐｅｒｓｏｎａｌｄｉｇｉｔａｌａｓｓｉｓｔａｎｔ）等とこれらのアイテムの中で２つ以上の組合を含む任意の携帯用電子装置であり得る。ここで、少なくとも１つのコンピューター読出し可能媒体８０２０は図１に示された不揮発性メモリ装置１００を少なくとも１つ含む。一方、携帯用電子装置８０００に対するさらに詳細なことは参考文献として組み込まれた特許文献９で説明される。

本発明の実施形態によるメモリシステム或いは格納装置は多様な形態のパッケージを利用して実装され得る。実施形態において、本発明の実施形態によるメモリシステム或いは格納装置はＰｏＰ（ＰａｃｋａｇｅｏｎＰａｃｋａｇｅ）、Ｂａｌｌｇｒｉｄａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐｓｃａｌｅｐａｃｋａｇｅｓ（ＣＳＰｓ）、ＰｌａｓｔｉｃＬｅａｄｅｄＣｈｉｐＣａｒｒｉｅｒ（ＰＬＣＣ）、ＰｌａｓｔｉｃＤｕａｌＩｎ−ＬｉｎｅＰａｃｋａｇｅ（ＰＤＩＰ）、ＤｉｅｉｎＷａｆｆｌｅＰａｃｋ、ＤｉｅｉｎＷａｆｅｒＦｏｒｍ、ＣｈｉｐＯｎＢｏａｒｄ（ＣＯＢ）、ＣｅｒａｍｉｃＤｕａｌＩｎ−ＬｉｎｅＰａｃｋａｇｅ（ＣＥＲＤＩＰ）、ＰｌａｓｔｉｃＭｅｔｒｉｃＱｕａｄＦｌａｔＰａｃｋ（ＭＱＦＰ）、ＴｈｉｎＱｕａｄＦｌａｔｐａｃｋ（ＴＱＦＰ）、ＳｍａｌｌＯｕｔｌｉｎｅ（ＳＯＩＣ）、ＳｈｒｉｎｋＳｍａｌｌＯｕｔｌｉｎｅＰａｃｋａｇｅ（ＳＳＯＰ）、ＴｈｉｎＳｍａｌｌＯｕｔｌｉｎｅ（ＴＳＯＰ）、ＴｈｉｎＱｕａｄＦｌａｔｐａｃｋ（ＴＱＦＰ）、ＳｙｓｔｅｍＩｎＰａｃｋａｇｅ（ＳＩＰ）、ＭｕｌｔｉＣｈｉｐＰａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌＦａｂｒｉｃａｔｅｄＰａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−ＬｅｖｅｌＰｒｏｃｅｓｓｅｄＳｔａｃｋＰａｃｋａｇｅ（ＷＳＰ）等のようなパッケージを利用して実装され得る。
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない限度内で様々に変形できる。したがって、本発明の範囲は上述した実施形態に限定されて定まれてはならないし、後述する特許請求の範囲のみでなくが発明の特許請求の範囲と均等なことによって定まれなければならない。

１００、２００、３００、４００・・・不揮発性メモリ装置
１１０、３１０・・・メモリセルアレイ
１２０、３２０・・・ローデコーダー
１３０、３３０・・・電圧発生回路
１４０、３４０・・・ページバッファ回路
１５０、３５０・・・ランダム化回路
１６０、３６０・・・入出力回路
１７０、３７０・・・制御ロジック
１７２、２５５・・・ランダム化決定回路
ＬＦ・・・ＬＳＢフラッグ
ＭＦ・・・ＭＳＢフラッグ
１Ｆ・・・第１ページフラッグ
２Ｆ・・・第２ページフラッグ
３Ｆ・・・第３ページフラッグ
１１２・・・メーン領域
１１４・・・スペア領域
１１５・・・第１フラッグセル領域
１１６・・・第２フラッグセル領域
１５２・・・論理演算器
１５４・・・ランダムシークェンス発生器
１５６・・・選択器

Claims

メモリセルアレイでマルチレベル不揮発性メモリセルＭＬＣにマルチビットデータをプログラミングする方法において、
前記ＭＬＣにデータの第１ページをプログラミングする段階と、
前記第１ページの前記プログラミングに応答して初期第１フラッグ状態に第１ページフラッグをプログラミングする段階と、
前記ＭＬＣにデータの第２ページをプログラミングする段階と、
前記第２ページをプログラミングすることに応答して、前記第１ページがプログラムされたかを判別する段階と、
もし、第１ページがプログラムされたら、前記第２ページをプログラミングすることに応答して前記初期第１フラッグ状態と異なる最後の第１ページフラッグ状態に前記第１ページフラッグをプログラミングする段階と、
もし、第１ページがプログラムされなかったら、前記第２ページをプログラミングする間に前記第１ページフラッグのプログラミングを禁止する段階と、を含む方法。
ＭＬＣは前記メモリセルアレイの共通ワードラインに連結され、前記初期第１フラッグ状態は前記ＭＬＣのための臨時状態である請求項１に記載の方法。
前記第２ページをプログラミングすることに応答して、第２ページフラッグをプログラミングする段階をさらに含み、
前記ＭＬＣは前記メモリセルアレイのメーン領域に配列され、
前記第１ページフラッグ及び前記第２ページフラッグは前記メモリセルアレイのスペア領域に配置され、前記第１ページフラッグと前記第２ページフラッグとは前記共通ワードラインに連結される請求項２に記載の方法。
前記第１ページは前記マルチビットデータの最下位ビットＬＳＢデータであり、前記第２ページは前記マルチビットデータの最上位ビットＭＳＢデータである請求項３に記載の方法。
前記第２ページをプログラミングすることに応答して、第２ページフラッグをプログラミングする段階をさらに含み、
前記ＭＬＣは前記第１ページをプログラミングする間に臨時状態に、そして前記第２ページプログラミングする間に複数のプログラムされた状態の中でいずれか１つに選択的にプログラムされるように具現され、
前記初期第１フラッグ状態は前記臨時状態であり、
前記最後の第１フラッグ状態は前記複数のプログラムされた状態の中でいずれか１つであり、
前記第２フラッグ状態は前記複数のプログラムされた状態の中でいずれか１つである請求項１に記載の方法。
前記最後の第１フラッグ状態及び前記第２フラッグ状態は前記複数のプログラムされた状態の前記同一な１つである請求項５に記載の方法。
前記最後の第１フラッグ状態は前記臨時状態のための閾値電圧分布より大きい閾値電圧分布を有する前記プログラムされた状態の中でいずれか１つであり、
前記第２フラッグ状態は前記臨時状態のための前記閾値電圧分布より大きい閾値電圧分布を有する前記複数のプログラムされた状態の中でいずれか１つである請求項５に記載の方法。
前記第１ページをプログラミングする段階は、第１書込みデータを受信する段階と、ランダム化された第１書込みデータを発生するために前記第１書込みデータをランダム化する段階と、前記ランダム化された第１書込みデータに前記ＭＬＣをプログラミングする段階と、を含み、
前記第２ページをプログラミングする段階は、第２書込みデータを受信する段階と、ランダム化された第２書込みデータを発生するために前記第２書込みデータをランダム化する段階と、前記ランダム化された第２書込みデータに前記ＭＬＣをプログラミングする段階と、を含む請求項１に記載の方法。
メモリセルアレイでマルチレベル不揮発性メモリセルＭＬＣにマルチビットデータをプログラミングする方法において、
第１論理ページＦＬＰの第１プログラミングを遂行する段階と、
前記第１プログラミングに応答して第１フラッグ状態に第１ページフラッグをプログラミングする段階と、以後に、
第２論理ページＳＬＰの第２プログラミングを遂行する段階と、
前記第２プログラミングの間に前記第１ページフラッグのプログラミングを禁止する段階と、を含む方法。
ＭＬＣは前記メモリセルアレイの共通ワードラインに連結され、前記第１フラッグ状態は前記ＭＬＣのための臨時状態である請求項９に記載の方法。
前記ＭＬＣは前記メモリセルアレイのメーン領域に配列され、前記第１ページフラッグは前記メモリセルアレイのスペア領域に配置される請求項１０に記載の方法。
前記ＦＬＰは前記マルチビットデータの最下位ビットＬＳＢにしたがってプログラムされる請求項１０に記載の方法。
前記第２プログラミングに応答して第２フラッグ状態に前記第２ページフラッグをプログラミングする段階をさらに含み、
前記第２ページフラッグのプログラミングする段階は前記第１プログラミングの間に禁止され、前記第２ページフラッグは前記メモリセルアレイの前記スペア領域に配置される請求項１２に記載の方法。
前記ＭＬＣは前記第１プログラミングの間に臨時状態に、そして前記第２プログラミングの間に複数のプログラムされた状態の中でいずれか１つに選択的にプログラムされるように具現され、
前記第２フラッグ状態は前記複数のプログラムされた状態の中でいずれか１つである請求項１３に記載の方法。
前記第２フラッグ状態は前記臨時状態の閾値電圧分布より大きい閾値電圧分布を有する前記複数のプログラムされた状態の中でいずれか１つである請求項１４に記載の方法。
前記第１プログラミングする段階は、
ＬＳＢ書込みデータを受信する段階と、ランダム化されたＬＳＢ書込みデータを発生するために前記ＬＳＢ書込みデータをランダム化する段階と、前記ランダム化されたＬＳＢ書込みデータをプログラミングする段階と、を含む請求項１２に記載の方法。
前記第２プログラミングする段階は、
ＭＳＢ書込みデータを受信する段階と、ランダム化されたＭＳＢ書込みデータを発生するために前記ＭＳＢ書込みデータをランダム化する段階と、前記ランダム化されたＭＳＢ書込みデータと共に前記ＳＬＰをプログラミングする段階と、を含む請求項１３に記載の方法。
マルチレベル不揮発性メモリセルＭＬＣのメモリセルアレイからマルチレベルセルデータを読み出す方法において、
前記ＭＬＣに格納されたデータの第１ページに連関された第１ページフラッグを判別する段階と、
もし、前記第１ページフラッグが設定されたら、前記ＭＬＣから第１読出しデータを読み出す段階と、デランダム化された第１読出しデータを発生するために前記第１読出しデータをデランダム化させる段階と、
もし、前記第１ページフラッグが設定されなかったら、前記ＭＬＣから前記第１読出しデータを読み出す段階と、前記第１読出しデータを出力データとして提供する段階と、を含む方法。
前記第１読出しデータは前記マルチビットデータの最下位ビットＬＳＢデータである請求項１８に記載の方法。
以前に遂行されたプログラム動作の間に前記第１ページデータが前記ＭＬＣにプログラムされる時、前記第１ページフラッグは１回プログラミングすることを利用することによって設定される請求項１９に記載の方法。
前記第１ページフラッグは前記以前に遂行されたプログラム動作に応答して前記ＭＬＣのための臨時状態に前記第１ページフラッグをプログラミングすることによって設定される請求項２０に記載の方法。
前記第１ページフラッグは２回プログラミングすることを利用する以前に遂行されたプログラム動作の間に設定され、
前記２回プログラミングすることは、
前記第１ページデータが前記ＭＬＣでプログラムされる時、第１ページフラッグ状態に前記第１ページフラッグをプログラミングする段階と、その後に、
第１ページデータが前記ＭＬＣでプログラムされる時、前記第１フラッグ状態と異なる第２フラッグ状態に前記第１ページフラッグをプログラミングする段階を含む請求項１８に記載の方法。
前記第１ページデータが前記ＭＬＣでプログラムされる時、臨時状態、及び前記第２ページデータが前記ＭＬＣでプログラムされる時、複数のプログラムされた状態の中でいずれか１つに前記ＭＬＣが選択的にプログラムされるように具現され、
前記第１ページフラッグ状態は前記臨時状態であり、
前記第２ページフラッグ状態は前記複数のプログラムされた状態の中でいずれか１つである請求項２２に記載の方法。
前記ＭＬＣに格納されたデータの第２ページに連関された第２ページフラッグを判別する段階と、
もし、第２ページフラッグが設定されたら、前記ＭＬＣから第２読出しデータを読み出す段階、デランダム化された第２読出しページデータを発生するために前記第２読出しデータをデランダム化させる段階、及び前記デランダム化された第２読出しデータを出力データとして提供する段階と、
もし、第２ページフラッグが設定されなかったら、前記ＭＬＣから第２読出しデータを読み出す段階と、前記第２読出しデータを出力データとして提供する段階と、を含む請求項１８に記載の方法。
前記第２読出しデータは前記マルチレベルデータの最上位ビットＭＳＬデータである請求項２４に記載の方法。
前記第２ページデータが以前に遂行されたプログラム動作の間に前記ＭＬＣでプログラムされた時、前記第２ページフラッグは設定される請求項２４に記載の方法。
前記第１ページデータが前記ＭＬＣでプログラムされる時、臨時状態、及び前記第２ページデータが前記ＭＬＣでプログラムされる時複数のプログラムされた状態の中でいずれか１つに前記ＭＬＣが選択的にプログラムされるように具現され、
前記第２ページフラッグは前記ＭＬＣのための複数のプログラムされた状態の中でいずれか１つに前記第２ページフラッグをプログラミングすることによって設定される請求項２４に記載の方法。
前記複数のプログラムされた状態の中で前記いずれか１つは前記臨時状態のための閾値電圧分布より大きい閾値電圧分布を有する請求項２７に記載の方法。
不揮発性メモリ装置及び制御器を含むメモリシステムを動作する方法において、前記不揮発性メモリ装置は、メーン領域に配列されたマルチレベルセルＭＬＣ及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含むメモリセルアレイ、前記メモリセルアレイから読出された読み出し、データを格納するページバッファ、前記制御器へ前記不揮発性メモリ装置から出力データを提供する入出力（Ｉ／Ｏ）回路、及び前記ページバッファから読出しデータを受信し、デランダム化動作無しで前記Ｉ／Ｏ回路に前記読出しデータをパスするか、或いは前記読出しデータからデランダム化された読出しデータを発生した後に前記Ｉ／Ｏ回路に前記デランダム化された読出しデータをパスするデランダマイザーを含み、
第１読出し命令を受信する時、前記メモリセルアレイから前記ページバッファに読み出し、データの第１ページをローディングする段階及び前記第１ページフラッグを判別する段階と、
もし、前記第１ページフラッグが設定されなかったら、デランダム化動作無しで前記第１ページを第１出力データに前記Ｉ／Ｏ回路にパスする段階と、
もし、前記第１ページフラッグが設定されたら、デランダム化された第１読出しデータを発生する段階及び前記デランダム化された第１読出しデータを前記第１読出し出力データに前記Ｉ／Ｏ回路へパスする段階と、を含む方法。
第２読出し命令を受信する時、前記メモリセルアレイから前記ページバッファへ読出しデータの第２ページをローディングする段階及び前記第２ページフラッグを判別する段階と、
もし、前記第２ページフラッグが設定されなかったら、デランダム化動作無しで前記第２ページを第２出力データに前記Ｉ／Ｏ回路へパスする段階と、
もし、前記第２ページフラッグが設定されたら、デランダム化された第２読出しデータを発生する段階及び前記デランダム化された第２読出しデータを前記第２読出し出力データに前記Ｉ／Ｏ回路にパスする段階と、を含む請求項２９に記載の方法。
前記不揮発性メモリ装置に前記第１読出し命令及び前記第２読出し命令を通信し、前記第１読出し命令及び前記第２読出し命令に応答して前記第１出力データ及び前記第２出力データを受信するように前記制御器が具現される請求項３０に記載の方法。
読出しデータの前記第１ページは前記ＭＬＣに格納された最下位ビットＬＳＢデータであり、読出しデータの前記第２ページは前記ＭＬＣに格納された最上位ビットＭＳＢデータである請求項３０に記載の方法。
第１プログラミング動作の間に臨時状態、及び前記第２プログラミング動作の間に複数のプログラムされた状態の中でいずれか１つに選択的にプログラムされるように前記ＭＬＣが具現され、
前記第１ページフラッグは前記第１プログラミング動作に応答して設定され、
前記第２ページフラッグは前記第２プログラミング動作に応答して設定される請求項３０に記載の方法。
順次的に遂行された第１プログラミング及び第２プログラミング動作の間に複数のプログラムされた状態の中でいずれか１つにプログラムされるように前記ＭＬＣが具現され、
前記第１ページフラッグ及び前記第２ページフラッグは前記第１及び第２プログラミング動作の間に各々及び順次的に設定される請求項３０に記載の方法。
前記ＭＬＣが前記複数のプログラムされた状態の中で同一ないずれか１つにプログラムされた時、前記第１ページフラッグ及び前記第２ページフラッグは各々設定される請求項３４に記載の方法。
不揮発性メモリ装置において、
メーン領域に配置されたマルチレベルセルＭＬＣ、スペア領域に配置された第１ページフラッグ、及び第２ページフラッグを含むメモリセルアレイと、
前記メモリセルアレイから読出された読出しデータを格納するページバッファと、
前記ページバッファから前記読出しデータを受信するデランダマイザーと、
前記不揮発性メモリ装置から出力データを提供する入出力（Ｉ／Ｏ）回路と、
第１読出し命令に応答して、前記メモリセルアレイから前記第１ページバッファへデータの第１ページをローディングし、前記第１ページフラッグを判別する制御ロジックと、を含み、
もし、前記第１ページフラッグが設定されなかったら、前記制御ロジックはデランダム化動作無しで前記第１ページを前記Ｉ／Ｏ回路へパスするように制御し、前記第１ページを前記出力データとして提供するように前記Ｉ／Ｏ回路を制御し、
もし、前記第１ページフラッグが設定されたら、前記制御ロジックは前記第１ページをデランダム化させることによって、デランダム化された第１ページを発生するように前記デランダマイザーを制御し、前記デランダム化された第１ページを前記出力データとして提供するように前記Ｉ／Ｏ回路を制御する不揮発性メモリ装置。
第２読出し命令に応答して、前記制御ロジックは前記メモリセルアレイから前記ページバッファへデータの第２ページをローディングし、前記第２ページフラッグを判別し、
もし、前記第１ページフラッグが設定されなかったら、前記制御ロジックはデランダム化動作無しで前記第１ページを前記Ｉ／Ｏ回路へパスするように制御し、前記第１ページを前記出力データとして提供するように前記Ｉ／Ｏ回路を制御し、
もし、前記第２ページフラッグが設定されたら、前記制御ロジックは前記第２ページをデランダム化させることによって、デランダム化された第２ページを発生するように前記デランダマイザーを制御し、前記デランダム化された第２ページを前記出力データとして提供するように前記Ｉ／Ｏ回路を制御する請求項３６に記載の不揮発性メモリ装置。
前記第１ページ及び第２ページは前記メモリセルアレイの共通物理ページから提供される請求項３７に記載の不揮発性メモリ装置。
前記第１ページがプログラムされる時、臨時状態、及び前記第２ページがプログラムされる時、複数のプログラムされた状態の中でいずれか１つに選択的にプログラムされるように前記ＭＬＣが具現され、
前記ＭＬＣが前記臨時状態にプログラムされる時、前記第１ページフラッグが設定され、
前記ＭＬＣが前記複数のプログラムされた状態の中でいずれか１つにプログラムされる時、前記第２ページフラッグ設定される請求項３６に記載の不揮発性メモリ装置。
不揮発性メモリ装置において、
ワードライン及びビットラインの配列を通じてアクセスされるスタックされた複数のメモリブロックを含む垂直構造を有し、メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含む垂直形メモリセルアレイと、
前記メモリセルアレイから読出された読出しデータを格納するページバッファと、
前記ページバッファから前記読出しデータを受信するデランダマイザーと、
前記不揮発性メモリ装置から出力データを提供する入出力（Ｉ／Ｏ）回路と、
第１読出し命令に応答して、前記メモリセルアレイから前記第１ページバッファへデータの第１ページをローディングし、前記第１ページフラッグを判別する制御ロジックと、を含み、
もし、前記第１ページフラッグが設定されなかったら、前記制御ロジックはデランダム化動作無しで前記第１ページを前記Ｉ／Ｏ回路へパスするように制御し、前記第１ページを前記出力データとして提供するように前記Ｉ／Ｏ回路を制御し、
もし、前記第１ページフラッグが設定されたら、前記制御ロジックは前記第１ページをデランダム化させることによって、デランダム化された第１ページを発生するように前記デランダマイザーを制御し、前記デランダム化された第１ページを前記出力データとして提供するように前記Ｉ／Ｏ回路を制御する不揮発性メモリ装置。
不揮発性メモリ装置において、
メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含むメモリセルアレイと、
前記メモリセルアレイでプログラムされるマルチレベルデータを臨時的に格納するページバッファと、
外部から提供された書込みデータを受信する入出力（Ｉ／Ｏ）回路と、
前記Ｉ／Ｏ回路から前記書込みデータを受信するランダマイザーと、
第１プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第１ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第１ページをプログラムするように前記ページバッファを制御した後、前記第１ページフラッグを設定し、
第２プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第２ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第２ページをプログラムするように前記ページバッファを制御した後、前記第２ページフラッグを設定する制御ロジックと、を含む不揮発性メモリ装置。
前記制御ロジックは前記第１プログラム命令に応答して１回プログラミングすることを利用して前記第１ページフラッグを設定する請求項４１に記載の不揮発性メモリ装置。
前記制御ロジックは前記ＭＬＣのための臨時状態に前記第１ページフラッグをプログラミングすることによって、前記第１ページフラッグを設定する請求項４２に記載の不揮発性メモリ装置。
前記制御ロジックは前記第１プログラム命令に応答して前記第１ページフラッグを初期にプログラムし、その後に前記第２プログラム命令に応答して前記第１ページフラッグを最後にプログラムする２回のプログラミングすることを利用することによって、前記第１ページフラッグを設定する請求項４１に記載の不揮発性メモリ装置。
前記第１ページフラッグは、
初期にプログラムされる時、前記ＭＬＣのための臨時状態にプログラムされ、その後に前記最後にプログラムされる時、前記ＭＬＣのための複数のプログラムされた状態の中でいずれか１つにプログラムされる請求項４４に記載の不揮発性メモリ装置。
不揮発性メモリ装置において、
複数のワードライン及び複数のビットラインの配列を通じてアクセスされるスタックされた複数のメモリブロックを含む垂直構造を有し、メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含む垂直形メモリセルアレイと、
前記メモリセルアレイでプログラムされるマルチレベルデータを臨時的に格納するページバッファと、
外部から提供された書込みデータを受信する入出力（Ｉ／Ｏ）回路と、
前記Ｉ／Ｏ回路から前記書込みデータを受信するランダマイザーと、
第１プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第１ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第１ページをプログラムするように前記ページバッファを制御した後、前記第１ページフラッグを設定し、
第２プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第２ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第２ページをプログラムするように前記ページバッファを制御した後、前記第２ページフラッグを設定する制御ロジックと、を含む不揮発性メモリ装置。
メモリカードにおいて、
１つのボードに機械的に設置されたメモリ制御器及び少なくとも１つの不揮発性メモリ装置を含み、
前記少なくとも１つの不揮発性メモリ装置は、
メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含むメモリセルアレイと、
前記メモリセルアレイでプログラムされるマルチレベルデータを臨時的に格納するページバッファと、
外部から提供された書込みデータを受信する入出力（Ｉ／Ｏ）回路と、
前記Ｉ／Ｏ回路から前記書込みデータを受信するランダマイザーと、
第１プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第１ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第１ページをプログラムするように前記ページバッファを制御した後、前記第１ページフラッグを設定し、
第２プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第２ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第２ページをプログラムするように前記ページバッファを制御した後、前記第２ページフラッグを設定する制御ロジックと、を含むメモリカード。
前記メモリカードに連結されるホストから入力された前記書込みデータを受信し、臨時的に格納するバッファメモリをさらに含む請求項４７に記載のメモリカード。
前記メモリ制御器、前記少なくとも１つの不揮発性メモリ装置、及び前記バッファメモリは前記ボードに、マルチメディアカード、デジタルセキュリティーカード、メモリスティック、スマートメディアカード、及びトランスフラッシュカードの中でいずれか１つに機能的に配置される請求項４８に記載のメモリカード。
ソリッドステートドライブＳＳＤにおいて、
メモリ制御器及び複数のチャンネルの中で選択されたいずれか１つを通じて前記メモリ制御器によって各々制御される複数のフラッシュメモリ装置を含み、
前記複数のフラッシュメモリ装置の各々は、
メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含むメモリセルアレイと、
前記メモリセルアレイでプログラムされるマルチレベルデータを臨時的に格納するページバッファと、
外部から提供された書込みデータを受信する入出力（Ｉ／Ｏ）回路と、
前記Ｉ／Ｏ回路から前記書込みデータを受信するランダマイザーと、
第１プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第１ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第１ページをプログラムするように前記ページバッファを制御した後、前記第１ページフラッグを設定し、
第２プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第２ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第２ページをプログラムするように前記ページバッファを制御した後、前記第２ページフラッグを設定する制御ロジックと、を含む不揮発性メモリ装置。
システムにおいて、
バスを通じてソリッドステートドライブＳＳＤに連結されたプロセッサー、前記ＳＳＤはメモリ制御器、及び複数のチャンネルの中で選択されたいずれか１つを通じて前記メモリ制御器によって各々制御される複数のフラッシュメモリ装置を含み、
前記複数のフラッシュメモリ装置の各々は、
メーン領域に配置されたマルチレベルセルＭＬＣ、及びスペア領域に配置された第１ページフラッグ及び第２ページフラッグを含むメモリセルアレイと、
前記メモリセルアレイでプログラムされるマルチレベルデータを臨時的に格納するページバッファと、
外部から提供された書込みデータを受信する入出力（Ｉ／Ｏ）回路と、
前記Ｉ／Ｏ回路から前記書込みデータを受信するランダマイザーと、
第１プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第１ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第１ページをプログラムするように前記ページバッファを制御した後、前記第１ページフラッグを設定し、
第２プログラム命令に応答して、前記書込みデータの少なくとも一部分からデータのランダム化された第２ページを発生するように前記ランダマイザーを制御し、前記ＭＬＣで前記ランダム化された第２ページをプログラムするように前記ページバッファを制御した後、前記第２ページフラッグを設定する制御ロジックと、を含むシステム。
前記プロセッサーはネットワークに連結されたサーバーである請求項５１に記載のシステム。