JP6262426B2 - メモリシステム及びそれのブロック複写方法 - Google Patents
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Description
2nd PGM・・・第2プログラミング
3rd PGM・・・第3プログラミング
10、20、30、40、50、60、70、80・・・メモリシステム
110、210、310、410、510、610、710、810・・・メモリ制御器
111、528・・・エラー訂正回路
112・・・バッファRAM
120・・・不揮発性メモリ装置
122・・・SLCバッファ領域
124・・・使用者データ
124_1・・・ソースワードライン
124_2・・・ターゲットワードライン
126・・・ページバッファ
Claims (20)
- 不揮発性メモリ装置の動作方法において、
前記不揮発性メモリ装置の内でM(3以上の整数)−ビット不揮発性メモリセルの第1部分から読み出されたMページにエラー訂正動作を遂行する段階と、
アドレススクランブル再プログラミング技術を利用してエラー訂正されたデータの前記Mページを、前記不揮発性メモリ装置内のM−ビット不揮発性メモリセルの第2部分にプログラムする段階と、を含み、
前記アドレススクランブル再プログラミング技術は複数のプログラム状態の各々に複数のM−ビット不揮発性メモリセルをプログラミングし、その後に前記複数のプログラム状態の各々が変化しないように維持する
ことを特徴とする駆動方法。 - 前記不揮発性メモリ装置は複数の不揮発性メモリチップを構成し、M−ビット不揮発性メモリセルの前記第1及び第2部分は前記不揮発性メモリ装置の内に同一であるか、或いは分離された不揮発性メモリチップに位置する請求項1に記載の駆動方法。
- 前記アドレススクランブル再プログラミング技術は少なくともM−1回に複数のM−ビット不揮発性メモリセルをプログラミングすることを含む請求項1に記載の駆動方法。
- 前記アドレススクランブル再プログラミング技術は
前記複数のM−ビット不揮発性メモリセルの閾値電圧は、変化させて、前記複数のM−ビット不揮発性メモリセルを再プログラミングすることを含む
ことを特徴とする請求項1に記載の駆動方法。 - 前記アドレススクランブル再プログラミング技術は2M−1−2M−...−2Mプログラミングシークェンス或いは2M−2M−...2Mプログラミングシークェンスを利用してM−ビット不揮発性メモリセルのターゲットページにM回プログラミングすることを含む請求項4に記載の駆動方法。
- 前記不揮発性メモリ装置内の不揮発性メモリの第1ブロックに連関されたページバッファへM−ビット不揮発性メモリセルのソースページから前記Mページのデータを読み出してから、前記エラー訂正動作を遂行する
ことを特徴とする請求項1に記載の駆動方法。 - 前記ページバッファからエラー訂正回路へデータの前記Mページを順次的に伝送してから、前記エラー訂正動作を遂行する
ことを特徴とする請求項6に記載の駆動方法。 - 前記不揮発性メモリ装置は少なくとも1つの不揮発性メモリチップを含み、前記ページバッファ及び前記エラー訂正回路は同一の前記不揮発性メモリチップに位置する請求項7に記載の駆動方法。
- 前記不揮発性メモリ装置はシングル−ビット不揮発性メモリセルの不揮発性バッファメモリを含み、前記不揮発性バッファメモリへエラー訂正された前記Mページを伝送してから、前記プログラミングの処理が遂行される
ことを特徴とする請求項7に記載の駆動方法。 - 前記不揮発性バッファメモリから前記ページバッファへエラー訂正されたデータの前記Mページを読み出してから、前記プログラミングの処理が遂行される
ことを特徴とする請求項9に記載の駆動方法。 - 前記エラー訂正回路はメモリ制御器の内部に位置し、前記メモリ制御器はランダムアクセスバッファメモリを含み、エラー訂正されたデータの前記Mページを前記ランダムアクセスバッファメモリへ伝送し、その後に前記ページバッファへ伝送してから、前記プログラミングの処理が遂行される
ことを特徴とする請求項7に記載の駆動方法。 - 前記エラー訂正回路はランダムアクセスバッファメモリを含むメモリ制御器の内部に位置し、エラー訂正されたデータのMページを前記エラー訂正回路から直接的に前記ページバッファへ伝送してから、前記プログラミングの処理が遂行される
ことを特徴とする請求項7に記載の駆動方法。 - 前記プログラミングは前記不揮発性バッファメモリから前記ページバッファへエラー訂正されたデータの前記Mページを複数回読み出すことを含む
ことを特徴とする請求項9に記載の駆動方法。 - 前記プログラミングは前記不揮発性バッファメモリから前記ページバッファへエラー訂正されたデータの前記Mページを読み出すことと同時に遂行される請求項9に記載の駆動方法。
- 不揮発性メモリ装置の駆動方法において、
不揮発性メモリ装置の内にM(3以上の整数)−ビット不揮発性メモリセルの第1部分からデータのMページを読み出す段階と、
エラー訂正されたデータのMページを発生するようにデータの前記Mページのエラー訂正動作を遂行する段階と、
前記エラー訂正された前記Mページを、前記不揮発性メモリ装置内の複数のシングル−ビット不揮発性メモリセルにプログラミングする段階と、
再プログラミング技術を利用して前記複数のシングル−ビット不揮発性メモリセル内にある前記エラー訂正されたデータの前記Mページを、前記不揮発性メモリ装置内のM−ビット不揮発性メモリセルの第2部分にプログラミングする段階と、を含み、
前記再プログラミング技術は、複数のプログラム状態の各々に前記第2部分の内に複数のM−ビット不揮発性メモリセルをプログラミングすることと、その後に、前記複数のM−ビット不揮発性メモリセルの閾値電圧は変化させるが、複数のプログラム状態の各々は変化しないように、少なくとも1回前記複数のM−ビット不揮発性メモリセルを再プログラミングすることを含む
ことを特徴とする駆動方法。 - 前記不揮発性メモリ装置は少なくとも1つの不揮発性メモリチップを含み、データの前記Mページをエラー訂正回路へ伝送してから前記エラー訂正動作が遂行され、
M−ビット不揮発性メモリセルの前記第1部分と前記エラー訂正回路とは同一の前記不揮発性メモリチップに位置する
ことを特徴とする請求項15に記載の駆動方法。 - 前記不揮発性メモリ装置は少なくとも1つの不揮発性メモリチップ及びメモリ制御器を含み、データの前記Mページをエラー訂正回路へ伝送してから前記エラー訂正動作が遂行され、
前記エラー訂正回路は前記メモリ制御器の内部に位置する
ことを特徴とする請求項15に記載の駆動方法。 - 前記不揮発性メモリ装置は少なくとも1つの不揮発性メモリチップを含み、M−ビット不揮発性メモリセルの前記第1部分と前記複数のシングル−ビット不揮発性メモリセルは同一であるか、或いは互に異なる不揮発性メモリチップに位置する請求項15に記載の駆動方法。
- 不揮発性メモリ装置の駆動方法において、
不揮発性メモリ装置の内にM(3以上の整数)−ビット不揮発性メモリセルの第1部分からデータのMページを読み出す段階と、
エラー訂正されたデータのMページを発生するようにデータの前記Mページをエラー訂正する段階と、
エラー訂正された前記Mページを、不揮発性メモリ装置内の複数のシングル−ビット不揮発性メモリセルにプログラミングする段階と、
再プログラミング技術を利用して前記複数のシングル−ビット不揮発性メモリセル内にあるエラー訂正されたデータの前記Mページを、前記不揮発性メモリ装置内のM−ビット不揮発性メモリセルの第2部分にプログラミングする段階と、を含み、
前記再プログラミング技術は前記複数のシングル−ビット不揮発性メモリセル内にあるデータの前記Mページをページバッファへ反復的に伝送しながら、同時に、前記複数のシングル−ビット不揮発性メモリセルから伝送されたデータの同一の前記Mページを、前記M−ビット不揮発性メモリセルの前記第2部分にプログラミングすることを含む
ことを特徴とする駆動方法。 - 前記不揮発性メモリ装置は少なくとも1つの不揮発性メモリチップを含み、前記M−ビット不揮発性メモリセルの前記第1部分と前記複数のシングル−ビット不揮発性メモリセルは同一であるか、或いは他の不揮発性メモリチップに存在する請求項19に記載の駆動方法。
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