CN103151069A - 存储器系统及其块复制方法 - Google Patents

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Abstract

操作存储器系统和非易失性存储器设备的方法包括：对从非易失性存储器设备内的第一（“源”）部分M比特非易失性存储单元中读取的M页数据执行错误检查和纠正（ECC）操作，由此生成M页ECC处理数据，其中M是大于2的正整数。然后，使用例如地址加扰重编程技术，利用M页ECC处理数据来编程非易失性存储器设备内的第二（“目标”）部分M比特非易失性存储单元。

Description

存储器系统及其块复制方法
相关申请的交叉引用
本申请要求2011年12月06日提交的韩国专利申请No.10-2011-0129581的优先权，通过引用将其全部内容合并于此。
技术领域
本发明涉及一种存储器系统及其块复制方法。
背景技术
半导体存储器设备可以被分类为易失性半导体存储器设备和非易失性半导体存储器设备。易失性半导体存储器设备可以高速执行读写操作，然而其中存储的内容可能在掉电时丢失。非易失性半导体存储器设备甚至在掉电时也可以保持其中存储的内容。非易失性半导体存储器设备可以被用来存储无论是否被供电都必须被保持的内容。非易失性半导体存储器设备可以包括掩膜型只读存储器（MROM）、可编程ROM（PROM）、可擦除可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）等等。
代表性的非易失性半导体存储器设备可以是快闪存储器设备。快闪存储器设备可以被广泛地用作信息应用设施（appliance）内的语音和图像数据存储介质，所述信息应用设施诸如计算机、蜂窝电话机、PDA、数字相机、摄像机、录音机、MP3播放器、手持PC、游戏机、传真机、扫描仪、打印机等等。
随着对更高集成级别的需要的增加，在一个存储单元中存储多比特数据的多比特存储器设备已经变得日益常见。期望管理多比特存储单元的阈值电压分布，以便提高这些单元的可靠性。
发明内容
根据本发明实施例的操作存储器系统和非易失性存储器设备的方法包括：对从非易失性存储器设备内的第一“源”部分M比特非易失性存储单元读取的M页数据执行错误检查和纠正（ECC）操作，由此生成M页ECC处理数据，其中M是大于二（2）的正整数。然后，使用例如地址加扰重编程技术（address-scrambled reprogramming technique），利用M页ECC处理数据来编程非易失性存储器设备内的第二“目标”部分M比特非易失性存储单元。
根据本发明这些实施例中的一些实施例，非易失性存储器设备可以包括多个非易失性存储器芯片，它们可以被一起集成在包含存储器控制器的封装存储器系统内。根据本发明这些实施例，第一和第二部分（即，“源”和“目标”部分）M比特非易失性存储单元可以位于非易失性存储器设备内的相同的非易失性存储器芯片或分离的非易失性存储器芯片上。此外，地址加扰重编程技术可以包括：将多个M比特非易失性存储单元编程至少M－1次。例如，地址加扰重编程技术可以包括：将多个M比特非易失性存储单元编程到相应的多个编程状态（program states），并且然后重编程所述多个M比特非易失性存储单元，使得所述多个M比特非易失性存储单元的阈值电压改变而它们相应的多个编程状态保持不变。具体地，地址加扰重编程技术可以包括：使用例如2M-1-2M-…-2M编程序列或2M-2M-…-2M编程序列，将M比特非易失性存储单元的目标页编程M次。
根据本发明另一些实施例，可以在ECC操作的执行之前，将来自M比特非易失性存储单元的源页的M页数据读取到与非易失性存储器设备内的第一块非易失性存储器相关联的页缓冲器中。在此情况下，可以在ECC操作之前，依序将M页数据从页缓冲器传送到ECC电路。非易失性存储器设备可以包括至少一个非易失性存储器芯片，并且页缓冲器和ECC电路可以位于相同的非易失性存储器芯片上。根据本发明的另一些实施例，非易失性存储器设备可以包括单比特非易失性存储单元的非易失性缓冲存储器，并且可以在编程操作之前，将M页ECC处理数据传送到单比特非易失性缓冲存储器。还可以在编程操作之前，将M页ECC处理数据从单比特非易失性缓冲存储器读取到页缓冲器中。
根据本发明另一些实施例，ECC电路可以位于存储器控制器中，该存储器控制器包括随机存取缓冲存储器（例如，SDRAM）。可以在编程操作之前，将M页ECC处理数据传送到随机存取缓冲存储器并且然后将其传送到页缓冲器。ECC电路可以位于存储器控制器内，该存储器控制器包括随机存取缓冲存储器，并且可以在编程之前，将M页ECC处理数据从ECC电路直接传送到页缓冲器。在本发明一些实施例中，编程操作可以包括多次将M页ECC处理数据从非易失性缓冲存储器读取到页缓冲器中。
根据本发明另外实施例的操作非易失性存储器设备的方法可以包括：从非易失性存储器设备内的第一部分M比特非易失性存储单元中读取M页数据，其中M是大于2的正整数，然后对所述M页数据执行错误检查和纠正（ECC）操作，由此生成M页ECC处理数据。还可以执行操作来：利用M页ECC处理数据编程非易失性存储器设备内的多个单比特非易失性存储单元，并且然后使用重编程技术利用M页ECC处理数据来编程非易失性存储器设备内的第二部分M比特非易失性存储单元。该重编程技术可以包括：将该第二部分中的多个M比特非易失性存储单元编程为相应的多个编程状态，并且然后将所述多个M比特非易失性存储单元重编程至少一次，使得所述多个M比特非易失性存储单元的阈值电压改变而它们相应的多个编程状态保持不变。
根据本发明这些实施例的其它方面，非易失性存储器设备可以包括至少一个非易失性存储器芯片，并且可以在ECC操作之前将M页数据传送到ECC电路。第一部分M比特非易失性存储单元和ECC电路可以位于相同的非易失性存储器芯片上。根据本发明其它实施例，非易失性存储器设备可以包括至少一个非易失性存储器芯片和存储器控制器，并且可以在ECC操作之前将M页数据传送到位于存储器控制器内的ECC电路。根据本发明另一些实施例，非易失性存储器设备可以包括至少一个非易失性存储器芯片，并且第一部分M比特非易失性存储单元以及多个单比特非易失性存储单元可以位于相同的非易失性存储器芯片上、或者不同非易失性存储器芯片上。
根据本发明另外的实施例，一种操作非易失性存储器设备的方法可以包括：从非易失性存储器设备内的第一部分M比特非易失性存储单元中读取M页数据，其中M是大于2的正整数；以及然后对所述M页数据执行错误检查和纠正（ECC）操作，由此生成M页ECC处理数据。然后，利用M页ECC处理数据来编程非易失性存储器设备内的多个单比特非易失性存储单元，之后，使用重编程技术利用多个单比特非易失性存储单元中的M页ECC处理数据来编程非易失性存储器设备内的第二部分M比特非易失性存储单元。该重编程技术可以包括：利用来自多个单比特非易失性存储单元的相同M页数据来重复地编程第二部分中的M比特非易失性存储单元，同时将多个单比特非易失性存储单元中的M页数据重复传送到页缓冲器中。在本发明这些实施例中的一些实施例中，非易失性存储器设备可以包括至少一个非易失性存储器芯片，并且第一部分M比特非易失性存储单元和所述多个单比特非易失性存储单元可以位于相同的非易失性存储器芯片上、或者不同的非易失性存储器芯片上。
根据本发明另一些实施例，一种在存储器系统（包含存储器控制器和至少一个非易失性存储器芯片）中执行缓冲复制操作的方法可以包括：对从第一非易失性存储器芯片内的第一部分M比特非易失性存储单元传送到错误检查和纠正（ECC）电路的M页数据执行ECC操作，由此生成M页ECC处理数据，其中M是大于2的正整数。然后，可以使用例如地址加扰重编程技术，利用M页ECC处理数据来编程（第一非易失性存储器芯片或第二非易失性存储器芯片内的）第二部分M比特非易失性存储单元。存储器控制器可以包含ECC电路和其中具有非易失性存储单元的缓冲存储器，并且可以在编程之前通过该缓冲存储器来传送ECC处理数据。该缓冲存储器可以是同步动态随机存取存储器（SDRAM）缓冲器。替代地，该存储器系统可以包含ECC电路和其中具有非易失性存储单元的缓冲存储器。基于本发明这些实施例，可以在编程之前通过该缓冲存储器中的非易失性存储单元来传送ECC处理数据。缓冲存储器中的这些非易失性存储单元可以是单比特非易失性存储单元。
附图说明
上面和其它目的和特征将从参考附图的以下描述中变得明显，在附图中，除非另有规定，否则在各图中相似参考标记指代相似部分，在附图中：
图1是示意性地图示根据本发明构思实施例的以重编程方式运行的编程操作的图；
图2是示意性地图示概念性地描述图1中的编程操作的存储器系统的框图；
图3是示意性地图示图2中的非易失性存储器设备的用户数据区域的图；
图4A是图示关于图3中用户数据区域的一个存储单元中存储的3比特数据的实施例的图；
图4B是图示关于图3中用户数据区域的一个存储单元中存储的3比特数据的另一实施例的图；
图4C是图示关于图3中用户数据区域的一个存储单元中存储的3比特数据的又一实施例的图。
图5是图示根据本发明构思实施例的用户数据区域的编程操作时的地址加扰的图；
图6是描述根据本发明构思实施例的非易失性存储器设备的合并操作的图；
图7是图示图2所示的非易失性存储器设备的块复制方法的实施例的图；
图8A是图示使用图7所述的块复制方法的存储器系统的实施例的框图；
图8B是图示使用图7所述的块复制方法的存储器系统的另一实施例的框图；
图8C是图示使用图7所述的块复制方法的存储器系统的又一实施例的框图；
图9是图示使用图7所述的块复制方法的存储器系统的再一实施例的框图；
图10是图示使用图7所述的块复制方法的存储器系统的再一实施例的框图；
图11是描述图7所示的块复制方法的流程图；
图12是图示图2所示的非易失性存储器设备的块复制方法的另一实施例的图；
图13是图示使用图12所示的块复制方法的存储器系统的实施例的框图；
图14是图示使用图12所示的块复制方法的存储器系统的另一实施例的框图；
图15是图示使用图12所示的块复制方法的存储器系统的又一实施例的框图；
图16是描述图12所示的块复制方法的流程图；
图17是图示根据本发明构思实施例的关于以重编程方式运行的3比特编程操作的另一实施例的图；
图18是图示根据本发明构思实施例的关于以重编程方式运行的4比特编程操作的实施例的图；
图19是概念性地图示关于运行多比特编程操作的存储器系统的另一实施例中的块复制方法的图；
图20是概念性地图示关于运行多比特编程操作的存储器系统的又一实施例中的块复制方法的图；
图21是概念性地图示关于运行多比特编程操作的存储器系统的再一实施例中的块复制方法的图；
图22是示意性地图示包括根据本发明构思执行块复制操作的垂直NAND的存储器系统的框图；
图23是示意性地图示图22所示的VNAND的一个块的图；
图24是示意性地图示根据本发明构思实施例的存储器系统的框图；
图25是示意性地图示根据本发明构思实施例的存储器卡的框图；
图26是示意性地图示根据本发明构思实施例的moviNAND的框图；
图27是根据本发明构思实施例的SSD的框图；
图28是示意性地图示根据本发明构思实施例的包括图27中的SSD的计算系统的框图；
图29是示意性地图示根据本发明构思实施例的包括图27中的SSD的电子设备的框图；
图30是示意性地图示根据本发明构思实施例的包括图27中的SSD的服务器系统的框图；
图31是示意性地图示根据本发明构思实施例的移动设备的框图；以及
图32是示意性地图示根据本发明构思实施例的手持电子设备的图。
具体实施方式
下面参考附图更全面地描述本发明构思，在附图中示出了本发明构思实施例。然而，本发明构思可以以许多不同形式实现，而不应被解释为限于这里提出的实施例。相反，提供这些实施例使得本公开充分和完整，并且将本发明构思的范围全面地传达给本领域技术人员。在附图中，为了清楚起见，可能夸张了层和区域的大小和相对大小。自始至终，相似标号指代相似元素。
将理解，尽管这里可能使用术语“第一”、“第二”、“第三”等等来描述各个元素、组件、区域、层和/或部分，然而这些元素、组件、区域、层和/或部分不应受到这些术语的限制。这些术语仅仅被用来将一个元素、组件、区域、层和/或部分与另一元素、组件、区域、层和/或部分区分开。因此，下面讨论的第一元素、组件、区域、层和/或部分可以被称为第二元素、组件、区域、层和/或部分，而没有偏离本发明构思的教导。
为了容易描述一个元素或特征相对于图中所示的另一元素或特征的关系，这里可能使用表示空间相对性的术语，诸如“在…下部”、“在…下面”、“更低”、“在…之下”、“在…之上”、“更高”等等。将理解，除了图中所示的定向之外，表示空间相对性的术语意图涵盖所使用的或所操作的设备的不同定向。例如，如果颠倒图中的设备，被描述为在其它元素或特征“之下”或“下面”或“下部”的元素将被定向为在所述其它元素或特征“之上”。因此，示例性术语“之下”和“之上”可以涵盖“之上”和“之下”两种定向。设备还可以被以其它方式定向（旋转90度或其它方向），并且相应地解释这里使用的表示空间相对性的描述。另外，还将理解，当一层被称为在两层“之间”时，其可以是这两层之间的唯一层，或者还可能存在一个或多个中间层。
这里使用的术语仅仅用于描述特定实施例的目的，并且不意图限制本发明构思。如这里所使用的，单数形式“一”、“一个”和“该”意图同样包括复数形式，除非上下文明确指示不包括复数形式。还将理解，在本说明书中使用的术语“包括”和/或“包含”表明存在所陈述的特征、整数、步骤、操作、元素和/或组件，但不排除一个或多个其它特征、整数、步骤、操作、元素、组件和/或其组合的存在或增加。如这里所使用的，术语“和/或”包括一个或多个关联列出的项目的任何组合与全部组合。
将理解，当一元素或一层被称为在另一元素或另一层“之上”、与另一元素或另一层“连接”、“耦接”或“相邻”时，其可以直接在所述另一元素或另一层“之上”、直接与另一元素或另一层“连接”、“耦接”或“相邻”，或者可以存在中间元件或层。相反，当一元素或一层被称为“直接”在另一元素或另一层“之上”、与另一元素或另一层“直接连接”、“直接耦接”或“紧邻”时，不存在中间元件或层。
除非另有限定，这里使用的所有术语（包括技术术语和科技术语）具有与本发明构思所属领域的技术人员的公知含义相同的含义。还将理解，诸如在公用字典中定义的术语之类的术语应当被解释为具有与相关领域和/或本说明书上下文中它们的含义一致的含义，并且将不被解释为理想化的或过于形式的含义，除非这里明确地这样限定。
本发明构思可以提供一种以重编程方式运行的多比特编程操作。这里，重编程方式可以指示这样的方式：执行多个编程，以便缩窄与要存储的数据值对应的阈值电压分布的宽度。也就是说，重编程方式可以意味着以下方式，其中，粗略阈值电压分布中的完成编程的存储单元被再次编程，以便具有精细阈值电压分布。在美国专利公开No.2011/0194346、No.2011/0205817以及No.2011/0222342中公开了示例的重编程方式，通过引用将其全部内容并入于此。
图1是示意性地图示根据本发明构思实施例的以重编程方式运行的编程操作的图。参考图1，可以根据3步重编程方式（第一编程→第二编程→第三编程）来运行3比特编程操作。
在第一编程中，可以将相应的存储单元从擦除状态编程到8种状态（E以及P11到P17）中的一个状态。这里，如图1所示，8种状态E以及P11到P17可以彼此相邻并且在其间没有读取余量（read margin）。也就是说，在第一编程时，可以粗略编程3比特数据。
在示例实施例中，可以使用增量步进脉冲编程（ISPP）方式来执行第一编程。在示例实施例中，在第一编程的验证操作中，可以对至少一个编程状态执行验证操作。例如，在第一编程中，可以验证偶数编程状态P12、P14和P16，而不验证奇数编程状态P11、P13、P15和P17。也就是说，在偶数编程状态P12、P14和P16通过验证时，完成第一编程。
可以执行第二编程以重编程第一编程状态P11到P17为更密集的状态P21到P27。这里，如图1所示，状态P21到P27可以彼此相邻并且具有预定读取余量。也就是说，在第二编程中可以编程在第一编程中被编程的3比特数据。例如，第一编程的状态P11可以被重编程为第二编程的状态P21。结果，与第二编程的状态P21对应的阈值电压分布可以在宽度上比与第一编程的状态P11对应的阈值电压分布更窄。换句话说，用于验证第二编程的状态P21的验证电压VR21可以高于用于验证第一编程的状态P11的验证电压VR11。在示例实施例中，也可以以ISPP方式进行第二编程。可以使用第二编程的验证操作来验证所有编程状态。也就是说，在所有编程状态P21到P27通过验证时，完成第二编程。
可以执行第三编程以重编程第二编程状态P21到P27为更密集的状态P31到P37。这里，如图1所示，状态P31到P37可以彼此相邻并且具有比第二编程的预定读取余量更大的预定读取余量。也就是说，在第三编程中可以编程在第二编程中被编程的3比特数据。例如，第二编程的状态P21可以被重编程为第三编程的状态P31。结果，与第三编程的状态P31对应的阈值电压分布可以在宽度上比与第二编程的状态P21对应的阈值电压分布更窄。换句话说，用于验证第三编程的状态P31的验证电压VR31可以高于用于验证第二编程的状态P21的验证电压VR21。在示例实施例中，可以以ISPP方式进行第三编程。在示例实施例中，可以在第三编程的验证操作中验证所有编程状态。也就是说，在所有编程状态P31到P37通过验证时，完成第三编程。
在示例实施例中，第三编程的验证电压与第二编程的对应验证电压之间的差值（例如，VR31-VR21）可以小于第二编程的验证电压与第一编程的对应验证电压之间的差值（例如，VR21-VR11）。也就是说，与第二编程相比，在第三编程中可以更精细地编程存储单元。替代地，第三编程的验证电压与第二编程的对应验证电压之间的差值（例如，VR31-VR21）可以大于第二编程的验证电压与第一编程的对应验证电压之间的差值（例如，VR21-VR11）。也就是说，与第三编程相比，在第二编程中，可以更精细地编程存储单元。
在图1所示的第一编程中可以编程3比特数据。然而，本发明构思不限于此。例如，在第一编程中可以编程2比特数据。在完成对2比特数据的第一编程之后，可以在第二编程中编程3比特数据。使用3步编程方式（第一PGM、第二PGM和第三PGM）来描述3比特编程操作。然而，本发明不限于此。例如，可以以2步重编程方式执行本发明构思的编程操作。以重编程方式运行的编程操作可以由3步编程构成，该3步编程被运行使得与要存储的数据值对应的阈值电压分布变得更窄（或更精细）。
图2是示意性地图示概念性地描述图1中的编程操作的存储器系统的框图。参考图2，存储器系统10可以包括存储器控制器110和非易失性存储器设备120。利用本发明构思的编程操作，输入到存储器系统10的缓冲器RAM112中的数据可以首先被编程到非易失性存储器设备120的单电平单元（SLC）缓冲器区域122中，并且然后可以在多电平单元（MCL）用户数据区域（下文中称为用户数据区域）124上依序执行第一编程、第二编程和第三编程。缓冲器RAM 112可以包括诸如DRAM、SRAM等等之类的易失性存储器设备。在示例实施例中，可以通过改变一部分用户数据区域124来实现SLC缓冲器区域122。
图3是示意性地图示图2中的非易失性存储器设备的用户数据区域的图。参考图3，用户数据区域124可以包括多个块BLK0到BLKi（i为自然数）。下面，将更全面地描述第一块BLK0。块BLK0可以包括多个串，每个串具有与串选择线SSL连接的串选择晶体管SST、分别与多条字线WL0到WLm（m为自然数）连接的多个存储单元MC0到MCm、以及与地选择线GSL连接的地选择晶体管GST。这里，串选择晶体管SST可以分别与对应的位线BL0到BLn连接。地选择晶体管GST可以与公共源极线CSL连接。这里，可以从CSL驱动器（未示出）向公共源极线CSL供应地电压或CSL电压（例如，电源电压）。与每条字线WL0到WLm连接的存储单元可以被称为页。这里，每个存储单元可以存储3比特数据。
图3所示的存储器块BLK0可以具有全位线架构和偶数-奇数位线架构之一。在美国专利No.7,379,333中公开了全位线架构和偶数-奇数位线架构的示例，通过引用将其全部内容并入于此。尽管图3中未示出，然而本发明构思的块可以被形成为具有共享位线架构，其中至少两个串连接到一条位线。图2所示的SLC缓冲器区域122可以包括至少一个块，所述至少一个块被形成为基本上与图3所示的块BLK0相同。SLC缓冲器区域122中的存储单元可以存储1比特数据。
图4A是图示关于图3中用户数据区域的一个存储单元中存储的3比特数据的实施例的图。参考图4A，随着编程第一PGM、第二PGM和第三PGM增加，编程状态P1到P7的分布可以缩窄。在擦除状态下，最高有效位（MSB）可以对应于数据‘1’，中间有效位（CSB）可以对应于数据‘1’，且最低有效位（LSB）可以对应于数据‘1’。也就是说，如果存储单元处于擦除状态E，则可以在存储单元中存储最高有效位数据‘1’、中间有效位数据‘1’以及最低有效位数据‘1’。
在第一编程状态P1下，最高有效位（MSB）可以对应于数据‘0’，中间有效位（CSB）可以对应于数据‘1’，且最低有效位（LSB）可以对应于数据‘1’。在第二编程状态P2下，最高有效位（MSB）可以对应于数据‘0’，中间有效位（CSB）可以对应于数据‘0’，且最低有效位（LSB）可以对应于数据‘1’。在第三编程状态P3下，最高有效位（MSB）可以对应于数据‘1’，中间有效位（CSB）可以对应于数据‘0’，且最低有效位（LSB）可以对应于数据‘1’。在第四编程状态P4下，最高有效位（MSB）可以对应于数据‘1’，中间有效位（CSB）可以对应于数据‘0’，且最低有效位（LSB）可以对应于数据‘0’。
在第五编程状态P5下，最高有效位（MSB）可以对应于数据‘0’，中间有效位（CSB）可以对应于数据‘0’，且最低有效位（LSB）可以对应于数据‘0’。在第六编程状态P6下，最高有效位（MSB）可以对应于数据‘0’，中间有效位（CSB）可以对应于数据‘1’，且最低有效位（LSB）可以对应于数据‘0’。在第七编程状态P7下，最高有效位（MSB）可以对应于数据‘1’，中间有效位（CSB）可以对应于数据‘1’，且最低有效位（LSB）可以对应于数据‘0’。与图4中所示的阈值电压状态E以及P1到P7对应的MSB、LSB和CSB之间的关系可以是示例性的。可以多样地组合与本发明构思的阈值电压状态E以及P1到P7对应的MSB、LSB和CSB之间的关系。
图4B是图示关于图3中用户数据区域的一个存储单元中存储的3比特数据的另一实施例的图。参考图4B，擦除状态E可以对应于数据‘111’，第一编程状态P1可以对应于数据‘110’，第二编程状态P2可以对应于数据‘100’，第三编程状态P3可以对应于数据‘101’，第四编程状态P4可以对应于数据‘001’，第五编程状态P5可以对应于数据‘000’，第六编程状态P6可以对应于数据‘010’，而第七编程状态P7可以对应于数据‘011’。
图4C是图示关于图3中用户数据区域的一个存储单元中存储的3比特数据的又一实施例的图。参考图4C，擦除状态E可以对应于数据‘111’，第一编程状态P1可以对应于数据‘011’，第二编程状态P2可以对应于数据‘001’，第三编程状态P3可以对应于数据‘000’，第四编程状态P4可以对应于数据‘010’，第五编程状态P5可以对应于数据‘110’，第六编程状态P6可以对应于数据‘100’，而第七编程状态P7可以对应于数据‘101’。如图4A、图4B和图4C所示，用户数据区域124中的每个存储单元可以存储MSB、CSB和LSB。因此，在编程与用户数据区域124的字线连接的存储单元（或页）时，可以编程三页。
图5是图示根据本发明构思实施例的用户数据区域的编程操作时的地址加扰的图。参考图5，在与每条字线WL0、WLl等等对应的存储单元中可以编程三页，即MSB页、CSB页和LSB页，并且可以通过根据三步（第一PGM、第二PGM和第三PGM）执行的编程操作来编程这三页（MSB页、CSB页和LSB页）。如图5所示，三页0、1和2中与一条字线（例如WL0）对应的编程第一PGM、第二PGM和第三PGM可能不连续。也就是说，执行一次编程，并且下一次编程可以在执行了至少另一字线（例如WL1或WL2）的至少一次编程之后再运行。例如，第一字线WL0的第二编程（第二PGM）可以不与第一字线WL0的第一编程（第一PGM）连续，并且可以在第二字线WL1的第一编程（第一PGM）之后执行。此外，第一字线WL0的第三编程（第三PGM）可以不与第一字线WL0的第二编程（第二PGM）连续，并且如图5所示可以在第二字线WL1的第二编程（第二PGM）之后执行。本发明构思不限于图5所示的地址加扰。本发明构思的地址加扰可以被多样地实现。在美国专利No.8,027,194以及美国专利公开No.2011/020581和No.2011/022234中公开了示例性的地址加扰，通过引用将其全部内容并入于此。根据本发明构思实施例的编程操作可被应用于块复制。这里，可以在非易失性存储器设备的回拷（copyback）操作或合并操作中使用块复制。这里，合并操作可以意味着将至少两个块中的有效页编程到新块中。
图6是描述根据本发明构思实施例的非易失性存储器设备的合并操作的图。为了容易描述，假设每个块包括四个物理页。由于非易失性存储器设备120（参考图2）的用户数据区域124的存储单元中存储的数据为3比特数据，因此每个物理页可以包括LSB页、CSB页和MSB页。此外，假设：第一源块具有作为有效数据的第一、第二和第三页PPN11、PPN12和PPN13，以及作为无效数据的第四页PPN14；且第二源块具有作为有效数据的第一页PPN21、以及作为无效数据的第二、第三和第四页PPN22、PPN23和PPN24。下面，具有有效数据的页可以被称为有效页，而具有无效数据的页可以被称为无效页。
如果运行合并操作，则根据预定顺序，可以分别在目标块的页PPN31、PPN32、PPN33和PPN34中编程在第一源块的有效页PPN11、PPN12和PPN13以及第二源块的有效页PPN21。如果完成目标快的编程操作，则可以擦除第一和第二源块。图6中图示了关于物理页的合并操作。然而，本发明构思的合并操作不限于此。例如，关于逻辑页的合并操作可以与此类似。在美国专利公开No.2006/0179212和2011/0099326中公开了示例性的合并操作，通过引用将其全部内容并入于此。
图7是图示图2所示的非易失性存储器设备的块复制方法的实施例的图。图7的块复制方法可以遵循图5中所示的地址加扰。为了容易描述，图示了直至关于字线WL0的第一、第二和第三编程（第一PGM、第二PGM和第三PGM）被完成的过程。可以从至少一个源块中读取三页0、1和2（①）。这里，0、1和2可以分别与从与该源块的至少一条字线连接的存储单元中读取的第一页、第二页和第三页对应。例如，第一页、第二页和第三页可以与从与该源块的一字线连接的存储单元中读取的LSB页、CSB页和MSB页对应。在错误纠正之后，可以通过与目标字线WLj-1对应的缓冲器区域来缓冲所读取的页0、1和2。这里，缓冲器区域可以由RAM或单电平单元形成。此后，可以运行第一编程（第一PGM），使得在与字线WL0连接的存储单元中编程所缓冲的页0、1和2（②）。此后，可以从至少一个源块中读取与之前读取的页0、1和2不同的三页3、4和5（③）。在错误纠正之后，可以通过与目标字线WLj对应的缓冲器区域来缓冲所读取的页3、4和5。此后，可以运行第一编程（第一PGM），使得在与字线WL1连接的存储单元中编程所缓冲的页3、4和5（④）。可以运行第二编程（第二PGM），使得：使用由与目标字线WLj-1对应的缓冲器区域所缓冲的页0、1和2，来精细地编程与字线WL0连接的已被第一次编程的存储单元（⑤）。此后，可以从至少一个源块中读取与之前读取的页0到5不同的三页6、7和8（⑥）。在错误纠正之后，可以通过与目标字线WLj+1对应的缓冲器区域来缓冲所读取的页6、7和8。此后，可以运行第一编程（第一PGM），使得在与字线WL2连接的存储单元中编程所缓冲的页6、7和8（⑦）。可以运行第二编程（第二PGM），使得：使用与由目标字线WLj对应的缓冲器区域所缓冲的页3、4和5，来精细地编程与字线WL1连接的已被第一编程的存储单元（⑧）。此后，可以运行第三编程（第三PGM），使得：使用与由目标字线WLj-1对应的缓冲器区域所缓冲的页0、1和2，来更精细地编程与字线WL0连接的已被第二编程的存储单元（⑨）。此后，关于字线WL0的第一、第二和第三编程（第一PGM、第二PGM和第三PGM）可以完成。上述方式可以被类似地应用于其余位线。如图7所示，与一条字线相关联的三个编程（第一PGM、第二PGM和第三PGM）可以不连续。利用本发明构思的块复制方法，可以缓冲错误纠正后的页，以便执行不连续的三个编程（第一PGM、第二PGM和第三PGM）。
图8A是图示使用图7所述的块复制方法的存储器系统的实施例的框图。为了容易描述，图示了以下过程：其中，与源字线124_1对应的页（LSB页、CSB页和MSB页）被编程到与目标字线124_2对应的页（LSB页、CSB页和MSB页）。参考图8A，可以从与源字线124_1连接的存储单元中读取LSB页，并将所读取的LSB页存储在页缓冲器126中（①）。在页缓冲器126中存储的LSB页可以被发送到存储器控制器110的ECC电路111（②）。在ECC电路111纠正了错误之后，可以将LSB页传送到缓冲器RAM 112（③）。可以从与源字线124_1连接的存储单元中读取CSB页，并将所读取的CSB页存储在页缓冲器126中（④）。在页缓冲器126中存储的CSB页可以被传送到存储器控制器110的ECC电路111（⑤）。在ECC电路111纠正了错误之后，可以将CSB页传送到缓冲器RAM 112（⑥）。可以从与源字线1241连接的存储单元中读取MSB页，并将所读取的MSB页存储在页缓冲器126中（⑦）。在页缓冲器126中存储的MSB页可以被传送到存储器控制器110的ECC电路111（⑧）。在ECC电路111纠正了错误之后，可以将MSB页传送到缓冲器RAM 112（⑨）。如从上面描述理解的，可以将纠正后的LSB页、CSB页和MSB页存储在缓冲器RAM 112中。
此后，可以使用在缓冲器RAM 112中存储的LSB页、CSB页和MSB页，对与目标字线123_2连接的存储单元执行3步编程（第一PGM、第二PGM和第三PGM）。首先，可以出现第一编程（第一PGM）。可以将在缓冲器RAM112中存储的LSB页、CSB页和MSB页依序传送到页缓冲器126（⑩），并且可以对与目标字线124_2连接的存储单元运行第一编程（第一PGM）
Figure BDA00002535397700141
在示例实施例中，页缓冲器126可以被形成来存储至少三页数据。然后，根据图7所示的地址加扰，可以出现第二编程（第二PGM）。可以将在缓冲器RAM 112中存储的LSB页、CSB页和MSB页依序传送到页缓冲器126
Figure BDA00002535397700142
并且可以对与目标字线124_2连接的存储单元运行第二编程（第二PGM）然后，根据图7所示的地址加扰，可以出现第三编程（第三PGM）。可以将在缓冲器RAM 112中存储的LSB页、CSB页和MSB页依序传送到页缓冲器126
Figure BDA00002535397700144
并且可以对与目标字线124_2连接的存储单元运行第三编程（第三PGM）
Figure BDA00002535397700145
在图8A中，图示了一种将与源字线124_1对应的LSB页、CSB页和MSB页编程到与目标字线124_2连接的存储单元中的块复制方法。然而，本发明构思不限于此。可以将与至少一条源字线对应的至少一页编程到与目标字线连接的存储单元中。例如，可以将与第一源字线对应的LSB页、与第二源字线对应的LSB页、或者与第三源字线对应的CSB页编程到与一条目标字线对应的存储单元中。针对根据本发明构思实施例的块复制方法，可以在将错误纠正后的LSB页、CSB页和MSB页存储在缓冲器RAM 112中之后运行重编程（第一PGM、第二PGM和第三PGM）。在图8A中，在与源字线124_1连接的存储单元中存储的LSB页、CSB页和MSB页被复制到与目标字线124_2连接的存储单元中。然而，本发明构思不限于此。针对本发明构思的复制方法，可以将在与至少两条源字线连接的存储单元中存储的数据复制到与至少一条目标字线连接的存储单元中。
图8B是图示使用图7所述的块复制方法的存储器系统的另一实施例的框图。为了容易描述，图示了以下过程：其中，与第一源字线124_1a对应的第一页和第二页、以及与第二源字线124_1b对应的第三页被编程到与目标字线124_2对应的页（LSB页、CSB页和MSB页）中。参考图8B，可以从与第一源字线124_1a连接的存储单元中读取第一页，并将所读取的第一页存储在页缓冲器126中（①）。这里，第一页可以是与第一源字线124_1a对应的LSB页、CSB页和MSB页之一。在页缓冲器126中存储的第一页可以被发送到ECC电路111（②）。在ECC电路111纠正了错误之后，可以将第一页传送到缓冲器RAM 112（③）。然后，可以从与第一源字线124_1a连接的存储单元中读取第二页，并将所读取的第二页存储在页缓冲器126中（④）。这里，第二页可以是与第一源字线124_1a对应的LSB页、CSB页和MSB页之一，并且可以与第一页不同。尽管图中未示出，但是第二页可以是与第二源字线121_1b对应的LSB页、CSB页和MSB页之一，并且可以与第一页不同。在页缓冲器126中存储的第二页可以被传送到存储器控制器110的ECC电路111（⑤）。在ECC电路111纠正了错误之后，可以将第二页传送到缓冲器RAM112（⑥）。随后，可以从与第二源字线124_1b连接的存储单元中读取第三页，并将所读取的第三页存储在页缓冲器126中（⑦）。这里，第三页可以是与第二源字线124_1b对应的LSB页、CSB页和MSB页之一。在页缓冲器126中存储的第三页可以被传送到ECC电路111（⑧）。在ECC电路111纠正了错误之后，可以将第三页传送到缓冲器RAM 112（⑨）。如从上面描述理解的，可以将纠正后的第一页、第二页和第三页存储在缓冲器RAM 112中。
此后，可以使用在缓冲器RAM 112中存储的第一页、第二页和第三页，来对与目标字线124_2连接的存储单元执行3步编程（第一PGM、第二PGM和第三PGM）。首先，可以出现第一编程（第一PGM）。可以将在缓冲器RAM112中存储的第一页、第二页和第三页依序传送到页缓冲器126（⑩），并且可以对与目标字线124_2连接的存储单元运行第一编程（第一PGM）
Figure BDA00002535397700161
在示例实施例中，页缓冲器126可以被形成来存储至少三页数据。然后，根据图7所示的地址加扰，可以出现第二编程（第二PGM）。可以将在缓冲器RAM 112中存储的第一页、第二页和第三页依序传送到页缓冲器126
Figure BDA00002535397700162
并且可以对与目标字线124_2连接的存储单元运行第二编程（第二PGM）
Figure BDA00002535397700163
然后，根据图7所示的地址加扰，可以出现第三编程（第三PGM）。可以将在缓冲器RAM 112中存储的第一页、第二页和第三页依序传送到页缓冲器126
Figure BDA00002535397700164
并且可以对与目标字线124_2连接的存储单元运行第三编程（第三PGM）
Figure BDA00002535397700165
对于根据本发明构思的另一实施例的块复制方法，在缓冲器RAM 112进行缓冲之后，可以在与一条目标字线连接的存储单元中重编程与两条源字线124_1a和124_1b相关联的第一页、第二页和第三页。
图8C是图示使用图7所述的块复制方法的存储器系统的又一实施例的框图。为了容易描述，图示了以下过程：其中，与第一源字线124_1a对应的第一页、与第二源字线124_1b对应的第二页、以及与第三源字线124_1c对应的第三页被编程到与目标字线124_2对应的页（LSB页、CSB页和MSB页）中。参考图8C，可以从与第一源字线124_1a连接的存储单元中读取第一页，并将所读取的第一页存储在页缓冲器126中（①）。这里，第一页可以是与第一源字线124_1a对应的LSB页、CSB页和MSB页之一。在页缓冲器126中存储的第一页可以被发送到存储器控制器110的ECC电路111（②）。在ECC电路111纠正了错误之后，可以将第一页传送到缓冲器RAM 112（③）。然后，可以从与第二源字线124_1b连接的存储单元中读取第二页，并将所读取的第二页存储在页缓冲器126中（④）。这里，第二页可以是与第二源字线124_1b对应的LSB页、CSB页和MSB页之一。在页缓冲器126中存储的第二页可以被传送到存储器控制器110的ECC电路111（⑤）。在ECC电路111纠正了错误之后，可以将第二页传送到缓冲器RAM 112（⑥）。随后，可以从与第三源字线124_1c连接的存储单元中读取第三页，并将所读取的第三页存储在页缓冲器126中（⑦）。这里，第三页可以是与第三源字线124_1c对应的LSB页、CSB页和MSB页之一。在页缓冲器126中存储的第三页可以被传送到ECC电路111（⑧）。在ECC电路111纠正了错误之后，可以将第三页传送到缓冲器RAM 112（⑨）。如从上面描述理解的，可以将纠正后的第一页、第二页和第三页存储在缓冲器RAM 112中。
此后，可以使用在缓冲器RAM 112中存储的第一页、第二页和第三页，来对与目标字线124_2连接的存储单元执行3步编程（第一PGM、第二PGM和第三PGM）。首先，可以出现第一编程（第一PGM）。可以将在缓冲器RAM112中存储的第一页、第二页和第三页依序传送到页缓冲器126（⑩），并且可以对与目标字线124_2连接的存储单元运行第一编程（第一PGM）
Figure BDA00002535397700171
在示例实施例中，页缓冲器126可以被形成来存储至少三页数据。然后，根据图7所示的地址加扰，可以出现第二编程（第二PGM）。可以将在缓冲器RAM 112中存储的第一页、第二页和第三页依序传送到页缓冲器126
Figure BDA00002535397700172
并且可以对与目标字线124_2连接的存储单元运行第二编程（第二PGM）
Figure BDA00002535397700173
然后，根据图7所示的地址加扰，可以出现第三编程（第三PGM）。可以将在缓冲器RAM 112中存储的第一页、第二页和第三页依序传送到页缓冲器126
Figure BDA00002535397700174
并且可以对与目标字线124_2连接的存储单元运行第三编程（第三PGM）
Figure BDA00002535397700175
对于根据本发明构思的另一实施例的块复制方法，在缓冲器RAM 112进行缓冲之后，可以在与一条目标字线连接的存储单元中重编程与三条源字线124_1a、124_1b和124_1c相关联的第一页、第二页和第三页。在图8A、图8B和图8C中，可以使用在缓冲器RAM 112中存储的错误纠正后的LSB页、CSB页和MSB页来运行重编程。然而，本发明构思不限于此。例如，可以使用在非易失性存储器设备的SLC缓冲器区域中存储的错误纠正后的LSB页、CSB页和MSB页来运行重编程。
图9是图示使用图7所述的块复制方法的存储器系统的再一实施例的框图。可以从与源字线224_1连接的存储单元中读取LSB页，并将所读取的LSB页存储在页缓冲器226中（①）。在页缓冲器226中存储的LSB页可以被发送到存储器控制器210的ECC电路211（②）。在ECC电路211纠正了错误之后，可以将LSB页传送回页缓冲器226（③）。传送到页缓冲器226的LSB页可以被缓冲编程在与SLC缓冲器区域222的第一缓冲器字线222_1连接的存储单元中（④）。随后，可以从与源字线224_1连接的存储单元中读取CSB页，并可以将所读取的CSB页存储在页缓冲器226中（⑤）。在页缓冲器226中存储的CSB页可以被传送到存储器控制器210的ECC电路211（⑥）。在ECC电路211纠正了错误之后，可以将CSB页传送回页缓冲器226（⑦）。传送到页缓冲器226的CSB页可以被缓冲编程在与SLC缓冲器区域222的第二缓冲器字线222_2连接的存储单元中（⑧）。此后，可以从与源字线224_1连接的存储单元中读取MSB页，并可以将所读取的MSB页存储在页缓冲器226中（⑨）。在页缓冲器226中存储的MSB页可以被传送到存储器控制器210的ECC电路211（⑩）。在ECC电路211纠正了错误之后，可以将MSB页传送回页缓冲器226
Figure BDA00002535397700181
传送到页缓冲器226的MSB页可以被缓冲编程在与SLC缓冲器区域222的第三缓冲器字线222_3连接的存储单元中
Figure BDA00002535397700182
非易失性存储器设备220可以读取在SLC缓冲器区域222中存储的LSB页、CSB页和MSB页，并且可以根据3步编程（第一PGM、第二PGM和第三PGM），将所读取的LSB页、CSB页和MSB页编程在与用户数据区域224的目标字线224_2连接的存储单元中。这里，可以根据图7所示的地址加扰来实施3步编程。对于根据本发明构思实施例的块复制方法，可以使用在SLC缓冲器区域222中存储的错误纠正后的LSB页、CSB页和MSB页来运行重编程。在图8和图9中，可以使用存储器控制器110/210的ECC电路111/211来对所读取的LSB页、CSB页和MSB页进行错误纠正。然而，本发明构思不限于此。例如，可以在非易失性存储器设备内运行对所读取的页的错误纠正操作。
图10是图示使用图7所述的块复制方法的存储器系统的再一实施例的框图。可以从与源字线324_1连接的存储单元中读取LSB页，并将所读取的LSB页存储在页缓冲器326中（①）。在页缓冲器326中存储的LSB页可以被非易失性存储器设备320的ECC电路328纠正（②），并且错误纠正后的LSB页可以被编程在与SLC缓冲器区域322的第一缓冲器字线322_1连接的存储单元中（③）。随后，可以从与源字线324_1连接的存储单元中读取CSB页，并将所读取的CSB页存储在页缓冲器326中（④）。在页缓冲器326中存储的CSB页可以被非易失性存储器设备320的ECC电路328纠正（⑤），并且错误纠正后的CSB页可以被编程在与SLC缓冲器区域322的第二缓冲器字线322_2连接的存储单元中（⑥）。在CSB页被编程之后，可以从与源字线324_1连接的存储单元中读取MSB页，并将所读取的MSB页存储在页缓冲器326中（⑦）。在页缓冲器326中存储的MSB页可以被非易失性存储器设备320的ECC电路328纠正（⑧），并且错误纠正后的MSB页可以被编程在与SLC缓冲器区域322的第三缓冲器字线322_3连接的存储单元中（⑨）。如上所述，可以运行缓冲器编程操作，使得错误纠正后的LSB页、CSB页和MSB页被存储在SLC缓冲器区域322中。
此后，非易失性存储器设备220可以读取在SLC缓冲器区域322中存储的LSB页、CSB页和MSB页，并且可以根据3步编程（第一PGM、第二PGM和第三PGM），将所读取的LSB页、CSB页和MSB页编程在与用户数据区域324的目标字线324_2连接的存储单元中。这里，可以根据图7所示的地址加扰来实施3步编程。对于根据本发明构思实施例的块复制方法，可以使用在非易失性存储器设备3200内进行了错误纠正并且被存储在SLC缓冲器区域322中的LSB页、CSB页和MSB页来运行重编程。
图11是描述图7所示的块复制方法的流程图。下面，将参考图7到图11来更全面地描述块复制方法。在操作S110，可以从源块中读取数据。在操作S120，可以对所读取的数据进行错误纠正。这里，可以由存储器控制器的ECC电路111/211（参考图8A或图9）或者非易失性存储器设备的ECC电路328（参考图10）来进行错误纠正。在操作S130，可以缓冲错误纠正后的数据。在操作S140，可以根据图7所示的地址加扰将所缓冲的数据重编程在目标块中。此后，该方法可以结束。利用本发明构思的块复制方法，可以缓冲所读取的数据，并且可以使用所缓冲的数据来运行重编程。在图7到图11中，可以缓冲所读取的数据，并且可以使用所缓冲的数据来运行重编程。然而，本发明构思不限于此。在本发明构思的块复制操作中，可以在不缓冲所读取的数据的情况下执行重编程。
图12是图示图2所示的非易失性存储器设备的块复制方法的另一实施例的图。利用图12的块复制方法，可以以与图5所示的地址加扰相同的顺序来执行编程。为了容易描述，图示了直至完成对字线WL0的第一、第二和第三编程（第一PGM、第二PGM和第三PGM）的过程。
可以从至少一个源块中读取三页0、1和2（①）。这里，0、1和2可以与从与源块的至少一条字线连接的存储单元读取的第一页、第二页和第三页对应。可以对所读取的页0、1和2进行错误纠正。可以运行第一编程（第一PGM），其中，错误纠正后的页0、1和2被编程在与字线WL0连接的存储单元中（②）。此后，可以从至少一个源块中读取三页3、4和5（③）。在对所读取的页3、4和5进行了错误纠正之后，可以运行第一编程（第一PGM），其中，错误纠正后的页3、4和5被编程在与字线WL1连接的存储单元中（④）。可以从至少一个源块中读取三页0、1和2，以对字线WL0执行第二编程（第二PGM）（⑤）。在对所读取的页0、1和2进行了错误纠正之后，可以运行第二编程（第二PGM），其中，错误纠正后的页0、1和2被密集地编程在与字线WL0连接的存储单元中（⑥）。在对字线WL0进行了第二编程（第二PGM）之后，可以从至少一个源块中读取三页6、7和8（⑦）。在对所读取的页6、7和8进行了错误纠正之后，可以运行第一编程（第一PGM），其中，错误纠正后的页6、7和8被编程在与字线WL2连接的存储单元中（⑧）。随后，可以从至少一个源块中读取三页3、4和5，以对字线WL1执行第二编程（第二PGM）（⑨）。在对所读取的页3、4和5进行了错误纠正之后，可以运行第二编程（第二PGM），其中，错误纠正后的页3、4和5被密集地编程在与字线WL1连接的存储单元中（⑩）。
可以从至少一个源块中读取三页0、1和2，以对字线WL0执行第三编程（第三PGM）
Figure BDA00002535397700201
在对所读取的页0、1和2进行了错误纠正之后，可以运行第三编程（第三PGM），其中，错误纠正后的页0、1和2被更密集地编程在与字线WL0连接的存储单元中
Figure BDA00002535397700202
因此，可以完成对字线WL0进行的3步编程（第一PGM、第二PGM和第三PGM）。可以以如上所述的方式相同的方式执行对其余字线的3步编程。如图12所示，与一条字线相关联的三个编程（第一PGM、第二PGM和第三PGM）可以不连续。利用本发明构思的块复制方法，对于执行不连续的三个编程（第一PGM、第二PGM和第三PGM），可以在运行每次编程时读取所需要的页并且对其进行错误纠正。
图13是图示使用图12所示的块复制方法的存储器系统的实施例的框图。将如下地运行第一编程（第一PGM）。可以从与源字线424_1连接的存储单元中依序读取LSB页、CSB页和MSB页，并且可以对所读取的LSB页、CSB页和MSB页进行错误纠正。例如，可以将所读取的LSB页存储在页缓冲器426中（①），且在页缓冲器426中存储的LSB页可以被发送到ECC电路411（②）。在ECC电路411纠正了错误之后，可以将LSB页传送到缓冲器RAM412（③）。可以以如上所述的方式相同的方式将CSB和MSB页存储在缓冲器RAM 412中。因此，可以将错误纠正后的CSB页和MSB页存储在缓冲器RAM 412中。
此后，可以将LSB页、CSB页和MSB页发送到页缓冲器426（⑩），并且可以使用在页缓冲器426中存储的LSB页、CSB页和MSB页来运行对与目标字线4242连接的存储单元的第一编程（第一PGM）因此，可以完成第一编程（第一PGM）。可以以与第一编程（第一PGM）相似的方式，根据图12所示的地址加扰来运行第二编程（第二PGM）（参考
Figure BDA00002535397700211
到
Figure BDA00002535397700212
）。这里，与第二编程（第二PGM）的编程状态P21到P27（参考图1）对应的验证电压可以高于与第一编程（第一PGM）的编程状态P11到P17（参考图1）对应的验证电压。因此，第二编程（第二PGM）可以结束。可以根据图12所示的地址加扰来运行第三编程（第三PGM）（
Figure BDA00002535397700213
到）。这里，与第三编程（第三PGM）的编程状态P31到P37（参考图1）对应的验证电压可以高于与第二编程（第二PGM）的编程状态P21到P27（参考图1）对应的验证电压。因此，第三编程（第三PGM）可以结束。如上所述，通过3步编程（第一PGM、第二PGM和第三PGM），可以将在与源字线424_1连接的存储单元中存储的数据重编程在与目标字线424_2连接的存储单元中。利用本发明构思的块复制方法，当执行每次编程时，可以读取数据并对其进行错误纠正。此后，可以执行重编程。在图13中，在块复制操作中，数据可以通过缓冲器RAM 412。然而，本发明构思不限于此。在错误被纠正之后，可以将数据传送到页缓冲器，而不是通过缓冲器RAM 412。
图14是图示使用图12所示的块复制方法的存储器系统的另一实施例的框图。将如下地运行第一编程（第一PGM）。可以从与源字线524_1连接的存储单元中依序读取LSB页、CSB页和MSB页，并且可以对所读取的LSB页、CSB页和MSB页进行错误纠正。例如，可以将所读取的LSB页存储在页缓冲器526中（①），且在页缓冲器526中存储的LSB页可以被发送到ECC电路511（②）。在ECC电路511纠正了错误之后，可以将LSB页传送到页缓冲器526（③）。可以以如上所述的方式相同的方式将CSB页存储在页缓冲器526中（④，⑤，⑥），并且可以以如上所述的方式相同的方式将MSB页存储在页缓冲器526（⑦，⑧，⑨）中。因此，可以将错误纠正后的LSB页、CSB页和MSB页存储在页缓冲器526中。可以使用在页缓冲器526中存储的LSB页、CSB页和MSB页来执行第一编程（第一PGM）因此，第一编程（第一PGM）可以结束。可以以与第一编程（第一PGM）相似的方式，根据图12所示的地址加扰来运行第二编程（第二PGM）（参考
Figure BDA00002535397700216
到
Figure BDA00002535397700217
）。因此，第二编程（第二PGM）可以结束。可以根据图12所示的地址加扰来运行第三编程（第三PGM）（参考
Figure BDA00002535397700218
到
Figure BDA00002535397700219
）。因此，第三编程（第三PGM）可以结束。如上所述，通过3步编程（第一PGM、第二PGM和第三PGM），可以将在与源字线524_1连接的存储单元中存储的数据重编程在与目标字线524_2连接的存储单元中。对于本发明构思的块复制方法，当执行每次编程时，可以读取数据并对其进行错误纠正。此后，可以执行重编程。利用图13和图14所述的块复制方法，可以由存储器控制器来进行错误纠正。然而，本发明构思不限于此。例如，本发明构思的块复制方法可以在非易失性存储器设备内执行错误纠正。
图15是图示使用图12所示的块复制方法的存储器系统的又一实施例的框图。将参考图14描述块复制方法。可以如下地执行第一编程。可以将从与源字线624_1连接的存储单元中读取的LSB页存储在页缓冲器626中（①）。可以由非易失性存储器设备620的ECC电路628对所读取的LSB页进行错误纠正，然后可以将纠正后的LSB页存储在页缓冲器626中（②）。可以将从与源字线624_1连接的存储单元中读取的CSB页存储在页缓冲器626中（③）。可以由非易失性存储器设备620的ECC电路628对所读取的CSB页进行错误纠正，然后可以将纠正后的CSB页存储在页缓冲器626中（④）。可以将从与源字线624_1连接的存储单元中读取的MSB页存储在页缓冲器626中（⑤）。可以由非易失性存储器设备620的ECC电路628对所读取的MSB页进行错误纠正，然后可以将纠正后的MSB页存储在页缓冲器626中（⑥）。利用以上描述，可以将错误纠正后的LSB页、CSB页和MSB页存储在页缓冲器626中，此后，可以使用在页缓冲器626中存储的LSB页、CSB页和MSB页来运行第一编程（第一PGM）（⑦）。因此，对源字线624_1的第一编程（第一PGM）可以完成。可以以与第一编程（第一PGM）相似的方式，根据图12所示的地址加扰来运行第二编程（第二PGM）（参考⑧到
Figure BDA00002535397700221
）。可以以与第一编程（第一PGM）相似的方式，根据图12所示的地址加扰来运行第三编程（第三PGM）（参考
Figure BDA00002535397700222
到
Figure BDA00002535397700223
）。利用本发明构思的块复制方法，当运行每次编程时，可以读取数据，并且可以在非易失性存储器设备620内对所读取的数据进行纠正。此后，可以执行重编程。
图16是描述图12所示的块复制方法的流程图。下面，将参考图12到图16更全面地描述块复制方法。在操作S210，可以从源块中读取数据。在操作S220，可以对所读取的数据进行错误纠正。这里，可以由存储器控制器的ECC电路411/511（参考图13或图14）或者非易失性存储器设备的ECC电路528（参考图15）来进行错误纠正。在操作S230，根据图12所示的地址加扰，可以使用错误纠正后的数据来运行重编程。在步骤S240，可以判断重编程是否是最后一步。如果不是，则该方法进行到操作S210。如果是，则该方法可以结束。利用本发明构思的块复制方法，可以在每次编程时读取数据，可以对所读取的数据进行错误纠正，并且可以使用错误纠正后的数据来进行重编程。对于根据图1到图16所示的重编程方式运行的3比特编程方法，可以分别在第一、第二和第三编程（第一PGM、第二PGM和第三PGM）中对3比特数据进行编程。换句话说，可以以8-8-8方式执行重编程。然而，本发明构思不限于此。以本发明构思的重编程方式运行的3比特编程操作可以包括：用于编程2比特数据的第一编程、以及用于编程3比特数据的第二和第三编程（第二PGM和第三PGM）。
图17是图示根据本发明构思实施例的关于以重编程方式运行的3比特编程操作的另一实施例的图。参考图17，可以使用3步重编程（第一PGM、第二PGM和第三PGM）来运行3比特编程操作。这里，可以在第一编程（第一GMP）期间执行2比特编程操作，在第二和第三编程（第二PGM和第三PGM）期间可以执行3比特编程操作。在第一编程（第一PGM）期间，对应于2比特数据，可以将擦除状态E编程到四个状态（E以及P11到P13）中的一个状态。也就是说，在第一编程（第一PGM）中，第一页和第二页（例如LSB页和CSB页）可以被编程为四电平状态。
在第二编程（第二PGM）期间，使用第一编程后的状态P11到P13，第一页、第二页和第三页（例如LSB页、CSB页和MSB页）可以被粗略地编程为8电平状态。例如，第一编程（第一PGM）的状态P11可以被编程为第二编程（第二PGM）的状态P22或P23。在第三编程（第三PGM）期间，第二编程后的状态P21到P27可以被精细地重编程为8电平状态P31到P37。在第三编程（第三PGM）中，在第二编程（第二PGM）处编程的3比特数据可以被重编程。例如，第二编程（第二PGM）的状态P21可以被重编程为第三编程（第三PGM）的状态P31。结果，与第三编程（第三PGM）的状态P31对应的阈值电压分布可以比与第二编程（第二PGM）的状态P21对应的阈值电压分布更窄。因此，可以完成最终的3比特编程操作。图17所示的编程操作可以使用4-8-8方式的重编程。可以以由三个编程（第一PGM、第二PGM和第三PGM）形成的重编程方式来运行根据本发明构思的3比特编程操作。三个编程（第一PGM、第二PGM和第三PGM）中的至少一个可以执行不同的比特编程操作。
图18是图示根据本发明构思的关于以重编程方式运行的4比特编程操作的实施例的图。参考图18，可以以由三个编程（第一PGM、第二PGM和第三PGM）形成的重编程方式来运行4比特编程操作。这里，每个编程可以包括相同的4比特编程操作（或16电平编程操作）。
图1到图18所示的每个存储器系统中的非易失性存储器设备可以包括用户数据区域以及SLC缓冲器区域。然而，本发明构思不限于此。根据本发明构思的存储器系统可以被实现为使得还提供具有用于缓冲器编程操作的SLC缓冲器区域的非易失性存储器设备。
图19是概念性地图示关于运行多比特编程操作的存储器系统的另一实施例中的块复制方法的图。参考图19，存储器系统70可以包括具有SLC缓冲器区域722的至少一个第一非易失性存储器设备720、以及具有用户数据区域734的至少一个第二非易失性存储器设备730。
下面将更全面地描述在图19所示的用户数据区域734的重编程方式下运行的块复制方法。首先，可以通过ECC电路711来纠正从源块7431中读取的数据，并且可以在SLC非易失性存储器设备720的SLC缓冲器区域722中缓冲编程错误纠正后的数据。此后，可以根据预定地址加扰，在目标块7342中编程在SLC缓冲器区域722中存储的数据。此时，可以根据三个编程（第一PGM、第二PGM和第三PGM）来执行重编程。如果存储器系统70运行3比特编程操作，则可以以4-8-8方式或8-8-8方式来运行所述编程（第一PGM、第二PGM和第三PGM）。利用本发明构思的块复制方法，可以通过第一非易失性存储器设备720缓冲要编程的数据，并且可以以重编程方式在第二非易失性存储器设备730的目标块734_2中编程所缓冲的数据。在图19中，源块734_1和目标块734_2可以被包括在相同的非易失性存储器设备内。然而，本发明构思不限于此。源块和目标块可以被包括在不同的非易失性存储器设备内。
图20是概念性地图示关于运行多比特编程操作的存储器系统的又一实施例中的块复制方法的图。参考图20，存储器系统80可以包括具有SLC缓冲器区域822的至少一个第一非易失性存储器设备820、具有源块834_1的第二非易失性存储器设备830、以及具有目标块844_1的第三非易失性存储器设备840。下面将更全面地描述在图20所示的重编程方式下运行的块复制方法。首先，可以通过ECC电路811来纠正从第二非易失性存储器设备830的源块843_1中读取的数据，并且可以在第一非易失性存储器设备820的SLC缓冲器区域822中缓冲编程错误纠正后的数据。此后，可以根据预定地址加扰，在第三非易失性存储器设备840的目标块844_1中编程在SLC缓冲器区域822中存储的数据。此时，可以根据三个编程（第一PGM、第二PGM和第三PGM）来执行重编程。利用本发明构思的块复制方法，可以通过第一非易失性存储器设备820来缓冲第二非易失性存储器设备830的数据，并且可以以重编程方式在第三非易失性存储器设备840中编程所缓冲的数据。在图20中，缓冲数据的非易失性存储器设备820可以与要被重编程的非易失性存储器设备840不同。然而，本发明构思不限于此。缓冲数据的非易失性存储器设备可以与要被重编程的非易失性存储器设备相同。
图21是概念性地图示关于运行多比特编程操作的存储器系统的再一实施例中的块复制方法的图。参考图21，存储器系统90可以包括具有源块924_1的第一非易失性存储器设备920、以及具有SLC缓冲器区域932和目标块934_1的第二非易失性存储器设备930。下面将更全面地描述在图21所示的重编程方式下运行的块复制方法。首先，可以通过ECC电路911来纠正从第一非易失性存储器设备920的源块924_1中读取的数据，并且可以在第二非易失性存储器设备930的SLC缓冲器区域932中缓冲编程错误纠正后的数据。此后，可以根据预定地址加扰，在第二非易失性存储器设备930的目标块934_1中编程在SLC缓冲器区域932中存储的数据。此时，可以根据三个编程（第一PGM、第二PGM和第三PGM）来执行重编程。利用本发明构思的块复制方法，可以通过第二非易失性存储器设备930的SLC缓冲器区域932来缓冲第一非易失性存储器设备920的数据，并且可以以重编程方式在第二非易失性存储器设备930的用户数据区域934中编程所缓冲的数据。根据本发明构思实施例的块复制方法可应用于具有垂直NAND（VNAND）的存储器系统。
图22是示意性地图示包括根据本发明构思执行块复制操作的垂直NAND的存储器系统的框图。参考图22，存储器系统10a可以包括存储器控制器110a、至少一个相变RAM（PRAM）120a、以及至少一个垂直NAND（VNAND）130a。PRAM 120a可以包括根据相变材料的状态（晶体状态或非晶状态）而存储数据的存储单元。在美国专利No.7,085,154、No.7,227,776、No.7,304,886、和No.8,040,720中公开了PRAM 120a的示例，通过引用将其全部内容并入于此。在美国专利公开No.2009/0310415、No.2010/0078701、No.2010/0117141、No.2010/0140685、No.2010/0213527、No.2010/0224929、No.2010/0315875、No.2010/0322000、No.2011/0013458、和No.2011/0018036中公开了VNAND 130a的示例，通过引用将其全部内容并入于此。
下面，将描述将源块134a_1的数据复制到目标块134a_2的操作。可以从源块134a_1中读取数据，可以通过ECC电路111a来纠正所读取的数据，并且可以在PRAM 120a中缓冲编程错误纠正后的数据。此后，可以在VNAND130a的目标块134a_2中编程被缓冲编程的数据。这里，当在目标块134a_2中编程被缓冲编程的数据时，可以选择性地使用重编程方式。也就是说，使用重编程方式或者不使用重编程方式，在目标块134a_2中编程被缓冲编程的数据。利用本发明构思的存储器系统10a的块复制方法，可以通过PRAM 120a来缓冲从VNAND 130a的源块134a_1中读取的数据，并且可以在VNAND130a的目标块134a_2中编程所缓冲的数据。
图23是示意性地图示图22所示的VNAND的一个块的图。参考图23，基板（substrate）上的四个子块可以构成一个块。可以通过在字线切口（cut）之间堆叠一条地选择线GSL、多条字线WL、以及至少一条串选择线SSL来形成每个子块。这里，可以通过串选择线切口来分离至少一条串选择线SSL。尽管图23中未示出，但是每个字线切口可以包括公共源极线CSL。在示例实施例中，在字线切口内包括的公共源极线CSL可以被共同连接。本发明构思可应用于各种设备。
图24是示意性地图示根据本发明构思实施例的存储器系统的框图。参考图24，存储器系统1000可以包括至少一个非易失性存储器设备1100和存储器控制器1200。以关于图1到图23描述的重编程方式运行的块复制方法可以应用于存储器系统1000。可以可选地从外部向非易失性存储器设备1100供应高电压Vpp。存储器控制器1200可以经由多条通道与非易失性存储器设备1100连接。存储器控制器1200可以包括至少一个中央处理单元（CPU）1210、缓冲存储器1220、ECC电路1230、只读存储器（ROM）1240、主机接口1250、以及存储器接口1260。尽管图24中未示出，但是存储器控制器1200还可以包括使数据随机化并去随机化的随机化电路。根据本发明构思实施例的存储器系统1000可应用于完美新页面（perfect page new，PPN）存储器。在美国专利No.8,027,194和美国专利公开No.2010/0082890中公开了存储器系统的具体描述，通过引用将其全部内容并入于此。
图25是示意性地图示根据本发明构思实施例的存储器卡的框图。参考图25，存储器卡2000可以包括至少一个快闪存储器设备2100、缓冲存储器设备2200、以及用于控制快闪存储器2100和缓冲存储器2200的存储器控制器2300。以关于图1到图23描述的重编程方式运行的块复制方法可以应用于存储器卡2000。缓冲存储器设备2200可以被用来暂时存储在存储器卡2000的操作期间生成的数据。可以使用DRAM或SRAM来实现缓冲存储器设备2200。存储器控制器2300可以经由多条通道与快闪存储器设备2100连接。存储器控制器2300可以连接在主机和快闪存储器2100之间。存储器控制器2300可以被配置为：响应于来自主机的请求而访问快闪存储器2100。存储器控制器2300可以包括至少一个微处理器2310、主机接口2320、以及快闪接口2330。至少一个微处理器2310可以被配置为驱动固件。主机接口2320可以经由用于主机和存储器接口2330之间的数据交换的卡协议（例如，SD/MMC）来与主机形成接口。存储器卡2000可应用于多媒体卡（MMC）、安全数码卡（SD）、迷你SD、记忆棒、智能媒体卡以及全能闪存（TF）卡。在美国专利公开No.2010/0306583中公开了存储器卡2000的具体描述，通过引用将其全部内容并入于此。
图26是示意性地图示根据本发明构思实施例的moviNAND的框图。参考图26，moviNAND设备3000可以包括至少一个NAND快闪存储器设备3100和控制器3200。moviNAND设备3000可以支持MMC 4.4（被称为eMMC）标准。以关于图1到图23描述的重编程方式运行的块复制方法可以应用于moviNAND设备3000。
可以可选地从外部向NAND快闪存储器设备3100供应高电压Vpp。NAND快闪存储器设备3100可以是单数据率（SDR）或双数据率（DDR）NAND快闪存储器设备3100。在示例实施例中，NAND快闪存储器设备3100可以包括一元（unitary）NAND快闪存储器设备。这里，可以在封装（例如，细间距球栅阵列（FBGA））内堆叠一元NAND快闪存储器设备。
存储器控制器3200可以经由多条通道CH1到CH4与快闪存储器设备3100连接。然而，通道数量不限于此。控制器3200可以包括至少一个控制器核3210、主机接口3220、以及NAND接口3230。控制器核3210可以控制moviNAND设备3000的整体操作。
主机接口3220可以提供控制器3210与主机之间的接口。NAND接口3230可以被配置为NAND快闪存储器设备3100和控制器3200之间的接口。在示例实施例中，主机接口3220可以是并行接口（例如，MMC接口）。在其他示例实施例中，moviNAND设备3000的主机接口3220可以是串行接口（例如，UHS-II或UFS接口）。
moviNAND设备3000可以从主机接收电源电压Vcc或Vccq。这里，可以向NAND快闪存储器设备3100和NAND接口3230供应电源电压Vcc（大约3.3V），同时可以向控制器3200供应电源电压Vccq（大约1.8V/3.3V）。在示例实施例中，可以可选地从外部向moviNAND设备3000供应高电压Vpp。根据本发明构思实施例的moviNAND设备3000可以有利地存储大量数据，同时可以具有改进的读取特性。根据本发明构思实施例的moviNAND设备3000可应用于小型的且低功率的移动产品（例如，Galaxy S、iPhone等）。
图26中的moviNAND设备3000可以被提供有多个电源电压Vcc和Vccq。然而，本发明构思不限于此。可以实现本发明构思的moviNAND，以便通过内部地将输入电源电压Vcc升压或者调整输入电源电压Vcc，来产生适合于NAND接口和NAND快闪存储器的电源电压（例如，3.3V）。在美国专利No.7,092,308中公开了该项技术，通过引用将其全部内容并入于此。本发明构思可应用于固态驱动器（SSD）。
图27是根据本发明构思实施例的SSD的框图。参考图27，SSD 4000可以包括多个快闪存储器设备4100和SSD控制器4200。以关于图1到图23描述的重编程方式运行的块复制方法可以应用于SSD 4000。
可以可选地从外部向快闪存储器设备4100供应高电压Vpp。SSD控制器4200可以经由多条通道CH1到Chi（i为大于等于2的整数）与快闪存储器设备4100连接。SSD控制器4200可以包括至少一个CPU 4210、主机接口4220、缓冲存储器4230、以及快闪接口4240。
在CPU 4210的控制下，主机接口4220可以通过通信协议与主机交换数据。在示例实施例中，通信协议可以包括高级技术附件（ATA）协议。ATA协议可以包括串行高级技术附件（SATA）接口、并行高级技术附件（PATA）接口、外部SATA（ESATA）接口等等。在其他示例实施例中，通信协议可以包括通用串行总线（USB）协议。在CPU 4210的控制下，可以通过缓冲存储器4230来递送要通过主机接口4220从主机接收或向主机传送的数据，而无需通过CPU总线。
缓冲存储器4230可以被用来暂时存储在外部设备和快闪存储器设备4100之间传送的数据。缓冲存储器4230可以被用来存储要由CPU 4210运行的程序。可以使用SRAM或DRAM来实现缓冲存储器4230。图27中的缓冲存储器4230可以被包括在SSD控制器4200内。然而，本发明构思不限于此。可以在SSD控制器4200的外部提供根据本发明构思实施例的缓冲存储器4230。
快闪接口4240可以被配置为SSD控制器4200和被用作存储设备的快闪存储器设备4100之间的接口。快闪接口4240可以被配置为支持NAND快闪存储器、One-NAND快闪存储器、多电平快闪存储器、或单电平快闪存储器。根据本发明构思实施例的SSD 4000通过在编程操作中存储随机数据，可以提高数据的完整性。因此，SSD 4000可以提高所存储的数据的完整性。在美国专利No.8,027,194和美国专利公开No.2010/0082890中公开了SSD 4000的更多具体描述，通过引用将其全部内容并入于此。
图28是示意性地图示根据本发明构思实施例的包括图27中的SSD的计算系统的框图。参考图28，计算机系统5000可以包括至少一个CPU 5100、非易失性存储器设备5200、RAM 5300、输入/输出（I/O）设备5400、以及至少一个SSD 5500。CPU 5100可以与系统总线连接。非易失性存储器设备5200可以存储被用来驱动计算系统500的数据。这里，数据可以包括开始命令序列或基本I/O系统（BIOS）序列。RAM 5300可以暂时存储在CPU 5100的运行期间产生的数据。I/O设备5400可以通过I/O设备接口（诸如键盘、指向设备（例如鼠标）、监视器、调制解调器等）与系统总线连接。SSD 5500可以是可读存储设备，并且可以与图27的SSD 4000同样地实现。
图29是示意性地图示根据本发明构思实施例的包括图27中的SSD的电子设备的框图。参考图29，电子设备6000可以包括处理器6100、ROM 6200、RAM 6300、快闪接口6400、以及至少一个SSD 6500。处理器6100可以访问RAM 6300以运行固件代码或其他代码。而且，处理器6100可以访问ROM6200以运行固定命令序列，诸如开始命令序列和基本I/O系统（BIOS）序列。快闪接口6400可以被配置为电子设备6000和SSD 6500之间的接口。SSD6500可以从电子设备6000拆卸。SSD 6500可以与图27的SSD 4000相同地实现。电子设备6000可以包括蜂窝电话机、个人数字助理（PDA）、数码相机、摄像机、便携式音频播放器（例如，MP3）、以及便携式媒体播放器（PMP）。
图30是示意性地图示根据本发明构思实施例的包括图27中的SSD的服务器系统的框图。参考图30，服务器系统7000可以包括服务器7100和存储被用来驱动服务器7100的数据的SSD 7200。SSD 7200可以被与图27的SSD4000相同地配置。服务器7100可以包括应用通信模块7110、数据处理模块7120、升级模块7130、调度中心7140、本地资源模块7150、以及修复信息模块7160。应用通信模块7110可以被配置为与连接到网络和服务器7100的计算系统通信，或者允许服务器7100与SSD 7200通信。应用通信模块7110可以将通过用户接口提供的数据或信息传送到数据处理模块7120。
数据处理模块7120可以链接到本地资源模块7150。这里，本地资源模块7150可以基于输入到服务器7100的信息或数据，向用户提供修复商店/经销商/技术信息的列表。升级模块7130可以与数据处理模块7120接口。基于从SSD 7200接收的信息或数据，升级模块7130可以执行固件、重置代码、诊断系统、或关于电子应的用其他信息的升级。
调度中心7140可以基于输入到服务器7100的信息或数据，向用户提供实时选项。修复信息模块7160可以与数据处理模块7120接口。修复信息模块7160可以被用来向用户提供与修复相关的信息（例如，音频、视频或文档文件）。数据处理模块7120可以封装与从SSD 7200接收的信息相关的信息。可以将封装后的信息传送到SSD 7200，或者可以向用户显示封装后的信息。
图31是示意性地图示根据本发明构思实施例的移动设备的框图。参考图31，移动设备8000可以包括通信单元8100、控制器8200、存储单元8300、显示单元8400、触摸屏单元8500、以及音频单元8600。存储单元8300可以包括至少一个DRAM 8310、至少一个OneNAND（一元NAND）8320、以及至少一个moviNAND 8330。以关于图1到图23描述的重编程方式运行的块复制方法可以应用于OneNAND8320和moviNAND 8330中的至少一个。在美国专利公开No.2010/0010040、No.2010/0062715、No.2010/0309237、和No.2010/0315325中公开了移动设备的具体描述，通过引用将其全部内容并入于此。根据本发明构思实施例的非易失性存储器设备可应用于平板产品（例如，Galaxy Tab、iPad等）。
图32是示意性地图示根据本发明构思实施例的手持电子设备的图。参考图32，手持电子设备9000可以包括至少一个计算机可读介质9020、处理系统9040、输入/输出子系统9060、射频电路9080、以及音频电路9100。各构成部分可以通过至少一条通信总线或信号线9030互联。
手持电子设备9000可以是包括手持计算机、平板计算机、蜂窝电话机、媒体播放器、PDA、或者以上两个或多个的组合的便携式电子设备。这里，以关于图1到图23描述的重编程方式运行的块复制方法可以应用于至少一个计算机可读介质9020。在美国专利No.7,509,588中公开了手持电子设备9000的具体描述，通过引用将其全部内容并入于此。
根据本发明构思的存储器系统或存储设备可以被安装在各种类型的封装中。根据本发明构思的存储器系统或存储设备的封装的示例可以包括层叠封装（POP）、球栅阵列（BGA）、芯片尺寸封装（CSP）、塑料带引线芯片载体（PLCC）、双列直插式塑料封装（PDIP）、叠片内裸片封装（Die in WafflePack）、圆片级封装、板上芯片（COB）、陶瓷双列直插式组件（CERDIP）、塑料方形扁平封装（MQFP）、纤薄四方扁平封装（TQFP）、小外形集成电路（SOIC）、缩小外形封装（SSOP）、薄型小尺寸封装（TSOP）、系统级封装（SIP）、多芯片封装（MCP）、晶片级结构封装（WFP）、以及晶片级处理堆叠封装（WSP）。
上面公开的主题应被考虑为说明性的，而不是限制性的，所附权利要求意图覆盖所有落入真正精神和范围内的这种修改、改进和其他实施例。因此，对于法律允许的最大程度，其范围要由所附权利要求及其等效物的最广许可解释来确定，并且不应受到上述具体描述的约束或限制。

Claims (30)

1.一种操作非易失性存储器设备的方法，包括：
对从非易失性存储器设备内的第一部分M比特非易失性存储单元中读取的M页数据执行错误检查和纠正（ECC）操作，由此生成M页ECC处理数据，其中M是大于2的正整数；以及
使用地址加扰重编程技术，利用M页ECC处理数据来编程非易失性存储器设备内的第二部分M比特非易失性存储单元。
2.如权利要求1所述的方法，其中，非易失性存储器设备包括多个非易失性存储器芯片，并且其中第一部分M比特非易失性存储单元和第二部分M比特非易失性存储单元位于非易失性存储器设备内的相同的非易失性存储器芯片或分离的非易失性存储器芯片上。
3.如权利要求1所述的方法，其中，所述地址加扰重编程技术包括：将多个M比特非易失性存储单元编程至少M-1次。
4.如权利要求1所述的方法，其中，所述地址加扰重编程技术包括：将多个M比特非易失性存储单元编程为相应的多个编程状态，并且然后将所述多个M比特非易失性存储单元重编程，使得所述多个M比特非易失性存储单元的阈值电压改变而它们相应的多个编程状态保持不变。
5.如权利要求4所述的方法，其中，所述地址加扰重编程技术包括：使用2M-1-2M…-2M编程序列或2M-2M-…-2M编程序列，将M比特非易失性存储单元的目标页编程M次。
6.如权利要求1所述的方法，其中，在所述执行ECC操作之前，将来自M比特非易失性存储单元的源页的M页数据读取到与非易失性存储器设备内的第一块非易失性存储器相关联的页缓冲器中。
7.如权利要求6所述的方法，其中，在所述执行ECC操作之前，依序将M页数据从页缓冲器传送到ECC电路。
8.如权利要求7所述的方法，其中，非易失性存储器设备包括至少一个非易失性存储器芯片，并且其中页缓冲器和ECC电路位于相同的非易失性存储器芯片上。
9.如权利要求7所述的方法，其中，非易失性存储器设备包括单比特非易失性存储单元的非易失性缓冲存储器；并且其中在所述编程之前，将M页ECC处理数据传送到非易失性缓冲存储器。
10.如权利要求9所述的方法，其中，在所述编程之前，将M页ECC处理数据从非易失性缓冲存储器读取到页缓冲器中。
11.如权利要求7所述的方法，其中，ECC电路位于包括随机存取缓冲存储器的存储器控制器内；并且其中在所述编程之前，将M页ECC处理数据传送到随机存取缓冲存储器并且然后将其传送到页缓冲器。
12.如权利要求7所述的方法，其中，ECC电路位于包括随机存取缓冲存储器的存储器控制器内；并且其中在所述编程之前，将M页ECC处理数据从ECC电路直接传送到页缓冲器。
13.如权利要求9所述的方法，其中，所述编程包括多次将M页ECC处理数据从非易失性缓冲存储器读取到页缓冲器中。
14.如权利要求9所述的方法，其中，与将M页ECC处理数据从非易失性缓冲存储器读取到页缓冲器中同时地执行所述编程。
15.一种操作非易失性存储器设备的方法，包括：
从非易失性存储器设备内的第一部分M比特非易失性存储单元中读取M页数据，其中M是大于2的正整数；
对所述M页数据执行错误检查和纠正（ECC）操作，由此生成M页ECC处理数据；
利用M页ECC处理数据来编程非易失性存储器设备内的多个单比特非易失性存储单元；以及
使用重编程技术利用多个单比特非易失性存储单元中的M页ECC处理数据来编程非易失性存储器设备内的第二部分M比特非易失性存储单元，所述重编程技术包括：将该第二部分中的多个M比特非易失性存储单元编程为相应的多个编程状态，并且然后将所述多个M比特非易失性存储单元重编程至少一次，使得所述多个M比特非易失性存储单元的阈值电压改变而它们相应的多个编程状态保持不变。
16.如权利要求15所述的方法，其中，非易失性存储器设备包括至少一个非易失性存储器芯片；其中在所述执行ECC操作之前，将M页数据传送到ECC电路；并且其中，第一部分M比特非易失性存储单元和ECC电路位于相同的非易失性存储器芯片上。
17.如权利要求15所述的方法，其中，非易失性存储器设备包括至少一个非易失性存储器芯片和存储器控制器；其中在所述执行ECC操作之前，将M页数据传送到ECC电路；并且其中ECC电路位于存储器控制器内。
18.如权利要求15所述的方法，其中，非易失性存储器设备包括至少一个非易失性存储器芯片；并且其中第一部分M比特非易失性存储单元以及多个单比特非易失性存储单元位于相同的非易失性存储器芯片上、或者不同非易失性存储器芯片上。
19.一种操作非易失性存储器设备的方法，包括：
从非易失性存储器设备内的第一部分M比特非易失性存储单元中读取M页数据，其中M是大于2的正整数；
对所述M页数据执行错误检查和纠正（ECC）操作，由此生成M页ECC处理数据；
利用M页ECC处理数据来编程非易失性存储器设备内的多个单比特非易失性存储单元；以及
使用重编程技术利用多个单比特非易失性存储单元中的M页ECC处理数据来编程非易失性存储器设备内的第二部分M比特非易失性存储单元，所述重编程技术包括：利用来自多个单比特非易失性存储单元的相同M页数据重复地编程第二部分中的M比特非易失性存储单元，同时将多个单比特非易失性存储单元中的M页数据重复地传送到页缓冲器中。
20.如权利要求19所述的方法，其中，非易失性存储器设备包括至少一个非易失性存储器芯片；并且其中第一部分M比特非易失性存储单元和所述多个单比特非易失性存储单元位于相同的非易失性存储器芯片上、或者不同的非易失性存储器芯片上。
21.一种在存储器系统中执行缓冲复制操作的方法，所述存储器系统包含存储器控制器和至少一个非易失性存储器芯片，所述方法包括：
对从第一非易失性存储器芯片内的第一部分M比特非易失性存储单元中传送的M页数据执行错误检查和纠正（ECC）操作，由此生成M页ECC处理数据，其中M是大于2的正整数；以及
使用地址加扰重编程技术，利用M页ECC处理数据来编程第一非易失性存储器芯片或第二非易失性存储器芯片内的第二部分M比特非易失性存储单元。
22.如权利要求21所述的方法，其中，存储器控制器包含ECC电路和其中具有易失性存储单元的缓冲存储器；并且其中在所述编程之前通过该缓冲存储器来传送ECC处理数据。
23.如权利要求22所述的方法，其中，该缓冲存储器是同步动态随机存取存储器（SDRAM）缓冲器。
24.如权利要求21所述的方法，其中，该存储器系统包含ECC电路和其中具有非易失性存储单元的缓冲存储器；并且其中在所述编程之前通过该缓冲存储器中的非易失性存储单元来传送ECC处理数据。
25.如权利要求24所述的方法，其中，缓冲存储器中的非易失性存储单元是单比特非易失性存储单元。
26.如权利要求21所述的方法，其中，第一非易失性存储器芯片包含其中具有单比特非易失性存储单元的缓冲存储器；并且其中在所述编程之前通过该缓冲存储器中的单比特非易失性存储单元来传送ECC处理数据。
27.如权利要求26所述的方法，其中，第一非易失性存储器芯片包含ECC电路。
28.如权利要求27所述的方法，其中，所述地址加扰重编程技术包括：使用2M-1-2M-…-2M编程序列或2M-2M-…-2M编程序列，将M比特非易失性存储单元的目标页编程M次。
29.如权利要求21所述的方法，其中，第一非易失性存储器芯片包含ECC电路。
30.如权利要求21所述的方法，其中，所述地址加扰重编程技术包括：使用2M-1-2M-…-2M编程序列或2M-2M-…-2M编程序列，将M比特非易失性存储单元的目标页编程M次。
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