CN101067969A - 非易失性存储器中可靠的数据拷贝操作的新颖方法和结构 - Google Patents

Abstract

一种改进的基于闪速EEPROM存储器的存储子系统，包括一个或多个闪存阵列，每一个都带有两个数据寄存器和一个控制器电路。当数据从闪存读入一个数据寄存器时，该数据拷贝到第二寄存器，所以在确保同一阵列的编程操作期间，该数据可以传递到控制器，以便检验该数据的有效性。这就产生了一种改进性能的系统，它在拷贝操作期间不造成数据传递等待，但是却能够保证这种操作中涉及之数据的有效性。

Description

非易失性存储器中可靠的数据拷贝操作的新颖方法和结构

本申请是申请号为01814497.7、国际申请日为2001年8月16日、发明名称为“非易失性存储器中可靠的数据拷贝操作的新颖方法和结构”的专利申请的分案申请。

技术领域

本发明涉及的领域为半导体非易失性存储器架构及其操作方法，已经应用于闪速可电擦除可编程只读存储器(EEPROM)。

背景技术

闪速EEPROM器件的一种普通应用，是作为电子设备的海量数据存储子系统。通常实现此类子系统或者是作为能够插入多个主机系统的可拆卸存储卡，或者是作为主机系统之内嵌入的不可拆卸存储器。在这两种设备中，子系统都包括一个或多个闪存器件，并且往往包括一个子系统控制器。

闪速EEPROM器件包括一个或多个晶体管单元阵列，每个单元都能够非易失地存储一位或多位数据。因此闪存不需要电源来保持其中编程的数据。不过，某个单元一旦被编程，就必须先擦除，才能再次用新的数据值编程。这些单元阵列划分成组，以便使读、编程和擦除功能的效率更高。用于海量存储的典型闪存架构，在可擦除块中安排了较大的单元组。每个块都进一步划分为一个或多个可寻址的区段，这些区段是读和编程功能的基本单位。

子系统控制器执行许多功能，包括将子系统的逻辑块地址(LBA)转换为物理芯片、块、区段地址。该控制器也利用通过接口总线发出到闪存器件的一系列命令，来管理低级闪存电路操作。该控制器执行的另一项功能，是对于以多种方式(如通过使用纠错码，或者说ECC)存放在该子系统中的数据，维持其完整性。

对于擦除块包含多个区段的系统，在此类系统的操作中，偶而也会需要把一个区段的数据拷贝到另一个擦除过的区段。例如，某块的部分区段中的数据被主机新写入子系统的数据取代，但是却要保持原始区段的新数据与该块之内其它不受影响区段之数据的物理邻近性质时，就会发生这种情况。图1中的实例显示了如何能够做到这一点。从原始块读出不受影响区段之数据，随后写入另一块中擦除后的区段中。来自主机的新数据也同样写如这个新块中擦除后的区段中。这些操作完成之后，擦除带有被取代数据的原始块。

在上述的操作期间，当使用常规闪存时，需要从正在读取的存储器传递数据，并且随后把它传递到正在编程的存储器。这些数据传递操作产生了一种等待时间，它等于区段的大小除以闪存接口总线宽度，再乘以总线周期时间。这些操作十有八九是在相同的物理存储器器件上进行。

为了进一步说明这些数据传递等待时间对整体操作的冲击，这里对图1进行更详细的介绍。为说明起见，假设由16个区段组成一块，每个区段分配的递增地址为区段0至区段15，如图1所示。对于这个实例，在数据块的区段7至区段9需要重新写入新数据，写操作序列如下：

1.分配某个未使用的、擦除后的块(擦除块1)，用于区段写入操作；

2.选择原始块的地址，读取原始块的区段0，把数据从闪速EEPROM传递到控制器；

3.选择新分配块的地址，把数据传递回闪速EEPROM并写入新分配块的区段0；

4.对于区段1至区段6重复步骤2和步骤3；

5.选择新分配块的地址，把第7页的新主机数据传递到闪速EEPROM并编程到新分配块的若干区段；

6.对于区段8和区段9重复步骤5；

7.选择原始块的地址，读取原始块的区段10，把数据从闪速EEPROM传递到控制器；

8.选择新分配块的地址，把数据传递回闪速EEPROM并编程到新分配块的区段10；

9.对于区段11至区段15重复步骤7和步骤8；以及

10.为了今后的写操作，擦除原始(现在被取代)的块。

图2显示了典型的现有技术的闪速EEPROM设备的内部架构4000。关键的功能部件包括I/O总线411和控制信号412(与某个外部控制器连接)、存储器控制电路450(利用命令、地址和状态寄存器，控制内部的存储器操作)、一个或多个闪速EEPROM单元阵列400(每个阵列都带有其自己的行解码器(XDEC)401和列解码器(YDEC)402)、一组读出放大器和编程控制电路(SA/PROG)454，以及一个数据寄存器404。

如果需要，就会提供多个阵列400，包括相关的X解码器、Y解码器、编程/校验电路、数据寄存器等等，例如1999年3月30日发布的、转让给SanDisk公司(本申请书的受让人)的5,890,192号美国专利中的介绍，在这里引用它作为参考。

外部接口I/O总线411和控制信号412可以配置为以下信号：

CS-芯片选择。用于激活闪存接口。

RS-读取选通。用于指明AD总线正在用于数据读取操作。

WS-写入选通。用于指明AD总线正在用于数据写入操作。

AS-地址选通。用于指明AD总线正在用于传递地址信息。

AD[7:0]-地址/数据总线。用于在控制器与闪存的命令、地址和数据寄存器之间传递数据。

给出这个接口仅仅是作为一个实例，因为也能够使用其它信号配置来提供同样的功能。虽然这张图仅仅显示了一个闪存阵列400及其相关的组件，应当理解，在单一的闪存芯片上能够存在多个阵列，它们共享公共的接口和存储器控制电路，但是具有分别的XDEC、YDEC、SA/PROG和DATA REG电路，以便能够进行并行的读写操作。

来自EEPROM系统4000之数据寄存器404的数据，通过与该数据寄存器连接的I/O总线AD[7:0]411，传送到某个外部控制器。数据寄存器404也连接到读出放大器/编程电路454。与每个读出放大器/编程电路单元连接的数据寄存器的数目，可能取决于每个闪速EEPROM单元中存放的位数。每个闪速EEPROM单元可能包括多位，比如2位或4位，如果采用了多态存储器单元的话。

行解码器401对阵列400的行地址进行解码，以便选择要存取的物理区段。行解码器401通过内部行地址线419，从存储器控制逻辑电路450接收行地址。列解码器402通过内部列地址线429，从存储器控制逻辑电路450接收列地址。

对于每个区段，为写入区段的主机数据附加一种错误探测和纠正代码(ECC)，它可以用于确定所存放数据的有效性，这是一种常见的做法。某些此类系统会把传送的时机作为检验正在读取的数据有效性的机会，以这种方式来保证数据正确地写入新的位置。由于这些存储设备的整体保真度，在这种验证期间出现失败的可能性非常小。

图3显示了一种典型的闪存卡架构，它具有单一的控制器301(它执行主机和存储器的控制功能)和一个闪存阵列(它包括一个或多个闪存器件)。系统控制器和闪存由总线302连接，使得控制器301能够加载命令、地址和传递数据，出入闪存阵列。

图4显示了从源地址(SRC[N])至目的地地址(DST[N])之页拷贝操作的定时图。READ信号表示一次从源区段的读取正在发生。XFER信号表示闪存数据寄存器和控制器之间的某个数据传递。R/WB信号表示传递的方向(高为从闪存读到控制器，低为从控制器写到闪存)。PROG信号表示一次向目的地页的编程操作正在发生。

典型的定时值：

T_RD＝25us   T_X＝26.4us   T_PRG＝300us   T_ERA＝500-3000us(未显示)

所以拷贝单一区段的总时间(如图4所示)

T_COPY＝T_RD+2*T_X+T_PRG＝377us

使数据传递时间为整个页拷贝操作的14％。

在非易失性存储器的设计中，总的趋势是增加能够同时编程和读之单元的数目，以便改善这些器件的读写性能。这样做还能够结合增加单个芯片上存储器单元阵列的数目、增加单个位面之内页的尺寸、并行地编程多个芯片或者这三种技术的某种组合。采用这些措施中的任何一种，其结果都是为了使读写单元更多而读写时间改变不多或者根本不改变，数据传递长度必须增大。因此，在如此增加并行程度的系统中，数据拷贝的开支也要提高这么多。举例来说，在一个并行程度增加为四倍的系统中，与以上实例中所用的相同定时值表现出的冲击为：

T_COPY＝T_RD+8*T_X+T_PRG＝536.2us

使数据传递时间为整个四页拷贝操作的39％。

6,040,997号美国专利介绍了专利权所有人与其他人已知的一种技术，其中的闪存系统包括一个内部缓冲区，使得从闪村之内的第一位置读取的数据重写到闪存中的第二位置，无需将该数据传递出闪存之外。这就改善了数据传递时间。不过，这种已知的技术不提供错误检验和纠正，而是简单地假设，从第一个闪存位置读取的数据是准确的。

以能够验证被拷贝数据完整性的方式，在拷贝操作去除数据传递的等待时间，从而提高效率，这才是需要的方法。

发明内容

一种非易失性存储器系统设计为带有一种电路，从一个物理寻址的位置中的存储器单元读取(感应到)数据之后，使用该电路把该数据编程到不同的物理寻址的位置。这样做就去除了数据传递出存储器电路，随后又传递回存储器电路时，两次数据传递耗费的等待时间，从而改善了存储器存储系统的整体性能。在编程操作期间，数据还传递到某个控制电路，使数据的有效性得以验证。这样做通过在编程操作的同时验证数据，从而在不降低系统可靠性的前提下，进一步提高了系统的整体性能。

附图说明

图1显示了在现有技术的EEPROM中，把新数据写到某个逻辑地址所涉及的步骤；

图2是一个框图，显示了典型的现有技术的EEPROM；

图3显示了现有技术的典型的基于闪存的存储子系统架构；

图4显示了现有技术之页拷贝操作的定时图。

图5显示了半导体非易失性存储器的示意图，依据本发明的一个实施例；以及

图6说明了拷贝操作期间发生之事件的序列，依据本发明的一个实施例。

具体实施方式

图5中的框图表示了依据本发明的一个实施例构建的半导体非易失性存储器。所示的存储器系统包括两个分开寻址的存储器阵列400-0和400-N，每一个都具有相关联的电路，用于对特定的字线寻址、读出该字线上单元的阈值电压以及存放读出的数据以备后用，与前面对图2的介绍很相似。该存储器系统也具有与每个阵列相关联的写入电路，用于擦除有一条或多条字线控制的一组单元，或者用于写入沿着字线之一的单元。图5显示的系统带有两个分开的阵列及其相关联的电路，以及一个分开的控制器电路，但是应当理解，带有任何所需数目的此类非易失性存储器单元阵列的系统，以及在包含多个存储器阵列的一个或多个的同一半导体器件中，包含控制器电路的系统，都可以应用本发明。

在本发明中，用于存放读出数据和用于提供编程数据的电路，设计为对这两种操作的存储器单元，物理上都是相同的。因此，一旦数据被读出并存放在读出数据寄存器中，就能够用于控制编程操作而无需进一步的数据传递。

寻址机制设计为，在某条特定的寻址的字线上进行读操作之后，地址可以改变为对于同一阵列中某条不同的字线进行寻址，以便将来自读出数据寄存器的数据编程后一条字线。因此，这个电路包含着从一条字线到另一条进行高效拷贝操作所需的所有部件，无需将数据送出存储器设备之外。

对于在数据块16个区段的区段7至区段9中需要重写新数据的实例，写序列如下：

1.分配未使用的块(擦除块1)，用于区段写入操作；

2.选择原始块的地址，将原始块的第0页读入数据寄存器；

3.选择新分配块的地址，在新分配的块中开始写入操作。同时将数据从数据寄存器传递到控制器电路，以便检验数据的有效性；

4.检验存储器状态寄存器和数据有效性状态。如果有错误，就调用错误恢复机制；

5.对于第1页至第6页重复步骤2至步骤4；

6.选择新分配块的地址，从控制器把第7页的新数据传递到闪速EEPROM并在新分配的块中开始编程操作；

7.检验存储器状态寄存器。如果有错误，就调用错误恢复机制；

8.对于第8页和第9页重复步骤6和步骤7；

9.选择原始块的地址，把原始块的第10页读入数据寄存器；

10.选择新分配块的地址，在新分配的块中开始第10页的编程操作。同时将数据从数据寄存器传递到控制器电路，以便检验数据的有效性；

11.检验存储器状态寄存器和数据有效性状态；以及

12.对于第11页至第15页重复步骤9至步骤11。如果有错误，就调用错误恢复机制。

图6说明了拷贝操作期间发生之事件的序列，依据本发明的一个实施例。这些箭头表示读取(1)、从主寄存器向从寄存器传递(2)、写入(3)和数据传递(3)期间，数据流的方向。数据传递和编程操作都具有一个(3)，表示它们是并行操作。

因为这种存储器设计为一个或多个分开的存储器单元阵列，所以能够并行地执行与分开的存储器阵列同样多的拷贝操作。这就进一步提高了操作的效率。

偶尔会发生一个或多个单元中的数据，一旦读出后并不反映过去编程到这些单元的原始数据的情况。在这些情况下，就需要使用某个外部电路验证装置，来验证这些数据的有效性。在一个实施例中，使用了数据冗余，例如ECC，它与原始数据同时编程到单元组中，从这些单元中读出时，它能够验证该数据的有效性。在探测到错误的情况下，该冗余信息也可以用于改正错误的数据。图5所示的实施例容许数据一旦读出后传递到存储器电路外部的某个电路，以便进行验证。实现这一点所采用的方式，容许在不修改原始读出数据寄存器内容的情况下，进行这种传递操作。那么这就容许传递和验证操作与编程操作同时进行。

由于有许多分开的存储器单元阵列，而且由于执行编程操作的时间显著地长于执行传递和验证的时间，多个编程操作能够与多个传递和验证操作同时进行。以这种方式，在不降低性能的前提下，能够确保拷贝操作期间正在写入之数据的有效性。并且通过确保数据的有效性，提高了系统的可靠性。

本说明书中提及的所有公布和专利申请书，都在这里以相同的范围引用作为参考，正如专门地和单独地指定每个单独的公布或专利申请书引用作为参考一样。

现在完整地介绍了本发明，对于本领域的技术人员，显而易见对它能够进行许多改变和修改，而不脱离附带的权利要求书的实质和范围。

Claims (3)

1.一种在可重编程非易失性存储器系统中传输数据的方法，所述可重编程非易失性存储器系统至少具有半导体设备上的一个存储单元阵列和与其连接的单独的控制器电路，所述存储单元阵列被分成可一起擦除具有最小数目存储单元的块，所述控制器电路还执行数据有效性检查，所述方法包括：

将数据从存储单元块内的第一存储单元复制到所述半导体设备上的寄存器中，以及

同时将来自所述寄存器的数据编程到存储单元块中的第二存储单元中，并在所述控制器中检查数据的有效性。

2.根据权利要求1的方法，其中所述第一存储单元和所述第二存储单元在不同的存储单元块中。

3.根据权利要求1的方法，其中，另外将数据从寄存器复制到所述半导体设备上的第二寄存器中，以及将数据从所述第二寄存器传输到所述控制器，以便可以在所述控制器中检查数据的有效性。

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