CN102239524B - 逻辑单元操作 - Google Patents

逻辑单元操作 Download PDF

Info

Publication number
CN102239524B
CN102239524B CN200980148541.6A CN200980148541A CN102239524B CN 102239524 B CN102239524 B CN 102239524B CN 200980148541 A CN200980148541 A CN 200980148541A CN 102239524 B CN102239524 B CN 102239524B
Authority
CN
China
Prior art keywords
several
address
logical blocks
order
orders
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980148541.6A
Other languages
English (en)
Other versions
CN102239524A (zh
Inventor
特洛伊·A·曼宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN102239524A publication Critical patent/CN102239524A/zh
Application granted granted Critical
Publication of CN102239524B publication Critical patent/CN102239524B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本发明包含用于逻辑单元操作的方法及装置。一个装置实施例包含若干个逻辑单元，其中所述若干个逻辑单元中的每一者具有唯一地址。所述装置包含控制电路，所述控制电路耦合到所述若干个逻辑单元且任选地经配置以借助若干个命令中的一者及一个地址来控制所述若干个逻辑单元中的一者以上。

Description

逻辑单元操作
技术领域
本发明大体来说涉及半导体存储器装置、方法及系统，且更特定来说涉及逻辑单元操作。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、相变随机存取存储器(PCRAM)及快闪存储器以及其它存储器。
固态存储器装置用作用于各种各样的电子应用的易失性及非易失性存储器。快闪存储器(其仅为一种类型的固态存储器)通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。
包含快闪装置的固态存储器装置可组合在一起以形成固态驱动器。固态驱动器可用于替换硬盘驱动器作为计算机的主要存储装置，因为固态驱动器可在性能、大小、重量、耐用性、操作温度范围及功率消耗方面具有胜于硬驱动器的优点。举例来说，快闪固态驱动器在与磁盘驱动器比较时因其缺少移动部件而可具有优越的性能，其可改善与磁盘驱动器相关联的寻道时间、时间延迟及其它机电延迟。
固态驱动器是使用固态存储器来存储持久数据的数据存储装置。固态驱动器可包含NAND快闪非易失性存储器及/或DRAM易失性存储器。固态驱动器制造商可使用非易失性快闪存储器来形成不使用内部电池电源的驱动器，因此允许所述驱动器更多用且更紧凑。使用快闪存储器的固态驱动器(也称作快闪驱动器)可使用标准磁盘驱动器形状因数(例如，1.8英寸、2.5英寸及3.5英寸以及其它因数)。
对于一些存储应用，硬驱动器可布置成冗余阵列，例如廉价磁盘冗余阵列，也称作独立磁盘冗余阵列(RAID)。RAID可指代可将数据划分及复制在多个硬盘驱动器当中的数据存储系统。此些布置(例如在服务器中)可既定用以防止在特定驱动器出故障的情况下的数据丢失。然而，此实践可涉及未在系统存储容量上实现的额外容量的实质投资。举例来说，在一些存储应用中，将少到硬盘容量的5％到30％用于存储以便通过减少与所述硬盘相关联的寻道时间来增加性能。此外，硬驱动器故障率可往往随着驱动器的老化而增加。相反地，固态装置可往往在寿命早期出故障(如果有的话)，且接着正确地操作直到其所预期服务寿命结束。
附图说明
图1是具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置的电子存储器系统的功能性框图。
图2A图解说明根据本发明的一个或一个以上实施例的逻辑单元控制的框图。
图2B图解说明根据本发明的一个或一个以上实施例的存储器架构的框图。
图3图解说明在存储器装置的操作期间各种信号的现有技术时序图。
图4图解说明根据本发明的一个或一个以上实施例在存储器装置的操作期间各种信号的时序图。
图5图解说明根据本发明的一个或一个以上实施例包含组织成5个循环的地址数据布置的表。
图6图解说明根据本发明的一个或一个以上实施例的固态驱动器的框图。
图7是具有根据本发明的一个或一个以上实施例的至少一个存储器装置的存储器模块的功能性框图。
具体实施方式
本发明包含用于逻辑单元操作的方法及装置。一个装置实施例包含若干个逻辑单元，其中所述若干个逻辑单元中的每一者具有唯一地址。所述装置包含控制电路，所述控制电路耦合到所述若干个逻辑单元且任选地经配置以借助若干个命令中的一者及一个地址来控制所述若干个逻辑单元中的一者以上。
在本发明的以下详细说明中，参考形成本文一部分且其中以图解说明方式展示可如何实践本发明的一个或一个以上实施例的附图。充分详细地描述这些实施例旨在使所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例且可做出过程、电及/或结构改变，而不背离本发明的范围。如本文中所使用，标示符“N”、“P”、“L”及“B”(尤其关于图式中的参考编号)指示如此标示的特定特征的编号可与本发明的一个或一个以上实施例包含在一起。
本文中的图遵循其中第一个数字或前几个数字对应于图式图编号，且其余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，在图1中110可指代元件“10”，且在图2中类似元件可称作210。如将了解，可添加、更换及/或消除本文中的各种实施例中所展示的元件以提供本发明的若干个额外实施例。另外，如将了解，所述图中所提供的元件的比例及相对标度打算图解说明本发明的实施例而不应以限定意义来理解。
图1是具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置120的电子存储器系统100的功能性框图。存储器系统100包含处理器110，处理器110耦合到包含非易失性单元存储器阵列130的非易失性存储器装置120。存储器系统100可包含单独的集成电路，或处理器110与存储器装置120两者可位于相同集成电路上。处理器110可为微处理器或例如专用集成电路(ASIC)的某种其它类型的控制电路。
存储器装置120包含非易失性存储器单元阵列130，所述单元可为具有NAND架构的浮动栅极快闪存储器单元。一“行”的存储器单元的控制栅极与字线耦合在一起，而一“列”的存储器单元的漏极区域耦合到位线。所述存储器单元的源极区域耦合到源极线。如所属领域的技术人员将了解，存储器单元到位线及源极线的连接方式取决于所述阵列是NAND架构、NOR架构、AND架构还是某种其它存储器阵列架构。
图1的实施例包含地址电路140以锁存经由I/O连接162通过I/O电路160提供的地址信号。由行解码器144及列解码器146接收并解码地址信号以存取存储器阵列130。鉴于本发明，所属领域的技术人员将了解，地址输入连接的数目取决于存储器阵列130的密度及架构，且地址的数目随存储器单元数目的增加以及存储器块及阵列数目的增加两者而增加。
存储器装置120通过使用在此实施例中可为读取/锁存电路150的感测/缓冲电路来感测存储器阵列列中的电压及/或电流改变而感测存储器阵列130中的数据。读取/锁存电路150可从存储器阵列130读取并锁存一页(例如一行)数据。包含I/O电路160以用于经由I/O连接162与处理器110进行双向数据通信。包含写入电路155以将数据写入到存储器阵列130。
控制电路170解码从处理器110通过控制连接172提供的信号。这些信号可包含用于控制存储器阵列130上的操作(包含数据感测、数据写入及数据擦除操作)的芯片信号、写入启用信号及地址锁存信号。在一个或一个以上实施例中，控制电路170负责执行来自处理器110的指令以执行根据本发明的实施例的操作。控制电路170可为状态机、定序器或某种其它类型的控制器。所属领域的技术人员将了解，可提供额外电路及控制信号，且已简少图1的存储器装置细节以便易于图解说明。
图2A图解说明根据本发明的一个或一个以上实施例的逻辑单元控制的框图。如本文中所使用，逻辑单元可包含共享若干个控制输入的存储器单元群组，例如存储器单元裸片。结合图3及图4描述控制输入，但控制输入可通常包含地址锁存启用(ALE)、芯片启用(CE)、读取启用(RE)、就绪/繁忙(R/B)、写入保护(WP)及输入/输出(I/O)连接，例如引脚、垫或类似连接。
图2A中所图解说明的实施例包含耦合到若干个逻辑单元270-A、270-B、270-C、270-D、270-E及270-F的控制电路202，例如图1中的控制电路102。关于图1中所图解说明的实施例，若干个逻辑单元270-A、270-B、270-C、270-D、270-E、及270-F可位于一个或一个以上存储器阵列130中。控制电路202借助控制输入241-1耦合到逻辑单元270-A及270-B。控制电路202借助控制输入241-2耦合到逻辑单元270-C、270-D、270-E及270-F。逻辑单元270-A及270-B可为个别裸片，而逻辑单元270-C与270-D以及逻辑单元270-E与270-F可为堆叠式裸片。每一裸片可包含一个或一个以上存储器单元阵列。
在本发明的一个或一个以上实施例中，控制电路202可经配置以借助一个命令(例如，单个命令)控制一个以上逻辑单元。举例来说，控制电路202可借助跨越控制输入241-1发出的一个命令控制逻辑单元270-A及270-B。作为另一实例，控制电路202可借助跨越控制输入241-2发出的一个命令控制逻辑单元270-C、270-D、270-E、及270-F。在一个或一个以上实施例中，控制电路202可跨越控制输入241-2发出命令，使得其控制任一个、两个、三个或所有四个逻辑单元270-C、270-D、270-E及270-F。本文中更详细地描述此些命令及控制的细节。
图2B图解说明根据本发明的一个或一个以上实施例的存储器架构的框图。图2B中所示的存储器架构包含例如“逻辑单元0”270-0、“逻辑单元1”270-1、…、“逻辑单元L”270-L等若干个逻辑单元。逻辑单元270-0、270-1、270-L可类似于图2A中所图解说明的逻辑单元270-A、270-B、270-C、270-D、270-E及270-F。每一逻辑单元可包含若干个块，例如在逻辑单元0270-0中所图解说明的“块0”271。每一块可包含若干个存储器单元页，例如在逻辑单元0270-0的块0中所图解说明的“页0”273。虽然在图2B中未图解说明，但存储器装置还可包含若干个平面、裸片及其它存储器单元群组。作为实例，128GB存储器装置可包含每页4314个数据字节、每块128个页、每平面2048个块且每装置16个平面。
每一存储器单元页可包含若干个存储器单元，例如非易失性存储器单元。如本文中所使用，存储器单元页意指可存储可一次编程的数据量的若干个存储器单元。作为实例，可一次编程的数据量可称作数据页，且存储所述数据页的存储器单元可称作存储器单元页。在一个或一个以上实施例中，存储器单元页可包含耦合到特定存取线(例如字线)的存储器单元。在一个或一个以上实施例中，耦合到特定字线的存储器单元可划分成一个以上页，例如划分成“偶数”数据页及“奇数”数据页。在一个或一个以上实施例中，存储器单元页可包含耦合到一个以上字线的存储器单元。如本文中所使用，存储器单元块意指可存储可一次擦除的数据量的若干个存储器单元。举例来说，可一次擦除的数据量可称作数据块，且存储所述块数据的存储器单元可称作存储器单元块。
图3图解说明在存储器装置的操作期间各种信号的现有技术时序图380。更特定来说，时序图380图解说明与用于将数据冗余地写入到共享控制信号CLE、CE#、WE#、ALE、RE#及R/B#的两个逻辑单元的(例如写入操作)的编程操作相关联的信号。信号可包含命令锁存启用(CLE)信号、芯片启用(CE#)信号、写入启用(WE#)信号、地址锁存启用(ALE)信号、读取启用(RE#)信号及就绪/繁忙(R/B#)信号。由I/Ox图解说明跨越输入/输出电路(例如输入/输出总线)传递的信息。如所属领域的技术人员将了解，“#”符号指示特定信号在低逻辑状态下有效。
CLE信号可用于将命令从总线加载到命令寄存器中。CE#信号可启用或停用存储器的逻辑单元，例如裸片。WE#信号可将命令、地址及串行数据从存储器存取装置(例如，处理器、存储器控制器、控制电路、主机系统等)传送到存储器。举例来说，WE#信号可用于将定时参考提供到存储器装置。由所述控制信号(例如ALE及CLE)激活的定时链可用于控制通信传送的定时。所述存储器存取装置可使用控制信号来向所述存储器装置指示何时发送对数据事务的请求。ALE信号可用于将地址从总线加载到地址寄存器中。RE#信号可将串行数据从存储器传送到主机系统。
各种控制信号协调命令、地址以及其它信息及数据跨越存储器接口的通信。根据图3中所图解说明的先前方法，编程操作可包含跨越I/O总线发送的数据输入命令381-1(例如串行数据输入)，其后跟有地址信息382-1(例如含有用以识别存储器中的特定逻辑单元或其它位置的信息的若干个地址循环382-1)且接着后跟有数据383-1。在图3的图解说明中，地址信息382-1识别第一逻辑单元。在地址循环382-1期间传递的地址信息可锁存于地址寄存器中且进一步被引导到列解码及/或行解码，所述列解码及/或行解码又驱动一个或一个以上存储器单元的选择。可通过高速缓冲存储器寄存器及数据寄存器将数据383-1写入到存储器或从存储器读取数据383-1。控制逻辑可将状态信息加载到状态寄存器中，其可进一步被传递到I/O控制。
根据图3中所图解说明的先前方法，一旦已将数据输入到(例如)寄存器，编程命令384-1即可发出以开始将所述数据编程到地址382-1中所包含的位置，例如从所述寄存器到存储器中的位置。时序图380包含在其期间将数据编程到存储器装置的时间385-1的指示。此编程时间385-1可与和数据正被编程到的逻辑单元相关联的就绪/繁忙信号R/B#在其期间为低的时间相关联。虽然在时序图380中未图解说明，但编程操作可后跟有一个或一个以上编程检验操作、读取状态操作或用以促进经改进数据可靠性的其它操作。
如上文所描述，时序图380包含与将数据冗余地编程到两个逻辑单元相关联的信号。因此，在于时间385-1期间将数据编程到第一逻辑单元之后，可发出第二串行数据输入命令381-2，其伴随有识别第二逻辑单元的地址信息382-2及冗余数据拷贝383-2。数据383-2可后跟有编程命令384-2以在编程时间385-2期间将冗余数据拷贝编程到所述第二逻辑单元。如在时序图380中所图解说明，用以将数据冗余地编程到两个逻辑单元的一些现有技术方法涉及发出两个数据输入命令及两组地址信息(针对所述两个逻辑单元)、对数据跨越I/O总线计时两次、发出两个编程命令，并在单独的时间将所述数据编程到两个不同逻辑单元。
图4图解说明根据本发明的一个或一个以上实施例在存储器装置的操作期间各种信号的时序图480。更特定来说，图4图解说明与用于将数据冗余地写入到共享控制信号CLE、CE#、WE#、ALE、RE#、及R/B#的两个逻辑单元的编程(例如写入)操作相关联的信号。此些信号可类似于关于图3所描述的那些信号。
根据本发明的一个或一个以上实施例，可借助若干个命令中的一者(例如单个编程命令)控制一个以上逻辑单元。因此，在图4中所图解说明的实施例中，可跨越I/O总线发送数据输入命令481，其后跟有地址信息482及数据483。数据483可后跟有可在编程时间485期间将数据483编程到第一及第二逻辑单元两者的一个编程命令484且由在编程时间485期间R/B#为低来指示。假设正编程相同数据或相同量的数据，则用于将数据编程到两个或两个以上逻辑单元的编程时间485可大致类似于或等于图3中所图解说明的用于将数据编程到一个逻辑单元的编程时间385-1。
地址信息482可识别存储器中的位置，例如逻辑单元。在图5中图解说明与地址信息482包含在一起的信息的实例。地址信息可在若干个循环中(例如8位或16位循环)跨越I/O总线传送到地址寄存器，然而实施例并不限于地址信息482的特定数据类型或数据量传送。对于循环地址信息的实施例，每一循环可与WE#信号的上升沿相关联。时序图480在地址信息482及其它信号的对应部分的图解说明中包含中断以图解说明可使用若干个地址循环来指示存储器中的位置。虽然地址信息482仅对应于一个逻辑单元，但可由与所述地址相关联的命令484(例如单个编程命令)控制一个以上逻辑单元。
在一个或一个以上实施例中，当控制电路经配置以掩蔽地址482的至少一部分时，可由与地址信息482相关联的一个或一个以上命令控制一个以上逻辑单元。在一个或一个以上实施例中，可控制一个以上逻辑单元，而不考虑地址482的至少所述部分。所述地址的所述部分可为所述地址的识别逻辑单元的一部分。如下文结合图5所描述，地址信息482可包含识别存储器中的位置(例如逻辑单元、裸片、平面、块、页或存储器的某一其它部分)的若干个部分。在一个或一个以上实施例中，可同时控制由与地址信息482相关联的一个或一个以上命令控制的所述若干个逻辑单元。
在一个或一个以上实施例中，可任选地启用存储器装置借助一个或一个以上命令控制一个以上逻辑单元的能力。例如，在存储器装置的初始化期间，可在所述装置中设定(例如编程)操作参数。举例来说，“设定特征”命令可用于更改存储器装置的默认通电行为。所述设定特征命令可用于将操作参数编程到存储器中为此信息保留的位置中。在一个或一个以上实施例中，此些操作参数可存储于所述装置中直到所述装置断电为止。设定操作参数可类似于(例如)如由时序图480图解说明的编程数据。也就是说，可发出设定特征命令，其后跟有可识别所述存储器装置的正针对其设定特定操作参数的一部分的地址信息。所述地址信息可后跟有数据，例如表示所述操作参数的特定设定的值。可通过I/O对此信息进行时钟输入并将其编程到适当存储器位置中。一旦经编程，所述操作参数即可由所述装置读取以确定操作行为。
实施例并不限于在装置初始化期间编程操作参数，且可在不将所述装置断电的情况下改变此操作参数，例如，可编程不同操作参数以改变所述装置的行为。举例来说，以下情形可为有益的：启用存储器装置来操作如由单个命令控制的一个以上逻辑单元，使得可冗余地编程数据直到满足已使用空间的阈值，接着此后停用此冗余编程。此特征的此些使用更详细地描述于与本文在相同日期提出申请的包含至少一个共同发明人特洛伊·曼宁(Troy Manning)、标题为“固态驱动器操作(Solid State Drive Operation)”的第12/259,363号(代理档案号1002.0350001)共同转让的美国专利申请案中。此些实施例可包含将所述操作参数设定为第一值且针对某些命令操作一个以上逻辑单元。随后，可将所述操作参数设定为第二值且所述装置可经操作使得每一命令仅控制一个逻辑单元。
在一个或一个以上实施例中，当设定特定操作参数使得一个或一个以上命令可控制一个以上逻辑单元时，某些命令可继续仅控制一个逻辑单元。举例来说，编程命令、擦除命令、数据移动命令、高速缓存命令及多平面命令可控制一个以上逻辑单元。然而，读取命令、状态命令、取得特征命令及设定特征命令可按与此些命令相关联的其相关联地址信息而仅控制一个逻辑单元。出于冗余以及其它目的，此些实施例可适用于允许数据编程到一个以上逻辑单元、从一个以上逻辑单元移动或从一个以上逻辑单元擦除。此些实施例还可适用于允许在感测操作期间读取数据的一个拷贝以减少原本将与感测相同数据的一个以上拷贝相关联的操作额外开销。
图5图解说明根据本发明的一个或一个以上实施例包含组织成5个循环的地址数据布置的表590。图5中所示的数据布置包含在布置成五个8位部分(例如五个地址循环“第一、第二、…、第五”)的地址循环期间传输的信息(例如图4中的地址信息482)。图5中所示的数据布置可使用五个地址循环跨越8位总线来传送。本发明的实施例并不限于此配置，且可经布置以具有不同字长(例如16个位)，每字包含更多或更少位以包括更多或更少地址循环。
标示为“循环”的行包含每一地址循环的8个I/O位中的每一者的标头。标示符“CA”指示列地址，“PA”指示平面地址且“BA”指示块地址。表590中所示的数据布置包含若干个未使用的位(在图5中展示成设定为低)。在图5中所图解说明的实例性实施例中，地址元素“BA19”591可为裸片选择位且可表示逻辑单元地址中的最高有效或最低有效位。实施例并不限于图5中所图解说明的实例，因为地址可具有更多或更少信息，例如更大或更小数目的位，且所述信息可对应于除列、平面及块以外的存储器位置。
在一个或一个以上实施例中，耦合到由若干个逻辑单元共享的控制输入的控制电路可经配置以掩蔽与一个或一个以上命令相关联的地址的至少一部分，使得所述一个或一个以上命令控制所述若干个逻辑单元中的两者或两者以上。举例来说，两个逻辑单元(第一逻辑单元及第二逻辑单元)可具有仅相差一个位(例如裸片选择位591或逻辑单元ID位)的地址。在此情形中，可掩蔽位591，使得寻址到所述第一或所述第二逻辑单元的命令将控制所述第一及所述第二逻辑单元两者。
举例来说，考虑具有“0011”作为逻辑单元地址的一部分的第一逻辑单元及具有“1011”作为逻辑单元地址的一部分的第二逻辑单元。可通过若干个不同掩蔽操作(例如逻辑运算)掩蔽第一位。举例来说，可通过借助“0111”施加逐位AND来对所述地址的所述部分进行逻辑运算，使得第一位将针对所述字段中的任一条目返回“0”，例如位591。在此实例中，针对所述第一逻辑单元地址的所述部分或所述第二逻辑单元地址的所述部分，所述AND运算的结果均将为“0011”。另一实例可包含借助“1000”的逐位OR运算，使得位591将为“1”。针对所述第一逻辑单元地址的所述部分及所述第二逻辑单元地址的所述部分，此运算将产生“1011”。所述地址的经掩蔽部分可至少部分地识别将由所述经掩蔽地址控制的若干个逻辑单元中的至少一者。在此实例中，掩蔽第一“0”或“1”。所述“0”或“1”可至少部分地识别所述第一或第二逻辑单元。也就是说，待掩蔽的位可表示所述第一与第二逻辑单元的地址之间的仅有差别。
控制电路可包含额外门控(例如一个或一个以上AND门、OR门或各种逻辑门的组合)来执行此些掩蔽操作。取决于特定实施方案，额外门控可位于包含命令解码器、地址寄存器、命令寄存器的控制电路中或存储器装置中的其它位置中。如已阅读且理解本发明的所属领域的技术人员将理解，可能有其它掩蔽操作。另外，可(例如)通过向地址添加值或从其减去值来修改所述地址，使得其对应于两个或两个以上逻辑单元。如上文所描述，可基于(举例来说)将操作参数设定为特定值而任选地启用此掩蔽操作。在一个或一个以上实施例中，仅掩蔽一个或一个以上地址的一个位。不管使用多少个位来识别特定逻辑单元，仅掩蔽一个位都可提供对两个逻辑单元的控制。对于其中需要对两个以上逻辑单元进行同时控制的实施例，可掩蔽一个以上位。
在一个或一个以上实施例中，耦合到由若干个逻辑单元共享的控制输入的控制电路可经配置以将一个或一个以上命令发送到两个或两个以上逻辑单元，而不考虑与一个或一个以上命令相关联的地址的至少一部分，使得所述一个或一个以上命令控制两个或两个以上逻辑单元。举例来说，两个逻辑单元(第一逻辑单元及第二逻辑单元)可具有仅相差一个位(例如裸片选择位591或逻辑单元ID位)的地址。在此情形中，控制电路可将命令发送到所述第一及所述第二逻辑单元两者，而不管所述地址的一部分的状态，例如位591是0还是1。也就是说，所述控制电路可“忽略”所述地址的至少一部分，例如位591。
在一个或一个以上实施例中，由一个或一个以上命令控制的若干个逻辑单元可共享一地址中除所述地址的被掩蔽(例如被忽略)的部分以外的识别每一逻辑单元的剩余部分。因此，所述地址的被掩蔽的部分及所述地址的剩余部分可识别由一个或一个以上命令控制的逻辑单元中的一者。也就是说，由所述一个或一个以上命令控制的逻辑单元可共享所述地址中对应于每一逻辑单元的实质部分。举例来说，在表590中，针对所述地址使用25个位(例如非低)。如果掩蔽位591控制两个逻辑单元，那么所述两个逻辑单元共享其地址中所包含的25个位中的24个位。实施例并不限于仅掩蔽对应于逻辑单元的地址的一个位的存储器装置操作。
图6图解说明根据本发明的一个或一个以上实施例的固态驱动器620的框图。图6的实施例图解说明固态驱动器620的一个实施例的组件及架构。在图6中所图解说明的实施例中，固态驱动器620包含控制器601、接口603及固态存储器阵列630-1、…、630-N。在一个或一个以上实施例中，固态驱动器620可包含用以包封固态驱动器620的外壳，但在一些实施例中可不包含此外壳。
接口603可用于在固态驱动器620与另一装置(例如计算装置)之间传送信息。举例来说，当固态驱动器620用于计算装置中的数据存储时，如在图3中所图解说明，接口603可为串行高级技术附件(SATA)以及其它接口。
控制器601可与固态存储器阵列630-1、…、630-N通信以在固态存储器阵列630-1、…、630-N上感测数据、编程数据及擦除数据以及进行其它操作。控制器601可具有可为一个或一个以上集成电路及/或离散组件的电路。对于一个或一个以上实施例，控制器601中的电路可包含用于控制跨越若干个存储器阵列的存取及/或用于在外部主机与固态驱动器620之间提供翻译层的控制电路。因此，存储器控制器可选择性地耦合存储器阵列的I/O连接(图6中未展示)以在适当时间在适当I/O连接处接收适当信号。类似地，主机与固态驱动器620之间的通信协议可不同于存储器阵列(例如存储器阵列630-1)的存取所需的协议。接着，存储器控制器601可将从主机接收的命令序列翻译成适当命令序列以实现对存储器阵列的所要存取。除命令序列以外，此翻译还可进一步包含信号电压电平的改变。
控制器601的电路可进一步包含与存储器阵列(例如阵列630-1)的控制无关的功能性，例如可由ASIC执行的逻辑功能。此外，控制器601的电路可包含用以限制对固态驱动器620的感测或编程存取的电路，例如口令保护、生物测量等。控制器601的电路可包含用以指示固态驱动器620的状态的电路。举例来说，控制器601的电路可包含用于以下操作的功能性：确定是否正将电力供应到固态驱动器620及当前是否正存取固态驱动器620，且显示固态驱动器620的状态的指示(例如在被供电时为固态光且在正被存取时为闪烁光)。控制器601的电路可进一步包含无源装置(例如去耦电容器)以帮助调节固态驱动器620内的电力要求。
本发明的实施例可包含若干个固态存储器阵列630-1、…、630-N。固态存储器阵列630-1、…、630-N可为各种类型的易失性及/或非易失性存储器阵列(例如，快闪或DRAM阵列以及其它阵列)。存储器阵列630-1、…、630-N可包含可分组成若干逻辑单元(例如若干个个别裸片或堆叠式裸片)的若干个存储器单元。
在一个或一个以上实施例中，固态驱动器可实施耗损均衡来控制存储器阵列630-1、…、630-N上的耗损率。如所属领域的技术人员将了解，耗损均衡可增加固态存储器阵列的寿命，因为固态存储器阵列可在若干个编程及/或擦除循环之后经历故障。
在各种实施例中，耗损均衡可包含动态耗损均衡以最小化为回收一块而移动的有效块量。动态耗损均衡可包含称为无用单元收集的技术，其中通过擦除具有若干个无效页(即，具有已重写到不同页及/或在所述无效页上不再需要的数据的页)的块来回收所述块。静态耗损均衡包含将静态数据写入到具有高擦除计数的块以延长块的寿命。
在一些实施例中，可将若干个块指定为备用块以减少与在存储器阵列中写入数据相关联的写入放大量。备用块可为存储器阵列中的可指定为其中无法写入数据的块。写入放大是在将数据写入到固态存储器阵列时发生的过程。当在存储器阵列中随机地写入数据时，所述存储器阵列扫描以找出所述阵列中的自由空间。存储器阵列中的自由空间可为未经编程的个别单元、存储器单元页及/或存储器单元块。如果存在足够的自由空间来写入数据，那么将所述数据写入到所述存储器阵列中的自由空间。如果在一个位置中不存在足够的自由空间，那么通过擦除已存在于所述存储器阵列中的数据、将其移动及重写到新位置来重新布置所述存储器阵列中的数据，从而为待写入于所述存储器阵列中的新数据留出自由空间。存储器阵列中旧数据的重新布置称为写入放大，因为为了写入新数据而必须进行的写入存储器阵列的量基于所述存储器阵列中的自由空间的量及待写入于所述存储器阵列上的新数据的大小而放大。可通过以下操作减少写入放大：增加存储器阵列上指定为自由空间(即，其中将不写入静态数据)的空间量，因此由于将必须重新布置较少数据而允许必须写入的数据量的较小放大。
在各种实施例中，除固态驱动器中的耗损均衡以外，还可监视由固态驱动器执行的主机及/或用户业务及/或编程/擦除循环以改进所述固态驱动器的性能。可由处理器通过控制器做出在固态驱动器上读取数据及/或擦除/写入数据的主机及/或用户业务请求。可监视编程及/或擦除循环以确定固态存储器阵列中块及/或页的耗损率及预期寿命，因为可仅擦除及写入固态存储器阵列有限次数。可监视及更改主机及/或用户业务倾向以允许所述驱动器执行达所要操作寿命(例如，例如若干小时、天、周、年等的时间周期)。所述固态驱动器可监视并限制由所述固态驱动器执行的编程及/或擦除循环的数目，以便确保所述驱动器的所要操作寿命。所述固态驱动器还可监视在特定时间周期内执行的编程及/或擦除循环的数目以确定在所述驱动器的备用块数目及所要操作寿命的情形下如何计算所述驱动器的容许编程及/或擦除循环率。
另外，在一些实施例中，可控制固态驱动器的固态存储器阵列中的备用块的数目以确保在所要操作寿命内针对每单位时间所要数目个写入IOP的可操作性。可针对正编程于所述固态驱动器上的数据的类型来优化备用块的百分比。具有静态数据(即，存储于驱动器上达长时间周期而不被擦除及/或重写的数据)的固态驱动器可具有较低百分比的备用块，因为在所述驱动器中因数据的具有较少编程及/或擦除循环的静态性质而较不需要回收块。在具有动态数据(即，较频繁地编程及/或擦除的数据)的固态驱动器中，可使用较高百分比的备用块以减少与必须回收块以在存储器阵列中执行编程及/或擦除循环相关联的写入放大。
图7是具有根据本发明的一个或一个以上实施例操作的至少一个存储器装置的存储器模块793的功能性框图。存储器模块793被图解说明为存储器卡，但参考存储器模块793所论述的概念适用于其它类型的可装卸或便携式存储器(例如，USB快闪驱动器及/或固态驱动器)且打算在如本文中所使用的“存储器模块”的范围内。另外，虽然在图7中描绘了一个实例性形状因数，但这些概念也适用于其它形状因数。
在一个或一个以上实施例中，存储器模块793将包含用以包封一个或一个以上存储器装置720的外壳794(如所描绘)，但此外壳对所有装置或装置应用来说并非必不可少的。至少一个存储器装置720包含非易失性多电平存储器单元阵列。在存在的情况下，外壳794包含用于与主机装置进行通信的一个或一个以上触点796。主机装置的实例包含数码相机、数字记录及回放装置、PDA、个人计算机、存储器卡读取器、接口集线器及类似装置。对于一个或一个以上实施例，触点796呈标准化接口的形式。举例来说，在USB快闪驱动器的情况下，触点796可呈USB型A凸式连接器的形式。对于一个或一个以上实施例，触点796呈例如可见于由晟碟公司(SanDisk Corporation)许可的CompactFlashTM存储器卡、由索尼公司(Sony Corporation)许可的Memory StickTM存储器卡、由东芝公司(Toshiba Corporation)许可的SD Secure DigitalTM存储器卡等上的半专有接口的形式。然而，一般来说，触点796提供用于在存储器模块793与具有对触点796兼容的接纳器的主机之间传递控制、地址及/或数据信号的接口。
存储器模块793可任选地包含可为一个或一个以上集成电路及/或离散组件的额外电路797。对于一个或一个以上实施例，额外电路797可包含用于控制跨越多个存储器装置720的存取及/或用于在外部主机与存储器装置720之间提供翻译层的控制电路，例如存储器控制器。举例来说，在触点796的数目与到一个或一个以上存储器装置720的连接的数目之间可不存在一一对应性。因此，存储器控制器可选择性地耦合存储器装置720的I/O连接(图7中未展示)以在适当时间在适当I/O连接处接收适当信号，或在适当时间在适当触点796处提供适当信号。类似地，主机与存储器模块793之间的通信协议可不同于用于存储器装置720的存取的通信协议。接着，存储器控制器可将从主机接收的命令序列翻译成适当命令序列以实现对存储器装置720的所要存取。除命令序列以外，此翻译还可进一步包含信号电压电平的改变。
额外电路797可进一步包含与存储器装置720的控制无关的功能性，例如，可由ASIC执行的逻辑功能。此外，额外电路797可包含用以限制对存储器模块793的读取或写入存取的电路，例如口令保护、生物测量等。额外电路797可包含用以指示存储器模块793的状态的电路。举例来说，额外电路797可包含用于以下操作的功能性：确定是否正将电力供应到存储器模块793及当前是否正存取存储器模块793，且显示存储器模块793的状态的指示(例如，在被供电时为固态光及在正被存取时为闪烁光)。额外电路797可进一步包含无源装置(例如去耦电容器)以帮助调节存储器模块793内的电力要求。
结论
本发明包含用于逻辑单元操作的方法及装置。一个装置实施例包含若干个逻辑单元，其中所述若干个逻辑单元中的每一者具有唯一地址。所述装置包含控制电路，所述控制电路耦合到所述若干个逻辑单元且任选地经配置以借助若干个命令中的一者及一个地址来控制所述若干个逻辑单元中的一者以上。
虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，旨在实现相同结果的布置可替代所展示的特定实施例。本发明打算涵盖本发明的一个或一个以上实施例的修改或变化形式。应理解，已以说明性方式而非限制性方式做出以上描述。在审阅以上描述后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一个或一个以上实施例的范围包含其中使用以上结构及方法的其它应用。因此，应参考所附权利要求书连同授权此权利要求书的等效物的全部范围来确定本发明的一个或一个以上实施例的范围。
在前述实施方式中，出于简化本发明的目的而将一些特征一起集合在单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中的多的特征的意图。而是，如以上权利要求书所反映，发明性标的物在于少于单个所揭示实施例的所有特征。因此，以上权利要求书特此并入实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (18)

1.一种存储器装置(120、620、720)，其包括：
若干个逻辑单元(270)，其中所述若干个逻辑单元(270)中的每一者具有唯一地址(482)；
一存储器，其经配置以通过设定特征命令来存储操作参数集；及
控制电路(102、202、601)，其耦合到所述若干个逻辑单元(270)，其中，响应于操作参数被设定为特定值，且在所述操作参数改变为不同的值之前，所述控制电路(102、202、601)发出若干个命令(481、484)中的一个命令以同时控制所述若干个逻辑单元(270)中的两者以上，其中，与所述若干个命令(481、484)中的一个命令相关联的地址信息(482)仅对应于所述若干个逻辑单元(270)中的两者以上中的一个，以及其中所述若干个命令(481、484)包括编程命令(484)、擦除命令、移动命令、高速缓存命令及多平面命令，以及其中所述若干个命令(481、484)不包括读取命令、状态命令、取得特征命令或设定特征命令。
2.根据权利要求1所述的装置(120、620、720)，其中所述若干个逻辑单元(270)中的所述两者以上中的每一者选自包含以下各项的逻辑单元(270)群组：
一个或一个以上存储器单元裸片；及
一个以上堆叠式存储器单元裸片。
3.根据权利要求1或2所述的装置(120、620、720)，其中：
所述装置(120、620、720)包含耦合到所述若干个逻辑单元(270)且耦合到所述控制电路(102、202、601)的输入/输出I/O电路(160)；且
所述控制电路(102、202、601)经配置以仅一次跨越所述I/O电路(160)将与所述若干个命令(481、484)中的所述一个命令相关联的数据(483)传送到所述若干个逻辑单元(270)中的所述两者以上。
4.一种存储器装置(120、620、720)，其包括：
若干个逻辑单元(270)，其中所述若干个逻辑单元(270)中的至少两者共享一个或一个以上控制输入(241)；
控制电路(102、202、601)，其耦合到所述一个或一个以上控制输入(241)，其中，响应于操作参数被设定为特定值，且在所述操作参数改变为不同的值之前，所述控制电路(102、202、601)掩蔽与若干个命令(481、484)中的一个命令相关联的地址(482)的至少一部分，使得所述若干个命令(481、484)中的一个命令被发布到所述若干个逻辑单元(270)中的两者以上以同时控制所述若干个逻辑单元(270)中的两者以上，其中，在所述地址(482)被掩蔽之前，其仅识别所述若干个逻辑单元(270)中的两者以上中的一个，其中所述若干个命令(481、484)包括编程命令(484)、擦除命令，以及其中所述若干个命令(481、484)不包括读取命令。
5.根据权利要求4所述的装置(120、620、720)，其中所述地址(482)的所述部分包含一个或一个以上裸片选择位(591)。
6.根据权利要求4所述的装置(120、620、720)，其中所述地址(482)的所述部分至少部分地识别所述若干个逻辑单元(270)中的所述两者以上中的至少一者。
7.根据权利要求4所述的装置(120、620、720)，其中所述控制电路(102、202、601)包含经配置以掩蔽所述地址(482)的所述部分的一个或一个以上逻辑门。
8.一种存储器装置(120、620、720)，其包括：
若干个逻辑单元(270)，其中所述若干个逻辑单元(270)中的至少两者共享一个或一个以上控制输入(241)；
控制电路(102、202、601)，其耦合到所述一个或一个以上控制输入(241)，其中，响应于操作参数被设定为特定值，且在所述操作参数改变为不同的值之前，所述控制电路(102、202、601)将若干个命令(481、484)中的一个命令发送到所述若干个逻辑单元(270)中的两者以上，而不考虑与所述若干个命令(481、484)中的一个命令相关联的地址(482)的至少一部分；
其中所述一个命令至少同时控制所述若干个逻辑单元(270)中的两者，其中所述若干个命令(481、484)包括编程命令(484)、擦除命令，以及其中所述若干个命令(481、484)不包括读取命令。
9.根据权利要求8所述的装置(120、620、720)，其中所述若干个逻辑单元(270)中的所述至少两者共享所述地址(482)的剩余部分。
10.根据权利要求9所述的装置(120、620、720)，其中所述部分与所述剩余部分共同识别所述若干个逻辑单元(270)中的所述至少两者中的一者。
11.根据权利要求8所述的装置(120、620、720)，其中：
所述地址(482)识别所述若干个逻辑单元(270)中的所述两者以上中的一者；且
所述控制电路(102、202、601)经配置以将所述若干个命令(481、484)中的一个命令发送到所述若干个逻辑单元(270)中的所述至少两者。
12.根据权利要求8所述的装置(120、620、720)，其中每一逻辑单元(270)包含一个或一个以上半导体裸片，其中每一半导体裸片包含一个或一个以上非易失性存储器单元阵列(130)。
13.一种用于操作存储器装置(120、620、720)的方法，其包括：
接收若干个命令(481、484)中的一个命令及对应于一个逻辑单元(270)的地址(482)；及
响应于操作参数被设定为特定值，且在所述操作参数改变为不同的值之前，根据所述地址(482)将所述若干个命令(481、484)中的所述一个命令发送到所述一个逻辑单元(270)以及至少一个额外逻辑单元(270)以同时控制所述一个逻辑单元(270)以及所述至少一个额外逻辑单元(270)；
其中所述若干个命令(481、484)包括编程命令(484)、擦除命令，以及其中所述若干个命令(481、484)不包括读取命令。
14.根据权利要求13所述的方法，其中：
接收所述若干个命令(481、484)包含接收编程命令(484)；且
所述方法包含仅一次跨越输入/输出电路(160)传送与所述编程命令(484)相关联的数据(483)以供编程到所述一个逻辑单元(270)以及至少一个额外逻辑单元(270)。
15.根据权利要求13所述的方法，其中所述一个逻辑单元(270)以及至少一个额外逻辑单元(270)都具有共享对应于所述一个逻辑单元(270)的所述地址(482)的实质部分的地址(482)。
16.一种用于操作存储器装置(120、620、720)的方法，其包括：
响应于操作参数被设定为特定值，且在所述操作参数变为不同的值之前，掩蔽地址(482)的至少一部分，其中所述地址(482)与若干个命令(481、484)中的一个命令相关联且对应于一个逻辑单元(270)；及
响应于操作参数被设定为特定值，且在所述操作参数改变为不同的值之前，将所述若干个命令(481、484)中的所述一个命令发送到两个以上逻辑单元(270)以同时控制两个以上逻辑单元(270)，其中所述两个以上逻辑单元(270)对应于经掩蔽的地址(482)；
其中所述若干个命令(481、484)包括编程命令(484)、擦除命令，以及其中所述若干个命令(481、484)不包括读取命令。
17.根据权利要求16所述的方法，其中掩蔽所述地址(482)的至少所述部分包含执行选自包含以下各项的逻辑运算群组的至少一个逻辑运算：
逐位AND运算；及
逐位OR运算。
18.根据权利要求16所述的方法，其中掩蔽所述地址(482)的至少所述部分包含修改所述地址(482)的至少所述部分，使得其对应于所述两个以上逻辑单元(270)。
CN200980148541.6A 2008-10-28 2009-10-14 逻辑单元操作 Active CN102239524B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/259,380 2008-10-28
US12/259,380 US8762621B2 (en) 2008-10-28 2008-10-28 Logical unit operation
PCT/US2009/005600 WO2010062302A1 (en) 2008-10-28 2009-10-14 Logical unit operation

Publications (2)

Publication Number Publication Date
CN102239524A CN102239524A (zh) 2011-11-09
CN102239524B true CN102239524B (zh) 2014-10-01

Family

ID=42118608

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980148541.6A Active CN102239524B (zh) 2008-10-28 2009-10-14 逻辑单元操作

Country Status (7)

Country Link
US (2) US8762621B2 (zh)
EP (1) EP2347418B1 (zh)
JP (1) JP5495074B2 (zh)
KR (1) KR101363766B1 (zh)
CN (1) CN102239524B (zh)
TW (1) TWI443671B (zh)
WO (1) WO2010062302A1 (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8300825B2 (en) * 2008-06-30 2012-10-30 Intel Corporation Data encryption and/or decryption by integrated circuit
US20110047322A1 (en) * 2009-08-19 2011-02-24 Ocz Technology Group, Inc. Methods, systems and devices for increasing data retention on solid-state mass storage devices
JP5559507B2 (ja) * 2009-10-09 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備える情報処理システム
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US9390049B2 (en) * 2011-06-03 2016-07-12 Micron Technology, Inc. Logical unit address assignment
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
KR20140082173A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 어드레스 카운팅 회로 및 이를 이용한 반도체 장치
US9361040B1 (en) * 2013-02-27 2016-06-07 Marvell International Ltd. Systems and methods for data storage management
US9070426B2 (en) 2013-09-09 2015-06-30 Kabushiki Kaisha Toshiba Semiconductor memory device capable of setting an internal state of a NAND flash memory in response to a set feature command
CN106775496B (zh) * 2013-10-23 2020-01-21 华为技术有限公司 一种存储数据处理方法及装置
US9779019B2 (en) * 2014-06-05 2017-10-03 Micron Technology, Inc. Data storage layout
US9767045B2 (en) * 2014-08-29 2017-09-19 Memory Technologies Llc Control for authenticated accesses to a memory device
US9502118B2 (en) * 2014-09-26 2016-11-22 Intel Corporation NAND memory addressing
US10338817B2 (en) * 2014-12-30 2019-07-02 Sandisk Technologies Llc Systems and methods for storage recovery
US10712385B2 (en) 2015-12-02 2020-07-14 Cryptography Research Inc. Freeze logic
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
KR20180059208A (ko) * 2016-11-25 2018-06-04 삼성전자주식회사 리클레임 제어부를 갖는 메모리 콘트롤러 및 그에 따른 동작 제어 방법
CN106528000B (zh) * 2016-12-02 2019-12-31 苏州浪潮智能科技有限公司 一种数据存储装置及其读写性能优化方法、系统
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
US11164613B2 (en) * 2019-12-02 2021-11-02 Micron Technology, Inc. Processing multi-cycle commands in memory devices, and related methods, devices, and systems
US11321000B2 (en) * 2020-04-13 2022-05-03 Dell Products, L.P. System and method for variable sparing in RAID groups based on drive failure probability
US11495309B2 (en) 2020-12-16 2022-11-08 Micron Technology, Inc. Initiating media management operation using voltage distribution metrics in memory system
US11861212B2 (en) 2022-02-24 2024-01-02 Silicon Motion, Inc. Flash memory device, controller, and method capable of performing access operation upon data unit(s) of multiple planes of flash memory device in response one simplified command sequence
US11977776B2 (en) 2022-02-24 2024-05-07 Silicon Motion, Inc. Flash memory controller and method capable of sending read command or data toggle command to ask for flash memory device return more plane data of different planes
US11977752B2 (en) * 2022-02-24 2024-05-07 Silicon Motion, Inc. Flash memory controller and method capable of sending data toggle set-feature signal to enable, disable, or configure data toggle operation of flash memory device
US11935595B2 (en) 2022-02-24 2024-03-19 Silicon Motion, Inc. Flash memory device, controller, and method capable of performing access operation upon data unit(s) of multiple planes of flash memory device in response one simplified command sequence
US11972146B2 (en) 2022-02-24 2024-04-30 Silicon Motion, Inc. Flash memory controller and method capable of sending read command or data toggle command to ask for flash memory device return more plane data of different planes

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4342079A (en) * 1979-05-15 1982-07-27 Northern Telecom Limited Duplicated memory system having status indication
US6256702B1 (en) * 1997-09-18 2001-07-03 Sanyo Electric Co., Ltd. Nonvolatile memory device with extended storage and high reliability through writing the same data into two memory cells
US6877076B1 (en) * 2000-09-20 2005-04-05 Broadcom Corporation Memory controller with programmable configuration
CN101067969A (zh) * 2000-08-21 2007-11-07 三因迪斯克公司 非易失性存储器中可靠的数据拷贝操作的新颖方法和结构

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57152600A (en) 1981-03-18 1982-09-20 Nec Corp Duplicating system of memory device
US5134584A (en) * 1988-07-22 1992-07-28 Vtc Incorporated Reconfigurable memory
US4965717A (en) * 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability
JPH06175929A (ja) 1992-12-02 1994-06-24 Oki Electric Ind Co Ltd 二重化主記憶装置
US5586300A (en) * 1994-07-20 1996-12-17 Emc Corporation Flexible addressing memory controller wherein multiple memory modules may be accessed according to comparison of configuration addresses
US5867642A (en) * 1995-08-10 1999-02-02 Dell Usa, L.P. System and method to coherently and dynamically remap an at-risk memory area by simultaneously writing two memory areas
US5708771A (en) * 1995-11-21 1998-01-13 Emc Corporation Fault tolerant controller system and method
JPH09305494A (ja) * 1996-05-13 1997-11-28 Nec Corp 拡張記憶装置のデータ転送制御回路
US6377502B1 (en) * 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
US8341332B2 (en) * 2003-12-02 2012-12-25 Super Talent Electronics, Inc. Multi-level controller with smart storage transfer manager for interleaving multiple single-chip flash memory devices
US8037234B2 (en) * 2003-12-02 2011-10-11 Super Talent Electronics, Inc. Command queuing smart storage transfer manager for striping data to raw-NAND flash modules
US6728798B1 (en) * 2000-07-28 2004-04-27 Micron Technology, Inc. Synchronous flash memory with status burst output
US6748482B1 (en) * 2000-09-27 2004-06-08 Intel Corporation Multiple non-contiguous block erase in flash memory
JP4749538B2 (ja) * 2000-12-11 2011-08-17 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4818812B2 (ja) * 2006-05-31 2011-11-16 株式会社日立製作所 フラッシュメモリストレージシステム
JP2003140963A (ja) * 2001-11-07 2003-05-16 Mitsubishi Electric Corp 半導体記憶システム
JP2003337790A (ja) * 2002-05-21 2003-11-28 Mitsubishi Electric Corp バス制御回路およびプロセッサ
US6850458B2 (en) * 2002-11-14 2005-02-01 Wen Li Controlling data strobe output
US7111149B2 (en) * 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
US7433993B2 (en) * 2003-12-30 2008-10-07 San Disk Corportion Adaptive metablocks
US7596657B2 (en) * 2006-01-13 2009-09-29 Paul Kaler Increased storage capacity for solid state disks using data compression
US7701764B2 (en) * 2006-05-17 2010-04-20 Micron Technology, Inc. Apparatus and method for reduced peak power consumption during common operation of multi-NAND flash memory devices
US7809885B2 (en) * 2006-09-29 2010-10-05 Voom Technologies, Inc. Scalable hard-drive replicator
US20080113525A1 (en) * 2006-11-15 2008-05-15 Sandisk Il Ltd. Compact solid state drive and processor assembly
KR100819102B1 (ko) * 2007-02-06 2008-04-03 삼성전자주식회사 개선된 멀티 페이지 프로그램 동작을 갖는 불휘발성 반도체메모리 장치
US8438356B2 (en) * 2007-10-01 2013-05-07 Marvell World Trade Ltd. Flash memory controller
US20090307389A1 (en) * 2008-06-10 2009-12-10 Sandisk Corporation Switchable access states for non-volatile storage devices
JP5216463B2 (ja) * 2008-07-30 2013-06-19 株式会社日立製作所 ストレージ装置、その記憶領域管理方法及びフラッシュメモリパッケージ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4342079A (en) * 1979-05-15 1982-07-27 Northern Telecom Limited Duplicated memory system having status indication
US6256702B1 (en) * 1997-09-18 2001-07-03 Sanyo Electric Co., Ltd. Nonvolatile memory device with extended storage and high reliability through writing the same data into two memory cells
CN101067969A (zh) * 2000-08-21 2007-11-07 三因迪斯克公司 非易失性存储器中可靠的数据拷贝操作的新颖方法和结构
US6877076B1 (en) * 2000-09-20 2005-04-05 Broadcom Corporation Memory controller with programmable configuration

Also Published As

Publication number Publication date
JP2012507100A (ja) 2012-03-22
TWI443671B (zh) 2014-07-01
KR101363766B1 (ko) 2014-02-14
US9128637B2 (en) 2015-09-08
JP5495074B2 (ja) 2014-05-21
KR20110081878A (ko) 2011-07-14
EP2347418B1 (en) 2018-11-21
US20100106919A1 (en) 2010-04-29
CN102239524A (zh) 2011-11-09
WO2010062302A1 (en) 2010-06-03
US20140250261A1 (en) 2014-09-04
TW201023203A (en) 2010-06-16
EP2347418A4 (en) 2012-10-31
US8762621B2 (en) 2014-06-24
EP2347418A1 (en) 2011-07-27

Similar Documents

Publication Publication Date Title
CN102239524B (zh) 逻辑单元操作
CN102292711B (zh) 固态存储器格式化
US9405676B2 (en) Devices and methods for operating a solid state drive
US8099543B2 (en) Methods of operarting memory devices within a communication protocol standard timeout requirement
CN107273058B (zh) 逻辑地址偏移
CN101401167B (zh) 存储器装置分布式控制器系统
CN102272745A (zh) 存储器系统控制器
KR20080084082A (ko) 메모리 카드 및 그것을 포함하는 메모리 시스템 그리고그것의 동작 방법
CN103270500A (zh) 事务日志恢复
CN103222006A (zh) 回拷操作
US20120030435A1 (en) Memory device, memory management device, and memory management method
CN102236612B (zh) 动态切换分割区方法、记忆卡控制器与记忆卡储存系统
KR20240133335A (ko) 칩렛 기반의 스토리지 장치 및 칩렛 제어 코드 전송 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant