CN103222006A - 回拷操作 - Google Patents

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CN103222006A CN2011800559710A CN201180055971A CN103222006A CN 103222006 A CN103222006 A CN 103222006A CN 2011800559710 A CN2011800559710 A CN 2011800559710A CN 201180055971 A CN201180055971 A CN 201180055971A CN 103222006 A CN103222006 A CN 103222006A
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杨芮尧
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Abstract

本发明描述用于回拷操作的方法及系统。一种或一种以上方法包含：响应于回拷命令而从存储器装置的第一存储器单元读取数据；使用在所述存储器装置局部的信号处理组件对所述数据执行信号处理；及将所述数据编程到所述存储器装置的第二存储器单元。

Description

回拷操作
优先权信息
本申请案为2010年11月2日提出申请的第61/409,375号美国临时申请案及2011年3月11日提出申请的序列号为13/046,427的美国申请案的非临时申请案，所述申请案的整个说明书以引用方式并入本文中。
技术领域
本发明一般来说涉及半导体存储器装置、方法及系统，且更明确地说，涉及用于回拷操作的方法、装置、存储器控制器及系统。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力来维持其信息且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等等。非易失性存储器可通过在不充电时保持所存储信息来提供持久信息且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)、相变随机存取存储器(PCRAM)、电阻性随机存取存储器(RRAM)及磁性随机存取存储器(MRAM)(例如自旋扭矩转移随机存取存储器(STT RAM))等等。
存储器装置可组合在一起以形成固态驱动器(SSD)。固态驱动器可包含非易失性存储器(例如，NAND快闪存储器及NOR快闪存储器)，及/或可包含易失性存储器(例如，DRAM及SRAM)以及各种其它类型的非易失性及易失性存储器。SSD可用以替代硬盘驱动器作为计算机的主要存储装置，这是因为固态驱动器可在性能、大小、重量、耐久性、操作温度范围及电力消耗方面具有胜于硬驱动器的优点。举例来说，SSD可在与磁盘驱动器相比时由于其缺少移动部件而具有优越性能，此可避免与磁盘驱动器相关联的搜寻时间、延时及其它机电延迟。SSD制造商可使用非易失性快闪存储器来形成快闪SSD，快闪SSD可不使用内部电池供应器，因此允许驱动器具有更多功能且更紧凑。
SSD可包含一个或一个以上离散存储器封装，且所述存储器封装中的一者或一者以上可为多芯片封装(MCP)。MCP可在其上包含若干个存储器裸片或芯片，其可称为逻辑单元(LUN)。如本文中所使用，“若干个”某物可指此些事物中的一者或一者以上。作为一实例，与MCP相关联的存储器芯片及/或裸片可连同外围电路一起包含若干个存储器阵列。所述存储器阵列可包含组织成若干个物理块的存储器单元，其中所述物理块中的每一者能够存储多个数据页。
举例来说，各种存储器系统包含用以执行例如擦除操作、编程操作及读取操作等操作的系统控制器。另外，一些存储器系统支持“回拷”操作。回拷操作可涉及将第一页(例如，源页)的数据移动到第二页(例如，目标页，其有时可称为目的地页)。执行回拷操作可包含回拷读取操作、回拷编程操作及回拷编程检验操作。回拷读取操作可包含读取存储于源页中的数据并将其存储于页缓冲器中。回拷编程操作可包含将存储于页缓冲器中的数据再编程到目标页。在一些实例中，可在不从页缓冲器中读取数据的情况下将存储于页缓冲器中的数据直接移动(例如，传送)到目标页。然后，可使用回拷编程检验操作来确认数据是否被正确地编程到目标页。
支持回拷操作的存储器系统可包含信号处理(例如，错误校正码及/或其它数据恢复算法)组件，例如错误校正码(ECC)电路。举例来说，ECC电路的复杂性(例如，实施充分错误校正所需的逻辑门的数目)随着制造技术进步而增加。增加的ECC电路复杂性可导致若干个缺陷，例如增加包含ECC功能性的存储器系统控制器的大小以及其它缺陷。
发明内容
附图说明
图1是根据本发明的一个或一个以上实施例的计算系统的框图。
图2是根据现有技术的可执行回拷操作的存储器系统的一部分的框图。
图3是根据现有技术的可执行回拷操作的存储器系统的一部分的框图。
图4是根据本发明的一个或一个以上实施例的可执行回拷操作的存储器系统的一部分的框图。
图5是根据现有技术的存储器系统的一部分的框图。
图6是根据本发明的一个或一个以上实施例的存储器系统的一部分的框图。
图7是根据本发明的一个或一个以上实施例的存储器系统的一部分的框图。
具体实施方式
本发明包含用于执行回拷操作的方法、装置、存储器控制器及系统。一种或一种以上方法包含：响应于回拷命令而从存储器装置的第一存储器单元读取数据；使用在所述存储器装置局部的信号处理组件对所述数据执行信号处理；及将所述数据编程到所述存储器装置的第二存储器单元。
本发明的实施例可提供各种益处，例如与现有系统及方法相比，减少回拷操作期间的总线负载、减少用于数据恢复操作(例如，回拷期间的ECC操作)的时间及减少或防止与回拷操作相关联的错误传播以及其它益处。
各实施例还可提供以下益处：例如与现有系统相比，增加存储器系统的存储器容量及/或减少与存储器系统控制器相关联的引脚计数。
在本发明的以下详细说明中，参考形成本发明的一部分的所附图式，且在所附图式中以图解说明方式展示可如何实践本发明的一个或一个以上实施例。充分详细地描述这些实施例以使得所属领域的技术人员能够实践本发明的实施例，且应理解，可利用其它实施例，且可在不背离本发明的范围的情况下做出过程、电及/或结构改变。如本文中所使用，标示符“N”及“M”(尤其关于图式中的参考编号)指示如此标示的若干个特定特征可与本发明的一个或一个以上实施例包含在一起。如本文中所使用，“若干个”某物可指此些事物中的一者或一者以上。
本文中的图遵循编号惯例，其中第一个数字或前几个数字对应于图式图编号，且其余数字识别图式中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，104可指代图1中的元件“04”，且类似元件可在图2中指代为204。如应了解，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，如应了解，图中所提供的元件的比例及相对标度打算图解说明本发明的实施例且不应视为限制意义。
图1是根据本发明的一个或一个以上实施例的计算系统的功能性框图。计算系统100包含以通信方式耦合到主机102的存储器系统104，举例来说，一个或一个以上固态驱动器(SSD)。例如，存储器系统104可经由接口106(例如，背板或总线)以通信方式耦合到主机102。
实例性主机102可包含膝上型计算机、个人计算机、数码相机、数字记录与回放装置、移动电话、PDA、存储器卡读取器及接口集线器以及其它主机系统。接口106可包含串行高级技术附件(SATA)、快速外围组件互连件(PCIe)或通用串行总线(USB)以及其它连接器及接口。然而，一般来说，主机接口106可提供用于在存储器系统104与主机102之间传递控制、地址、数据及其它信号的接口。
主机102可包含以通信方式耦合到存储器与总线控制件107的一个或一个以上处理器105(例如，平行处理器、共处理器等)。举例来说，处理器105可为一个或一个以上微处理器或某一其它类型的控制电路，例如一个或一个以上专用集成电路(ASIC)。计算系统100的其它组件也可具有处理器。存储器与总线控制件107可具有存储器及直接以通信方式耦合到其的其它组件，举例来说，动态随机存取存储器(DRAM)111、图形用户接口118或其它用户接口(例如，显示监视器、键盘、鼠标等)。
存储器与总线控制件107还可具有以通信方式耦合到其的外围设备与总线控制件109，外围设备与总线控制件109又可连接到存储器系统，例如使用通用串行总线(USB)接口的快闪驱动器119、非易失性存储器主机控制接口(NVMHCI)快闪存储器117或存储器系统104。如读者应了解，存储器系统104可与硬盘驱动器(HDD)一起或代替硬盘驱动器(HDD)用于若干个不同计算系统中。图1中所图解说明的计算系统100为此系统的一个实例；然而，本发明的实施例并不限于图1中所展示的配置。
企业固态存储设施为当前可由亿万字节的存储量及快速性能能力(举例来说，100MB/秒、100K输入/输出/秒(IOPS)等)表征的一类存储器系统。根据本发明的一个或一个以上实施例，可使用固态驱动器(SSD)组件配置企业固态存储设施。举例来说，关于图1，存储器系统104可为使用一个或一个以上组件SSD实施的企业固态存储设施，所述一个或一个以上SSD由存储器系统控制器操作为存储器系统。
图2是根据现有技术的可执行回拷操作的存储器系统204的一部分的框图。作为一个实例，存储器系统204可为固态驱动器(SSD)。存储器系统204包含存储器系统控制器215(例如，存储器控制电路、固件及/或软件)，其经由总线220耦合到若干个存储器装置232-1、...、232-N。在一些实施例中，所述存储器系统控制器可在主机局部、在存储器系统局部或分布于主机与存储器系统之间。
总线220可在存储器装置232-1、...、232-N与系统控制器215之间发送/接收各种信号(例如，数据信号、控制信号及/或地址信号)。虽然图2中所图解说明的实例包含单个总线220，但存储器系统204可包含单独数据总线(DQ总线)、控制总线及地址总线。总线220可具有各种类型的总线结构，包含但不限于与以下各项相关的总线结构：开放式NAND快闪接口(ONFI)、紧凑型快闪接口、多媒体卡(MMC)、安全数字(SD)、CE-ATA、行业标准架构(ISA)、微通道架构(MSA)、扩展式ISA(EISA)、智能型驱动器电子器件(IDE)、VESA局部总线(VLB)、外围组件互联件(PCI)、卡总线、通用串行总线(USB)、高级图形端口(AGP)、个人计算机存储器卡国际协会总线(PCMCIA)、火线(IEEE 1394)及小型计算机系统接口(SCSI)。
如图2中所图解说明，存储器装置232-1、...、232-N可包含若干个存储器单元212-1、212-2、212-3及212-4，其为存储器系统204提供存储卷。存储器单元212-1到212-4可为裸片或芯片，其可称为逻辑单元(LUN)。因此，存储器装置232-1、..、232-N可为多芯片封装(MCP)，其包含若干个裸片212-1到212-4(例如，在此实例中为NAND裸片)。
存储器单元212-1到212-4可包含一个或一个以上存储器单元阵列。在此实例中，存储器单元212-1到212-4包含具有NAND架构的快闪阵列。
系统控制器215包含信号处理组件216。在此实例中，所述信号处理组件为错误校正组件216(例如，ECC引擎)，其可确定(例如，检测)数据量(例如，数据页)是否包含位错误且可校正所述数据中的特定数目个错误。举例来说，可由错误校正组件216校正的位错误的数目可基于例如所使用的ECC的类型及/或错误校正电路的复杂性等因素而变化。如本文中所使用，错误校正可指数据恢复，包含但不限于错误检测及/或校正。因此，例如，由错误校正组件(例如，错误校正组件216)执行的数据恢复操作可包含与数据页相关联的位错误检测及/或位错误校正以及与数据恢复相关联的其它操作。因此，信号处理组件216可采用错误校正码(ECC)作为由组件216及/或与控制器(例如，215)相关联的其它数据恢复组件执行的数据恢复的一部分。
图2中所展示的箭头251表示由系统204执行的回拷操作。可经由对存储器装置232-1、...、232-N中的一者的回拷命令起始所述回拷操作。由系统204执行的回拷操作251包含将特定裸片(例如，212-1)内的源页的数据移动到同一裸片(例如，212-1)内的目标页。即，与系统204相关联的回拷命令将回拷操作的源及目标限制于同一裸片。
在此实例中，回拷操作251在特定存储器装置(例如，232-1)内部执行。例如，存储器装置232-1可包含页缓冲器(未展示)，所述页缓冲器可存储对应于回拷读取操作的数据页，且可将所述数据页从所述缓冲器再编程到目标页。因此，不必经由总线220将数据写出到系统控制器215，此可(举例来说)节省处理时间。然而，在回拷操作251期间可在数据页中发生若干个位错误。此外，与回拷操作251相关联的位错误的数目可达到或超过可由错误校正组件216校正的错误的数目。
图3是根据现有技术的可执行回拷操作的存储器系统304的一部分的框图。系统304类似于上文与图2一起描述的系统204。存储器系统304包含存储器系统控制器315(例如，存储器控制电路、固件及/或软件)，其经由总线320耦合到若干个存储器装置332-1、...、332-N。
存储器装置332-1、...、332-N可包含若干个存储器单元312-1、312-2、312-3及312-4，其为存储器系统304提供存储卷。存储器单元312-1到312-4可为裸片或芯片，其可称为逻辑单元(LUN)。因此，存储器装置332-1、...、332-N可为多芯片封装(MCP)，其包含若干个裸片312-1到312-4(例如，在此实例中为NAND裸片)。系统控制器315包含错误校正组件316，其可确定数据页是否包含位错误且可校正所述数据页中的特定数目个错误。
不同于图2中所图解说明的系统204，系统304可执行其中源页及目标页位于不同存储器单元312-1、312-2、312-3及312-4(例如，不同裸片)中的回拷操作。在此实例中，箭头353表示其中经由总线320将来自位于裸片312-3中的源页的数据写入到在控制器315局部(例如，在控制器315上)的缓冲器(未展示)的回拷读取操作。控制器315可借助错误校正组件316错误校正所述数据。如由箭头354所图解说明，然后在回拷编程操作期间，可沿总线320将所述数据传送回到位于裸片312-1上的目标页。因此，可错误校正与所述回拷操作相关联的数据页，且目标页及源页可位于存储器装置332-1、...、332-N内的不同存储器单元312-1、312-2、312-3及312-4中。
然而，由于所述回拷操作涉及沿总线320传送数据以用于回拷读取操作及回拷编程操作两者，因此总线320不可用于在回拷期间对系统304的其它存储器装置332-1、...、332-N执行其它操作。
图4是根据本发明的一个或一个以上实施例的可执行回拷操作的存储器系统404的一部分的框图。作为一个实例，存储器系统404可为固态驱动器(SSD)。存储器系统404包含存储器系统控制器415(例如，存储器控制电路、固件及/或软件)，其经由总线420耦合到若干个存储器装置430-1、...、430-N。
总线420可在存储器装置430-1、...、430-N与系统控制器415之间发送/接收各种信号(例如，数据信号、控制信号及/或位址信号)。虽然图4中所图解说明的实例包含单个总线420，但存储器系统404可包含单独数据总线(DQ总线)、控制总线及地址总线。总线420可具有各种类型的总线结构，包含但不限于与以下各项相关的总线结构：开放式NAND快闪接口(ONFI)、紧凑型快闪接口、多媒体卡(MMC)、安全数字(SD)、CE-ATA、行业标准架构(ISA)、微通道架构(MSA)、扩展式ISA(EISA)、智能型驱动器电子器件(IDE)、VESA局部总线(VLB)、外围组件互联件(PCI)、卡总线、通用串行总线(USB)、高级图形端口(AGP)、个人计算机存储器卡国际协会总线(PCMCIA)、火线(IEEE 1394)及小型计算机系统接口(SCSI)。
如图4中所图解说明，存储器装置430-1、...、430-N可包含若干个存储器单元412-1、412-2、412-3及412-4，其为存储器系统404提供存储卷。存储器单元412-1到412-4可为裸片或芯片，其可称为逻辑单元(LUN)。因此，存储器装置430-1、...、430-N可为多芯片封装(MCP)，其各自包含若干个裸片412-1到412-4(例如，在此实例中为NAND裸片)。本发明的实施例并不限于图4中所展示的实例。例如，根据本发明的实施例的存储器系统可包含每存储器装置(例如，MCP)多于或少于四个存储器单元(例如，裸片)且并不限于特定存储器阵列架构(例如，NAND快闪、NOR快闪、DRAM等)。
与分别在图2及3中所描述的系统204及304相比，系统404的存储器装置430-1、...、430-N中的每一者包含信号处理组件(例如，错误校正组件435-1、...、435-N)(例如，采用ECC功能性的组件)，其可用于与回拷操作及其它操作(例如，读取、编程、擦除等)相关联的错误校正。虽然图4中未图解说明，但错误校正组件435-1、...、435-N可位于在相应存储器装置430-1、...、430-N局部的控制器中，所述控制器在本文中称为“装置控制器”。存储器装置435-1、...、435-N的装置控制器可经由总线420耦合到系统控制器425且可控制对存储器单元412-1到412-4执行的操作。局部存储器装置控制器及/或错误校正组件435-1、...、435-N可包含一个或一个以上数据缓冲器(例如，页缓冲器)，其可存储与回拷及其它存储器操作(与系统404相关联)相关联的数据。
在图4中所图解说明的实施例中，箭头457表示由系统404执行的回拷操作。可经由回拷命令起始回拷操作(例如，457)，所述回拷命令从系统控制器415经由总线420发送到存储器装置430-1、...、430-N中的一者或一者以上。由系统404执行的回拷操作457包含将特定存储器单元(例如，412-1到412-4)内的源页的数据移动到存储器单元412-1到412-4中的一者内的目标页。
与先前系统(例如，图2中所展示的系统204)相比，在系统404中执行的回拷操作移除限制，以使得回拷操作的源及目标(例如，目的地)并不限于相同存储器单元412-1到412-4(例如，裸片)。即，对应于回拷读取操作的源数据页无需来自作为对应回拷编程操作的一部分将目标页编程到其的相同存储器单元412-1到412-4。
由于错误校正组件435-1、...、435-N在相应存储器装置430-1、...、430-N局部(例如，位于相应存储器装置430-1、...、430-N内)(例如，与在系统控制器415内相反)，因此可在存储器装置430-1、...、430-N内局部执行与回拷操作相关联的错误校正。在存储器装置430-1、...、430-N内局部执行错误校正功能可提供以下益处：例如，与先前系统及方法相比，减少回拷操作期间的总线420上的负载、减少回拷期间用于错误校正操作(例如，ECC操作)的时间及减少或防止与回拷操作相关联的错误传播以及其它益处。
图5是根据现有技术的存储器系统的一部分的框图。图5中所图解说明的存储器系统包含系统控制器525。系统控制器525可控制跨越若干个存储器通道的存取。在此实例中，控制器525包含若干个通道控制器527-0、527-1、...、527-N，其各自控制对相应存储器通道的存取。
在图5中所展示的实例中，通道控制器527-N经由总线522(例如，数据及控制总线)耦合到第一存储器装置532-1及第二存储器装置532-2。存储器装置532-1及532-2中的每一者包含8个存储器单元512-0到512-7。作为一实例，存储器单元512-0到521-7可为存储器裸片且存储器装置532-1及532-2可为多芯片封装。在此实例中，存储器装置532-1及532-2中的每一者包含四个芯片启用(CE)引脚538-1(CE1)、538-2(CE2)、538-3(CE3)及538-4(CE4)，其从通道控制器527-N接收CE信号。因此，系统控制器525包含八个CE引脚，其专用于将CE信号提供到存储器装置532-1及532-2。虽然图5中未展示，但通道控制器527-0到527-N中的每一者可耦合到若干个存储器装置(例如，在此实例中为两个)。因此，如果系统控制器525包含32个通道，其中每一通道对应于两个存储器装置，那么CE引脚的总数目将为256。
图6是根据本发明的一个或一个以上实施例的存储器系统的一部分的框图。与先前存储器系统(例如，上文与图5一起描述的存储器系统)相比，图6中所图解说明的实施例可提供减少的引脚计数。图6中所图解说明的存储器系统包含系统控制器625。系统控制器625可控制跨越若干个存储器通道的存取。在此实例中，控制器625包含若干个通道控制器627-0、627-1、...、627-N，其各自控制对相应存储器通道的存取。
在图6中所展示的实例中，通道控制器627-N经由总线622(例如，数据及控制总线)耦合到若干个存储器装置630-1、...、630-M。在此实例中，存储器装置630-1、...、630-M中的每一者包含8个存储器单元(例如，裸片)612-0到612-7。作为一实例，存储器装置630-1、...、630-M可为多芯片封装。在图6中所图解说明的系统中，存储器装置630-1、...、630-M各自包含装置控制器614。装置控制器614可响应于来自系统控制器625的信号而对存储器装置630-1、...、630-M的存储器单元612-0到612-7执行各种操作。
在此实例中，存储器装置630-1、...、630-M中的每一者包含四个芯片启用(CE)引脚638-1(CE1)、638-2(CE2)、638-3(CE3)及638-4(CE4)，其从通道控制器627-N接收CE信号。然而，不同于在图5中所图解说明的实例中，来自系统控制器625的单个CE信号(例如，628-0)由对应于特定存储器通道(例如，通道N)的若干个存储器装置630-1、...、630-M共享。因此，与通道控制器627-N相关联的其余CE引脚(例如，628-1到628-7)可用于其它目的或经消除以便减少与系统控制器625相关联的总引脚计数。例如，与图5中所图解说明的实例相比，系统控制器625将包含32个CE引脚(例如，针对32个通道中的每一者有一个CE引脚)而非256个CE引脚(例如，针对32个通道中的每一者有八个)。
图7是根据本发明的一个或一个以上实施例的存储器系统的一部分的框图。图7中所图解说明的实施例包含若干个存储器装置730-0、730-1、730-2及730-3且图解说明根据本发明的一个或一个以上实施例的用于引脚减少的实例性拓扑。存储器装置730-0、730-1、730-2及730-3可为例如图7中所展示的装置730-1到730-M等存储器装置。作为一实例，存储器装置730-0、730-1、730-2及730-3可为NAND存储器装置。
在图7中所图解说明的实例中，装置730-0、730-1、730-2及730-3中的每一者包含启用输入引脚739及启用输出引脚741。例如，装置730-0包含启用输入引脚739-0(ENi_0)及启用输出引脚741-0(ENo_0)，装置730-1包含启用输入引脚739-1(ENi_1)及启用输出引脚741-1(ENo_1)，装置730-2包含启用输入引脚739-2(ENi_2)及启用输出引脚741-2(ENo_2)，且装置730-3包含启用输入引脚739-3(ENi_3)及启用输出引脚741-3(ENo_3)。
如所图解说明，可在存储器装置730-0、730-1、730-2及730-3之间形成菊链配置。在此实例中，装置730-0的启用输入引脚739-0与装置730-3的启用输出引脚741-3不连接(NC)。在如图7中所展示的菊链配置中，其它装置的启用输入引脚739连接到前一装置的启用输出引脚741。
如图7中所图解说明，且如上文与图6一起描述，存储器装置730-0、730-1、730-2及730-3中的每一者共享来自系统控制器(例如，图6中所展示的系统控制器625)的共用CE引脚。例如，芯片启用引脚744(CE0_n)由存储器装置730-0、730-1、730-2及730-3中的每一者的芯片启用引脚738-1(CE1)共享。存储器装置730-0、730-1、730-2及730-3中的每一者的CE1引脚与特定目标卷713-0、713-1、713-2、713-3相关联(例如，对应于所述特定目标卷)。目标卷可指存储器装置内的共享特定CE信号的若干个存储器单元(例如，裸片或LUN)。可给所述目标卷中的每一者指派一卷地址。在此实例中，给目标卷713-0指派卷地址H0N0，给目标卷713-1指派卷地址H0N1，给目标卷713-2指派卷地址H0N2且给目标卷713-3指派卷地址H0N3。在一个或一个以上实施例中，可在存储器系统的初始化后即刻将卷地址指派给特定目标卷。
在操作中，启用输入引脚739-0、739-1、739-2及739-3的状态确定相应存储器装置730-0、730-1、730-2及730-3是否能够接受命令。举例来说，如果特定装置的启用输入引脚为高且所述装置的CE引脚738-1为低，那么所述特定装置可接受命令。如果所述特定装置的启用输入为低或CE引脚738-1为高，那么所述装置不可接受命令。可由系统控制器发布卷选择命令以便选择耦合到系统控制器的特定CE引脚744的特定目标卷(例如，713-0、713-1、713-2、713-3)。以此方式，可使用卷寻址来存取存储器装置730-0、730-1、730-2及730-3的目标卷。
本发明的实施例并不限于图7中所图解说明的拓扑。例如，各实施例并不限于菊链拓扑。
结论
本发明包含用于执行回拷操作的方法、装置、存储器控制器及系统。一种或一种以上方法包含：响应于回拷命令而从存储器装置的第一存储器单元读取数据；使用在所述存储器装置局部的信号处理组件对所述数据执行信号处理；及将所述数据编程到所述存储器装置的第二存储器单元。
应理解，当将一元件称为“在”另一元件“上”、“连接到”另一元件或“与”另一元件“耦合”时，其可直接在另一元件上、直接连接到另一元件或直接与另一元件耦合，或者可存在介入元件。相比来说，当将一元件称为“直接在”另一元件“上”、“直接连接到”另一元件或“直接与”另一元件“耦合”时，不存在介入元件或层。如本文中所使用，术语“及/或(and/or)”包含相关联所列举物项中的一者或一者以上的任何及所有组合。如本文中所使用，除非另外注明，否则术语“或(or)”意指逻辑包含性或。即，“A或B”可包含(仅A)、(仅B)或(A及B两者)。换言之，“A或B”可意指“A及/或B”或“A及B中的一者或一者以上”。
虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员应了解，经计算以实现相同结果的布置可替代所展示的特定实施例。本发明打算涵盖本发明的一个或一个以上实施例的更改或变化形式。应理解，已以说明性方式而非限制性方式做出以上说明。在审阅以上说明后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一个或一个以上实施例的范围包含其中使用以上结构及方法的其它应用。因此，应参考所附权利要求书连同此权利要求书授权的等效物的全部范围一起来确定本发明的一个或一个以上实施例的范围。
在前述实施方式中，出于简化本发明的目的而将一些特征起集合于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求中的特征更多的特征的意图。而是，如所附权利要求书反映：发明性标的物在于少于单个所揭示实施例的所有特征。因此，借此将所附权利要求书并入到实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (33)

1.一种用于执行回拷操作的方法，其包括：
响应于回拷命令而从存储器装置的第一存储器单元读取数据；
使用在所述存储器装置局部的信号处理组件对所述数据执行信号处理；及
将所述数据编程到所述存储器装置的第二存储器单元。
2.根据权利要求1所述的方法，其包含将从所述第一存储器单元读取的所述数据存储于在所述存储器装置局部的页缓冲器中。
3.根据权利要求1所述的方法，其包含经由耦合于所述存储器装置与系统控制器之间的总线将所述回拷命令提供到所述存储器装置。
4.根据权利要求3所述的方法，其包含在正执行所述回拷操作时对耦合到所述系统控制器的至少一个不同存储器装置执行若干个存储器操作。
5.根据权利要求1所述的方法，其中使用信号处理组件对所述数据执行信号处理包含使用位于在所述存储器装置局部的控制器中的错误校正组件执行错误校正操作。
6.根据权利要求5所述的方法，其包含经由耦合于所述存储器装置与系统控制器之间的总线将所述回拷命令提供到在所述存储器装置局部的所述控制器。
7.根据权利要求1到6中任一权利要求所述的方法，其中将所述数据编程到第二存储器单元包含将所述数据编程到除所述第一存储器单元以外的存储器单元。
8.一种用于执行回拷操作的方法，其包括：
将存储器装置的存储器单元的源页的数据移动到所述存储器装置的不同存储器单元的目标页；及
在将所述数据移动到所述目标页之前，使用在所述存储器装置局部的信号处理组件对所述数据执行信号处理。
9.根据权利要求8所述的方法，其包含在不将所述数据从所述存储器单元移动到系统控制器的情况下执行所述回拷操作。
10.根据权利要求8到9中任一权利要求所述的方法，其包含响应于经由耦合于所述存储器装置与系统控制器之间的总线提供到所述存储器装置的回拷命令而将所述源页的所述数据移动到所述目标页。
11.根据权利要求10所述的方法，其中所述存储器装置为经由所述总线耦合到所述系统控制器的若干个存储器装置中的一者，且其中所述方法包含在执行所述回拷操作时对所述若干个存储器装置的存储器单元执行一个或一个以上存储器操作。
12.根据权利要求11所述的方法，其中执行一个或一个以上存储器操作包含执行编程操作及读取操作中的至少一者。
13.一种存储器装置，其包括：
若干个存储器单元；及
控制器，其耦合到所述若干个存储器单元且经配置以：
存储从所述存储器装置的与回拷读取操作相关联的第一存储器单元读取的数据；
使用所述存储器装置的信号处理组件对所述数据执行信号处理；且
将所述数据移动到所述存储器装置的与回拷编程操作相关联的第二存储器单元。
14.根据权利要求13所述的存储器装置，其包含页缓冲器；且其中所述控制器经配置以存储数据包括所述控制器经配置以将从所述第一存储器单元读取的所述数据存储于所述页缓冲器中。
15.根据权利要求13所述的存储器装置，其中所述第一存储器单元不同于所述第二存储器单元。
16.根据权利要求15所述的存储器装置，其中所述第一及所述第二存储器单元为NAND裸片。
17.根据权利要求16所述的存储器装置，其中所述存储器装置为多芯片封装。
18.根据权利要求13到17中任一权利要求所述的存储器装置，其中所述控制器经配置以从所述第一存储器单元的源页读取数据页且将所述数据页移动到所述第二存储器单元的目标页。
19.一种存储器系统，其包括：
若干个存储器装置，其各自具有若干个存储器单元及经配置以对与相应回拷操作相关联的相应数据页执行信号处理的组件；及
系统控制器，其耦合到所述若干个存储器装置。
20.根据权利要求19所述的存储器系统，其中所述存储器装置各自包含装置控制器，所述装置控制器经配置以响应于相应回拷命令而从相应存储器装置的第一存储器单元读取所述相应数据页。
21.根据权利要求20所述的存储器系统，其中所述装置控制器中的每一者经配置以在所述信号处理之后将所述相应数据页编程到所述相应存储器装置的第二存储器单元。
22.根据权利要求21所述的存储器系统，其中所述装置控制器中的每一者经配置以在将所述相应数据页编程到相应第二存储器单元之前将所述相应数据页存储于在所述相应存储器装置局部的页缓冲器中。
23.根据权利要求19到22中任一权利要求所述的存储器系统，其中所述系统控制器经配置以在正执行回拷操作时对所述若干个存储器装置起始除所述回拷操作以外的操作。
24.根据权利要求19到22中任一权利要求所述的存储器系统，其中所述信号处理组件中的每一者包含错误校正组件。
25.根据权利要求19到22中任一权利要求所述的存储器系统，其中所述若干个存储器装置为多芯片封装，且其中所述若干个存储器单元为NAND快闪存储器单元。
26.一种存储器控制器，其在存储器装置局部且包括：
接口，其用以将所述存储器控制器耦合到系统控制器；及
信号处理组件；
其中所述存储器控制器经配置以：
将所述存储器装置的第一存储器单元的源页的数据移动到所述存储器装置的第二存储器单元的目标页；且
在将所述数据移动到所述目标页之前，使用所述信号处理组件对所述数据执行信号处理操作。
27.根据权利要求26所述的存储器控制器，其中所述存储器控制器经配置以在将所述数据移动到所述目标页之前将所述数据存储于在所述存储器装置局部的页缓冲器中。
28.根据权利要求26所述的存储器控制器，其中所述存储器控制器经配置以响应于从所述系统控制器接收的回拷命令而移动所述数据。
29.根据权利要求28所述的存储器控制器，其中所述信号处理组件包含ECC组件。
30.根据权利要求28所述的存储器控制器，其中所述存储器控制器经配置以在不将所述存储器装置的所述第一存储器单元的所述源页的所述数据从所述存储器单元移动到所述系统控制器的情况下将所述数据移动到所述存储器装置的所述第二存储器单元的所述目标页。
31.一种存储器控制器，其在存储器装置局部且包括：
接口，其用以将所述存储器控制器耦合到系统控制器；及
信号处理组件；
其中所述存储器控制器经配置以：
响应于回拷命令而从所述存储器装置的第一存储器单元读取数据页；
使用所述信号处理组件对所述数据页执行信号处理；且
将所述数据页编程到所述存储器装置的第二存储器单元。
32.根据权利要求31所述的存储器控制器，其中所述存储器控制器经配置以在不将所述数据移动到所述系统控制器的情况下从所述第一存储器单元读取所述数据页、对所述数据页执行所述信号处理且将所述数据页编程到所述第二存储器单元。
33.根据权利要求31到32中任一权利要求所述的存储器控制器，其中所述信号处理组件包含错误校正组件，且其中所述存储器控制器经配置以使用所述错误校正组件对所述数据页执行错误校正操作。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112449693A (zh) * 2018-03-07 2021-03-05 美光科技公司 在存储系统的两遍编程之前执行读取操作
CN113496744A (zh) * 2020-04-01 2021-10-12 美光科技公司 用于存储器装置的元数据感知回拷
US11327884B2 (en) 2020-04-01 2022-05-10 Micron Technology, Inc. Self-seeded randomizer for data randomization in flash memory

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013038442A1 (en) * 2011-09-13 2013-03-21 Hitachi, Ltd. Storage system comprising flash memory, and storage control method
CN102411548B (zh) * 2011-10-27 2014-09-10 忆正存储技术（武汉）有限公司 闪存控制器以及闪存间数据传输方法
US8760922B2 (en) 2012-04-10 2014-06-24 Sandisk Technologies Inc. System and method for micro-tiering in non-volatile memory
US9117504B2 (en) 2013-07-03 2015-08-25 Micron Technology, Inc. Volume select for affecting a state of a non-selected memory volume
US9652321B2 (en) * 2014-09-23 2017-05-16 Intel Corporation Recovery algorithm in non-volatile memory
KR20170050935A (ko) * 2015-11-02 2017-05-11 에스케이하이닉스 주식회사 온 칩 ecc 회로를 포함하는 메모리 장치 및 시스템
US10339050B2 (en) * 2016-09-23 2019-07-02 Arm Limited Apparatus including a memory controller for controlling direct data transfer between first and second memory modules using direct transfer commands
US10915448B2 (en) 2017-08-22 2021-02-09 Seagate Technology Llc Storage device initiated copy back operation
US10949117B2 (en) 2018-09-24 2021-03-16 Micron Technology, Inc. Direct data transfer in memory and between devices of a memory module
TWI708260B (zh) * 2019-08-15 2020-10-21 華邦電子股份有限公司 儲存裝置及存取方法
US11288070B2 (en) 2019-11-04 2022-03-29 International Business Machines Corporation Optimization of low-level memory operations in a NUMA environment
KR20220030403A (ko) 2020-08-31 2022-03-11 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 및 메모리 컨트롤러의 동작 방법
US11556420B2 (en) 2021-04-06 2023-01-17 Macronix International Co., Ltd. Managing error correction coding in memory systems

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6651212B1 (en) * 1999-12-16 2003-11-18 Hitachi, Ltd. Recording/reproduction device, semiconductor memory, and memory card using the semiconductor memory
US20050172065A1 (en) * 2004-01-30 2005-08-04 Micron Technology, Inc. Data move method and apparatus
CN1692343A (zh) * 2002-07-22 2005-11-02 株式会社瑞萨科技 半导体集成电路器件、数据处理系统及存储系统
CN1881473A (zh) * 2005-06-14 2006-12-20 海力士半导体有限公司 控制包括多级单元的闪存器件的回拷贝操作的方法
CN1940849A (zh) * 2005-09-30 2007-04-04 富士通株式会社 Raid系统及其重构/回拷处理方法
US20090193058A1 (en) * 2008-01-29 2009-07-30 Denali Software, Inc. System and method for providing copyback data integrity in a non-volatile memory system
TW200935433A (en) * 2008-02-15 2009-08-16 Asmedia Technology Inc Method for reducing data error when flash memory storage device using copy back command
US20100011174A1 (en) * 2008-07-08 2010-01-14 Mosaid Technologies Incorporated Mixed data rates in memory devices and systems
US20100082881A1 (en) * 2008-09-30 2010-04-01 Micron Technology, Inc., Solid state storage device controller with expansion mode
US20100117217A1 (en) * 2007-06-20 2010-05-13 Chul Park Semiconductor package

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11272568A (ja) * 1998-01-07 1999-10-08 Hitachi Ltd 記憶再生装置、誤り訂正方法及びこれらを用いた携帯情報端末ならびにディジタルカメラ
US6333893B1 (en) * 2000-08-21 2001-12-25 Micron Technology, Inc. Method and apparatus for crossing clock domain boundaries
US6996644B2 (en) * 2001-06-06 2006-02-07 Conexant Systems, Inc. Apparatus and methods for initializing integrated circuit addresses
US7051264B2 (en) * 2001-11-14 2006-05-23 Monolithic System Technology, Inc. Error correcting memory and method of operating same
US20040153902A1 (en) * 2003-01-21 2004-08-05 Nexflash Technologies, Inc. Serial flash integrated circuit having error detection and correction
KR100543447B1 (ko) * 2003-04-03 2006-01-23 삼성전자주식회사 에러정정기능을 가진 플래쉬메모리장치
TWI273408B (en) * 2005-11-25 2007-02-11 Inventec Corp Cache memory data restoring method
KR100837274B1 (ko) * 2006-08-28 2008-06-11 삼성전자주식회사 오토 멀티-페이지 카피백 기능을 갖는 플래시 메모리 장치및 그것의 블록 대체 방법
US8245101B2 (en) * 2007-12-27 2012-08-14 Sandisk Enterprise Ip Llc Patrol function used in flash storage controller to detect data errors
US9594679B2 (en) * 2008-05-01 2017-03-14 Sandisk Il Ltd. Flash cache flushing method and system
JP2009301194A (ja) * 2008-06-11 2009-12-24 Toshiba Corp 半導体記憶装置の制御システム
TW201009577A (en) * 2008-08-27 2010-03-01 Phison Electronics Corp Data transfer method for flash memory and flash memory storage system and controller using the same
US8316201B2 (en) * 2008-12-18 2012-11-20 Sandisk Il Ltd. Methods for executing a command to write data from a source location to a destination location in a memory device
US8335123B2 (en) * 2009-11-20 2012-12-18 Sandisk Technologies Inc. Power management of memory systems

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6651212B1 (en) * 1999-12-16 2003-11-18 Hitachi, Ltd. Recording/reproduction device, semiconductor memory, and memory card using the semiconductor memory
CN1692343A (zh) * 2002-07-22 2005-11-02 株式会社瑞萨科技 半导体集成电路器件、数据处理系统及存储系统
US20050172065A1 (en) * 2004-01-30 2005-08-04 Micron Technology, Inc. Data move method and apparatus
CN1881473A (zh) * 2005-06-14 2006-12-20 海力士半导体有限公司 控制包括多级单元的闪存器件的回拷贝操作的方法
CN1940849A (zh) * 2005-09-30 2007-04-04 富士通株式会社 Raid系统及其重构/回拷处理方法
US20100117217A1 (en) * 2007-06-20 2010-05-13 Chul Park Semiconductor package
US20090193058A1 (en) * 2008-01-29 2009-07-30 Denali Software, Inc. System and method for providing copyback data integrity in a non-volatile memory system
TW200935433A (en) * 2008-02-15 2009-08-16 Asmedia Technology Inc Method for reducing data error when flash memory storage device using copy back command
US20100011174A1 (en) * 2008-07-08 2010-01-14 Mosaid Technologies Incorporated Mixed data rates in memory devices and systems
US20100082881A1 (en) * 2008-09-30 2010-04-01 Micron Technology, Inc., Solid state storage device controller with expansion mode

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112449693A (zh) * 2018-03-07 2021-03-05 美光科技公司 在存储系统的两遍编程之前执行读取操作
CN112449693B (zh) * 2018-03-07 2024-05-24 美光科技公司 在存储系统的两遍编程之前执行读取操作
CN113496744A (zh) * 2020-04-01 2021-10-12 美光科技公司 用于存储器装置的元数据感知回拷
US11327884B2 (en) 2020-04-01 2022-05-10 Micron Technology, Inc. Self-seeded randomizer for data randomization in flash memory
US11709771B2 (en) 2020-04-01 2023-07-25 Micron Technology, Inc. Self-seeded randomizer for data randomization in flash memory
US11768766B2 (en) 2020-04-01 2023-09-26 Micron Technology, Inc. Metadata aware copyback for memory devices

Also Published As

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TW201229763A (en) 2012-07-16
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