CN1881473A - 控制包括多级单元的闪存器件的回拷贝操作的方法 - Google Patents

控制包括多级单元的闪存器件的回拷贝操作的方法 Download PDF

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Abstract

一种控制包括多级单元的闪存器件的回拷贝操作的方法。在该方法中，即使没有附加的存储空间仍然可以执行回拷贝操作。因此，可以缩短编程时间并且可以改善闪存器件的操作性能。

Description

控制包括多级单元的闪存器件的回拷贝操作的方法
技术领域
本发明涉及闪存器件，更具体地涉及一种控制闪存器件的回拷贝操作的方法。
背景技术
一般地，闪存器件包括用于在短时间段内对大量的数据进行编程或读取的页面缓冲器。因此，闪存器件的程序或读操作通过页面缓冲器逐页地执行。
最近，为进一步改善闪存器件的集成度，已经开发了包括能够存储多位数据的多级单元(MLC)的闪存器件。一般地，由于2-位数据可编程到MLC中，因此一个MLC可以存储四个数据值即[11]、[10]、[00]和[01]中的任何一个。MLC具有对应于所存储的数据([11]、[10]、[00]和[01]中的一个)的阈电压(Vt1至Vt4中的一个)。
能够存储单位数据的储存单元一般称为单级单元(SLC)。包括这些SLC的闪存器件基本支持回拷贝操作。
回拷贝操作包括在页面缓冲器中存储数据，该数据存储在源页面(即一个地址)的储存单元中，并将存储的数据(改变或未改变)编程到目标页面(即另一地址)的储存单元中。然而，包括MLC的闪存器件不支持回拷贝操作。
因此，在包括MLC的闪存器件中，将源页面的数据拷贝到所需目标页面的一种方法是从源页面读数据，将所读取的数据存储在闪存器芯片外部的存储单元中，然后将所存储的数据编程到目标页面中。另一方法是从源页面读数据，将所读取的数据存储在芯片内的存储空间中，然后在目标页面中对存储的数据进行编程。
然而，这些方法的问题在于它们效率低，因为除了页面缓冲器之外还要求附加的存储空间并且目标页面的编程时间长。此外，如果附加的存储空间设置在闪存器件中，则会出现问题，因为闪存器件的尺寸增加。
发明内容
本发明的实施例涉及一种控制包括MLC的闪存器件的回拷贝操作的方法，其中即使没有附加的存储空间仍然可以执行回拷贝操作，由此减少了程序时间并且改善闪存器件的操作性能。
根据本发明的实施例，提供一种控制包括连接到位线和字线的多个MLC的闪存器件的回拷贝操作的方法，包括如下步骤：响应于第一低读控制信号初始化低位寄存器；通过将第一和第二读电压依次地施加给多个MLC中的源MLC所连接到的字线，从源MLC依次地读第一和第二低位数据，并基于第一和第二低位数据将程序数据存储在低位寄存器中；确定是否将修改该程序数据；如果确定将不修改该程序数据，则第一响应于第一程序控制信号将该程序数据编程到多个MLC中的目标MLC中；如果确定将修改该程序数据，则将经修改的程序数据存储在低位寄存器中；以及响应于第一程序控制信号，第二将经修改的程序数据编程于目标MLC中。
根据本发明的另一实施例，提供一种控制包括连接到位线和字线的多个MLC的闪存器件的回拷贝操作的方法，包括如下步骤：响应于复位控制信号初始化高位寄存器，并响应于第一低读控制信号初始化低位寄存器；通过将第一读电压施加给多个MLC中的源MLC所连接到的字线，从源MLC读高位数据，并基于所读的高位数据将第一高感测数据存储在高位寄存器中；通过将第二读电压施加给多个MLC中的目标MLC所连接到的字线，从目标MLC读低位数据，并基于所读的低位数据和第一高感测数据将第一低程序禁止数据存储在低位寄存器中；基于第一高感测数据和第一低程序禁止数据产生程序数据，并将该程序数据存储在高位寄存器中；确定是否将修改该程序数据；如果确定将不修改该程序数据，则基于该程序数据和第一低程序禁止数据产生第一最后程序数据，并第一将第一最后程序数据编程到目标MLC中；如果确定将修改该程序数据，则将第二低程序禁止数据存储在低位寄存器中，并将经修改的程序数据存储在高位寄存器中；以及基于经修改的程序数据和第二低程序禁止数据产生第二最后程序数据，第二，将第二最后程序数据编程到目标MLC中。
附图说明
结合附图参考下文的详细描述将会更好且更完整地理解本发明及其许多随之而来的优点，在附图中相似的标号表示相同或相似的部件，其中：
图1是用于说明根据本发明实施例控制闪存器件回拷贝操作的方法的储存单元阵列和页面缓冲器电路的电路图；
图2是说明根据本发明实施例的闪存器件回拷贝操作的流程图；
图3是详细说明根据本发明实施例图2中所示步骤(402)的流程图；
图4是详细说明根据本发明实施例图2中所示步骤(407)的流程图；
图5是说明根据本发明实施例依赖于闪存器件回拷贝操作的MLC阈电压分布变化的视图；
图6是根据本发明实施例与图2所示闪存器件回拷贝操作相关的信号时序图；
图7是说明根据本发明另一实施例的闪存器件回拷贝操作的流程图；
图8是详细说明根据本发明实施例图7中所示步骤(502)的流程图；
图9是详细说明根据本发明实施例图7中所示步骤(503)的流程图；
图10是详细说明根据本发明实施例图7中所示步骤(504)的流程图；
图11是详细说明根据本发明实施例图7中所示步骤(506)的流程图；
图12是详细说明根据本发明实施例图7中所示步骤(510)的流程图；
图13是详细说明根据本发明实施例图7中所示步骤(511)的流程图；以及
图14是根据本发明实施例与图7所示闪存器件回拷贝操作相关的信号时序图。
具体实施方式
在下文的详细描述中，仅通过说明的方式示出了本发明的某些示例性实施例。正如本领域普通技术人员将会认识到的，可以以各种方式修改所述实施例，所有这些修改都不脱离本发明的精神范围。因此，附图和说明书在本质上认为是说明性而非限制性的。相似的标号在全文中表示相似的元件。
图1是用于说明根据本发明实施例控制闪存器件回拷贝操作的方法的储存单元阵列和页面缓冲器电路的电路图。
参考图1，储存单元阵列100包括共享位线BLe1至BLoK、BLo1至BLoK(K是整数)和字线WL1至WLJ的MLC(Me11至MeJK)，Mo11至MoJK)(J，K是整数)。储存单元阵列1 00进一步包括连接到漏极选择线DSL的漏极选择晶体管DST和连接到源极选择线SSL的源极选择晶体管SST。
在储存单元阵列100中，连接到相同字线(例如WL1)的MLC(Me11至Me1K，Mo11至Mo1K)形成一页PG1。多个页面缓冲器PB1至PBK(K是整数)中的每一个连接到位线对。例如，页面缓冲器PB1可以连接到位线BLe1、BLo1。页面缓冲器PB1至PBK具有基本相同的构造和操作。因此，下文仅将页面缓冲器PB1作为实例来描述。
页面缓冲器PB1包括位线选择电路210、预充电电路220、高位寄存器230、低位寄存器240、比较电路250、数据输入电路260、第一开关270、第二开关280、数据输出电路290和检验电路301、302。
位线选择电路210响应于位线选择信号(SBLe，SBLo)和放电信号(DISCHe，DISCHo)选择位线BLe1、BLo1中的一个，并将所选位线BLe1或BLo1连接到感测节点SO。位线选择电路210包括NMOS晶体管211至214。NMOS晶体管211至214的操作对于本领域普通技术人员来说是公知的。因此，省去对它们的描述。
预充电电路220响应于预充电控制信号(PRECHb)以内部电压(VDD)对感测节点SO预充电。
高位寄存器230包括感测电路231、锁存器电路232和锁存复位电路233。感测电路231包括NMOS晶体管234、235。感测电路231响应于高读控制信号(MREAD)对感测节点SO的电压进行感测，并产生高感测数据(MSB)给节点Q1b。锁存器电路232包括锁存器236和反相器237。锁存器236锁存在节点Q1b中产生的高感测数据(MSB)，并将反相的高感测数据(MS)输出给节点Q1。
此外，锁存器236锁存输入数据(D1B或D2)并将反相的输入数据(D1或D2B)输出给节点Q1或Q1b。反相器237通过节点Q1b从锁存器236接收高感测数据(MSB)或者输入数据(D1B或D2B)，使所接收的数据(MSB、D1B和D2B中的一个)反相，并将反相的数据输出给节点N1。锁存器复位电路233响应于复位控制信号(MSBSET)初始化锁存器电路232。
低位寄存器240包括感测电路241和锁存器电路242。感测电路241包括NMOS晶体管243至245。感测电路241响应于第一或第二低读控制信号(LREAD1或LREAD2)对感测节点SO的电压进行感测，并产生低感测数据(LS或LSB)给节点Q2或Q2b。锁存器电路242包括锁存器246和反相器247。锁存器246锁存低感测数据(LS或LSB)，并将低感测数据(LSB或LS)输出给节点Q2b或Q2。反相器247通过节点Q2b从锁存器246接收反相的低感测数据(LSB)，使接收的数据(LSB)反相，并将所反相的数据输出给节点N2。
比较电路250包括NMOS晶体管251至254。NMOS晶体管251、252串联连接在感测节点SO与节点N1之间。NMOS晶体管253、254连接在感测节点SO与节点N2之间。NMOS晶体管251、253响应于程序控制信号(MLCPROG)来接通或关断。NMOS晶体管252根据从节点N2接收的低感测数据(LS)的逻辑电平来接通或关断。此外，NMOS晶体管254根据从节点N1接收的数据(MS、D1和D2中的一个)的逻辑电平来接通或关断。结果，比较电路250在程序控制信号(MLCPROG)被使能时比较通过节点(N1，N2)接收的数据(MS、D1和D2中的一个)与低感测数据(LS)，并根据比较结果将所得的比较数据(CM、FPD1和FPD2中的一个)输出给感测节点SO。比较电路250的详细操作对于本领域普通技术人员是众所周知的。因此省去对其详细描述。
数据输入电路260包括NMOS晶体管261、262。响应于数据输入信号(D1，nDI)，数据输入电路260通过节点Q1b或Q1将通过数据I/O节点Y1接收的输入数据(D1B或D2)输出给高位寄存器230的锁存器236。
第一开关270和第二开关280中的每个都可以使用NMOS晶体管来实施。第一开关270响应于数据传递信号(DTRANS)来接通或关断。第二开关280响应于程序控制信号(SLCPROG)来接通或关断。
数据输出电路290包括NMOS晶体管291、292。NMOS晶体管291响应于数据输出信号(MPASS)来接通或关断。NMOS晶体管291在接通时将从节点Q1接收的高感测数据(MS)输出给数据I/O节点Y1。NMOS晶体管292响应于数据输出信号(LPASS)来接通或关断。NMOS晶体管292在接通时将从节点Q2接收的低感测数据(LS)输出给数据I/O节点Y1。
将参考图2至6详细描述根据本发明实施例以上构造的闪存器件的回拷贝操作。
为了便于描述，在本实施例中，将描述如下实例：页面PG1的MLC(Me11至Me1K)(即源MLC)中存储的数据被回拷贝编程到页面PGJ的MLC(MeJ1至MeJK)(即目标MLC)中。此外，仅以页面缓冲器PB1的操作作为实例进行描述。
图2至4是说明根据本发明实施例的闪存器件回拷贝操作的流程图。图6是与图2中所示闪存器件回拷贝操作相关的信号时序图。
参考图2和6，在时段(T1)期间，响应于第一低读控制信号(LREAD1)初始化低位寄存器240(401)。更详细地说，在时段(T1)期间，禁止预充电控制信号(PRECHb)。预充电电路220响应于预充电控制信号(PRECHb)以内部电压(VDD)对感测节点SO进行预充电。使能第一低读控制信号(LREAD1)预定的时间。
结果，低位寄存器240的感测电路241响应于第一低读控制信号(LREAD1)对感测节点SO的电压(VDD)进行感测，并产生地电压(VSS)电平(即逻辑电平“0”)的低感测数据(LSB)给节点Q2b。因此，低位寄存器240的锁存器电路246锁存逻辑电平“0”的低感测数据(LSB)，并由此被初始化。
此后，在时段(T2至T11)期间，通过将读电压(RV1，RV2)(参考图5)依次地供给字线WL1，从源页面PG1的源MLC(Me11至Me1K)依次地读第一和第二低位数据(RLD1，RLD2)(未示出)。基于第一和第二低位数据(RLD1，RLD2)，程序数据(未示出)存储在低位寄存器240中(402)。下面参考图3更详细地描述步骤(402)。
当读电压(RV1)施加给源MLC(Me11至Me1K)所连接到的字线WL1时，从源MLC(Me11至Me1K)读第一低位数据(RLD1)(421)。在这种情况下，读电压(RV1)可以存在于所擦除的MLC(即其中存储数据“11”的MLC)的阈电压与其中存储数据“10”的MLC的阈电压之间，如图5所示。
更详细地说，在时段(T2)期间，使能放电信号(DISCHe，DISCHo)并禁止预充电控制信号(PRECHb)。优选地，放电信号(DISCHe，DISCHo)可以变成电压(Vcc)电平。结果，预充电电路220以内部电压(VDD)对感测节点SO预充电。位线选择电路210以位线控制信号(VIRPWR)的电压(即地电压)电平对位线BLe1至BLeK、BLo1至BLoK放电。
此后，在时段(T3)期间，使能位线选择信号(SBLe)，并禁止位线选择信号(SBLo)。此外，禁止放电信号(DISCHe)，并保持放电信号(DISCHo)禁止。位线选择电路210响应于位线选择信号(SBLe，SBLo)和放电信号(DISCHe，DISCHo)，将位线BLe1连接到感测节点SO，并将位线BLo1从感测节点SO分离。因此，借助于预充电的感测节点SO的电压(VDD)，将位线BLe1预充电到电压(V1-Vth1)(这里，Vth1是NMOS晶体管213的阈电压)电平。电压(V1)可以设置为低于电压(VDD)。同时，位线BLo1保持放电(即地电压状态)。
在时段(T4)期间，禁止位线选择信号(SBLe)，并使能预充电控制信号(PRECHb)。位线选择电路210使位线BLe1从感测节点SO分离，并且预充电电路220停止感测节点SO的预充电操作。如果源MLC(Me11至Me1K)已经编程(即数据值“10”，“00”和“01”已经存储在源MLC(Me11至Me1K)中)，则在时段(T4)期间，位线BLe1保持在电压(V1-Vth1)电平。另一方面，如果源MLC(Me11至Me1K)还没有编程(即它们具有数据“11”的情况)，则在时段(T4)期间，位线BLe1的电压电平逐渐降低，然后变为地电压电平。
在时段(T5)期间，使能位线选择信号(SBLe)并且使能第二低读控制信号(LREAD2)预定的时间。结果，位线BLe1连接到感测节点SO，并且感测节点SO的电压根据位线BLe1的电压电平(即第一低位数据(RLD1)的逻辑值)改变为地电压或保持在电压(VDD)电平。
此外，低位寄存器240的感测电路241对感测节点SO的电压进行感测。第一低感测数据(LSB1)(即感测结果)存储在低位寄存器240中(422)。例如，在数据值“11”已经存储在源MLC(Me11)中的情况下，给低位寄存器240的节点Q2b产生逻辑电平“0”的第一低感测数据(LSB1)(即，第一低感测数据(LSB1)保持在初始化状态的数据值)。另一方面，在数据值“10”、“00”和“01”中的一个已经存储在源MLC(Me11)中的情况下，给低位寄存器240的节点Q2b产生逻辑电平“1”的第一低感测数据(LSB1)。
在时段(T9)期间，在读电压(RV3)施加到源MLC(Me11至Me1K)所连接到的字线WL1时，从源MLC(Me11至Me1K)读第二低位数据(RLD2)(423)。这时，读电压(RV3)可以存在于其中存储数据值“00”的MLC的阈电压与其中存储数据值“01”的MLC的阈电压之间，如图5所示。因此，读电压(RV3)高于读电压(RV1)。步骤(423)相似于步骤(421)。省去对其详细描述。
在时段(T10)期间，位线选择电路210将位线BLe1从感测节点SO分离，并且预充电电路220停止感测节点SO的预充电操作。如果数据“01”存储在源MLC(Me11至Me1K)中，则在时段(T10)期间，位线BLe1保持在电压(V1-Vth1)电平。另一方面，如果数据值“11”、“10”和“00”中的一个存储在源MLC(Me11至Me1K)中，则在时段(T10)期间，位线BLe1的电压电平逐渐降低，然后变为地电压电平。
此后，在时段(T11)期间，使能位线选择信号(SBLe)并且使能第一低读控制信号(LREAD1)预定的时间。结果，感测电路241对感测节点SO的电压进行感测，并且第二低感测数据(LSB2)(即感测结果)作为程序数据存储在低位寄存器240中(424)。为了进行回拷贝操作而两次读源MLC(Me11至Me1K)中存储的低位数据的原因是准确地读取源MLC(Me11至Me1K)中存储的低位数据。
通过这样的两次读操作，可以知道在源MLC(Me11至Me1K)中存储的数据是“11”和“01”中的一个还是“10”和“00”中的一个。例如，在数据“11”和“01”中的一个存储在源MLC(Me11)中的情况下，在低位寄存器240的节点Q2b中产生逻辑电平“0”的第二低感测数据(LSB2)。在数据“10”和“00”中的一个存储在源MLC(Me11)中的情况下，在低位寄存器240的节点Q2b中产生逻辑电平“1”的第二低感测数据(LSB2)。
回到图2，然后确定将是否改变程序数据(403)。如果在步骤(403)中确定将不改变程序数据，则响应于第一程序控制信号(SLCPROG)，将程序数据(即LS)编程到目标MLC(MeJ1)中(404)。
更详细地，如图6所示，在时段(T14)期间，使能放电信号(DISCHe，DISCHo)以变成电压(Vcc+Vth2)电平，并使能位线控制信号(VIRPWR)以变成电压(Vcc)电平。结果，位线选择电路210响应于放电信号(DISCHe，DISCHo)以位线控制信号(VIRPWR)的电压(Vcc)电平对位线BLe1、BLo1预充电。
此后，在时段(T15至T18)期间，禁止放电信号(DISCHe)并且保持放电信号(DISCHo)使能。此外，目标MLC(MeJ1)所连接到的字线WLJ提供有程序电压(VPGM)，并且使能位线选择信号(SBLe)和第一程序控制信号(SLCPROG)。结果，位线选择电路210将位线BLe1连接到感测节点SO。第二开关280将从低位寄存器240接收的程序数据(即反相的第二低感测数据(LS))输出到感测节点SO。这时，在反相的第二低感测数据(LS)具有逻辑电平“0”时(即在第二低感测数据(LSB)具有逻辑电平“1”时)，对目标MLC(MeJ1)进行编程。同时，在反相的第二低感测数据(LS)具有逻辑电平“1”时(即在第二低感测数据(LSB)具有逻辑电平“0”时)，禁止目标MLC(MeJ1)的编程。
在这种情况下，在同时对连接到位线BLe1至BLeK的目标MLC(MeJ1至MeJK)编程时，通过页面缓冲器PB1至PBK中每一个的第一开关280和页面缓冲器PB 1至PBK中每一个的反相器247从位线BLe1至BLeK流到地的电流(峰值电流)突然上升。如上所述已经上升的电流在反相器247中产生电压降，并升高闪存器件的地电压电平。如果闪存器件的地电压如上所述上升，则因为闪存器件故障而出现问题。
因此，为防止地电压上升，可以设置位线选择信号(SBLe)和第一程序控制信号(SLCPROG)，使得在时段(T15至T18)期间以低于电源电压(Vcc)的参考电压(Vref)电平来使能它们。因此，可以防止由第二开关280和NMOS晶体管213的降低电流驱动能力造成的电流突然上升。这时，可以使用具有串联连接在电源电压与地电压之间的PMOS晶体管和NMOS晶体管的CMOS反相器来实施反相器247。
在时段(T20)期间，使能放电信号(DISCHe，DISCHo)以变成电压(Vcc)电平，并禁止位线控制信号(VIRPWR)以变成地电压电平。因此，位线选择电路210响应于放电信号(DISCHe，DISCHo)将位线BLe1、BLo1放电到位线控制信号(VIRPWR)的地电压电平。
此后，虽然在图6中没有示出，但是通过将高于读电压(RV1)的检验电压(PV1)施加到目标MLC(MeJ1至MeJK)所连接到的字线WLJ来确定是否已经完成目标MLC的程序(405，406)。如果确定还没有完成目标MLC(MeJ1至MeJK)的程序，则程序电压(VPGM)上升到阶跃电压(407)，然后过程返回到步骤(404)。阶跃电压一般设置到0.5V，更为优选的是0.3V或更小。
此后，重复地执行步骤(407、404至406)直到完成目标MLC(MeJ1至MeJK)的程序。在这种情况下，目标MLC(MeJ1至MeJK)的程序是否已经完成则可以根据由页面缓冲器PB1至PBK中每一个的检验电路302所产生的低检验数据(LVD1至LVDK)值来确定。这种操作对于本领域普通技术人员是众所周知的。因此，省去对它们的描述。
同时，如果在步骤(403)中确定将修改程序数据，则将修改的程序数据存储在低位寄存器240中(408)。例如，可以考虑应修改一些页面缓冲器PB1至PBK中存储的程序数据的情况。下面将参考图4更详细地描述步骤(408)。
响应于高读控制信号(MREAD)初始化高位寄存器230，并响应于第二低读控制信号(LREAD2)初始化低位寄存器240(471)。响应于数据输入信号(DI，nDI)，输入数据(D1B或D2)存储在高位寄存器230中(472)。第一开关270响应于数据传递信号(DTRANS)通过感测节点SO将输入数据(D1或D2)传递给低位寄存器240(473)。结果，低位寄存器240响应于第一低读控制信号(LREAD1)感测输入数据(D1或D2)，并存储低感测数据(LSB)作为经修改的程序数据(未示出)(474)。
再次参考图2，响应于第一程序控制信号(SLCPROG)，修改的程序数据(即LS)被编程到目标MLC(MeJ1)中(409)。步骤(409)基本与步骤(404)相同。因此，省去对它们的描述。
以与步骤(405)相同的方式，然后确定是否已经完成目标MLC(MeJ1至MeJK)的程序。如果确定目标MLC(MeJ1至MeJK)的程序还没有完成，则程序电压(VPGM)上升如阶跃电压那么多(412)，然后再次执行步骤(409)。这时，阶跃电压一般设置到0.5V，更为优选的是0.3V或更小。然后重复地执行步骤(412、409至411)直到完成目标MLC(MeJ1至MeJK)的程序。此外，在步骤(406，411)中，如果确定已经完成目标MLC(MeJ1至MeJK)的程序，则停止回拷贝程序操作(413)。
将参考图1和5和图7至14更详细地描述根据本发明另一实施例的闪存器件回拷贝操作。为了描述的方便，在本实施例中，将如下情况作为实例来描述，其中：将页面PG1的MLC(Me11至Me1K)(即源MLC)中存储的数据回拷贝编程到页面PGJ的MLC(MeJ1至MeJK)(即目标MLC)中。此外，仅将页面缓冲器PB1的操作作为实例来描述。
参考图7，在步骤50 1中，响应于复位控制信号(MSBSET)初始化高位寄存器230，并响应于第一低读控制信号(LREAD1)初始化低位寄存器240。这将参考图14更加详细地描述。
在时段(P1)期间，禁止预充电控制信号(PRECHb)，并使能复位控制信号(MSBSET)和第一低读控制信号(LREAD1)预定的时间。预充电电路220响应于预充电控制信号(PRECHb)以内部电压(VDD)对感测节点SO进行预充电。此外，高位寄存器230的锁存器复位电路233响应于复位控制信号(MSBSET)以地电压(VSS)对节点Q1放电。因此，初始化高位寄存器230的锁存器电路232。
此外，低位寄存器240的感测电路241响应于第一低读控制信号(LREAD1)对感测节点SO的电压(VDD)进行感测，并在节点Q2b中产生地电压(VSS)电平(即逻辑电平“0”的低感测数据(LSB))。因此，通过锁存逻辑电平“0”的低感测数据(LSB)初始化低位寄存器240的锁存器电路246。
此后，在读电压(RV2)施加给源MLC(Me11至Me1K)所连接到的字线WL1时，读在源MLC(Me11至Me1K)中存储的高位数据(RMD1至RMDK)。基于读取的高位数据(RMD1至RMDK)，将第一高感测数据(未示出)存储在页面缓冲器PB1至PBK中每一个的高位寄存器230中(502)。这将参考图8更详细地描述。
在时段(P2)期间，以位线控制信号(VIRPWR)的地电压电平，对位线BLe1、Blo1放电。在时段(P3和P4)期间，字线WL1提供有读电压(RV2)。结果，读高位数据(RMD1至RMDK)(521)。这时，如果数据值“00”或“01”已经存储在源MLC(Me11至Me1K)中，则在时段(P4)期间，位线BLe1保持在电压(V1-Vth1)电平。另一方面，如果数据值“11”或“10”已经存储在源MLC(Me11至Me1K)中，则在时段(P4)期间，位线BLe1的电压电平逐渐降低，然后变成地电压。除了施加到字线WL1的读电压(RV2)之外，步骤(521)与步骤(421)相同。
此外，在时段(P5)期间，低位寄存器240响应于第二低读控制信号(LREAD2)感测高位数据，并存储第一低感测数据(LS)(即感测结果)(522)。例如，在数据值“00”或“01”存储在源MLC(Me11至Me1K)中的情况下，在低位寄存器240的节点Q2b中产生逻辑电平“1”的第一低感测数据(LSB1)。另一方面，在数据值“11”或“10”存储在源MLC(Me11至Me1K)中的情况下，在低位寄存器240的节点Q2b中产生逻辑电平“0”的第一低感测数据(LSB1)(即节点Q2b保持在初始化状态的数据值)。步骤522相似于上述步骤(422)。
此后，第二开关280响应于第一程序控制信号(SLCPROG)，将从低位寄存器240接收的经反相的第一低感测数据(LS)通过感测节点SO传递给高位寄存器230(523)。此外，高位寄存器230响应于高读控制信号(MREAD)感测第一低感测数据(LS)，并存储所感测的第一低感测数据(LSB)作为第一高感测数据(MSB1)(未示出)(524)。
下面将更详细地描述步骤(523，524)。在时段(P6)期间，禁止预充电控制信号(PRECHb)。结果，以内部电压(VDD)对感测节点SO预充电。在时段(P7)期间，使能高读控制信号(MREAD)和第一程序控制信号(SLCPROG)中的每一个预定的时间。因此，第二开关280通过感测节点SO将反相的第一低感测数据(LS)传递给高位寄存器230。此外，高位寄存器230的感测电路231响应于高读控制信号(MREAD)感测第一低感测数据(LS)，并在节点Q1b中产生第一高感测数据(MSB1)。
例如，在反相的第一低感测数据(LS)是逻辑电平“1”时(即在第一低感测数据(LSB1)是逻辑电平“0”时)，感测电路23 1在节点Q1b中产生逻辑电平“0”的第一高感测数据(MSB1)。同时，在反相的第一低感测数据(LS)是逻辑电平“0”时(即在第一低感测数据(LSB1)是逻辑电平“1”时)，在节点Q1b中产生逻辑电平“1”的第一高感测数据(MSB1)(即节点Q1b保持在初始化状态的数据值)。
回到图7，当读电压(RV1)施加到目标MLC(MeJ1至MeJK)所连接到的字线WLJ时，从目标MLC(MeJ1至MeJK)读高位数据(RMD1至RMDK)。基于读取的高位数据(RMD1至RMDK)和第一高感测数据(MSB1至MSBK)，将第一低程序禁止数据(未示出)存储在页面缓冲器PB1至PBK中每一个的低位寄存器240中。
下文将参考图9更详细地描述步骤503。在时段(P7)期间，在使能第二低读控制信号(LREAD2)预定的时间时，响应于第二低读控制信号(LREAD2)初始化低位寄存器240。
在时段(P8)期间，以地电压电平对位线BLe1、BLo1放电。在时段(P9)期间，字线WLJ提供有读电压(RV1)。结果，从目标MLC(MeJ1至MeJK)读低位数据(RLD1至RLDK)。
在时段(P11)期间，使能第一低读控制信号(LREAD1)预定的时间。页面缓冲器PB1至PBK的低位寄存器240响应于第一低读控制信号(LREAD1)分别感测低位数据(RLD1至RLDK)，并存储第一低感测数据(LSB1)(533)。例如，在数据值“10”存储在目标MLC(MeJ1至MeJK)中时，在低位寄存器240的节点Q2b中产生逻辑电平“0”的第一低感测数据(LSB1)。另一方面，在数据值“11”存储在目标MLC(MeJ1至MeJK)中时，在低位寄存器240的节点Q2b中产生逻辑电平“1”的第一低感测数据(LSB1)(即节点Q2b保持在初始化状态的数据值)。
此后，在时段(P12)期间，第一开关270响应于数据传递信号(DTRANS)，通过感测节点SO将存储在高位寄存器230中的第一高感测数据(MS1)传递给低位寄存器240(534)。此外，在时段(P12)期间，低位寄存器240响应于第一低读控制信号(LREAD1)感测第一高感测数据(MS1)，并存储第二低感测数据(LSB2)(即感测结果)作为第一低程序禁止数据(535)。
例如，在第一高感测数据(MS1)是逻辑电平“1”时，在节点Q2b中产生逻辑电平“0”的第二低感测数据(LSB2)。另一方面，在第一高感测数据(MS1)是逻辑电平“0”时，在节点Q2b中产生逻辑电平“1”的第二低感测数据(LSB2)(即节点Q2b保持在初始化状态的数据值)。回到图7，基于第一高感测数据(MS1)和第一低程序禁止数据来产生程序数据(未示出)，然后将其存储在高位寄存器230中。
下文将参考图10更详细地描述步骤504。在时段(P13)期间，使能第二程序控制信号(MLCPROG)预定的时间。比较电路250响应于第二程序控制信号(MLCPROG)，比较通过节点N1接收的第一高感测数据(MS1)与通过节点N2接收的第一低程序禁止数据，并产生所得的比较数据(CM)作为比较结果给感测节点SO(541)。在这种情况下，依赖于于节点N1、N2逻辑电平的所得比较数据(CM)逻辑值可以表示在下表中。
【表1】
    N1     N2     CM(SO节点)
    0     0     Hi-Z(高阻抗状态)
    0     1     0
    1     0     0
    1     1     1
此后，在时段(P14)期间，使能高读控制信号(MREAD)预定的时间。结果，高位寄存器230响应于高读控制信号(MREAD)感测所得的比较数据(CM)，并存储第二高感测数据(MSB2)作为程序数据(542)。
回到图7，确定将是否改变程序数据(505)。如果确定将不改变程序数据，则基于该程序数据产生第一最后程序数据，并将第一低程序禁止数据和第一最后程序数据编程到目标MLC(MeJ1至MeJK)中(506)。下面将参考图11更详细地描述步骤(506)。
在时段(P15)期间，以电压(Vcc+Vth2)电平和位线控制信号(VIRPWR)使能放电信号(DISCHe，DISCHo)，其结果为电压(Vcc)电平。结果，位线选择电路210响应于放电信号(DISCHe，DISCHo)，以位线控制信号(VIRPWR)的电压(Vcc)电平对位线BLe1、BLo1预充电。
此后，在时段(P16至T20)期间，禁止放电信号(DISCHe)并保持放电信号(DISCHo)使能。此外，目标MLC(MeJ1)所连接到的字线WLJ提供有程序电压(VPGM)，并使能位线选择信号(SBLe)和第二程序控制信号(MLCPROG)。结果，位线选择电路210响应于位线选择信号(SBLe)将位线BLe1连接到感测节点SO。
比较电路250响应于第二程序控制信号(MLCPROG)比较程序数据与第一低程序禁止数据，并根据比较结果在感测节点SO中产生第一最后程序数据(FPD1)(551)。因此，第一最后程序数据(FPD1)被编程到目标MLC(MeJ1)中(552)。
在这种情况下，根据节点N1、N2逻辑电平的第一最后程序数据(FPD1)逻辑值和目标MLC(MeJ1)程序状态(即程序数据的逻辑值和第一低程序禁止数据)可以表示在下表中。
【表2】
    N1     N2     FPD1 目标MLC的程序状态
    0     0     Hi-Z(高阻抗状态) 程序禁止
    0     1     0 “00”数据程序
    1     0     0 “01”数据程序
    1     1     1 程序禁止
在这种情况下，当连接到位线BLe1至BLeK的目标MLC(MeJ1至MeJK)同时被编程时，通过页面缓冲器PB1至PBK中每一个的比较电路250和页面缓冲器PB1至PBK中每一个的反相器237或247从位线BLe1至BLeK流到地的电流(峰值电流)突然上升。如上所述已经上升的电流在反相器237或247中产生电压降，并升高闪存器件的地电压电平。如果闪存器件的地电压如上所述地上升，则会出现问题，因为闪存器件出现故障。
因此，为防止地电压上升，可以设置位线选择信号(SBLe)和第二程序控制信号(MLCPROG)，以便在时段(P16至P20)期间以低于电源电压(Vcc)的参考电压(Vref)使能它们。因此，可以防止由NMOS晶体管213、251和253的降低电流驱动能力所造成的电流突然上升。这时，可以使用具有串联连接在电源电压与地电压之间的PMOS晶体管和NMOS晶体管的CMOS反相器来实施反相器237或247。
回到图7，在时段(P21)期间，使能放电信号(DISCHe，DISCHo)以变成电压(Vcc)电平，并禁止位线控制信号(VIRPWR)以变成地电压电平。因此，位线选择电路210响应于放电信号(DISCHe，DISCHo)，将位线BLe1、BLo1放电至位线控制信号(VIRPWR)的地电压电平。
此后，虽然在图14中没有示出，但是通过将高于读电压(RV2)的检验电压(PV2)(参考图5)施加到目标MLC(MeJ1至MeJK)所连接到的字线WLJ来确定是否已经完成目标MLC的程序(507，508)。如果确定还没有完成目标MLC(MeJ1至MeJK)的程序，则程序电压(VPGM)上升到阶跃电压(509)，然后该过程返回到步骤(506)。阶跃电压一般可以设置到0.5V，更为优选的是0.3V或更小。
此后，反复地执行步骤(509、506至508)直到完成目标MLC(MeJ1至MeJK)的程序。在这种情况下，可以根据由页面缓冲器PB1至PBK中每一个的检验电路301所产生的高检验数据(MVD1至MVDK)值来确定是否已经完成目标MLC(MeJ1至MeJK)的程序。这种操作对于本领域普通技术人员来说是众所周知的。因此，省去对它们的描述。
同时，如果在步骤(505)中确定将修改程序数据，则将第二低程序禁止数据存储在低位寄存器240中，并将修改的程序数据存储在高位寄存器203中(510)。例如，可以考虑应当修改页面缓冲器PB1至PBK的一些中存储的程序数据。下面将参考图12更详细地描述步骤(510)。响应于高读控制信号(MREAD)初始化高位寄存器230，而且响应于第二低读控制信号(LREAD2)初始化低位寄存器240(561)。响应于数据输入信号(DI，nDI)，将输入数据(D1B或D2)存储在高位寄存器230中(562)。
此后，以与上述步骤(532)相同的方式，在读电压(RV1)施加到字线WLJ时，从目标MLC(MeJ1至MeJK)读低位数据(RLD1至RLDK)(563)。此外，以与上述步骤(533)相同的方式，页面缓冲器PB1至PBK的低位寄存器240响应于第一低读控制信号(LREAD1)分别感测低位数据(RLD1至RLDK)，并存储第一低感测数据(LSB1)(564)。
此后，以与上述步骤(534)相同的方式，第一开关270响应于数据传递信号(DTRANS)，通过感测节点SO将存储在高位寄存器230中的输入数据(D1B或D2)传递给低位寄存器240(565)。此外，以与上述步骤(535)相同的方式，低位寄存器240响应于第一低读控制信号(LREAD1)，感测输入数据(D1B或D2)，并将作为感测结果的第二低感测数据(LSB2)存储为第二低程序禁止数据(566)。
以与上述步骤(541)相同的方式，比较电路250响应于第二程序控制信号(MLCPROG)，比较通过节点N1接收的输入数据(D1B或D2)与通过节点N2接收的第二低程序禁止数据，并产生所得的比较数据(CM)作为感测结果给感测节点SO(567)。
在这种情况下，根据节点N1、N2逻辑电平的所得比较数据(CM)逻辑值是相似于表1中的逻辑值。此后，以与上述步骤(542)相同的方式，高位寄存器230响应于高读控制信号(MREAD)感测所得的比较数据(CM)，并存储第二高感测数据(MSB2)作为经修改的程序数据(568)。
回到图7，以与步骤(506)相同的方式，基于经修改的程序数据和第二低程序禁止数据，产生第二最后程序数据(FPD2)。第二最后程序数据被编程到目标MLC(MeJ1至MeJK)中(511)。下面将参考图13更详细地描述步骤511。
以与步骤(551)相同的方式，比较电路250响应于第二程序控制信号(MLCPROG)，比较经修改的程序数据与第二低程序禁止数据，并根据比较结果产生第二最后程序数据(FPD2)给感测节点SO(571)。结果，第二最后程序数据(FPD2)被编程到目标MLC(MeJ1)中(572)。在这种情况下，依赖于节点N1、N2逻辑电平的第二最后程序数据(FPD2)逻辑值和目标MLC(MeJ1)程序状态(即修改的程序数据的逻辑值和第二低程序禁止数据)是相似于表2中的逻辑值和状态。
此后，通过将高于读电压(RV2)的检验电压(PV2)施加到目标MLC(MeJ1至MeJK)所连接到的字线WLJ来确定是否已经完成目标MLC的程序(512，513)。如果确定还没有完成目标MLC(MeJ1至MeJK)的程序，则程序电压(VPGM)上升如阶跃电压那么多(514)，然后执行步骤(511)。在这种情况下，阶梯电压可一般设置到0.5V，更为优选的是0.3V或更小。此后，重复地执行步骤(514、511至513)，直到完成目标MLC(MeJ1至MeJK)的程序。
此外，以与上述步骤(551、552)相同的方式，在步骤(571、572)中，可以以低于电源电压(Vcc)的参考电压(Vref)电平来设置位线选择信号(SBLe)和第二程序控制信号(MLCPROG)，以便防止地电压电平上升，该上升是由在程序操作期间流经比较电路250和反相器237或247的峰值电流的突然上升造成的。
如上所述，根据本发明，在包括MLC的闪存器件中，即使在没有附加的存储空间时仍然可以执行回拷贝操作。此外，根据本发明，可以缩短程序时间并且可以改善闪存器件的操作性能。
尽管结合当前视为实用示例性实施例的内容已经描述本发明，但是应该理解，本发明并不限于所公开的实施例，而且相反地，希望涵盖在所附权利要求的精神和范围内囊括的多种改型和等效布局。

Claims (23)

1.一种控制包括连接到位线和字线的多个多级单元(MLC)的闪存器件的回拷贝操作的方法，该方法包括如下步骤：
响应于第一低读控制信号初始化低位寄存器；
通过将第一和第二读电压依次地施加给所述多个MLC中的源MLC所连接到的字线，从所述源MLC依次地读第一和第二低位数据，并基于所述第一和第二低位数据将程序数据存储在所述低位寄存器中；
确定是否将修改所述程序数据；
如果确定将不修改所述程序数据，则第一，响应于第一程序控制信号，将所述程序数据编程到所述多个MLC中的目标MLC中；
如果确定将修改所述程序数据，则将所述经修改的程序数据存储在所述低位寄存器中；以及
第二，响应于所述第一程序控制信号，将所述经修改的程序数据编程于所述目标MLC中。
2.如权利要求1所述的方法，其中将所述经修改的程序数据存储在所述低位寄存器中的步骤包括如下步骤：
通过将所述第一读电压施加给所述源MLC所连接到的字线，从所述源MLC读所述第一低位数据；
响应于第二低读控制信号感测所述第一低位数据，并将第一低感测数据存储在所述低位寄存器中；
通过将所述第二读电压施加给所述源MLC所连接到的字线，从所述源MLC读所述第二低位数据；以及
响应于所述第一低读控制信号感测所述第二低位数据，并将第二低感测数据作为所述程序数据存储在所述低位寄存器中。
3.如权利要求1所述的方法，进一步包括如下步骤：
在所述第一程序步骤之后，
通过将检验电压施加给所述目标MLC所连接到的字线来确定是否已经完成所述目标MLC的程序；以及
重复地执行所述第一程序步骤和所述检验步骤直到完成所述目标MLC的程序，
其中在所述检验步骤之后执行的所述第一程序步骤中施加给所述目标MLC所连接到的字线的程序电压比在所述检验步骤之前执行的所述第一程序步骤中施加给所述目标MLC所连接到的字线的程序电压高多达阶跃电压。
4.如权利要求3所述的方法，其中所述阶跃电压是0.3V或更小。
5.如权利要求1所述的方法，进一步包括如下步骤：
在所述第二程序步骤之后，
通过将检验电压施加给所述目标MLC所连接到的字线来确定是否已经完成所述目标MLC的程序；以及
重复地执行所述第二程序步骤和所述检验步骤直到完成所述目标MLC的程序，
其中在所述检验步骤之后执行的所述第二程序步骤中施加给所述目标MLC所连接到的字线的程序电压比在所述检验步骤之前执行的所述第二程序步骤中施加给所述目标MLC所连接到的字线的程序电压高多达阶跃电压。
6.如权利要求5所述的方法，其中所述阶跃电压是0.3V或更小。
7.如权利要求1所述的方法，其中所述第一程序控制信号具有低于内部电压的参考电压电平。
8.如权利要求1所述的方法，其中将所述经修改的程序数据存储在所述低位寄存器中的步骤包括如下步骤：
响应于高读控制信号初始化高位寄存器，并响应于第二低读控制信号初始化所述低位寄存器；
响应于数据输入信号在所述高位寄存器中存储输入数据；
响应于数据传递信号通过感测节点将所述输入数据传递给所述低位寄存器；以及
响应于所述第一低读控制信号感测所述输入数据，并将低感测数据作为所述经修改的程序数据存储在低位寄存器中。
9.如权利要求1所述的方法，其中所述第二读电压高于所述第一读电压。
10.一种控制包括连接到位线和字线的多个多级单元(MLC)的闪存器件的回拷贝操作的方法，该方法包括如下步骤：
响应于复位控制信号初始化高位寄存器，并响应于第一低读控制信号初始化低位寄存器；
通过将第一读电压施加给所述多个MLC中的源MLC所连接到的字线，从所述源MLC读高位数据，并基于所读的高位数据将第一高感测数据存储在所述高位寄存器中；
通过将第二读电压施加给所述多个MLC中的目标MLC所连接到的字线，从所述目标MLC读低位数据，并基于所读的低位数据和所述第一高感测数据将第一低程序禁止数据存储在所述低位寄存器中；
基于所述第一高感测数据和所述第一低程序禁止数据来产生程序数据，并将所述程序数据存储在所述高位寄存器中；
确定是否将修改所述程序数据；
如果确定将不修改所述程序数据，则基于所述程序数据和所述第一低程序禁止数据产生第一最后程序数据，并第一将所述第一最后程序数据编程到所述目标MLC中；
如果确定将修改所述程序数据，则将第二低程序禁止数据存储在所述低位寄存器中，并将经修改的程序数据存储在所述高位寄存器中；以及
基于所述经修改的程序数据和所述第二低程序禁止数据来产生第二最后程序数据，并第二将所述第二最后程序数据编程于所述目标MLC中。
11.如权利要求10所述的方法，其中所述第一读电压高于所述第二读电压。
12.如权利要求10所述的方法，进一步包括如下步骤：
在所述第一程序步骤之后，
通过将检验电压施加给所述目标MLC所连接到的字线来确定是否已经完成所述目标MLC的程序；以及
重复地执行所述第一程序步骤和所述检验步骤直到完成所述目标MLC的程序，
其中在所述检验步骤之后执行的所述第一程序步骤中施加给所述目标MLC所连接到的字线的程序电压比在所述检验步骤之前执行的所述第一程序步骤中施加给所述目标MLC所连接到的字线的程序电压高多达阶跃电压。
13.如权利要求12所述的方法，其中所述阶跃电压是0.3V或更小。
14.如权利要求10所述的方法，进一步包括如下步骤：
在所述第二程序步骤之后，
通过将检验电压施加给所述目标MLC所连接到的字线来确定是否已经完成所述目标MLC的程序；以及
重复地执行所述第二程序步骤和所述检验步骤直到完成所述目标MLC的程序，
其中在所述检验步骤之后执行的所述第二程序步骤中施加给所述目标MLC所连接到的字线的程序电压比在所述检验步骤之前执行的所述第二程序步骤中施加给所述目标MLC所连接到的字线的程序电压高多达阶跃电压。
15.如权利要求14所述的方法，其中所述阶跃电压是0.3V或更小。
16.如权利要求10所述的方法，其中将所述第一高感测数据存储在所述高位寄存器中的步骤包括如下步骤：
通过将所述第一读电压施加给所述源MLC所连接到的字线，从所述源MLC读所述高位数据；
响应于所述第二低读控制信号感测所述高位数据，并将所述第一低感测数据存储在所述低位寄存器中；
响应于第一程序控制信号通过感测节点将所述第一低感测数据传递给所述高位寄存器；以及
响应于高读控制信号感测所述第一低感测数据，并将所感测的数据作为所述第一高感测数据存储在所述高位寄存器中。
17.如权利要求10所述的方法，其中将所述第一低程序禁止数据存储在所述低位寄存器中的步骤包括如下步骤：
响应于第二低读控制信号初始化所述低位寄存器；
通过将所述第二读电压施加给所述目标MLC所连接到的字线，从所述目标MLC读低位数据；
响应于所述第一低读控制信号感测所述低位数据，并将第一低感测数据存储在所述低位寄存器中；
响应于数据传递信号通过感测节点将所述第一高感测数据传递给所述低位寄存器；以及
响应于所述第一低读控制信号感测所述第一高感测数据，并将第二低感测数据作为所述第一低程序禁止数据存储在所述低位寄存器中。
18.如权利要求10所述的方法，其中将所述程序数据存储在所述高位寄存器中的步骤包括如下步骤：
响应于第二程序控制信号比较所述第一高感测数据和所述第一低程序禁止数据，并产生所得的比较数据作为比较结果给所述感测节点；以及
响应于高读控制信号感测所得的比较数据，并将第二高感测数据作为所述程序数据存储在所述高位寄存器中。
19.如权利要求10所述的方法，其中所述第一程序步骤包括如下步骤：
响应于第二程序控制信号比较所述程序数据和所述第一低程序禁止数据，并根据所述比较结果产生所述第一最后程序数据；以及
将所述第一最后程序数据编程到所述目标MLC中。
20.如权利要求19所述的方法，其中所述第二程序控制信号具有低于内部电压的参考电压电平。
21.如权利要求10所述的方法，其中将所述第二低程序禁止数据存储在所述低位寄存器中和将所述经修改的程序数据存储在所述高位寄存器中的步骤包括如下步骤：
响应于高读控制信号初始化所述高位寄存器，并响应于第二低读控制信号初始化所述低位寄存器；
响应于数据输入信号将输入数据存储在所述高位寄存器中；
通过将所述第二读电压施加给所述目标MLC所连接到的字线，从所述目标MLC读取所述低位数据；
响应于所述第一低读控制信号感测所述低位数据，并将第一低感测数据存储在所述低位寄存器中；
响应于数据传递信号通过感测节点将所述输入数据传递给所述低位寄存器；
响应于所述第一低读控制信号感测所述输入数据，并将第二低感测数据作为所述第二低程序禁止数据存储在所述低位寄存器中；
响应于第二程序控制信号比较所述输入数据和所述第二低程序禁止数据，并产生所得的比较数据作为比较结果给所述感测节点；以及
响应于高读控制信号感测所得的比较数据，并将第二高感测数据作为所述经修改的程序数据存储在所述高位寄存器中。
22.如权利要求10所述的方法，其中所述第二程序步骤包括如下步骤：
响应于第二程序控制信号比较所述经修改的程序数据和所述第二低程序禁止数据，并根据所述比较结果产生所述第二最后程序数据给所述感测节点；以及
将所述第二最后程序数据编程到所述目标MLC中。
23.如权利要求22所述的方法，其中所述第二程序控制信号具有低于内部电压的参考电压电平。
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