CN1124618C - 非易失性半导体存储器件及其中使用的数据擦除控制方法 - Google Patents

Abstract

存储单元阵列被分成左单元阵列1L和右单元阵列1R。各单元阵列包括多个存储块。数据擦除是由擦除控制电路8根据输入指令寄存器4的擦除指令标记和输入地址寄存器5的地址顺序控制的。对于左、右单元阵列1L和1R的选择存储块进行批量擦除。在数据擦除之后，同时对左、右单元阵列1L和1R并行地检索擦除存储块，进行验证操作。由此，在数据擦除之后为验证操作进行的检索选择存储块所需的时间缩短了，这样进行整个数据擦除的时间就缩短了。

Description

非易失性半导体存储器件及其中 使用的数据擦除控制方法

本发明总体上讲涉及非易失性半导体存储器件(EEPROM)，这种存储器件能够对每个存储块电重写数据和批量擦除数据。更具体地讲，本发明涉及数据擦除顺序的改进。

典型的NAND型EEPROM具有选择和批量擦除存储单元阵列的一个或多个存储块的功能(参见例如日本专利No.2667617)。这种可批量擦除的EEPROM具有为确定数据擦除存储块的存储单元是否充分擦除而进行擦除验证读出并且在擦除不充分情况下再次擦除选择的存储块的功能。借助于芯片中设置的序列发生器，这个功能自动地进行。

具体地讲，当要擦除这种类型的EEPROM的数据时，用户系统向EEPROM芯片输入包括要擦除的多个目标的选择存储块的地址和擦除执行指令。由此，在芯片端数据擦除开始，并且此后输出忙信号直到包括验证操作在内的一系列数据擦除操作完成。在此期间，用户系统端不访问芯片，并且处于等待状态直到擦除操作完成。

具体地讲，数据擦除操作通过以下方式进行：例如，向其中形成存储器阵列的p型阱施加升高的擦除电压，向选择存储块的全部字线施加OV电压，并且允许未选择存储块的字线浮置。此时，在选择存储块的存储单元中，浮置栅极的电子被发射到衬底侧，于是数据被批量擦除。在未选择存储块中，字线的电位通过电容耦合而升高，于是数据不被擦除。

在由内部计时器控制经历预定的擦除时间之后，擦除操作就完成了，并且单元阵列的擦除电压放电。此后，为了进行验证操作，要进行检索选择存储块的操作。即，在使地址递增的同时，重复检索擦除选择存储块的操作，并且仅当检索到数据擦除过程中选择的存储块时，才对选择存储块进行验证读出。在验证读出之后，如果确定擦除是充分的，检索操作继续，直到要擦除的地址到达最后地址。当要擦除的地址到达最后地址时，全部数据擦除操作结束。在验证操作之后，如果确定擦除是不充分的，再次进行擦除，并且再次重复选择存储块检索和验证。

另外，随着EEPROM的容量增大，存储单元阵列常常被分成多个单元阵列区域。多个单元阵列区域通常是在不同的阱中形成的。在这种情况下，也可以在多个单元阵列区域中进行数据擦除，以从中选择任意一个存储块而对选择存储块进行批量擦除。不过，在上述的常规数据擦除顺序中，存在这样一个问题：为擦除验证而进行检索操作要花费大量时间。因为为了进行选择和擦除存储块的验证操作，在使地址寄存器的地址递增的同时，检索操作要重复进行直到地址寄存器的地址到达最后地址。特别是，存储单元阵列被分成两个单元阵列区域，并且当每个单元阵列区域具有1024个存储块时，需要总共进行2048次检索操作。

从芯片的外部看，进行全部数据擦除操作所需的时间是其中施加擦除脉冲的净擦除时间、进行用于检索选择存储块的操作所需的时间以及进行验证读出所需的时间的总和。由于进行一次检索操作所需的时间大约为几百ns(毫微秒)，检索要擦除的全部存储块所需的时间大约为1ms(毫秒)。由于擦除数据所需的净时间在1-2ms范围内，因此进行检索操作所需的时间占总擦除时间的百分比达到百分之几十。当EEPROM的容量进一步增大时，这个问题将变得更严重。

因此，本发明的一个目的是要消除上述的问题，并且提供一种EEPROM，这种EEPROM能够缩短在数据擦除之后为验证操作而检索选择存储块所需的时间，从而缩短进行整个数据擦除所需的时间。

为了实现上述的和其它的目的，根据本发明的一个方面，一种非易失性半导体存储器件包括：

存储单元阵列，它被分成多个单元阵列区域，每个区域包括多个存储块，每个存储块中设置有电可重写的非易失性存储单元；

数据擦除部分，用于选择存储单元阵列的一个或多个存储块作为要被擦除的擦除存储块，以对选择存储块中的数据进行批量擦除；

擦除信息保持部分，它设置在存储单元阵列的每个存储块中，用于保持表示存储块为擦除存储块的擦除信息；

检索部分，用于对应于每个存储块顺序地阅读由多个单元阵列区域的每个区域中的擦除信息保持部分保持的擦除信息，以检测擦除存储块，当检索部分从擦除信息保持部分阅读擦除信息时，检索部分从所述多个单元阵列区域的每个区域和至少部分区域中的每个区域同时(at the same timing)对每个存储块阅读擦除信息；和

擦除验证部分，用于对由检索部分检测的擦除存储块进行擦除验证，以确认存储单元的擦除状态，擦除验证部分对擦除不充分的擦除存储块重复数据擦除操作，并且擦除验证部分对由检索部分根据同时阅读的擦除信息检测的擦除存储块并行地进行擦除验证。

根据本发明的另一方面，一种非易失性半导体存储器件包括：

存储单元阵列，它被分成多个单元阵列区域，每个区域包括多个存储块，每个存储块中设置有电可重写的非易失性存储单元；

数据擦除部分，用于选择存储单元阵列的一个或多个存储块作为要被擦除的擦除存储块，以对选择存储块中的数据进行批量擦除；

擦除信息保持部分，它设置在存储单元阵列的每个存储块中，用于保持表示存储块为擦除存储块的擦除信息；

检测部分，用于阅读由多个单元阵列区域的每个区域中的擦除信息保持部分保持的擦除信息，以检测在各单元阵列区域中是否存在擦除存储块；和

擦除验证部分，用于对由检测部分检测的存在擦除存储块的单元阵列区域中的擦除存储块进行擦除验证，以确认存储单元的擦除状态，对擦除存储块的擦除验证是通过对每个存储块顺序地阅读擦除信息而进行的，并且对擦除不充分的擦除存储块重复数据擦除操作。

根据本发明的再一方面，一种非易失性半导体存储器件包括：

存储单元阵列，它被分成多个单元阵列区域，每个区域包括多个存储块，每个存储块中设置有电可重写的非易失性存储单元；

数据擦除部分，用于选择存储单元阵列的一个或多个存储块作为要被擦除的擦除存储块，以对选择存储块中的数据进行批量擦除；

擦除信息保持部分，用于为每个单元阵列区域保持单元阵列擦除信息，所述单元阵列擦除信息表示每个单元阵列区域包括擦除存储块；

检测部分，用于从擦除信息保持部分阅读单元阵列擦除信息，以检测在每个单元阵列区域中是否存在擦除存储块；和

擦除验证部分，用于对由检测部分检测的存在擦除存储块的单元阵列区域中的擦除存储块进行擦除验证，以确认存储单元的擦除状态，对擦除存储块的擦除验证是通过对每个存储块顺序地阅读擦除信息而进行的，并且对擦除不充分的擦除存储块重复数据擦除操作。

具体地讲，根据本发明，在验证过程中，为了检索擦除过程中选择的存储块，在存储单元阵列的每个单元阵列区域中设置有公共总线，用作检测存储块选择的检测节点。此外，在存储块检索过程中，选择存储块检测电路用于监视公共总线的电位，以检测存储块是否被选择。

具体地讲，在这种情况下，公共总线的电位由放电路径的通/断决定，对于每个单元阵列区域的每个存储块，放电路径由保持的数据、存储块地址和定时控制信号控制，以便使在数据擦除过程中选择的存储块中的公共总线放电。

根据本发明，通过同时并行地检索多个单元阵列，与常规系统相比可以缩短进行存储块检索所需的时间，在常规系统中，在数据批量擦除之后，为了进行验证检索要使全部地址递增，从而顺序地检测擦除存储块。此外，在为验证操作而进行存储块检索之前，通过同时阅读擦除标记确定在每个单元阵列中是否存在擦除过程中选择的存储块，并且对其中存在擦除存储块的单元阵列进行存储块检索和验证，这样可以缩短进行存储块检索所需的时间。

另外，根据本发明，在存储单元阵列中同时并行地进行存储块检索的的多个单元阵列区域可以由例如阱相互分离。在这种情况下，在多个单元阵列区域的每个区域中可设置行译码器、列译码器和读出放大器，以便可以对多个单元阵列区域并行地进行存储块检索之后的验证阅读操作。或者，根据本发明，存储单元阵列的多个单元阵列区域可以形成在单个阱中，而仅仅由地址的分配来相互分离，不需要从结构上分离。在这种情况下，如果位线连续地设置在多个单元阵列区域上并且如果采用公共的读出放大器，那么对于多个单元阵列区域中的每一个可以顺序地进行存储块检索之后的验证阅读操作。

从以下给出的对本发明的优选实施例的详细说明以及附图，将能够更全面地理解本发明。不过，附图并非是要将本发明限制于特定的实施例，而仅仅是为了便于描述和理解。

在附图中：

图1是根据本发明的NAND型EEPROM的一个优选实施例的方框图；

图2A是一个电路图，它显示出根据本发明的存储单元阵列的第一优选实施例的等效电路；

图2B是一个剖视图，它示意性地显示出根据本发明的非易失性半导体存储器件的第一优选实施例，其中两个单元阵列形成在不同的阱中；

图3是显示第一优选实施例中用于数据擦除的电位之间的关系的示意图；

图4是第一优选实施例中的行译码器的电路图；

图5是第一优选实施例中的选择存储块检测电路的电路图；

图6是显示第一优选实施例中的数据擦除操作的流程图；

图7A是第一优选实旋例中用于数据擦除的时序图；

图7B是第一优选实施例中用于数据擦除的时序图(接图7A)；

图7C是显示构成结构的方框图，其中在一个存储单元阵列中设有四个单元阵列区成

图8A是根据本发明的NAND型EEPROM的第二优选实施例的方框图；

图8B是显示第二优选实施例中的数据擦除操作的流程图；

图9A是第二优选实施例中用于数据擦除的时序图(上半部分)；

图9B是第二优选实施例中用于数据擦除的时序图(下半部分)；

图10A是第三优选实施例中的阵列选择标记保持电路部分的方框图；

图10B是图10A中所示的阵列选择标记保持电路的内部结构的一个例子；

图10C是图10B中所示的锁存电路的内部结构的一个例子；

图10D是图10A中所示的一致性检测电路的内部结构的一个例子；

图11A是显示第四优选实施例中的存储单元阵列和行译码器部分的示意图；

图11B是一个剖视图，它示意性地显示出根据本发明的非易失性半导体存储器件的第四优选实施例，其中两个单元阵列形成在相同的阱中；

图12是显示第四优选实施例中的数据擦除操作的时序图；

图13是第四优选实施例中的选择存储块检测电路的一个优选例子的方框图。

下面将参照附图描述本发明的优选实施例。

(第一优选实施例)

图1是根据本发明的可批量擦除NAND型EEPROM(闪速存储器)的第一优选实施例的方框图。在这个优选实施例中，存储单元阵列1被分成左单元阵列1L和右单元阵列1R。如图2A中所示，单元阵列1L和1R中的每一个包括NAND单元，其中多个非易失性存储单元MC串联连接。

NAND单元的一端通过选择栅晶体管S1连接至位线BL，晶体管S1由选择栅线SGD驱动，NAND单元的另一端通过选择栅晶体管S2连接至公共电源线，晶体管S2由选择栅线SGS驱动。NAND单元的范围，例如在图2A的例子中WL0-WL7八字线的范围，对应于存储块B0、B1...中的每一个，每个存储块作为一个数据擦除单元。在图1的例子中，单元阵列1L和1R中的每一个包括1024个存储块。

另外，单元阵列1L和1R分别形成在独立的p型阱中。图2B的示意图显示出一种非易失性半导体存储器件的截面，其中形成有单元阵列1L和1R。如图2B中所示，n型阱NW1和NW2形成在一个p型半导体衬底SS的表面上。p型阱PW1和PW2形成在n型阱NW1和NW2的表面上。左单元阵列1L形成在p型阱PW1上，右单元阵列1R形成在p型阱PW2上。不过，其杂质类型可以是相反的类型。

单元阵列1L和1R分别设置有用于选择性地驱动字线的行译码器2L和2R以及用于检测读出数据和锁存写入数据的读出放大器3L和3R。指令寄存器4获取来自于外部的指令并对其进行译码，指令用于指示数据读出、写入(程序)、擦除。地址寄存器/计数器5获取外部地址。根据指令寄存器4获取的指令和地址寄存器/计数器5获取的地址，读出控制电路6、写入控制电路7和擦除控制电路8分别控制数据读出、写入和擦除。

根据数据读出、写入和擦除，字线驱动器10向由行译码器2L和2R选择的字线提供所需的字线驱动电压。在数据写入过程中，由升压电路(未示出)产生的升高的写入电压VP施加至字线。在数据擦除过程中，如图3中所示，升高的擦除电压VE施加至单元阵列的p型阱PW1和PW2，0V电压施加至所选择存储块(图3所示情况下的B1)的字线，并且允许未选择存储块的字线浮置。

当擦除指令ABE输入时，阵列选择标记保持电路11L和11R保持选择标记LEFT＝“H(高)”和RIGHT＝“H”，这些标记表示左、右单元阵列1L和1R都被选择。更具体地讲，假设左、右单元阵列1L和1R由地址Ar0-Arn中的最高有效地址Arn的“H”和“L”决定，那么在擦除过程中保持选择标记LEFT＝“H”和RIGHT＝“H”，作为Arn及其互补信号/Arn的OR(“或”)逻辑数据。在擦除之后的验证操作的检索过程中，对于未选择单元阵列，这些选择标记LEFT和RIGHT为“L(低)”。即，对于由信号UNSELL和UNSELR表示的未选择单元阵列，这些选择标记LEFT和RIGHT为“L”，信号UNSELL和UNSELR表示存储块所属的单元阵列未被选择。因此，信号UNSELL和UNSELR从擦除控制电路8输出到每个存储块。

选择存储块检测电路12是这样的电路，它通过监视在相应单元阵列1L和1R中设置的公共总线BUSL和BUSR，用于检测单元阵列1L和1R中的每一个单元阵列的每个存储块的选择与否。虽然后面将对这个电路进行详细地描述，但每根公共总线BUSL和BUSR共同连接至锁存电路41(见图4)，锁存电路41设置在单元阵列1L和1R中的对应单元阵列的每个存储块中。每个锁存电路41在数据擦除过程中保持存储块选择信息。因此，在后面将进行的根据用于数据擦除的存储块选择信息对选择存储块验证检索的过程中，公共总线BUSL和BUSR为检测节点。在数据擦除之后的选择存储块检索过程中，选择存储块检测电路12监视公共总线BUSL和BUSR，并且输出信号VBLKLn和VBLKRn，信号VBLKLn和VBLKRn表示相应单元阵列1L和1R中存储块的选择/未选择状态。具体地讲，当这些信号VBLKLn和VBLKRn为“H”时，这些信号表示对应的存储块是验证禁止的(verifydisable)。

图4显示出用于选择驱动字线的每个行译码器2L和2R的存储块选择译码器RDi的结构。借助于NAND门G1和倒相器I1，存储块译码部分40进行译码器起动信号RDECL/R和预译码输出PREDECi的一致性检测。如果一个存储块被选择，NAND门G1的输出就为“L”。由倒相器I2a和I2b反向并联连接构成的锁存电路41是擦除标记保持电路，用于保持擦除标记，擦除标记表示存储块在数据擦除过程中被选择。即，如果在擦除存储块之前从芯片外部输入地址，对于选择存储块，锁存电路41的节点N1则为“H”，并且这种状态在数据擦除的整个周期内一直保持。

由锁存电路41的节点N1控制的NMOS晶体管QN4、接收定时控制信号EBSEN1的NMOS晶体管QN5和接收译码部分40的输出的NMOS晶体管QN6的部分构成一条用于公共总线BUSL/R的放电路径44。如上所述，每条公共总线BUSL和BUSR通常设置在每个单元阵列区域中，并且起到检测节点的作用，用于在验证操作中检测存储块在数据擦除过程中是否被选择。公共总线BUSL和BUSR连接至图1中所示的选择存储块检测电路12。当存储块被选择并且当定时控制信号EBSEN1为“H”时，NMOS晶体管QN4-QN6导通，这样放电路径44就使公共总线BUSL和BUSR放电。

锁存电路41的节点N1通过定时(clocked)倒相器I11、倒相器I5以及耗尽型NMOS晶体管QN10和QN11连接至驱动电压传送端子TR。另一方面，倒相器I1的输出通过另一定时倒相器I12、倒相器I5以及晶体管QN10和QN11连接至端子TR。这两个路径的定时倒相器I11和I12由起动信号LEN和LENn控制，以便在数据擦除过程中和在其它操作过程中互补地导通。即，在数据擦除过程中，定时倒相器I11导通，这样锁存电路41的输出“H”传送至传送端子TR。由于晶体管QN10和QN11为耗尽型晶体管，倒相器I5的输出RDECI的“H”(＝VCC)就传送至端子TR，同时不降低其电位。

在数据读出和写入(包括验证)过程中，传送开关电路42用于将驱动电压(或电源电压)VDREC传送至端子TR，电压VDREC由升压电路(未示出)升压。即，当存储块被选择时，倒相器I5的输出RDECI为“H”，并且这个输出进入NAND门G2。用于电荷泵操作的时钟信号OSC进入NAND门G2的另一输入端。因此，当存储块被选择时，时钟信号OSC通过NAND门G2供给传送开关电路42。由此，通过电荷泵功能，传送开关电路42将电压VRDEC+α(α：NMOS晶体管QN9的阈值电压)传送至端子TR。通过传送至端子TR的驱动电压，字线驱动级43的晶体管导通。由此，所需的施加至字线控制端子CG0-CG7以及选择栅端子SGD和SGS的驱动电压，被施加至字线WL以及选择栅线SGD1和SGD2，同时不降低其电位。

图5显示出图1中所示的选择存储块检测电路12的结构。选择存储块检测电路12具有检测电路12L和12R，检测电路12L和12R具有相同的结构并且分别设置在单元阵列1L和1R中。检测电路12L和12R中的每一个具有NMOS晶体管QN22和锁存电路51，晶体管QN22用于检测单元阵列的每个存储块的公共总线BUSL和BUSR中对应的一个放电与否，锁存电路51用于保持检测结果。检测电路12L和12R中的每一个由定时控制信号EBSEN0和EBSEN2以及定时控制信号EBSENEn控制，定时控制信号EBSEN0和EBSEN2是在数据擦除过程中从擦除控制电路8产生的，对于每个检索循环顺序地变成“H”，定时控制信号EBSENEn用于在每个循环的最后定时使电路停止工作。

在用于确定开始检索操作的定时控制信号EBSENO变成“H”之前，PMOS晶体管QP21保持导通，公共总线BUSL和BUSR则被充电至“H”(＝VCC)。此时，NMOS晶体管QN22保持导通。在检索操作过程中，控制信号EBSENEn＝“H”。如果在每个检索循环中定时信号EBSENO首先变成“H”，PMOS晶体管QP21会截止，公共总线BUSL和BUSR的充电操作则停止同时，NOR门G12的输出变成“H”，这样NMOS晶体管QN23导通，将锁存电路51的节点N3重新设置为“L”(＝VSS)。

随后，当定时控制信号EBSEN2变成“H”时，NAND门G11的输出变成“L”，这样NMOS晶体管QN21导通。由此，锁存电路51的数据根据公共总线BUSL和BUSR的放电确定。即，如果存储块未被选择，公共总线BUSL或BUSR保持“H”，并且NMOS晶体管QN21和QN22都导通，这样锁存电路51的节点N3变成“H”。由此，控制信号VBLKLn和VBLKRn都变成“H”，这表示存储块未被选择。如果存储块未被选择，锁存电路51的节点N3保持“L”。

另外，两检测电路12L和12R的输出的一致生是由一致性检测电路12S检测的，一致性检测电路12S具有NAND门G13。当控制信号VBLKLn和VBLKRn都是“H”时，会输出控制信号VBLKSUMn，此信号VBLKSUMn为“H”。即，控制信号VBLKSUMn＝“H”表示检索的两个存储块都未被选择。

在这个优选实施例中，在数据擦除之后的验证操作中，擦除存储块的检索对于左、右单元阵列1L和1R是同时进行的。在单元阵列1L和1R的地址Ar0、Ar1…、Arn中，最高有效地址Arn的“0”和“1”表示左、右单元阵列1L和1R，而其它地址Ar0、Ar1…、Arn-1对左、右单元阵列是公用的，这样，除了最高有效地址Arn外，从低地址Ar0至地址Arn-1，左、右单元阵列1L和1R的擦除存储块的检索同时进行。

图6是显示该优选实施例中数据擦除操作的流程图。首先，擦除存储块的地址被初始设置为BLOCK＝0(步骤S1)。这个变量BLOCK是用于后面将进行的验证处理的变量。随后，进行通常的数据擦除操作(步骤S2)。即，根据擦除指令，对由外部地址选择的每个存储块进行批量擦除。在经过预定的擦除时间之后，进行用于验证操作的检索操作(步骤S3)。

对于第一存储块BLOCK＝0，要确定是否只有左单元阵列1L在擦除过程中已被选择(步骤S4)。如果是“是”，则只对左单元阵列1L进行验证读出(步骤S7)。如果只有左单元阵列1L未被选择，则要确定是否只有右单元阵列1R已被选择(步骤S5)。如果是“是”，则对右单元阵列1R进行验证读出(步骤S8)。

另外，如果在步骤S4和S5中的确定结果都是“否”，则要确定是否左、右单元阵列1L和1R已被同时选择(步骤S6)。如果是“是”，则对左、右单元阵列1L和1R同时进行验证读出(步骤S9)。

如果对于左、右单元阵列1L和1R，存储块BLOCK＝0都是未被选择的，则要确定是否到达最后地址(存储块BLOCK＝1023)(步骤S11)。如果未到达最后地址，更新擦除地址(步骤S12)。即，BLOCK计数增加1。随后，从步骤S3起重复上述处理，直到BLOCK＝1023。

另一方面，在步骤S7、S8和S9中进行验证读出之后，要确定擦除是否充分(步骤S10)。如果验证读出的确定结果是“是”，则从步骤S11起进行上述处理。另一方面，如果确定结果是“否”，则重复擦除和验证直到确定循环次数达到一个设定数(步骤S13)。在循环次数达到设定数之后，如果擦除仍然不充分，该程序以擦除失败而告结束。

图7A和7B是该优选实施例中EEPROM数据擦除操作的时序图。如果输入要擦除的存储块选择地址和擦除执行指令，擦除指令标记ABE就变成“H”，这样擦除操作就开始(时间t1)。即，要擦除的存储块的地址计数由初始化脉冲ROWRST初始化，以便全部地址Ar0、Ar1、…、Arn变成“L”。同时，用于控制擦除操作的内部信号ECLK0变成“H”，以开始擦除操作。

在这个优选实施例的情况下，如果输入擦除指令，两个单元阵列1L和1R的选择标记LEFT和RIGHT都变成“H”，这样在擦除操作过程中两个单元阵列都处于被选择状态。随后，控制信号LEN变成“H”，并且图4中的定时倒相器I11是工作的，这样对于选择存储块，RDECI通过锁存电路41保持数据而变成“H”。在擦除过程中，图4中的信号BSTON为VCC，这样VCC就通过晶体管QN10和QN11传送至端子TR。因此，字线驱动级43的全部NMOS晶体管QN12都导通。另一方面，由于图4中的端子CG0-CG7的电压通过图1中所示的字线驱动器10变成0V，选择存储块的字线电压就被控制为0V，并且其中的存储单元被批量擦除。

在擦除操作中，两个单元阵列1L和1R的存储块B0-B1023中可选数量的存储块被批量擦除。在经过预定的擦除时间之后，定时信号ERCVEn产生，它表示擦除操作的结束，于是擦除操作就结束了(时间t2)。

在擦除操作结束之后，为验证而进行检索被擦除的存储块的操作。在该优选实施例的情况下，由于在两个单元阵列1L和1R中选择标记LEFT和RIGHT都为“H”，左、右单元阵列1L和1R中具有相同地址(地址Ar0-Arn-1中的任一个)的两个被擦除存储块同时并行地被检索。如果一次检索操作完成，地址就通过与定时控制信号EBSENn同步产生的增量信号ROWINC顺序地递增。

在检索之后，如果两个单元阵列的两个对应存储块都未被选择，通过定时控制信号EBSEN2，从选择存储块检测电路12输出的控制信号VBLKLn和VBLKRn都为“H”，并且这种状态由擦除控制电路8锁存。结果，地址顺序更新，以继续检索而不需要验证。在图7A的例子中，继续这种状态直到时间t2-t3。

在检索之后，如果确定任一单元阵列的存储块处于被选择状态，用于使未选择的单元阵列无效(deactivating)的控制信号UNSELL和UNSELR中的任一个信号会变成“H”。在图7A中，只有左单元阵列1L的存储块在Ar1＝“H”的地址(t3)处于被选择状态，并且公共总线BUSL放电。由此，在定时控制信号EBSENEn的后沿(t4)产生信号UNSELR＝“H”，用于使右单元阵列1R无效。结果，右单元阵列1R的选择标记变成RIGHT＝“L”。这种状态持续到图7B中所示的时间t5，此前右单元阵列1R是无效的。在这个过程中，表示左单元阵列1L的存储块无效的控制信号VBLKLn不上升，这样就只在左单元阵列1L中进行验证操作。

在图7B中的时刻t5之后的地址，左、右单元阵列1L和1R的两个对应的存储块被同时选择，并且公共总线BUSL和BUSR都放电。与此相应，在定时信号EBSENEn下降的时间t6，控制信号VBLKLn和VBLKRn都为“L”。因此，控制信号VBLKSUMn也保持“L”(即被选择状态)，并且选择标记LEFT和RIGHT保持“H”。此外，控制信号UNSELL和UNSELR保持“L”，表示验证允许。由此，选择存储块的验证操作在左、右单元阵列1L和1R中并行地进行。

此后，象检索一样地重复验证操作，直到全部地址Ar0-Arn-1变成“H”，即在这个优选实施例的情况下，直到单元阵列1L和1R的每一单元阵列中1024个存储块被选择。

按常规方式，为完成擦除操作，要进行擦除存储块的检索和验证，直到全部地址Ar0-Arn变成“H”。另一方面，在这个优选实施例中，如上所述，对于由最高有效地址Arn的“H”和“L”选择的左、右单元阵列1L和1R，检索是同时并行地进行的，并且全部地址Ar0-Arn-1变成“H”所需的时间就是进行检索所需的时间，这样进行检索所需的时间就减少到常规情况下的一半。由此，进行整个数据擦除所需的时间就可以缩短。此外，当左、右单元阵列的对应存储块被选择擦除时，对应的验证操作同时进行。这也也缩短了整个擦除时间。

在上述的优选实施例中，单元阵列的数量为两个。不过，本发明不应局限于此。即使存储块单元阵列包括多个任选的单元阵列区域。也可以采用相同的技术对这多个单元阵列区域同时并行检索，并且可以获得相同的效果。特别是，随着单元阵列数量的增加，进行检索所需时间的缩短效果增强。

例如，图7C显示出存储单元阵列110包括四个单元阵列区域110(1)-110(4)的情况。在图7C中，在验证检索操作中，选择存储块检测电路120顺序地检索存储块B0、B1、…、B1023在擦除过程中是否从单元阵列区域110(1)-110(4)的每一个区域中被选择。即，对于四个存储块，同时从行译码器112(1)-112(4)的每一个的锁存电路41读出与擦除标记相关的信息，以便这些信息通过公共总线BUS(1)-BUS(4)进入选择存储块检测电路120。随后，选择存储块检测电路120根据四个擦除标记识别存储块在擦除过程中是否被选择。

(第二优选实施例)

图8A是根据本发明的非易失性半导体存储器件的第二优选实施例的方框图。如图8A中所示，这个优选实施例中的非易失性半导体存储器件具有与上述第一优选实施例中相同的结构，并且具有两个单元阵列1L和1R。

图8B是显示第二优选实施例中数据擦除的流程图。在这个优选实施例中，对于多个单元阵列，要对每个阵列进行检索，检索擦除存储块的存在与否。随后，与常规的情况相似，只对其中存在擦除选择存储块的单元阵列进行选择存储块的检索和验证，而对其中不存在擦除选择存储块的单元阵列不进行检索选择存储块的操作。由此，进行检索操作所需的时间缩短了。

如图8B中所示，首先，多个单元阵列的地址被初始化为ARRAY＝0(步骤S21)以擦除数据(步骤S22)。这与前述的对全部单元阵列批量擦除选择存储块的数据的优选实施例相同。此后，对于由ARRAY＝0表示的第一单元阵列，检索选择存储块(步骤S23)。在选择存储块的该检索过程中，由单元阵列的每个存储块中的图4中所示的锁存电路41保持的擦除标记被批量阅读，以确定单元阵列中是否存在选择存储块。如果单元阵列中不存在选择存储块，在步骤S24中就确定为“否”，并且随后确定单元阵列是否为最后的单元阵列(步骤S25)。如果不是最后的单元阵列，单元阵列的地址就更新(步骤S26)，并且处理从步骤S23起重复。由此，重复对于在单元阵列中是否存在至少一个在擦除操作过程中选择的存储块的检索，直到完成最后的单元阵列的检索。

如果在步骤S24中确定单元阵列被选择，存储块地址BLOCK就被初始化(步骤S27)，并且对单元阵列进行存储块检索和验证操作，同时使存储块地址递增。即，进行选择存储块检索(步骤S28)，并且确定检索的存储块是否选择为被擦除(步骤S29)。如果是“是”，进行验证读出(步骤S30)。如果存储块未被选择，存储块地址更新(步骤S35)，并且程序返回到选择存储块检索步骤S28。在确定全部存储块的检索结束(步骤S34)之后，程序转到步骤S25。

在验证读出之后，确定擦除是否充分(步骤S31)。如果确定结果为“是”，存储块地址更新(步骤S35)，并且重复相同的检索和验证。如果验证确定结果为“否”，再次进行擦除(步骤S33)，并且重复验证确定。如果确定：验证确定结果为“否”并且检索循环的次数达到设定的最大值(步骤S32)，程序以擦除失败而结束。

图9A和9B是该优选实施例中数据擦除操作的时序图。在图示例子中，单元阵列的数量为两个，并且ARRAY0和ARRAY1分别对应于前述优选实施例中的阵列选择标记LEFT和RIGHT。公共总线BUS0和BUS1分别对应于前述优选实施例中的公共总线BUSL和BUSR。此外，选择存储块检测电路12的结构与前述的优选实施例中基本相同。不过，作为进入PMOS晶体管QP21并用于使公共总线BUS0和BUS1充电和对其进行控制的定时控制信号，采用比前述优选实施例中EBSEN0更晚上升的定时控制信号EBSEN1d替代了EBSENO。另外，对于其它信号，采用“0”和“1”替代了在前述优选实施例中表示左和右的“L”和“R”。

如果输入要擦除存储块的地址和擦除指令，指令标记ABE则变成“H”，并且擦除操作开始(时间t11)。首先，单元阵列的地址被初始化，随后，两个单元阵列被选择为擦除。这个擦除操作与前述优选实施例相同，并且两个单元阵列的全部选择存储块被批量擦除。

在时间t12，擦除操作结束。此后，单元阵列之一未被选择(ARRAY1＝“L”)，而另一单元阵列保持被选择状态(ARRAY0＝“H”)，这样就检索处于被选择状态的单元阵列中是否存在擦除存储块。随后，当定时控制信号EBSEN1变成“H”时，被选择单元阵列中的全部擦除存储块中的行译码器被批量选择。在图4的电路中，预译码信号PREDEC1为“H”，行译码起动信号RDECL(在图9A中显示为RDEC0)为“H”。由此，单元阵列ARRAY0的节点N1连接至公共总线BUS0。这个电路工作是针对单元阵列ARRAY0中的全部擦除存储块同时进行的，并且全部存储块中擦除选择标记的内容以线或的形式批量输出至公共总线BUS0。

随后，从定时控制信号EBSEN1稍微延迟，定时控制信号EBSEN1d变成“H”。由此，图5中所示的擦除存储块选择电路12中用于对公共总线预充电的PMOS晶体管QP21截止，以便进行存储块检测。即，在前述优选实施例中，擦除选择标记是由定时信号EBSEN0的“H”检测的，而在该优选实施例中，充电PMOS晶体管QP21是在单元阵列中擦除选择标记被批量选择之后截止。这样做可防止由于图4的放电路径44的晶体管QN4-QN6的沟道电容导致公共总线的电位降低。这与没有选择的存储块无关，因为单元阵列中的擦除选择标记被批量选择。

如果公共总线BUS0放电，同时定时控制信号EBSEN1d为“H”，在单元阵列ARRAY0中会检测到擦除选择存储块的存在。图9的例子显示出，定时控制信号EBSEN1d变成“H”，降低了公共总线BUS0的电位，这样单元阵列中就存在擦除存储块。如果检测到单元阵列中存在擦除存储块，就从单元阵列中检索擦除选择存储块。这与常规的情况相同。

即，在存储块的全部地址Ar0-Arn-1被初始化为“L”之后，存储块地址递增，以阅读要擦除的独立的存储块的选择标记，并且如果公共总线BUS0放电，存储块就被视为选择存储块。在图9的例子中示出了这样一种情况，检测到在时间t14具有地址Ar0＝“H”和Ar1-Arn-1＝“L”的存储块被选择。此时，对这个地址的擦除选择存储块进行验证读出。

在验证操作中，用于控制芯片中的数据读操作的时钟信号RCLK0首先为“H”(时间t14)。随后，在完成验证读出之后，结束信号PRCVEn变成“L”(时间t15)。在验证之后，假设确定具有要擦除的地址的存储块的擦除是充分的。在这种情况下，进行检索擦除存储块的操作，同时进一步递增存储块地址。如果存储块地址表示单元阵列中的最后地址，用于递增单元阵列的信号ARRAYINC＝“H”会输出，这样单元阵列ARRAY0未被选择，而下一单元阵列ARRAY1被选择(时间t16)。此后，对于单元阵列ARRAY1，进行相同的检索和验证操作。在图9的例子中，在检索阵列ARRAY1中是否存在选择存储块的过程中，未检测到选择存储块。因此，此时全部擦除操作结束。

当多个擦除选择存储块不是分散在多个单元阵列中时并且当擦除选择存储块集中在特定的单元阵列中时，该优选实施例是特别有效的。因为在对没有选择存储块的单元阵列更新地址的同时，检索不是无用的重复。由此，进行包括验证在内的擦除操作所需的时间可以缩短。这个效果随单元阵列增加而增强。

(第三优选实施例)

除了选择存储块检索步骤S23之外，第三优选实施例采用了与图8B中所示的第二优选实施例相同的操作流程。在批量擦除的多个存储块的操作中，要擦除的存储块地址被输入到地址寄存器5。在这个优选实施例中，如图10A中所示，设有阵列选择标记保持电路101，用于当输入要擦除的存储块地址时在其中存储阵列选择标记，阵列选择标记表示每个单元阵列1L或1R中存在擦除存储块。

图10B显示出图10A中所示的阵列选择标记保持电路101的结构的一个例子，它用于非易失性半导体存储器件中。如图10B中所示，阵列选择标记保持电路101包括锁存电路130和NOT门132。锁存电路130的数量与单元阵列1L和1R的数量相同。在图10B的例子中，对应于图8A中的两个单元阵列1L和1R，设置有两个锁存电路130。与单元阵列1L、1R对应的锁存电路130根据在擦除操作开始时从地址寄存器/计数器5输入的地址Arn，存储关于单元阵列1L、1R已被选择的信息。如上所述，地址Arn是地址Ar0-Arn的最高有效地址。

图10C显示出锁存电路130的结构的一个例子。如图10C中所示，锁存电路130包括NAND门130a-130c和NOT门130d。

图10D显示出一致性检测电路102的结构的一个例子。如图10D中所示，一致性检测电路102包括NOT门102a和NAND门102b-102d。在检索选择的阵列的过程中，一致性检测电路102比较地址Arn和阵列选择标记ARSEL0、ARSEL1。

如图10A-10D中所示，当地址Arn输入时，设定信号SET为“H”。根据设定信号SET为“H”时的地址Arn，关于单元阵列1L、1R已被选择的信息存储在锁存电路130中。起动信号EN界定了一个期间，在此期间中锁存电路130处于允许状态。阵列选择标记ARSEL0和ARSEL1从锁存电路130输出并且输入至一致性检测电路102。

一致性检测电路102被输入地址Arn以及阵列选择标记ARSEL0和ARSEL1。在检索选择的阵列时，一致性检测电路102将地址Arn与阵列选择标记ARSEL0和ARSEL1相比较，并且当对应于包括选择存储块的单元阵列的地址Arn输入时，输出检测信号ARSEL。检测信号ARSEL输入至图8A中所示的擦除控制电路8。

在该优选实施例中，在图8B中所示的流程图的步骤S23，单元阵列1L和1R中的擦除选择标记未被批量读出，但地址寄存器/计数器5顺序地计数直到地址Arn，并且一致性检测电路102将阵列选择标记保持电路101的阵列选择标记ARSEL0和ARSEL1与地址Arn相比较，随后，确定单元阵列是否包括选择存储块。其它处理过程的顺序与第二实施例中相同。

另外，在该优选实施例中，进行包括验证在内的擦除操作所需的时间可以与第二优选实施例相似地缩短。

(第四优选实施例)

虽然在前述的优选实施例中，构成存储单元阵列的多个单元阵列(区域)由阱分离，但本发明不局限于此。在此第四优选实施例中，多个单元阵列区域形成在同一阱中。图11A显示出存储单元阵列1和行译码器2的结构。图11B示意性地显示出图11A中所示存储单元阵列1的截面。

在该优选实施例中，存储单元阵列1不由阱物理性地分离。如图11B中所示，n型阱NW3形成在p型半导体衬底SS的表面上，p型阱PW3形成在n型阱NW3的表面上。存储单元阵列1在这个单个的p型阱PW3上形成。不过，存储单元阵列1由高于存储块地址的地址分成多个单元阵列区域。下面将具体地描述256Mb器件的一个例子，此器件具有地址Ar0-Ar24。在这种情况下，存储单元阵列1可以由最高有效地址Ar24的“L”和“H”分成上单元阵列区域1A和下单元阵列区域1B，如图11A中所示，这里假设地址Ar14-Ar24为存储块地址。位线连续地设置在存储单元阵列1中全部存储块上。

在如此由地址分成的上、下单元阵列区域1A和1B中，用于在数据擦除之后同时对上、下单元阵列区域1A和1B并行地进行存储块检索的公共总线BUS0和BUS1设置在各单元阵列区域1A和1B的全部存储块上。公共总线BUS0和BUS1对应于第一优选实施例中设置在左、右单元阵列区域中的公共总线BUSL和BUSR。

行译码器2具有与第一优选实施例中基本相同的结构，并且如图4中那样形成。行译码器2的存储块译码部分RD0、RD1、…、RD2047中的每一个都设有锁存电路41和放电路径44，锁存电路41用作擦除标记保持电路，放电路径44由锁存电路41保持的数据、输入存储块地址和定时信号控制，用于选择性地使公共总线BUS0和BUS1放电。其详细结构显示在图4中。放电路径44连接至上单元阵列区域1A中的公共总线BUS0和下单元阵列区域1B中的公共总线BUS1。

为了在存储块检索期间监视公共总线BUS0和BUS1的“H”和“L”，与第一优选实施例相似，在公共总线BUS0和BUS1的每一个中设置有选择存储块检测电路12。选择存储块检测电路12具有与图5中相同的结构。检索结果作为信号VBLKAn和VBLKBn(对应于第一优选实施例中的VBLKLn和VBLKRn)输出，这些信号表示每个单元阵列区域中选择存储块的存在。

另外，在该优选实施例中，除擦除存储块的检索之外的其它操作按常规方式进行。例如，可以如此进行数据擦除，即，对每个存储块进行复存储块(multi-block)擦除。在开始要擦除的擦除存储块的检索之后，最高有效地址是复选的，并且Ar24及其互补信号Ar24n同时变成“H”。因此，对于由地址Ar0-Ar23选择的单元阵列区域1A和1B的每一个区域的每两个存储块，检索同时并行地进行。存储块检索的结果由选择存储块检测电路12检测和输出。根据输出信号VBLKA和VBLKB进行擦验证。

图12是详细显示该优选实施例中数据擦除操作的流程图。由于其基操作与图6中所示的第一优选实施例中相同，下面将描述与图6的不同点。在选择存储块检索中，在第一优选实施例中确定左右单元阵列的选择的步骤S4-S6对应于该优选实施例中确定上、下单元阵列的选择的步骤S4’-S6’。如果在步骤S6’中确定上、下单元阵列区域1A和1B同时被选择，验证操作可以不同时进行，这样验证操作可以逐个顺序进行，因为上、下单元阵列区域1A和1B共同采用位线和读出放大器。

首先，验证具有地址Ar24＝“L”的单元阵列区域1A(步骤S91)，并且对验证进行确定(步骤S92)。如果确定为“否”，程序进行到步骤S13。如果确定为“是”，则验证具有地址Ar24＝“H”的下单元阵列区域1B(步骤S93)。随后的操作与第一优选实施例中相同。

如上所述，根据该优选实施例，即使存储单元阵列形成在单个阱中，如果在由存储单元阵列地址分成的多个单元阵列区域中设置用于检索存储块的公共总线，就可以对于多个单元阵列区域同时并行地进行存储块的检索，这样就可以加速数据擦除操作。

图13显示出一个例子，其中对于图11A中所示的选择存储块检测电路12的每根公共总线，为检测电路12a和12b设置有标记寄存器122a和122b，用于保持指示单元阵列区域1A和1B的每一个中选择存储块存在的标记。如果如此设置标记寄存器122a和122b，可以更有效地进行存储块的检索。即，由于在复存储块擦除中常常擦除连续的存储块，要擦除的存储块常常集中在任意一个单元阵列区域中。在这种情况下，对于与包括这些存储块的单元阵列区域相对应的标记寄存器122a和122b之一，设定标记＝“1”。由此，要擦除的擦除存储块的检索可以仅对其中保持标记＝“1”的单元阵列区域进行。因此，不需要进行存储块的无用检索，这样可以更快速地进行检索并且可以降低电功率消耗。

本发明并不局限于上述的优选实施例。例如，本发明不仅可以应用于NAND型EEPROM，而且本发明还可以应用于能够批量擦除多个要擦除的擦除存储块的NOR型、DINOR型、AND型和其它类型的EEPROM。

如上所述，根据本发明，可以提供这样的EEPROM，它能够缩短在数据擦除之后为验证操作进行选择存储块的检索所需的时间并且能够缩短进行整个数据擦除所需的时间。

Claims (17)

1.一种非易失性半导体存储器件，包括：

存储单元阵列，它被分成多个单元阵列区域，每个区域包括多个存储块，每个所述存储块中设置有电可重写的非易失性存储单元；

数据擦除部分，用于选择所述存储单元阵列的一个或多个所述存储块作为要被擦除的擦除存储块，以对选择存储块中的数据进行批量擦除；

擦除信息保持部分，它设置在所述存储单元阵列的每个所述存储块中，用于保持表示所述存储块是否为所述擦除存储块之一的擦除信息；

检索部分，用于对每个所述存储块顺序地阅读由所述多个单元阵列区域的每个区域中的所述擦除信息保持部分保持的所述擦除信息，以检测所述擦除存储块，当所述检索部分从所述擦除信息保持部分阅读所述擦除信息时，所述检索部分为各所述单元阵列区域中的每个所述存储块同时阅读所述擦除信息；和

擦除验证部分，用于对由所述检索部分检测的所述擦除存储块进行擦除验证，以确认所述存储单元的擦除状态，所述擦除验证部分时擦除不充分的所述擦除存储块重复数据擦除操作，并且所述擦除验证部分对由所述检索部分根据同时阅读的所述擦除信息检测的所述擦除存储块并行地进行所述擦除验证。

2.根据权利要求1的非易失性半导体存储器件，其中，当所述检索部分从所述擦除信息保持部分阅读所述擦除信息时，所述检索部分从包含在所述存储单元阵列中的全部所述单元阵列区域中为每个所述存储块同时阅读所述擦除信息。

3.根据权利要求1的非易失性半导体存储器件，其中，所述检索部分包括：

公共总线，每根总线设置在所述存储单元阵列的每个所述单元阵列区域中，每根所述公共总线连接至所述擦除信息保持部分；和

选择存储块检测电路，它连接至所述公共总线，用于监视所述公共总线，以检测每个所述存储块是否是在所述数据擦除过程中选择的对应的所述擦除存储块。

4.根据权利要求3的非易失性半导体存储器件，包括放电路径，当所述检索部分从所述擦除信息保持部分读出所述擦除信息时，对于在所述数据擦除过程中选择的所述擦除存储块，放电路径用于使所述公共总线放电。

5.根据权利要求1的非易失性半导体存储器件，其中，所述存储单元阵列的所述多个单元阵列区域是由阱相互分离的。

6.根据权利要求1的非易失性半导体存储器件，其中，所述存储单元阵列的所述多个单元阵列区域形成在单个阱中并且通过分配地址而相互分离。

7.一种非易失性半导体存储器件，包括：

存储单元阵列，它被分成多个单元阵列区域，每个区域包括多个存储块，每个所述存储块中设置有电可重写的非易失性存储单元；

数据擦除部分，用于选择所述存储单元阵列的一个或多个所述存储块作为要被擦除的擦除存储块，以对选择的存储块中的数据进行批量擦除；

擦除信息保持部分，用于为每个所述单元阵列区域保持表示各所述单元阵列区域是否包括一个所述擦除存储块的单元阵列擦除信息；

检测部分，用于从所述擦除信息保持部分阅读所述单元阵列擦除信息，以检测在每个所述单元阵列区域中是否存在至少一个所述擦除存储块；和

擦除验证部分，用于对由所述检测部分检测的存在所述擦除存储块的所述单元阵列区域中的所述擦除存储块进行擦除验证，以确认所述存储单元的擦除状态，对所述擦除存储块的所述擦除验证是通过时每个所述存储块顺序地阅读所述擦除信息而进行的，并且对擦除不充分的所述擦除存储块重复数据擦除操作。

8.根据权利要求7的非易失性半导体存储器件，其中，根据当所述数据擦除部分进行所述数据擦除时输入地址寄存器的地址，所述擦除信息保持部分产生并且保持所述单元阵列擦除信息。

9.根据权利要求7的非易失性半导体存储器件，其中，所述存储单元阵列的所述多个单元阵列区域是由阱相互分离的。

10.根据权利要求7的非易失性半导体存储器件，其中，

用于阅读所述擦除信息的所述检测部分通过所述擦除信息保持部分保持于所述多个单元阵列区域的每个区域中，以检测在各所述单元阵列区域中是否存在一个所述擦除存储块。

11.根据权利要求10的非易失性半导体存储器件，其中，所述检测部分批量阅读由所述单元阵列区域之一中的所述擦除信息保持部分保持的所述擦除信息。

12.根据权利要求10的非易失性半导体存储器件，其中，所述检测部分包括：

公共总线，每根总线设置在所述存储单元阵列的每个所述单元阵列区域中，每根所述公共总线连接至所述擦除信息保持部分；和

选择存储块检测电路，它连接至所述公共总线，用于监视所述公共总线，以检测每个所述单元阵列区域是否包括至少一个所述擦除存储块。

13.根据权利要求12的非易失性半导体存储器件，包括放电路径，当所述擦除信息从所述擦除信息保持部分被读出时，对于在所述数据擦除过程中选择的所述擦除存储块，放电路径用于使所述公共总线放电。

14.根据权利要求12的非易失性半导体存储器件，其中，所述存储单元阵列的所述多个单元阵列区域是由阱相互分离的。

15.一种用于非易失性半导体存储器件的数据擦除控制方法，所述存储器件具有存储单元阵列，此存储单元阵列被分成多个单元阵列区域，每个区域包括多个存储块，每个所述存储块中设置有电可重写的非易失性存储单元，所述数据擦除控制方法包括以下步骤：

数据擦除步骤，用于选择所述存储单元阵列的一个或多个所述存储块作为擦除存储块，以对选择的存储块中的数据进行批量擦除；

擦除信息保持步骤，用于将擦除信息保持在擦除信息保持部分中，所述擦除信息保持部分设置在所述存储单元阵列的每个所述存储块中，所述擦除信息表示所述存储块是否为所述擦除存储块之一；

检索步骤，用于对每个所述存储块顺序地阅读保持在所述多个单元阵列区域的每个区域中的所述擦除信息保持部分中的所述擦除信息，以检测所述擦除存储块，当从所述擦除信息保持部分阅读所述擦除信息时，所述检索步骤为各所述单元阵列区域中的每个所述存储块同时阅读所述擦除信息；和

擦除验证步骤，用于对在所述检索步骤中检测的所述擦除存储块进行擦除验证，以确认所述存储单元的擦除状态，所述擦除验证步骤对擦除不充分的所述擦除存储块重复数据擦除操作，并且所述擦除验证步骤对根据由所述检索步骤同时阅读的所述擦除信息检测的所述擦除存储块并行地进行所述擦除验证。

16.一种用于非易失性半导体存储器件的数据擦除控制方法，所述存储器件具有存储单元阵列，此存储单元阵列被分成多个单元阵列区域，每个区域包括多个存储块，每个所述存储块中设置有电可重写的非易失性存储单元，所述数据擦除控制方法包括以下步骤：

数据擦除步骤，用于选择所述存储单元阵列的一个或多个所述存储块作为要被擦除的擦除存储块，以对选择的存储块中的数据进行批量擦除；

擦除信息保持步骤，用于对每个所述单元阵列区域在擦除信息保持部分中保持单元阵列擦除信息，所述单元阵列擦除信息表示是否每个所述单元阵列区域包括一个所述擦除存储块；

检测步骤，用于从擦除信息保持部分阅读所述单元阵列擦除信息，以检测在各所述单元阵列区域中是否存在至少一个所述擦除存储块；和

擦除验证步骤，用于对在所述检测步骤中检测的存在所述擦除存储块的所述单元阵列区域中的所述擦除存储块进行擦除验证，以确认所述存储单元的擦除状态，对所述擦除存储块的所述擦除验证是通过对每个所述存储块顺序地阅读所述擦除信息而进行的，并且对擦除不充分的所述擦除存储块重复数据擦除操作。

17.根据权利要求16的数据擦除控制方法，其中，

用于阅读所述擦除信息的所述检测部分通过所述擦除信息保持部分保持于所述多个单元阵列区域的每个区域中，以检测在各所述单元阵列区域中是否存在一个所述擦除存储块。

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