CN1043275C

CN1043275C - 半导体存储装置

Info

Publication number: CN1043275C
Application number: CN94114816A
Authority: CN
Inventors: 佐藤弘; 吉田敬一; 搦川哲也
Original assignee: Hitachi Ltd
Current assignee: Renesas Electronics Corp
Priority date: 1993-07-26
Filing date: 1994-07-25
Publication date: 1999-05-05
Anticipated expiration: 2014-07-25
Also published as: KR960005618A; US5473570A; US5654916A; JP3432548B2; TW376520B; JPH0745087A; KR100368195B1; KR100377646B1; US5699311A; CN1102903A

Abstract

有一种半导体存储装置，其中包括存储晶体管的存储阵列的众多数据线分成众多的块，这些存储晶体管按照所存数据被安排成矩阵形式并具有高或低的阈电压，以及其中检测放大器用于在时间上分散地放大信号。分别对应于奇数和偶数的相邻的数据线的第一和第二检测放大器组如此安排，以便在第一组检测放大器送出输出信号时，将字线加以切换，同时另一组检测放大器完成操作，将对应于所切换的字线的存储单元中所读出的信号分别予以放大。

Description

半导体存储装置

本发明涉及半导体存储装置，更具体地，例如涉及到有效地用于高速读取的批量EEPROM(可电擦除和可编程只读存储器)的技术。

批量EEPROM是非易失存储装置，它的功能是进行操作，用电的方法成批地擦除一个芯片上形成的所有存储单元，或擦除其中几组存储单元。

这样的批量EEPROM在下列资料中都曾提到：1980年IEEE国际固态电路会议论文集第152-153页；1987年IEEE国际固态电路会议论文集第76-77页；和1988年第23卷IEEE固态电路杂志第1157-1163页。

图27是1987年国际电子装置会议支所报告的一个批量EEPROM单元的剖面结构图。在结构上该存储单元和任何普通存储单元都很相似；换句话说，它包括一个双层门结构中的绝缘门场效应管(以后称为MOSFET或简称为晶体管)。在图27中，参考数码8代表一个P型硅基片，11代表在硅基片8上形成的P型扩散层，10代表在硅基片8上形成的低密度N型扩散层，以及9代表分别在P型和N型扩散层11、10上形成的N型扩散层。还有，参考数码4代表通过P型硅基片8在薄氧化膜7上形成的浮动门，6代表通过氧化膜7在浮动门4上形成的控制门，3代表漏电极，以及5代表源电极。换句话说，图27的存储单元是在N沟道双层门结构中用MOSFET生成的，数据存放在晶体管内，实际上数据是作为阈电压的参量存放在晶体管内。

除非特别注明，下面所描述的例子中用于存放数据的晶体管(以后称之为晶体管)都是N沟道型。将数据通过程序写入图27中的存储单元的操作和EPROM的操作类似。换句话说，程序写入的操作是如下完成的：将接连到漏电极3的漏区9附近所产生的热载体注入浮动门4。由于程序写入操作，从控制门6的角度看，存储晶体管的阈电压比不进行程序写入操作时要高。

另一方面，在擦除操作中，由于在源电极5上加了高电压，在控制门4和连至源电极5的源区9之间产生了高电场。利用隧道现象通过薄氧化膜7在浮动门4内存储的电子即通过源区9被拉入源电极5。因此，所存储的数据即被擦除。换句话说，从控制门6的角度看，擦除操作降低了存储晶体管的阈电压。

在读取操作中，加到漏电极3和控制门6上的电压相对地限于小的数值，以防止对存储单元有微弱的程序写入，也就是，阻止不希望的载体注入浮动门4。例如，低如1伏的电压加在漏电极3上，和低如5伏的电压加主控制门6上。这些电压施加上去，用于检测流往存储晶体管的沟道电流的大小和用于决定在存储单元内所存数据是“0”还是“1”。

上面所述的存储晶体管的读取操作所完成的一个存储周期慢至大约1μs。本发明者特别注意下列事实：当数据输出时，下一个地址可能输入数据，他们并且考虑数据会以高速连续串行读出。

本发明的一个目的是提供一种半导体存储装置，它能用于高速串行读取数据并能减少峰值电流。

本发明的另一个目的是提供一种半导体存储装置，它能用于减少相邻的数据线至数据线的耦合效应。

参照以下描述和附图，将能更清楚地了解本发明的这些和其他目的以及新特点。

本发明的目的可由下述装置完成：一个半导体存储装置，其中众多的包括存储半导体的存储阵列的数据线排列成矩阵形式，同时这些按照所存数据而具有高或低阈电压的数据线分成众多块；以及用于放大信号的检测放大器，它们在时间上分散地完成放大操作。此外，对应于相邻数据线的奇数和偶数线安排了第一组和第二组检测放大器，它们作如下安排：当一组检测放大器送出输出信号时，字线即进行切换，此时另一组检测放大器被安排去完成放大信号的操作，所放大的信号是从对应于所切换的字线的存储单元内读出的。

利用上述半导体存储装置，由于检测放大器在时间上分散操作，因此峰值电流是可以减少的，又由于交替地对奇数和偶数数据线完成读操作，所以相邻数据线至数据线的耦合噪音可以减少，以及可以有效地完成连续串行高速操作。

图1是实施本发明的批量EEPROM的框图。

图2是上述存储器的底板和它的外设的原理线路图。

图3是用于解释根据本发明的半导体存储装置的数据线和检测放大器之间的关系的线路图。

图4是用于解释根据本发明的半导体存储装置的数据线和检测放大器之间的关系的另一个线路图。

图5是用于解释根据本发明的半导体存储装置的数据线和检测放大器之间的关系的又一个线路图。

图6是在本发明之前所了解到的数据线和检测放大器例子的线路图。

图7是一个基本波形图，用于解释根据本发明的半导体存储装置内部电路的读操作。

图8是用来解释对应于图3实施例的读操作例子的波形图。

图9是根据本发明的半导体存储装置的连续读操作的时序图。

图10是根据本发明的半导体存储装置的另一个连续读操作的时序图。

图11是根据本发明的半导体存储装置的又一个连续读操作的时序图。

图12是用于解释对应于图9操作模式的内部线路的操作的流程图。

图13显示用于解释对应于图10操作模式的内部线路的操作的流程图。

图14显示用于解释对应于图10操作模式的内部线路的操作的流程图的剩余部分。

图15显示用于解释对应于图11操作模式的内部线路的操作的流程图的一部分。

图16显示用于解释对应于图11操作模式的内部线路的操作的流程图的另一部分。

图17显示用于解释对应于图11操作模式的内部线路的操作的流程图的剩余部分。

图18是实施本发明的另一个半导体存储装置的主要部分的框图。

图19是用于解释根据本发明的半导体存储装置的数据线和差动检测放大器间的关系的线路图。

图20是用于解释根据本发明的半导体存储装置的数据线和差动检测放大器间的关系的另一个线路图。

图21是用于解释图20线路操作例子的波形图。

图22是用于解释根据本发明的半导体存储装置的数据线和差动检测放大器间的关系的又一个线路图。

图23是用于解释图22线路操作例子的波形图。

图24是用于解释根据本发明的半导体存储装置的另一个读取线路的框图。

图25是用于解释根据本发明的半导体存储装置的数据线和检测放大器间的关系的又一个线路图。

图26是例如使用根据本发明的半导体存储装置的微机那样的数据处理系统的框图。

图27是常规存储单元的例子的原理剖面图。

图28是存储单元的另一个例子的原理剖面图。

图1是实施本发明的批量EEPROM的框图。任何已知的半导体集成电路技术可用于在一块半导体基片上形成每一块如图1所示线路块，虽然不必要限定，但基片材料可以是单晶硅。

根据本实施例，虽不必限定，但存储器陈列可包括4块存储器底板MAT。每块存储器底板具有副译码器SUB-DCR，用于产生字线WL选择信号。为了实现集成度，字线与字线的间距做得很窄，同时存储器底板MAT间的副译码器为两侧的存储器底板MAT产生字线选择信号。如解释图所示，存储器底板MAT的字线交替地接至两个副译码器SUB-DCR，后者把存储器底板MAT夹在中间。

下面显而易见，主译码器MAN-DCR的线路用于形成信号，后者用于选择一个选择MOSFET，从而选择众多的有储单元，该线路还用于设置副译码器SUB-DCR的选择和非选择级别。门译码器GDCR产生信号用于选择由主译码器MAN-DCR选择的一个存储块中的一个存储单元。

虽不必限定，但在存储底板MAT中形成的存储晶体管可同时完成擦除和程序写入操作，这是通过将电荷注入浮动门並使它依靠隧道电流从那里发射电荷而完成的。此外，存储晶体管可利用如图27所示的隧道电流来完成擦除操作。

虽不必限定，但检测放大器SA如以后看得清楚的那样，可分成两组，而每个检测放大器SA的放大操作则由检测放大器控制电路SAC加以控制。虽不必限定，但做了以下安排：两组检测放大器都在最初读周期内和在随后伴随着字线切换的连续读取的时候加以激励，字线切换是在下列时刻进行的：在一组检测放大器的读取信号结束和一组检测放大器的放大操作开始后，另一组检测放大器SA提供一个串行信号的时刻。

检测放大器SA有锁存功能，当它从数据线接收到放大操作必需的读信号时，它和数据线脱开，以便放大接收到的信号並保持所放大的信号。因此，由Y门线路YG所选信号即通过数据输出缓冲OB加以输出。与这类信号输出操作的同时，对应于下一个地址的字线切换可如以前所述那样进行。

状态寄存器SREG利用TS信号接收状态数据，而在必要时从外面通过数据输出缓冲OB显示操作状态。根据本发明，完成连续访问操作和以前提到的程序写入/擦除操作。提供了状态寄存器SREG，因为需要在每个操作期间从外面了解内部状态。

电压发生线路VG用作DC-DC转换器，它在接收到线路的例如5V的电流电压VCC和接地电位VSS时对控制信号TV作出响应，提供不同电压Vpw、Vpv、Vew、Ved、Vev和Vr，这些电压分别对程序写入、读取和擦除操作都是重要的。

地址缓冲ADB从外部终端取得地址信号Ai，並使地址锁存器ALH保持地址信号。信号TA是个控制信号，用于将地址信号锁存，而TSC信号是内部串行时钟信号。

地址发生线路ADG对内部串行时钟信号TSC作出响应，完成地址步进动作，该时钟信号TSC是和由外部提供的时钟信号SC同步地产生的。地址发生线路ADG产生地址信号Ayo，以用于激励对应于奇数数据线的检测放大器SA，产生地址信号Aye，以用于激励对应于偶数数据线的检测放大器SA，和产生字线切换信号AC。换言之，用于后续的连续访问的地址信号按照时钟信号SC在内部产生，根据本实施侧，只将指定的始起地址输入到半导体存储装置，即可从外部终端获得时钟信号SC。前面提到的信号Ayo和Aye,AC和/AC提供给放大器控制线路SAC。信号A C带的符号/表示这是一个带杠信号，它的低电平是激励电平；这个准则也适用于其他信号。

Y门YG对Y串中的地址信号Ay作出响应，产生信号以便在读取操作时选择一条数据线，並且选择用于放大有关检测放大器的信号，以及将放大信号传送给数据输出缓冲OB。Y门YG也产生信号，用于在程序写入操作中选择一条数据线，该Y门向数据线输送一个信号，该信号对应于由数据输入缓冲IB提供的程序写入数据。

命令译码器CDCR解译由数据输入缓冲IB提供的命令，並且如后面所解释的那样，向控制线路CONT传送命令数据Di。信号TC是一个命令译码控制信号，用于获取命令和控制译码器。

在接收到芯片赋能信号/CE，输出赋能信号/OE，写赋能信号/WE，时钟信号SC和复位信号RS后，控制线路CONT产生内部线路操作所需的不同定时信号。信号XM是主译码控制信号，它在程序检验时刻用于切换正/负逻辑；信号TXG是门译码控制信号；信号TV是电流线路控制信号；信号TA是用于控制地址锁存操作的地址缓冲控制信号；和信号TI是用于控制获取数据和命令的数据输入缓冲控制信号。

信号TO是用于控制输出数据的数据输出缓冲控制信号；信号TC是用于获取命令和控制译码器的命令译码器控制信号；信号TS是用于控制状态寄存器SREG的设置状态位和复位的状态寄存器控制信号；信号TSA是用于控制激励定时的检测放大器控制信号；信号TSC是内部串行时钟信号；以及信号AC是字线切换信号。

此外，由地址锁存器ALH送至主译码器MAN-DCR的信号AXOX系列中的地址信号，用于指定被选存储块；由地址锁存器ALH送至门译码器GDCR的信号Axi是X系列中的地址信号，用于在一个存储块内指定一条字线；以及送至Y门YG的信号Ay是Y系列中的地址信号。

电压Vpw是程序写入时刻的字线电压；Vpv是检验时刻的字线电压；Vew是擦除时刻的字线电压；Ved是擦除时刻的数据线电压；以及Vr是数据线预充电电压。

信号Oi是从数据输出缓冲OB来的输出数据；信号Do是状态数据；以及信号Di是命令数据。此外，信号RDY/BUSY是用于输出芯片状态的信号。

图28是批量EEPROM的另一个存储单元的原理剖面图。

图28中，P-Sub代表P型硅基片；SSL代表用n⁺型扩散层形成的副源线；SR是存储单元的源区； DR是存储单元的漏区；以及DSL是用n型扩散层形成的副数据线。源区SR是用P⁺和n^-型扩散层形成的，和漏区DR是用像副数据线DSL那样的n型扩散层形成的。漏区DR相对于源区讲是非对称的。此外，FG代表通过氧化膜12在P型硅基片上形成的浮动门；CG代表通过氧化膜13在浮动门上形成的控制门。利用通过位于浮动门FG和源区DR间的氧化膜12的隧道现象，可以完成向和从如图28所示存储单元的程序写入和擦除数据的操作。在擦除操作中，电荷从漏区DR注入至浮动门FG，而在程序写入操作中，如此注入浮动门FG的电荷从漏区DR排出。相对于门而言，写入和擦除操作中所施加的源和漏电压可参见将要介绍的表1。

此例中，门电压加在控制门CG上；源电压加在源区SR上；以及漏电压加在漏区DR上。

图2是以前所述存储底板及其外设的原理线路图。存储单元是图28的层叠式门结构中的一个MOSFET，不然就是和图27所示类似的层叠式门结构中的一个MOSFET。根据本实施例，利用通过薄氧化膜的隧道电流，可完成程序写入和擦除两项操作。

众多存储MOSFET在将它们的漏和源改作公共用途时组合成一块。存储MOSFET的公共漏通过选择MOSFET接至数据线DL。存储MOSFET的公共源通过“选择MOSFET”获得线路的接地电位。存储MOSFET的控制门接至字线WL。“选择MOSFET”由平行扩展至字线WL的选择线所选择。换言之，“选择MOSFET”可看作由主译码器MAN-DCR所选的主字线。

按照上述安排将存储单元分成块，每一块线路的接地电位通过“非选择MOSFET”送至副数据线DSL和刻源线SSL，这可减少施加于非选择性存储单元上的应力。换言之，在字线被选择的存储单元内数据线设为非选择性，或在字线设为非选择性的存储单元内数据线设为选择性，这样一来在程序写入或擦除操作中将不许写入或擦除电压加到应保持数据的存储单元上去。其结果是应力只施加于块内少数存储单元上。

根据本实施例，相邻的数据线DL分成奇数和偶数线，同时相应地提供了短MOSFET。短MOSFET安排成交替地选择奇数和偶数数据线，並通过将非选择性数据线DL设置于线路接地电位的固定电平，用于减少相邻数据线DL之间的相互耦合噪音。为了处理如此安排的数据线，Y门YG也分为奇数和偶数组以用于选择，这相对于用于放大数据线DL上的读取信号的检测放大器而做的。后面将清楚看到，Y门YG用迁移MOSFET形成。

由主译码器MAN-DCR选择的块中的一个存储单元由副译码器SUB-DCR进一步选择，后者在块中选择一条字线。像这样的一个字线选择信号由门译码器GDCR所形成。换言之，在接收到选择/非选择电平后，副译码器SUB-DCR形成字线选择/非选择驱动信号，而该选择/非选择电平是根据由主译码器MAN-DCR形成的操作模式所决定的。

表1

读取程序写入擦除

vg Vcc -10V 12V选择 Vd 1V 4V -4V

Vs 0V 开路 -4V

Vg 0V/开路 Vcc/0V 0V/0V非选择 Vd 1V/开路 0V/开路 -4V/开路

Vs 0V/开路开路/开路 -4V/开路

上面表1显示了在读取、写入(程序)和擦除模式中每一个模式的存储MOSFET的门电压(字线WL)Vg、漏电压Vd和源电压Vs。考虑到门、漏电压Vg、Vd和电压Vs的相对电压关系，通过一层薄的门绝缘膜产生隧道电流，以便将电荷注入浮动门或使浮动门排出电荷，从而通过改变阈电压来完成写入和擦除操作。表1中，用/隔开的两个电压或两类状态对应于非选择时刻的选择/非选择块。

图3是用于解释根据本发明的数据线和检测放大器之间关系的线路图。图3中，通过例子显示了4条数据线DL0-DL3和相应的4个检测放大器SA。数据线DL0-DL3分为偶数数据线DL0,DL2和奇数数据线DL1,DL3。为偶数数据线DL0、DL2提供了用于接收预充电电压Vro的MOSFET，同时为奇数数据线DL1、DL3提供了用于接收预充电电压Vr₁的MOSFET。这样一来，每条偶数和奇数数据线可以为单独的读取操作进行预充电。

偶数数据线DL0、DL2通过由选择信号FO切换控制的迁移MOSFET(TRMOS)分别接至检测放大器SA。奇数数据线DL1、DL3通过由选择信号F1切换控制的迁移MOSFET(TRMOS)分别接至检测放大器SA。检测放大器SA的输出信号通过由选择信号Y0-Y3切换控制的Y门YG分别提供。这样一来，存储底板或存储阵列的数据线分成两组：奇数和偶数组，它们对选择信号F0和F1作出响应，可以分别完成时间分布存储单元的读取操作。在同一个存储底板MAT中的检测放大器SA和数据线DL是不同时激励的理由如下：

由于奇数和偶数检测放大器SA交替地激励，可交替地从存储单元读入信号並放大。如图3中斜线所示，例如，在对应于已完成操作的奇数数据线DL1和DL3的检测放大器SA中字线WL由一条切换到另一条，同时从存储单元中取出读取信号以便进一步操作，此时由对应于偶数数据线DL0和DL2的检测放大器提供放大了的读取信号。

当检测放大器分成两组並如上所述安排在时间上分散地完成放大操作时，伴随着检测放大器的放大操作的峰值电流在时间上分割开，因此事实上减少了一半。

从存储底板一侧的存储单元来的读取信号並不同时出现在相邻的数据线上。换言之，耦合噪音实际上能依靠屏蔽效应加以消除，该屏蔽效应可通过将非激励的数据线设置于固定电平而获得，正如利用图2中短MOSFET得到线路的接地电位的例子那样。像这样的减少耦合噪音，有可能不考虑数据线DL之间的寄生电容，因此数据线至数据线的间距可做得尽可能地窄。结果是，就有可能得到存储阵列的更大集成度。

可以不像利用短MOSFET的线路接地电位例子那样将非激励数据线设置为固定电平，作为代替，可以将它置于浮动状态。本例中由于提供了处于浮动状态的数据线DL，相邻的激励的数据线DL之间的寄生电容能大幅度地减少。此外，处于浮动状态的数据线和线路的接地电位之间存在的寄生电容的功能类似于允许噪音分量引开至线路的接地电位，並在实际上可以忽略在相邻的激励的奇数或偶数数据线DL之间所产生的噪音。

图4是用于解释根据本发明的数据线和检测放大器之间关系的另一个线路图。如图4所示，分别为相邻两组DL0、DL1和DL2、DL3提供MOSFET，后者用于接收预充电电压Vr₀和Vr₁。这样一来，每两条相邻数据线可能有用于独立读取操作的预充电操作。

如此分组的两条数据线DL0、DL1通过由选择信号F0所切换控制的迁移MOSFET(TRMOS)接至有关的检测放大器SA，同时剩下的两条数据组DL2、DL3通过由选择信号F1所切换控制的迁移MOSFET(TRMOS)接至有关的检测放大器SA。检测放大器SA的输出信号通过也是由选择信号Y0-Y3所切换控制的Y门YG加以输出。

以上安排基本上相似于图3所示内容，但不像图3那样将数据线分成奇数和偶数线，相反地而是将相邻两条线组合在一起。即使在这种安排下，有可能通过激励检测放大器将峰值电流减半，还可能通过切换字线达到高速连续访问。再有，由于只在两组数据线之间产生数据线至数据线的耦合，因此噪音的实际效果比相邻左和右数据线所产生的耦合噪音小。

图5是用于解释根据本发明的数据线和检测放大器间的关系的又一个线路图。图5所显示的例子中数据线分成四条DL0-DL3。对应于伴随着相应的预充电MOSFET的数据线，还提供了四种预充电电压Vr₀-Vr₃。这样一来，每条数据线DL0-DL3都有可能具有独立读取操作的预充电操作。

四条数据线DL0-DL3通过由选择信号F0-F3所切换控制的迁移MOSFET(TRMOS)分别接至检测放大器SA。检测放大器SA的输出信号通过也由选择信号Y0-Y3所切换控制的Y门YG加以输出。

在本实施例中由于数据线被四等分，Y门YG的选择信号Y0-Y3和选择信号F0-F3可由同样的地址译码信号形成。在数据线DL这样四等分后，由于检测放大器同时也能四等分，伴随着检测放大器的激励的峰值电流也可进一步减小。即使当非激励数据线不施加固定电平而保留浮动状态时，在激励的数据线之间同时有三条数据线处于浮动状态，这时不需附加短MOSFET即可实际上消除耦合噪音。

偶然地，当数据线DL不按图6所示那样划分时，则数据线DL0-DL3的预充电操作，检测放大器SA的同时操作导致的存储单元的读取操作和数据线DL0-DL3之间的寄生电容，这些都会使从存储单元来的读取信号产生波动，因而互相影响。在最坏情况下，当数据线DL1应保持在预充电电平而连至数据线DL1的存储晶体管处于断开状态时，相邻数据线DL0、DL1都被改变至低电平，此时数据线DL1的电位被耦合所降低。相对于参考电位讲，耦合减少了一个电平幅度，如果情况更坏，当做出低电平决定时会产生误操作。

当检测放大器同时激励时，很大峰值电流会流入线路。该峰值电流也流经在半导体集成电路中形成的电源线，而由于连线的分布电阻和电感元件，该峰值电流在线路的电源电压和接地电位中产生噪音。在读取操作中为了不使存储晶体管丢失所存数据，漏电压保持在1V的低值。由于从存储晶体管读至数据线的信号幅值相对地小，电源中噪音的影响是使检测放大器的操作范围变小了。

作过尝试将元件微型化，以增加存储容量。由于流入存储晶体管的电流很小，一批MOSFET和相似元件接至一条数据线，从而产生大的寄生电容。由于这个原因，从被选存储晶体管读到数据线的信号电平的变化是缓慢的，当要完成高速读取操作时，在读至数据线的信号电平增加得足够大以前，检测放大器SA需要激励。因此，由噪音造成的检测放大器的操作范围的缩小是不可忽略的。另一方面，为了保证检测放大器的操作范围，可根据本专利申请同时使用存储底板的划分开的数据线和划分开的检测放大器，並在时间上分散地激励这些检测放大器，以达到高速读取的目的。通过交替地激励划分开的数据线和检测放大器，可以高速实现伴随着字线切换的连续访问。

图7是用于解释根据本发明的半导体存储装置的内部线路的读取操作的基本波形图。当芯片赋能信号/CE从高电平改变至低电平时，地址缓冲即被激励，同时地址信号Ai即被读入。虽未显示，读入的地址信号存放在地址锁存线路中。

读入的地址信号使字线得以选择，並启动预充电操作。换言之，所选字线从零设为选择电平Vcc。而相对于数据线DL的大约1V的预充电电平讲，预充电MOSFET的阈电压Vthn将预充电电压Vr提高。换言之，预充电MOSFET用作源跟随器线路，並将数据线DL设为预充电电平Vr-Vthn。

当数据线DL设置在预充电电平时，预充电电压Vr设置在低电平，同时预充电MOSFET被关断。当相对于字线WL的选择电平而言，存储MOSFET的阈电压具有高值时，数据线DL的电位保持为高电平(预充电电平)，同时所存数据“0”被读出。当相对于字线WL的选择电平而言，存储MOSFET的阈电压具有低电平时，数据线DL的电位被拉至低电平，同时所存数据“1”被读出。

当数据线DL的寄生电容相对很大时，流入处于“on”状态的存储MOSFET的电流很小，同时在经过一段时间后迁移MOSFET(TRMOS)被接通，该段时间被设置以便获得检测放大器操作所必需的信号幅值。当迁移MOSFET处于“on”状态时，向检测放大器SA提供读取信号，从而实现放大操作。当数据线DL保留高电平(预充电电平)时，它被放大至电源电压Vcc的电平，而当它处于低电平时，它被放大至线路的接地电位的电平。

虽不必限定，但检测放大器SA的放大输出可保存在输出单元的锁存电路中。Y选择信号用于选择一个检测放大器，同时输出电平通过数据输出缓冲进行反相，即所存数据“1”作为高电平输出，而所存数据“0”作为低电平输出。

图8是用于解释对应于图3实施例的读取操作例子的波形图。图8显示伴随着字线切换的连续读取操作的例子。

当初始周期内选择字线WL0时，所有数据线DL0-DL3都激励，接着所有检测放大器也都激励。到这一步为止，以前的操作波形的细节和图7所示波形是相似的。图8中预充电电压Vr和用于选择迁移MOSFET的信号用虚线标出。然后产生了选择信号Y0並输出了对应于数据线DL0的数据Dout，接下去产生了选择信号Y2並输出了对应于数据线DL2的数据Dout。

接着，与输出数据Dout的同时，将字线切换，该输出的数据对应于奇数数据DL1，而后者又对应于选择信号Y1。换言之，字线WL0成为非选择性，作为代替，选择了对应于下一个地址的字线WL1。根据选择字线WL1的操作，在读取操作结束时，在偶数数据线DL0和DL2上进行预充电操作和检测放大操作。对字线切换作出响应，正在输出数据的奇数数据线DL1和DL3的迁移MOSFET被关断。换言之，就输出对应于奇数数据线DL的数据Dout而言，由检测放大器SA所保持的数据依次被输出。

在对应于数据线DL1的数据Dout输出之后，接着对选择信号Y3作出响应，输出对应于数据线DL3的数据Dout。然后重新产生选择信号Y0，並输出对应于字线WL1的数据线DL0的数据Dout。这个时候，作为选择字线WL2操作的结果的读至数据线DL1和DL3的信号由检测放大器加以放大。此后，作为对选择信号Y2、Y1和Y3的响应，连续输出对应于数据线DL2、DL1和DL3的数据Dout。在对应于偶数数据线DL2的数据Dout的输出结束时，重新切换字线。

图9是根据本发明的半导体存储装置的连续读取操作的时序图。虽不必限定，但可将芯片赋能信号/CE和写入赋能信号/WE两者都设置为低电平，以便从输入数据Ii中获得命令。当该命令指定输入一组起始和末尾地址的模式时，将/CE单独设为低电平或将它和/WE一起设为低电平，即可获得起始地址STA1和末尾地址FDA1。

当信号/CE设为低电平时，将/WE复位至高电平，以便获取时钟信号SC。相应地，从对应于起始地址STA1的数据D0开始，直至对应于末尾地址EDA1的数据D7，这一连续串行数据可在与时钟信号SC的同步中获得。

图10是根据本发明的半导体存储装置的另一个连续读取操作的时序图。如前所述，类似地将芯片赋能信号/CE和写入赋能信号/WE两者都设置为低电平，可从输入数据Ii中获取命令。当该命令指定输入两组起始和末尾地址的模式时，将/CE单独设为低电平或将它和/WE一起设为低电平，即可获取第一起始和末尾地址STA1、EDA1和第二起始和末尾地址STA2、EDA2。

当信号/CE设为低电平时，/WE复位为高电平，以便获取时钟信号SC。相应地，输出数据Oi首先将对应于第一起始地址STA1的数据D0直至对应于第一末尾地址EDA1的数据，根据和时钟信号SC的同步，顺序而串行地输出，然后将分别对应于第二起始地址STA2的数据直至对应于第二末尾地址EDA2的数据，类似地串行地输出。图10中是对应于第一起始地址STA1的数据D0-D4的波形图例子。

图11是根据本发明的半导体存储装置的又一个连续读取操作的时序图。如前所述，将芯片赋能信号/CE和写入赋能信号/WE两者都设为低电平，即可类似地从输入数据Ii获取命令。在此命令下，可实现下列三种读取操作。将/CE单独设为低电平或将它和/WE一起设为低电平，即可获取起始地址START AD。

在第一模式中，一条字线的数据串行地读出。换言之，当信号/CE设为低电平时，/WE复位为高电平，以便获取时钟信号SC。相应地，输出数据Oi将对应于所选字线的起始地址START AD的数据D0直至对应于Y系列中的末尾地址的数据，根据与时钟信号SC的同步，顺序地输出。

在第二模式中，同一块中存储单元的数据是串行读出的。换言之，当信号/CE设为低电平时，/WE复位为高电平，以便获取时钟信号SC。相应地，输出数据Oi将对应于起始地址START AD的数据D0直至对应于块中最后一条字线的Y系列中末尾地址的存储单元所存数据，根据与时钟信号SC的同步，顺序地输出。如果起始地址START AD对应于最后一条字线，这个例子事实上等于第一模式。

只要一直提供时钟信号SC，第二模式的串行读取操作就一直进行。换言之，当/CE设为低电平时，/WE复位为高电平，以便提供时钟信号SC。相应地，输出数据Oi使数据能不断读出，直至对应于起始地址START AD的数据D0所提供的时钟信号SC被停止时结束。图11中显示了每个模式中从起始地址START AD直至D0-D9的顺序波形图的例子。

图12是用于解释对应于上面图9的操作模式的内部线路操作的流程图。当通过命令作出多选择模式的决定时，Y系列中的偶数和奇数地址Ye和Yo都加以复位，以便决定是否遵循1组模式。当作出1组模式的决定时，X地址设为一个起始地址Xs，同时开始读取操作。

由于根据本实施例奇数和偶数组交替地产生输出，在奇地址侧平行地进行以下操作：将数据读至数据线，检测放大器进行放大，以及锁存操作；此时数据输出操作已转移至偶地址；同样地，在偶地址侧并行地进行以下操作：将数据读至数据线，检测放大器进行放大，以及锁存操作；此时数据输出操作转移至奇地址。

关于扇区末端的决策是要决定在所选择的字线内的偶数或奇数数据线的全部读取操作是否全已结束。换言之，一条字线的存储单元分为奇数和偶数组，它们每一组被看作是一个扇区。在图3的Y门YG的下一个级侧提供了第2级Y门，並通过切换第2级Y门，将存储底板中其他偶或奇数数据线都顺序读取。

图13和图14是用于解释对应于上面图10的操作模式的内部线路的操作的流程图。当通过命令决定多选择模式並且在上面图12中决定2组模式时，如图13所示，X地址设为一个第一起始地址Xs1，同时开始读取操作。

当X地址变成大于第一末尾地址Xe₁时，接着有下列操作：设置第二起始地址Xs₂，激励有关相应的数据线，检测放大器进行放大，和锁存操作。当最后一个奇数扇区的读取操作结束时，如图15所示，要确定以下事实：X地址已设为第二起始地址Xs₂，数据被串行输出，直至第二末尾地址Xe₂。

图15、图16和图17是用于解释对应于上面图11的操作模式的内部线路的操作的流程图。图15显示第一和第二模式的前一半的流程图。当决定不遵循多选择模式和在图15中决定扇区读取(第一模式)时，X地址设为起始地址Xs1同时开始读取操作。由扇区末端决定是否结束读取操作。换言之，使Y地址成为末尾地址，即能决定末端。

当图15中决定进行块读取(第二模式)时，X地址设为起始地址Xs₁並开始读取操作。当读取操作中一个扇区的奇地址读完时，数据输出即转移至偶地址，接下来在奇地址侧进行字线切换，奇数据线侧进行激励，检测放大器进行放大，和进行数据锁存，这些操作都是平行进行的。

图16中，当偶数侧具有输出操作和扇区结束时，除非有一个对块末地址Xe的访问並接着在偶地址侧读取数据，检测放大器进行放大和进行数据锁存，否则数据输出如图15所示转移至奇数侧。当访问一直进行到末尾地址Xe时，块读取操作即结束。

当图17中没有决定使用块读取(第二模式)时，便自动使用第三模式，同时设置起动地址Xs₁，开始读取操作。读取操作一直继续，直至时钟信号SC停止，也即通知结束串行读取操作。

图18是实施本发明的另一个半导体存储装置主要部分的框图。根据本实施例，使用了差动检测放大器SA。虽不必限定，但差动检测放大器SA可包括一对CMOS反相器线路，其输入端和输出端正如动态RAM(随机存取存储器)所使用的那样，是交叉耦合和锁存的。这样的检测放大器SA是由包括P-和N-沟道MOSFET的功率开关MOSFET所激励的。

根据本实施例，检测放大器SA安排在一对垂直安放的存储器底板之间。检测放大器SA随着偶数和奇数数据线分为两个组。虽然图18所示偶数和奇数检测放大器SA是垂直安放的，实际上它们可以安放在一条直线上。

偶数检测放大器SA的成对的输入端接至上部和下部存储底板的偶数数据线，同时奇数检测放大器SA的成对的输入端则接至上部和下部存储底板的奇数数据线。所提供的副译码器SUB-DCR，主译码器MAN-DCR和门译码器和图1中例子相似。

检测放大器控制线路SAC产生偶数检测放大器激励信号/D0、D0以及奇数检测放大器激励信号/D1、D1。信号/D0送至P沟道MOSFET，用于向偶数检测放大器SA提供电源电压，同时信号D0送至N沟道MOSFET，用于向偶数检测放大器SA提供线路的接地电位。相同地，信号/D1送至P沟道MOSFET，用于向奇数检测放大器SA提供电源电压，同时信号D-1送至N沟道MOSFET，用于向奇数检测放大器SA提供线路接地电位。由于地址缓冲，输入/输出缓冲，控制线路，电压发生线路等等都和图1所示相类似，因此图18中不再解释这些元件。

图19是用于解释根据本发明的数据线和差动检测放大器之间关系的线路图。图19通过例子显示两个中间连有检测放大器SA的存储底板的4条数据线DL0-DL3的一对和有关的4个检测放大器SA。

其线路显示于虚线框那部分的检测放大器包括一对CMOS反相器线路，其输入端和输出端是交叉耦合的。由于由CMOS反相器线路形成的锁存线路是由开关MOSFET(所谓Dake MOS)激励的，所以它完成的操作实际上和一个由时钟控制的反相器线路完成的一样。结果是，一对CMOS反相器线路用由时钟控制的反相器线路的形式来表示。

在检测放大器的每个输入端有一个MOSFET Q1用于将输入结点设为0V，在放大操作开始之前输入信号即设为0V。检测放大器SA的一对输入端通过迁移MOSFET(TRMOS)接至数据线D0-D3。迁移MOSFET分成两组，分别对应于偶数数据线DL0、DL2和奇数数据线DL1,DL3，並分别接受选择信号F0,F1。预充电电压Vr0相应地提供给预充电MOSFET的门，该预充电MOSFET供偶数数据线DL0,DL2使用，同时预充电电压Vr₁相应地提供给预充电MOSFET的门，该预充电MOSFET供奇数数据线DL1,DL3使用。

检测放大器SA的一对输入端具有形成一个Y门YG的开关MOSFET，同时选择信号Y0-Y3则送至相应的门。此安排类似于图3所示。Y门YG的输出端供公共用途，並通过形成第二级Y门的开关MOSFET接至输入/输出数据线，后者通向数据输入/输出缓冲。

就一对存储底板而言，它们中一个激励时另一个不激励。在存储底板不激励的情况下，尽管它处于非激励状态，迁移MOSFET仍处于“on”状态，同时其相应的数据线接至检测放大器的输入端。在非激励存储底板侧，预充电电压Vr降低，同时这样一条数据线的电位设为激励存储底板的数据线的高电平和低电平间的中间值。结果非激励侧的存储底板的数据线用来产生检测放大器的参考电压(Ref.DL)。

根据本实施例，按照使用CMOS锁存线路的检测放大器SA的安排，在程序写入操作期间写入数据被锁存和保持住。换言之，偶数和奇数迁移MOSFET都同时接通，在Y门YG顺序打开以设置写入数据后，程序写入操作都同时完成。响应于程序写入操作，检测放大器操作电压切换到4V。另一方面，像图3的实施例一样，除初始周期外，在读取操作期间和在程序检验时，偶数和奇数数据线交替地进行激励。

图20是用于解释根据本发明的数据线和差动检测放大器之间关系的另一个线路图。根据本实施例，比图19所示内容多加了一个自动程序写入功能。

图21是用于解释图20中线路操作例子的波形图。图21(A)的波形图解释写入(程序写入)和写入检验(程序写入检验)操作。自动写入功能将参照波形图进行解释。在程序写入操作期间，写入数据T通过Y门送至检测放大器。此时由于开关MOS(Deka MOS)保持在“on”状态，並且保持住程序写入数据，检测放大器已经激励，同时信号PW0用于将MOSFET接通。如程序写入数据处于低电平，则由于用于接收程序写入数据的自动程序写入线路的MOSFET保持在“off”状态，因此数据线DL1的电位将保持在低电平。然而，如果如图21(A)所示程序写入数据处于高电平，则MOSFET被接通，同时数据线DL1的电位由电源电压Vcc通过MOSFET加以充电提高，该MOSFET是由信号PW0接通的。

然后，信号TS0设置为高于Vcc。迁移MOSFET相应地接通，以便将数据线DL1的电位抬高至写入操作所需的4v左右。虽然图21中没有显示出，引向漏极的高压加于浮动门和漏极之间，此时字线设为例如-10V的电压，而从浮动门流向漏极的隧道电流使写入操作得以完成。

在程序写入操作结束时信号PW0设为低电平，图2所示短MOSF ET被接通，同时数据线DL1的电位设为低电平，以便对程序检验实现徙动。换言之，信号PR0设为预充电电压Vr，和数据线DL1被预充电。如前所述，由于非选择侧的信号PR1设为对应于参考电压的电位，因此非选择性存储底板侧的数据线DL1的电位设为参考电压Ref.D.L.

Deka MOSFET被关断，于是检测放大器被置于非激励状态。当已往程序写入数据的存储MOSFET的阈电压减少时，数据线DL1的电位减至低电平(OK Data)，但如阈电压在程序写入数据不足的情况下一直处于低电平，则数据线DL1的电位停留在高电平(NGData)。迁移MOSFET依靠信号TS0,TS1加以接通，同时所读数据连同参考电压Ref.D.L一起送至检测放大器的输入端。接着Deka MOSFET接通並激励。

如果检验结果如前所述並不满意，程序写入操作重复进行，直至得到上述低电平信号，重复的次数是预先限定的。当按预先限定的次数重复进行的程序写入操作都不满意时，即判定存储单元有缺陷，而在需要时用备用线路加以替换。

图21(B)是用于解释读取操作的波形图。在上一读取操作结束时，Deka MOSFET被关断。“设置MOSFET”将数据线DL的电位设为低电平。接着每块的存储单元的漏极侧的选择MOSFET被接通。另外，根据存储底板的选择/非选择，预充电电压PR0、PR1将一对数据线分别设为预充电电压和参考电压。接下去，块中的存储单元的每一侧的选择MOSFET都被接通，如果所选存储MOSFET停留在“off”状态，则选择存储底板侧的数据线电位等于预充电电平；如果所选存储MOSFET停留在“on”状态，则该电位由存储器电流拉至低电平。

信号TS0、TS1设至高电平，以便接通迁移MOSFET，使一对数据线接至检测放大器的输入端。接着，“设置MOSFET”被关断，而Deka MOSFET接通，以激励检测放大器，然后将读取信号加以放大。

在图20的实际例中，用于接收检测放大器输入电压的MOSFET用作一个全“1”检测电路；换言之，该MOSFET和另一个类似的检测放大器输入端所提供的MOSFET通过连线作“或”的连接；以及当所有已读取过的数据线全处于低电平时，所有这些MOSFET全关断，以便获得高电平检测信号。当任何一个其他检测放大器的输入端处于高电平时，MOSFET关断，于是产生一个低电平检测信号，同时因所有MOSFET都处于“off”状态，因此能检测到所有信号的“1”。图20指出，当从存储单元读取的结果是“1”时，检测放大器左边的数据线处于擦除状态。

当作出安排，由类似于左边线路的线路产生检测放大器的输出时，右边数据线上的程序写入和擦除逻辑电平被反向。换言之，虽然为差动检测放大器右边数据线提供的存储单元处于擦除状态，即处在低电平输出，但从外部终端来看，还是在全“0”时刻决定擦除状态。

图22是用于解释根据本发明的数据线和差动检测放大器之间关系的又一个线路图。根据本实施例，可忽略预充电MOSFET。换言之，程序写入信号PW0、PW1可具有用于读取目的的预充电功能，以便省掉预充电MOSFET。

图23是用于解释线路操作例子的波形图。图23(A)描述程序写入和检验操作而图23(B)描述读取操作。如图23所示，即使在程序读入、检验和读取操作时，也采用信号PW，並按照每个操作模式改变电压电平；就是说，图21的信号PW、PR都由一个信号PW发挥功能。

对应于每一条数据线都提供了预充电MOSFET。在半导体存储装置具有大容量至32位的情况下，省略的预充电MOSFET的数量也相应地很大，因为数据线的数量可多达如4096或8192。

图24是用于解释根据本发明的半导体存储装置的另一个读取线路的框图。根据本实施例，检测放大器的下一级具有一个主放大器(Main Amp)。主放大器的下一级具有数据锁存器，而所读数据通过数据锁存器和数据输出缓冲(Dout Buffer)加以输出。

根据本实施例，虽不必限定，但提供了三个检测放大器SA。主放大器对时钟信号SC的初始脉冲1作出响应，将来自第一检测放大器的DATA1进行放大。当时钟信号SC处于低电平1L时，数据锁存器将由主放大器放大的DATA1加以锁存。主放大器对时钟信号的第二个脉冲2作出响应，将来自第二检测放大器的Data 2给予放大。和这些操作进行的同时，数据输出缓冲将由数据锁存器获取的Data1给予输出。当时钟信号SC处于低电平2L时，数据锁存器将由主放大器所放大的Data 2加以锁存。

主放大器对时钟信号SC的第三脉冲3作出响应，将来自第三检测放大器的Data 3给予放大。和这些操作进行的同时，数据输出缓冲将由数据锁存器获取的Data 2给予输出。当时钟信号SC处于低电平3L时，数据输出缓冲设法利用下一个时钟信号(未显示)的高电平，将由数据锁存器获取的Data 3给予输出。因此通过类似于流水线的串行操作，能高速地输出数据。本例中也可设法将主放大器的输出直接送至数据输出缓冲而省略数据锁存器。

图25是用于解释根据本发明的数据线和检测放大器之间关系的又一个线路图。根据本实施例，一个检测放大器配有两条数据线；也即，4个检测放大器配有8条数据线，后者是成对配备的。选择信号F00、F01、F11可具有“列选择”功能。依靠信号F00-F11的不同组合，数据线DL0-DL7可连续输出它们的信号，而不必切换字线。对应于迁移MOSFET，有4个预充电MOSFET用于数据线DL0-DL7。预充电电压Vr₀-Vr₃分别提供给预充电MOSFET。

在连续读取操作中，当信号F00、F10用于读取4条数据线时，例如，接着F01、F11用于读取剩余的4条数据线。在使用上述F00、F10和F01、F11读取8条数据线后，将字线加以切换。在这样安排下，检测放大器的数量可以只为数据线的一半。

图26是使用根据本发明的半导体存储装置的微机那样的数据处理系统的框图。由上面所提出的半导体存储装置组成了闪烁存储器。

根据本实施例的系统包括中央处理单元(或微机处理器)CPU，地址译码器，定时控制器，数据缓冲，数据寄存器，继电器和上面提到的闪烁存储器。虽然例子中只显示了一个闪烁存储器，它们可以多个並联安装，以获得所希望的存储容量。有时候，在解释时将在诸如上述微机那样系统中显得重要的RAM、ROM存储器和输入/输出设备省略掉，因它们和本发明无关。

闪烁存储器的SC管脚用作串行时钟输入接点。将时钟信号SC加到输入接点上时，与此同步，数据即串行输出。虽然由定时控制器产生此串行时钟信号SC，但也可直接输入CPU的系统时钟。

参照从闪烁存储器来的串行读取信号，当/CE、/OE停留在低电平上而内部地址与SC同步而增加时，数据从I/O管脚输出。此时地址总线即被释放。当第一闪烁存储器是串行操作而从第二闪烁存储器(未显示)获得输出时，只需要将信号/OE隔离开，以阻止数据与数据总数上其他数据互相竞争。

本发明特点如下：(1)包括存储晶体管的存储阵列的众多数据线分成众多的块，这些存储晶体管按照所存数据被安排成矩阵形式並具有高或低的阈电压，同时检测放大器用于在时间上分散地放大信号，这样一来检测放大器的操作范围可以增大而峰值电流可以减少。(2)分别对应于奇数和偶数的相邻的数据线的第一和第二检测放大器组如此安排，以便在第一组检测放大器送出输出信号时，将字线加以切换，同时另一组检测放大器完成操作，将对应于所切换的字线的存储单元中读出的信号分别予以放大。这样一来，通过交替地完成对奇数和偶数数据线的读取操作，可以减小相邻数据线对数据线的耦合噪音，並且也能有效地完成连续串行高速读取操作。(3)不单从奇数和偶数数据线读取数据时所用地址，还有切换字线时所用地址，都由地址发生线路提供，后者与由外部接点提供的时钟信号同步，完成步进操作，由此，大量数据可高速进行读取。(4)数据线通过第一选择MOSFET接至层叠式门结构中存储MOSFET的公共漏极，和接地电位通过第二选择MOSFET接至公共源极，这使得在写入/擦除时刻，相对于非选择存储MOSFET讲，应力能大幅度地、有效地减少。(5)存储阵列包括一对存储底板，同时每个存储底板的数据线输入到差动检测放大器。当将非选择存储底板的数据线电位用作参考电压时，选择存储底板的数据线电位被放大，以获得一个灵敏的、高速的检测放大器。(6)检测放大器所具有的MOSFET用于接收放大信号，同时接线成“或”逻辑关系，这样可以有效地输出一个信号，用于检测整条数据线的擦除状态。(7)通过将检测放大器用作CMOS锁在线路，写入数据被输入並保持住，以及通过同时完成用于存储单元的写入操作，有可能达到高速写入操作，上述存储单元在所保持的数据的基础上对应于数据线。

本发明者所做的发明已具体地叙述过，不需说明，本发明並不局限于上述实施例，它可在不背离本发明范围的情况下用各种方法加以修改。例如，差动检测放大器可如静态RAM的例子中那样用作放大器MOSFET。除形成上述闪烁EEPROM之外，该存储MOSFET可用来形成EPROM和屏蔽ROM。

本发明可广泛地应用于具有高或低阈电压的半导体存储装置，其中阈电压决定于所接收到的数据。该半导体存储装置可装入诸如单片式微机那样的数字集成电路中。

下面是本发明特点的简要归纳。包括存储晶体管的存储阵列的数据线分成众多的块，这些存储晶体管按照所存数据被安排成矩阵形式並具有高或低的阈值，同时用于完成放大操作的检测放大器用于在时间上分散地放大信号，分别对应于奇数和偶数的相邻的数据线的第一和第二组检测放大器组如此安排，以便在第一组检测放大器送出输出信号时，将字线从一组切换到另一组，同时另一组检测放大器完成操作，将对应于所切换的字线的存储单元中读出的信号分别予以放大。这样一来，通过交替地完成对奇数和偶数数据线的读取操作，可以减小相邻数据线对数据线的耦合噪音，並且也能有效地完成连续串行高速读取操作。

Claims

1．半导体存储装置，包括：

多条字线；

多条数据线；

多个存储单元；其中

每个存储单元具有第一半导体区和第二半导体区、浮动门和控制门，并且其中控制门与字线之一连接，同时第一半导体区与数据线之一连接，

其特征在于，所述半导体存储装置包括：

检测放大器，用于将经数据线提供的并在与所选择的字线相连的每个存储单元中存储的数据进行放大，并输出所放大的数据；以及

选择切换电路，用于顺序接收选择信号，该选择信号用于将存储在所选择的存储单元中的数据顺序提供给检测放大器；

还包括数据选择电路，用于响应于地址信号，选择每个检测放大器的输出信号；

其中选择切换电路根据所接收的选择信号将数据顺序提供给检测放大器，并且其中检测放大器顺序放大数据线上的数据并输出所放大的数据，以及

其中检测放大器是作为与多条数据线相应的检测放大器而设置的。

2．半导体存储装置，包括：

多条字线；

多条数据线；

多个存储单元；其中

其特征在于，所述半导体存储装置包括：

第一组检测放大器，它们对应于多条数据线中的奇数数据线，并用于放大奇数数据线上的数据；以及

第二组检测放大器，它们对应于多条数据线中的偶数数据线，并用于放大偶数数据线上的数据；其中

当一组检测放大器在串行地输出信号时，同时将字线进行切换，而另一组检测放大器则将从与如此所切换的字线相应的存储单元中来的数据加以放大。

3．根据权利要求2的半导体存储装置，其中当数据线设为非选择性时，用于提供接地电位的开关MOSFET连至每条数据线，这些数据分为奇数和偶数组。

4．根据权利要求2的半导体存储装置，其中当数据线设为非选择性时，分为奇数和偶数组的数据线中每一条都处于浮动状态。

5．根据权利要求2的半导体存储装置，其中地址发生线路给出用于选择奇数数据线的地址、用于选择偶数数据线的地址和用于切换字线的地址，该地址发生线路和一个从外部接点提供的时钟信号同步运行，完成步骤操作。

6．半导体存储装置，包括：

一个数据端；

多条字线；

多条数据线；

多个存储单元，其中每个存储单元具有第一半导体区和第二半导体区、浮动门和控制门，并且其中所述控制门与所述多条字线之一连接，并且其中所述第一半导体区中的每一个与所述多条数据线之一连接，

其特征在于，所述半导体存储装置包括：

检测放大器，每个检测放大器被设置来分别与所述多条数据线相应；

选择切换电路，其根据顺序提供的选择信号将所述多条数据线连接到所述检测放大器；以及

数据选择电路，其根据顺序提供的地址信号将所述检测放大器连接到所述数据端；

其中所述选择切换电路，根据所述选择信号，从与至少一个所选择的字线连接的每个存储单元向所述检测放大器顺序提供数据，

其中所述检测放大器存储经所述选择切换电路顺序提供的所述数据，以及

其中所述数据选择电路，根据所述地址信号，将所述检测放大器连接到所述数据端，以顺序输出存储在所述检测放大器中的所述数据。

7．根据权利要求6的半导体存储装置，其中还包括一个控制电路，它将所述选择信号提供给所述选择切换电路。

8．根据权利要求6的半导体存储装置，其中还包括一个地址发生器电路，它与从所述半导体存储装置外部提供的时钟信号同步地顺序产生所述地址信号。

9．半导体存储装置，包括：

多条字线；

多条数据线；

多个存储单元，其中所述多个存储单元中的每个具有第一半导体区和第二半导体区、浮动门和控制门，并且其中控制门与所述多条字线之一连接，并且其中第一半导体区与所述多条数据线之一连接，

其特征在于，所述半导体存储装置包括：

第一组检测放大器，它们与所述多条数据线中的奇数数据线相应，

第二组检测放大器，它们与所述多条数据线中的偶数数据线相应，

第一选择切换电路，其根据第一选择信号，将所述第一组检测放大器连接到所述奇数数据线；以及

第二选择切换电路，其根据第二选择信号，将所述第二组检测放大器连接到所述偶数数据线；

数据选择电路，其根据顺序提供的地址信号将所述检测放大器连接到所述数据端，

其中在根据所述第一选择信号、通过将所述第一组检测放大器连接到所述奇数数据线、所述第一组检测放大器存储所述奇数数据线上的数据之后，根据所述第二选择信号、通过将所述第二组检测放大器连接到所述偶数数据线、所述第二组检测放大器存储所述偶数数据线上的数据，

其中根据地址信号，通过将所述检测放大器连接到所述数据端，所述第一组和所述第二组检测放大器顺序输出存储在其中的数据。

10．根据权利要求9的半导体存储装置，其中还包括短MOSFET，被设置来与所述多条数据线中的所述奇数数据线和所述偶数数据线相应。

11．根据权利要求10的半导体存储装置，其中当所述奇数数据线为非选择状态时，所述奇数数据线由设置来与所述奇数数据线相应的所述短MOSFET设置为地电位。

12．根据权利要求11的半导体存储装置，其中当所述偶数数据线为非选择状态时，所述偶数数据线由设置来与所述偶数数据线相应的所述短MOSFET设置为地电位。

13．半导体存储装置，包括：

一个数据端；

多个数据线；

多条主数据线；

多条辅数据线；

多条源线；

多个存储单元，

其中每个存储单元具有第一和第二半导体区、浮动门和控制门，

其中所述控制门与所述多条字线之一连接，

其中在相同列上的每个所述存储单元的所述第一半导体区与所述多条辅数据线中的一条相连，在相同列上的所述辅数据线分别经过一个选择MOSFET与一条主数据线相连，以及

其中在相同列上的每个所述存储单元的所述第二半导体区与所述多条源线中的一条相连，

其特征在于，所述半导体存储装置包括：

第一组检测放大器，它们与所述多条主数据线中的奇数数据线相应，

第二组检测放大器，它们与所述多条主数据线中的偶数数据线相应，

其中在根据所述第一选择信号、通过将所述第一组检测放大器连接到所述奇数主数据线、所述第一组检测放大器接收所述奇数主数据线上的数据之后，根据所述第二选择信号、通过将所述第二组检测放大器连接到所述偶数主数据线、所述第二组检测放大器接收所述偶数主数据线上的数据，

14．根据权利要求13的半导体存储装置，其中还包括短MOSFET，被设置来与所述多条数据线中的所述奇数数据线和所述偶数数据线相应。

15．根据权利要求14的半导体存储装置，其中当所述奇数数据线为非选择状态时，所述奇数数据线由与所述奇数数据线相应的所述短MOSFET设置为地电位。

16．根据权利要求15的半导体存储装置，其中当所述偶数数据线为非选择状态时，所述偶数数据线由与所述偶数数据线相应的所述短MOSFET设置为地电位。

17．半导体存储装置，包括：

多条字线；

多条数据线；

多个存储单元，

其中每个存储单元具有第一半导体区和第二半导体区、浮动门和控制门，并且其中所述控制门与所述多条字线中的一条连接，每个所述第一半导体区与所述多条数据线中的一条连接，

其特征在于，所述半导体存储装置包括：

一个时钟信号端，向其供以外部时钟信号；

地址发生器，它与所述外部时钟信号同步地输出字线切换信号；以及

数据端，输出在与所选择字线相连的存储单元中所存储的数据，

其中在向所述时钟信号端提供所述外部时钟信号期间，根据所述字线切换信号，选择所述多条字线中的一条字线，从所述数据端输出在与所选择字线相连的所述存储单元中所存储的数据。

18．根据权利要求17的半导体存储装置，

其中当从所述数据端输入一条预定命令时，在向所述时钟信号端提供所述外部时钟信号期间，从所述数据端输出在所述存储单元中所存储的每个数据。

19．根据权利要求18的半导体存储装置，其中还包括：

一个地址锁存器，它锁存一个起始地址信号。

20．根据权利要求19的半导体存储装置，

其中所述地址发生器与所述外部时钟信号同步地，从所述地址锁存器中锁存的起始地址信号开始，执行地址步进操作。

21．半导体存储装置，包括：

一个数据端；

多条字线；

多条主数据线；

多条辅数据线；

多条源线；

多个存储单元；其中每个存储单元具有第一和第二半导体区、浮动门和控制门，

所述控制门与所述多条字线中的一条相连，

其特征在于，所述半导体存储装置包括：

一个时钟信号端，向其供以外部时钟信号；

22．根据权利要求21的半导体存储装置，

23．根据权利要求22的半导体存储装置，其中还包括：

一个地址锁存器，它锁存一个起始地址信号。

24．根据权利要求23的半导体存储装置，

25．半导体存储装置，包括：

多条字线；

多条数据线；

一个数据端；

多个存储单元，其中所述多个存储单元中的每个具有第一半导体区和第二半导体区、浮动门和控制门，其中控制门与所述多条字线之一连接，并且其中第一半导体区与所述多条数据线之一连接，

其特征在于，所述半导体存储装置包括：

多个检测放大器，每个检测放大器与所述多条数据线的一对连接；

一个选择切换电路，其根据一个选择信号，将预定的所述数据线对的第一数据线连接到所述多个检测放大器；以及

一个数据选择电路，其根据顺序提供的地址信号将所述检测放大器连接到所述数据端，

其中在根据所述选择信号、通过将所述多个检测放大器连接到所述预定的第一数据线、所述多个检测放大器放大所述多条数据线对的所述预定的第一数据线上的数据之后，根据所述地址信号、通过将所述数据端检测放大器连接到所述数据端顺序输出由所述多个检测放大器放大的数据，其中从所述多个检测放大器顺序输出所述放大的数据之后，根据所述选择信号，通过连接所述多个检测放大器，所述多个检测放大器放大所述多条数据线对的预定的第二数据线上的数据，之后，根据所述地址信号，通过将所述多个检测放大器连接到所述数据端，顺序输出由所述多个检测放大器放大的数据。

26．根据权利要求25的半导体存储装置，其中还包括连接于所述多条数据线的短MOSFET。

27．根据权利要求26的半导体存储装置，其中当所述数据线对的所述第一数据线为非选择状态时，所述数据线对的第一数据线由连接于所述数据线对的所述第一数据线的所述短MOSFET设置为地电位。

28．根据权利要求26的半导体存储装置，其中当第二数据线为非选择状态时，所述数据线对的第二数据线由连接于所述数据线对的第二数据线的所述短MOSFET设置为地电位。

29．根据权利要求25的半导体存储装置，其中所述多个检测放大器的每一个具有将数据锁存于数据线上的锁存功能。

30．根据权利要求25的半导体存储装置，其中所述多条数据线为多条奇数数据线和多条偶数数据线，所述多条数据线的所述对为诸条所述奇数数据线和诸条所述偶数数据线。

31．根据权利要求30的半导体存储装置，其中还包括连接于所述多条数据线的预充电电路。

32．根据权利要求31的半导体存储装置，其中所述预充电电路对所述奇数和所述偶数数据线之一预充电。

33．根据权利要求32的半导体存储装置，其中还包括控制所述预充电电路的控制器。

34．根据权利要求33的半导体存储装置，其中所述控制器控制所述预充电电路以便在各自不同的时间内预充一对所述多条数据线。

35．根据权利要求27的半导体存储装置，其中所述多条数据线为多条奇数线和多条偶数数据线，所述多条数据线的所述对为诸条所述奇数数据线和诸条所述偶数数据线。

36．根据权利要求28的半导体存储装置，其中所述多条数据线为多条奇数数据线和多条偶数数据线，所述多条数据线的所述对为诸条所述奇数数据线和诸条所述偶数数据线。

37．根据权利要求29的半导体存储装置，其中所述多条数据线为多条奇数数据线和多条偶数数据线，所述多条数据线的所述对为诸条所述奇数数据线和诸条所述偶数数据线。