CN1790549A

CN1790549A - 半导体存储器设备

Info

Publication number: CN1790549A
Application number: CN200510072065.8A
Authority: CN
Inventors: 谷岛干子
Original assignee: Fujitsu Ltd
Current assignee: Cypress Semiconductor Corp
Priority date: 2004-12-15
Filing date: 2005-05-25
Publication date: 2006-06-21
Anticipated expiration: 2025-05-25
Also published as: US20080205165A1; CN101388239B; US20140219035A1; US20060126397A1; US8717833B2; JP2006172115A; US7372740B2; CN101388239A; JP4713143B2; CN100477007C

Abstract

本发明提供了一种半导体存储器设备。响应于被输入的连续擦除指令，基于从连续擦除控制电路输出的连续擦除开始信号，移位电路向多个非易失性存储器顺序地输出控制信号，用于给出执行各个数据擦除操作各指令，并且当全部非易失性存储器电路中的数据擦除操作都已经完成时，移位电路输出连续擦除完成信号。从而，与在其中建立单个非易失性存储器的电路的情形一样，建立在一块芯片中的全部非易失性存储器电路中的数据擦除操作可通过一个连续擦除命令而被连续执行。

Description

半导体存储器设备

技术领域

本发明涉及其中非易失性存储器电路被建立在一块芯片中的半导体存储器设备。

背景技术

微控制器被配置为在一块芯片上集成MPU(微处理单元)、RAM(随机访问存储器)、ROM(只读存储器)、IO(输入/输出电路)和接口电路等。作为这种集成电路之一的非易失性闪存的存储器容量在几千字节到几十兆字节之间变化，闪存一般包括多个扇区，扇区的结构依赖于所需的存储器容量而适当地改变。

因此，例如当在一块芯片中需要具有1MB存储器容量的非易失性存储器时，为了减少开发工时，在某些情形下，在一块芯片中建立了两个已经被开发为512KB的存储器。既然如此，当两个存储器被建立在一块芯片中时，在每个存储器中可以单独执行重写和读操作。尤其是与重写结合，可以通过一个命令而连续地擦除一个存储器中的所有数据，还可以单独地擦除扇区单元中的数据。下列专利文献1和2已经提出了作为一种非易失性存储器的闪存或EEPROM的擦除控制技术。

[专利文献1]日本专利申请早期公开No.2003-223792

[专利文献2]日本专利申请早期公开No.平5-12889

发明内容

本发明的目的在于提供一种半导体存储器设备，其中在一块芯片中建立了多个非易失性存储器电路，而且对全部多个非易失性存储器电路，可以仅通过与在一块芯片中建立单个非易失性存储器的情形一样的擦除操作来连续地执行数据擦除操作。

根据本发明的半导体存储器设备包括连续擦除控制电路和移位电路。响应于输入的连续擦除命令，基于从连续擦除控制电路输出的连续擦除开始信号，移位电路顺序地向建立在一块芯片中的全部非易失性存储器电路输出控制信号，用于给出执行各个数据擦除操作的指令，并且，当全部非易失性存储器电路中的数据擦除操作完成时，移位电路输出连续擦除完成信号。

根据上述结构，基于一个输入的连续擦除命令，通过移位电路的控制，可顺序地对建立在一块芯片中的所有非易失性存储器电路连续执行数据擦除操作。

附图说明

图1是示出了包括一个大容量存储器的闪存的结构示例的示图；

图2是示出了根据本发明实施例的半导体存储器设备的结构示例的示图；

图3是示出了用于连续重写的移位电路的结构的电路图；

图4是示出了用于连续重写的移位电路中的触发器的结构的电路图；

图5是示出了连续擦除操作中连续擦除控制电路的处理的时序图；

图6是示出了根据本发明实施例的闪存的基本结构的示图；

图7是示出了列结构的示图；

图8是示出了半导体存储器设备的电路布置示例的示图，其中在一块芯片中建立了多个闪存；

图9是示出了组成每个扇区的存储器单元阵列的结构示例的概貌的示图；以及

图10A到图10C是示出了根据本实施例的其他译码器结构示例的示图。

具体实施方式

如上所述，在多个非易失性存储器电路(存储器宏(macro))建立在一块芯片中这样的半导体存储器设备中，可以仅通过一个命令来连续擦除一个存储器中的所有数据，也可以在扇区单元中执行单独擦除。但是，例如当两个非易失性存储器电路简单地建立在一块芯片中时，尚不能够仅通过一个命令来连续擦除这两个存储器中的数据。即，当擦除建立在一块芯片中的多个非易失性存储器电路中的所有数据时，必须向每个存储器逐一发射命令。因此，当多个非易失性存储器电路建立在一块芯片中时，必须发射与其中所建立的存储器数量相同的命令，而且当使用写入器重写时，其评价和测试也变得很麻烦，导致使用者的不便。

另外，当通过一个存储器来开发具有所需存储器容量的非易失性存储器电路时，存在下述问题。

图1是示出了非易失性闪存电路(此后在某些情形下简称为闪存)10的结构示例的示图，其通过一个存储器而具有1MB的存储器容量。闪存10的每个垂直块包括7个64KB扇区11、一个32KB扇区12和两个16KB扇区13。在每个垂直块中设置了Y选择器14，用于选择扇区的Y方向的全局位线，在垂直块之间设置了X译码器15，用于选择扇区的X方向的字线。

而且，还设置了数据线DATAB，用于为每个垂直块接收和发送数据，并且数据线DATAB连接到读出放大器16和写放大器17。另外，还设置了用于响应于每个操作，向字线和位线等提供预定电压的各种电压产生电路。即，设置了读字线电压产生电路19、写位线电压产生电路20、字线/X和Y传输门(pass gate)的正电压产生电路21、外部高压开关电路22以及擦除字线的负电压产生电路23。而且，还设置了通过控制闪存10中的每个功能性部分而指示执行每个操作的控制电路24，以及用于测试的测试电路25。

这里，例如，在具有图1所示的扇区结构的闪存10中，如图所示，数据线DATAB被配置为在例如读操作和重写操作的不同操作中是公用的。因此，在读操作时，写放大器17的布线和门负载被施加到用于数据读的路径上，该路径包括数据线DATAB和读出放大器16。

在闪存的数据读操作中，根据译码结果，选择一个扇区的X方向的字线，而且，数据线DATAB经由Y方向的全局位线连接到所选扇区的局部位线。这里，全局位线是在扇区之间提供的主位线。

因此，当全局位线很长时，在数据读操作时，需要很长的时间来对全局位线充放电，读时间被延迟。而且，当连接到局部位线的存储器单元数量变大时，即扇区容量很大时，存储器单元的列泄漏造成的读余量(reading margin)会恶化，结果，读时间中出现了延迟。而且，当泄漏数量和大小很大时，不能通过冗余来恢复，于是造成了有缺陷的芯片。

而且，当字线的长度变长时，由于布线负载，字线电压的上升和/或下降时间中出现了延迟，从而对位线的饱和时间施加了负面影响，造成了读操作的延迟。而且，当扇区等的构成在Y方向上延伸时，字线的总数增加，并且向字线提供电压的负载增加，导致读操作的延迟。

从上面可以看到，当垂直块中的扇区容量较小且扇区数量较少时，即数据线DATAB较短时，将在高速数据读中获得好处。但是，当数据线DATAB变短时，存储器就被限定为小容量存储器，从而不能满足市场对大容量存储器的需要。因此，很难在不改变单元构造和特性以及相应的外围电路(电压产生电路、控制电路等)的情况下，通过简单的方法来实现具有大存储器容量和能高速执行操作(例如随机访问读的速度可以是25ns或更少)的闪存。

而且，图1所示的每个这种非易失性存储器电路都具有用于执行读和重写数据的各种电压产生电路、控制电路以及测试电路。尤其是，在被配置为使用电荷泵的高压产生电路中，其电路面积(布图)尺寸很大，因此，简单地在一块芯片中建立多个非易失性存储器会增大芯片面积。

下面描述的根据本发明一个实施例的半导体存储器设备是这样一种存储器，其中虽然在一块芯片中建立了多个非易失性存储器，但是内建的所有非易失性存储器中的数据可以通过一个命令而被连续擦除。而且，在该半导体存储器设备中，在不改变任何单元构造和特性以及与外围电路(电压产生电路、控制电路等)有关的构造、特性等的情况下，在抑制了芯片面积的任何增加的同时，将获得存储器容量的增加以及高速操作。

接下来参照附图，描述本发明的实施例。

图2是示出了根据本发明实施例的半导体存储器设备的结构示例的示图。在图2中，闪存用作非易失性存储器电路，而且作为示例示出了一个半导体存储器设备，其中在一块芯片30中建立了4个存储器容量为256KB的闪存(闪存宏)34-i(i是尾标，并且i是0到3的整数，下文同)。但是，本发明并不限于此，建立在一块芯片中的非易失性存储器电路的数量是任意的。而且，在图2中仅示出了一种结构，其中仅通过一个命令来连续擦除所有闪存34-0到34-3中的数据，但是不言而喻，可根据需要适当地使用其他构成。

如图2所示，根据本发明的半导体存储器具有接口电路31、连续擦除控制电路32、用于连续重写的移位电路33和4个闪存34-i。

接口电路31接收和发送来自/去往CPU(中央处理单元，未示出)等的命令、地址和数据等。接口电路31接收被发射的命令，并根据所接收的命令返回响应。另外，响应于所接收的命令，通过提供用于闪存的地址信号ADD并且通过接收和发送来自/去往闪存34-i的数据DAT，接口电路31执行对闪存34-i的数据读和数据重写。

连续擦除控制电路32基于来自接口电路31的信号，控制移位电路33，并控制闪存34-i中的数据的连续擦除操作。连续擦除控制电路32向移位电路33提供复位信号RESET、预设信号PRESET，以及连续擦除开始信号。另外，从接口电路31向连续擦除控制电路32提供擦除信号ERASE ALL。

移位电路33具有控制闪存34-i的操作时钟的功能，换句话说，其具有控制是否操作闪存34-i的功能，并且具有与闪存34-i中的每一个相对应地排列的一组保持电路35-i。如上所述，从连续擦除控制电路32向移位电路33提供复位信号RESET、预设信号PRESET和连续擦除开始信号START，而且还提供时钟信号CLK。另外，基于连续擦除控制电路32的控制，移位电路33向闪存34-i提供控制操作时钟的时钟控制信号FRONi，并且从闪存34-i向移位电路33提供表明重写完成的标志信号RDYi。每个闪存34-i都具有256KB的存储器容量。

图3是示出了用于连续重写的移位电路33的结构示例的电路图。这里，在图3中，为了便于说明，示出了接口电路31、连续擦除控制电路32，以及闪存34-i。如图3所示，用于连续重写的移位电路33包括4个触发器FF0到FF3、4个AND(与，逻辑乘)电路LA0到LA3以及一个NAND(与非)电路LN1，其中触发器和AND电路被排列为一个触发器FFi和一个AND电路LAi相结合，以对应于闪存34-i。通过分别组合尾标“i”值相同的一个触发器FFi和一个AND电路LAi，来配置上述保持电路组35-i。

向NAND电路LN1输入连续擦除开始信号START和反相时钟信号CLKB，并且NAND电路LN1输出操作结果作为时钟信号CLKP。该时钟信号CLKP被提供给每个触发器FF0到FF3的时钟输入端。

向触发器FF0输入连续擦除开始信号START作为数据输入，并且还向其提供复位信号RESET和预设信号PRESET。触发器FF0响应于这些信号，向闪存34-0和AND电路LA0提供时钟控制信号FRON0。

向AND电路LA0输入来自触发器FF0的时钟控制信号FRON0，以及来自闪存34-0的表明重写完成的标志信号RDY0，并且AND电路LA0输出操作结果。

向触发器FFk(k是从1到3的整数)输入来自AND电路LA(k-1)的输出作为数据输入，并且还向其提供复位信号RESET和预设信号PRESET。触发器FFk响应于这些信号，向闪存34-k和AND电路LAk提供时钟控制信号FRONk。向AND电路LAk输入来自触发器FFk的时钟控制信号FRONk，以及来自闪存34-k的表明重写完成的标志信号RDYk，并且AND电路LAk输出操作结果。

来自AND电路LA3的输出被提供给接口电路31，并且当接口电路31基于来自AND电路LA3的输出，检测到闪存34-0到34-3的连续擦除操作的完成时，接口电路31将该完成通知给连续擦除控制电路32和发射连续擦除命令的源。

图4是示出了图3所示的触发器FFi的结构的电路图。这里，在图4中，示出了触发器FF0作为示例，但是，触发器FFk(k＝1到3)的配置方式与触发器FF0类似，只是将输入信号(图4所示示例中的连续擦除开始信号START)变为来自AND电路LA(k-1)的输出信号，并将输出信号变为FRONk。

触发器FF0具有四个N沟道型晶体管NT1到NT4、两个P沟道型晶体管PT1和PT2，以及四个反相器INV1到INV4。

晶体管PT1的栅极被提供了反相预设信号PRESETB，而它的源极连接到电源电压VCC。晶体管NT1的栅极被提供了复位信号RESET，而它的源极连接到参考电势(例如地电平)。晶体管PT1的漏极连接到晶体管NT1的漏极。

类似地，晶体管PT2的栅极被提供了反相复位信号RESETB，而它的源极连接到电源电压VCC。晶体管NT2的栅极被提供了预设信号RRESET，而它的源极连接到参考电势(例如地电平)。晶体管PT2的漏极连接到晶体管NT2的漏极。

另外，反相器INV1和INV2被配置作为锁存器，其中一个的输入端连接到另一个的输出端。类似地，反相器INV3和INV4被配置作为锁存器，其中一个的输入端连接到另一个的输出端。

反相器INV1的输入端连接到晶体管PT1和NT1的漏极的互连点，并且，经由其栅极被提供了时钟信号CLK的晶体管NT3，连续擦除开始信号START被提供给反相器INV1的输入端。类似地，反相器INV3的输入端连接到晶体管PT2和NT2的漏极的互连点，并且，经由其栅极被提供了反相时钟信号CLKB的晶体管NT4，来自反相器INV1的输出被提供到反相器INV3的输入端。来自反相器INV3的输出被输出作为时钟控制信号FRON0。

接下来说明连续擦除操作。

首先，在未在闪存34-0到34-3中执行连续擦除操作的状态下，即在除了连续擦除操作以外的正常操作状态下，从连续擦除控制电路32输出的预设信号PRESET是高电平“H”，而复位信号RESET和连续擦除开始信号START是低电平“L”。

在此状态下，当接口电路31接收到从未示出的CPU等发射的连续擦除命令时，接口电路31将擦除命令ERASE_ALL提供给连续擦除控制电路32。被提供了擦除命令ERASE_ALL的连续擦除控制电路32将预设信号PRESET变为“L”，然后，以脉冲形状向移位电路33输出已变为“H”的复位信号RESET，并且移位电路33中的每个触发FFi被复位(初始化)。通过这样的操作，移位电路33的所有输出信号FRONi(更具体地说，每个触发器FFi的输出)变为“L”，并且在所有闪存34-i中，其中所产生(振荡)的控制时钟被停止。然后，连续擦除控制电路32通过把要提供给移位电路33的连续擦除开始信号START变为“H”，来指示连续擦除操作执行的开始。

具体地说，如图5所示，在命令输入的3个时钟时(时刻T11)，连续擦除控制电路32把要提供给移位电路33的预设信号PRESET从“H”变为“L”。这里，写使能信号WE为“L”的时段是允许命令输入的时段。当命令输入在时刻T12结束时，在一个时钟之后的时钟信号CLK的上升时(时刻T13)，连续擦除控制电路32把要提供给移位电路33的复位信号RESET以脉冲形状变为“H”。此外，在一个时钟之后的时钟信号CLK上升时(时刻T14)，连续擦除控制电路32把要提供给移位电路33的连续擦除开始信号START从“L”变为“H”。这里，在连续擦除开始信号START变为“H”的时刻T14之前，已经通过使用闪存地址信号ADD，从接口电路31向每个闪存34-i提供了与数据擦除操作有关的命令。

通过上述操作，当连续擦除开始信号START变为“H”时(预设信号PRESET和复位信号RESET是“L”)，首先，从移位电路33中的对应于闪存34-0的触发器FF0输出的时钟控制信号FRON0变为“H”。从而，闪存34-0的控制时钟被操作(振荡)，闪存34-0中的数据被擦除(重写)。即，闪存34-0中的擦除操作开始。这里，分别从移位电路33中的其他触发器FF1到FF3输出的时钟控制信号FRON1到FRON3保持“L”，闪存34-1到34-3的控制时钟保持停止状态。在该擦除(重写)操作中，从闪存34-0输出的表明重写完成的标志信号RDY0是“L”。

当闪存34-0的擦除(重写)操作完成时，闪存34-0将标志信号RDY0变为“H”。结果，对AND电路LA0的两个输入都变为“H”，并且它的输出变为“H”。从而，从对应于闪存34-1的触发器FF1输出的时钟控制信号FRON1变为“H”，闪存34-1的擦除操作开始，闪存34-1的控制时钟被操作(振荡)，闪存34-1中的数据被擦除(重写)。

类似于上述闪存34-0的操作，当闪存34-1的擦除(重写)操作已经完成时，闪存34-1将标志信号RDY1变为“H”。结果，对AND电路LA1的两个输入都变为“H”，而且它的输出变为“H”。

然后，以相同的方式，从触发器FF2输出的时钟控制信号FRON2变为“H”，并且执行响应于时钟控制信号FRON2的闪存34-2处的擦除操作。在该操作完成后，由于标志信号RDY2变为“H”，所以从触发器FF3输出的时钟控制信号FRON3变为“H”，并且执行与此相对应的闪存34-3处的擦除操作。

当闪存34-3的擦除操作已经完成时，即在所有闪存34-0到34-3处的一系列擦除操作都完成时，标志信号RDY3变为“H”。从而，AND电路LA3的输出变为“H”。该来自AND电路LA3的输出被提供给接口电路31，作为连续擦除完成信号RDY。由于连续擦除完成信号RDY已变为“H”，所以接口电路31检测到连续擦除操作完成，并将连续擦除操作的完成通知给连续擦除控制电路32。接收到该信息的连续擦除控制电路32将连续擦除开始信号START变为“L”，并将预设信号PRESET变为“H”。通过上述操作，连续擦除操作已经完成。这里，如有必要，接口电路31可将连续擦除操作的完成通知给发射擦除命令的源。

如上所述，当接口电路31接收到用于连续擦除建立在一块芯片30中的多个闪存34-i中的数据的连续擦除命令时，响应于该连续擦除命令，连续擦除控制电路32向移位电路33指示开始执行连续擦除操作。基于移位电路33的控制，顺序地连续执行闪存34-i中的数据擦除操作，当所有的闪存34-i的数据擦除操作完成时，从移位电路33向接口电路31提供连续擦除完成信号RDY。从而，可通过一条连续擦除命令来连续执行建立在一块芯片30中的多个闪存34-i中的数据擦除操作，而且仅通过与其中建立单个非易失性存储器电路的情况中一样的一次操作，就可执行在芯片30中建立的所有闪存34-i中的数据擦除操作。

这里，上述连续擦除并不依赖于建立在芯片中的存储器的结构，而是可应用于任意存储器结构。近来已经提出了多体(plural bank)结构的双操作型闪存，所述连续擦除可应用于具有这样的结构的存储器。

图6的示图示出了在根据图2所示的实施例的半导体存储器设备中，建立在芯片30中的闪存34-i的基本结构，还示出了具有256KB存储器容量的闪存(闪存宏)。

闪存34-i具有4个垂直块40-j(j是尾标，并且j是从0到3的整数，下文同)，并且一个垂直块40-j具有两个32KB的扇区41。在每个垂直块40-j中布置了Y选择器42，X译码器43-1被提供用于垂直块40-0和40-1，X译码器43-2被提供用于垂直块40-2和40-3。Y选择器42选择扇区中位于Y方向的全局位线GBL，X译码器43-1和43-2选择扇区中位于X方向的字线WL。

图7是示出了每个垂直块40-j中的列结构(布置)的示图，在本实施例中，提供了不是用于冗余的连接到存储器单元的32个IO(IO00到IO31)，还提供了用于冗余的两个IO(IOR0和IOR1)。此外，用于冗余的IO块的两个元件成对排列，使得连接垂直块40-j中所对应的X译码器43-1和43-2的两侧，从而，用于冗余读的字线WL的负载不会变为最差状态。这里，类似于不用于冗余的存储器单元有关的位线，用于冗余的位线对应于下面将逐个状态对其进行介绍的读出放大器。这里，所述内容并不限于图7所示的IO冗余，而是还可以应用于地址冗余。

再回到图6，在垂直块40-j的单元中，多个扇区都有的数据线DATABn(n是0到127的整数，如图所示，即每个垂直块40-j有32条线，即32位宽度)连接到一组读出放大器43-j。每组读出放大器43-j具有32个读出放大器，每个读出放大器连接了一条数据线DATABn，这些数据线DATABn互不相同。而且，一组读出放大器43-j的输出经由数据线DATAn(类似地，用于每组读出放大器43-j的数据线DATA是32位宽度)被提供给数据多路选择器44。数据多路选择器44选择性地将从每组读出放大器43-j经由数据线DATAn提供的输出以最大并行64位提供给接口电路31。

写开关45-h是开关电路，其将数据线DATAB(32j到32j+31)与用于重写的数据线DATAWm(m是0到31的整数)分离。即，在本实施例的闪存34-i中，用于数据读的数据线DATAB(32j到32j+31)和用于重写的数据线DATAWm可以分离，因此，用于数据读的数据线DATAB的布线可以减少，并且也可减少负载。用于重写的数据线DATAWm连接到一组写放大器46。与读出放大器组43-j一样，写放大器组46具有32个写放大器，每个写放大器连接了一条数据线DATAWm，这些数据线DATAWm互不相同。

参考标号47是用于重写位线的电压产生电路，当重写要存储在存储器单元中的数据时，其产生提供给位线(全局位线GBL和局部位线LBL)的电压。参考标号48是用于字线/X和Y传输门的正电压产生电路，其产生提供给字线WL和X和Y传输门的正电压；参考标号49是外部高压开关电路，其对向字线/X和Y传输门正电压产生电路48提供的外部高压进行控制。参考标号50是用于擦除字线的负电压产生电路，当擦除存储在存储器单元中的数据时，其产生提供给字线WL的负电压，并且参考标号51是用于读字线的电压产生电路，当从存储器单元读取数据时，其产生提供给字线WL的电压。

参考标号52是第一控制电路，其通过控制闪存中的每个功能性扇区，来指示执行各种操作。而第二控制电路53的功能是在闪存34-i中输出就绪信号和忙信号(就绪信号和忙信号可分别在单独的信号线中，或者在一条其中根据逻辑电平来决定就绪状态或忙状态的信号线中)。这里，在就绪信号中，包括了上述连续擦除操作中的连续擦除完成信号RDY，该连续擦除完成信号RDY从第二控制电路53输出。参考标号54是执行测试功能等的测试电路。

这里，在根据本实施例的闪存34-i中，对于读操作不可缺少的字线电压产生电路51、X译码器43-1和43-2以及Y选择器42-j布置在存储器单元阵列周围，使得可将布线负载最小化。从而抑制了布线负载的增加，并实现了高速操作。

另外，在闪存34-i中，在每个闪存34-i中提供了存储器单元部件(存储器单元阵列、X译码器和Y选择器)、用于读的外围电路(读出放大器组43-j、读操作不可缺少的字线电压产生电路51，以及数据多路选择器44)、写开关45-h，以及第二控制电路53。另一方面，为了便于说明，图6所示的与用于读的外围电路不同的用于重写的外围电路等(图6中，由虚线包围的电路，即写放大器组46、位线电压产生电路47、字线/X和Y传输门正电压产生电路48、外部高压开关电路49、用于擦除字线50的负电压产生电路、第一控制电路52和测试电路54)被安排，使得在多个闪存34-i处公用，而无需任何用于每个闪存34-i的安排，如图8所示。即，本实施例中的闪存34-i具有专用于读操作的电路结构，而用于使用重写操作等的电路被提供为多个闪存34-i的公用电路。这里，与用于读的外围电路不同的用于重写等的外围电路可被所有闪存34-i公用。

图8是示出了半导体存储器设备的电路布置示例的示图，其中根据本实施例，将多个闪存建立在一块芯片中。

在图8中，接口电路31、连续擦除控制电路32和用于连续重写的移位电路33与图2所示相同，因此省略对其的描述。参考标号61-0到61-x(x是任意自然数)是闪存，其包括以专用于读操作的方式而分别构建的用于读的外围电路，还包括存储器单元部件(存储器单元阵列，X译码器和Y选择器)，即，这些闪存的配置排除了图6中由虚线框围绕的外围电路。参考标号62-0到62-x是存储器选择器，它们的排列对应于闪存61-0到61-x，以便选择希望的闪存。参考标号63是公用电路，由多个闪存61-0到61-x公用。该公用电路包括与用于读的外围电路不同的用于重写的外围电路和用于擦除的外围电路中的至少一种，并且其是图6中虚线框包围的外围电路。

如上所述，闪存包括存储器单元部件和用于读的外围电路，而除了存储器单元部件和用于读的外围电路之外的其他外围电路作为公用电路由多个闪存共享，因此，即使当多个闪存建立在一块芯片中时，也可抑制芯片面积的增加。尤其是，如上所述，使用电荷泵的高压产生电路的电路大小通常会变得很大，因此，通过适当地共享这些电路，可以抑制芯片面积的任何增加。这里的这种结构，即闪存包括存储器单元部件和用于读的外围电路，而除了存储器单元部件和用于读的外围电路之外的其他外围电路作为公用电路由多个闪存共享这样的结构，并不限于根据本实施例的能够进行连续擦除操作的半导体存储器设备，而是该结构可应用于任意的其中在一块芯片上建立了多个非易失性存储器电路的半导体存储器设备。

图9是示出了组成每个扇区的存储器单元阵列的结构示例的概貌的示图。

在图9中，参考标号71表示存储器单元，其包括具有浮动栅的晶体管。通过对浮动栅执行电子的注入或抽出，来控制晶体管的门限电压，并且实现存储数据。这里，存储器单元的详细结构与现有的非易失性存储器中的存储器单元相同，因此省略对其的描述。

如图9所示，在构成每个存储器单元71的晶体管处，源极连接到源(电源)线SL，漏极连接到对应的局部位线LBL1y(y是尾标)。控制栅连接到字线WL0、WL1、…、WLb。

局部位线LBL1a经由其栅极被提供了信号SECYa的晶体管的栅极LGa，连接到对应的全局位线GBLa。类似地，每条局部位线LBL1y都经由其栅极被提供了信号SECYy的晶体管的栅极LGy，连接到对应的全局位线GBLa、GBL(a+1)、…。这里，例如图9所示，在本实施例中，类似于局部位线LBL(a-3)、…、LBL1(a-1)和LBL1a连接到全局位线GBLa，4条局部位线LBL1y连接到各全局位线GBLa、GBL(a+1)、…。这里，每条局部位线LBL1y是每个扇区中的位线，并且没有延伸跨越多个扇区而连接，而相反地，全局位线GBLa、GBL(a+1)…是延伸跨越多个扇区而连接的位线。在图9中，仅示出了连接到局部位线LBL1a和LBL1(a+1)的存储器单元71，但是不言而喻，类似地，存储器单元71连接到每条局部位线LBL1y。

如上所述，经由晶体管的栅极LGy而连接了多条局部位线LBL1y(本实施例中是4条)的每条全局位线GBLa、GBL(a+1)、…经由其栅极被提供了各个信号YDna、YDn(a+1)、…的每个晶体管的栅极GGa、GG(a+1)、…而被连接到数据线DATABn。如上所述，数据线DATABn连接到读出放大器组43-h中的读出放大器。另外，其一端与写放大器组46中的写放大器连接的数据线DATAWm经由其栅极被提供了信号YDm的晶体管的栅极WGm(对应于写开关45-j)而被连接到数据线DATABn。

这里，在根据本实施例的闪存中，X译码器的布置并不限于图6所示的，而是可使用例如图10A到图10C所示的结构。即使当实现图10A到图10C所示的结构时，也可通过全局字线GWL和局部字线LWL来实现与上述字线WL相同的功能，并且用于冗余的IO块被布置为连接用于局部字线LWL的X译码器的两侧，使得读操作的余量可与上述实施例相同，没有差别。例如，当使得垂直块在X方向增加时，图10A到图10C所示的结构是有效的。

如上所述，根据本实施例可获得以下效果。

(1)响应于在接口电路31接收的连续擦除命令，从连续擦除控制电路32向移位电路33指示开始执行连续擦除操作，并且移位电路33顺序地在闪存34-i中连续执行数据擦除操作，当所有闪存34-i中的数据擦除操作都已经完成时，从移位电路33向接口电路31提供连续擦除完成信号RDY。从而，可通过一个连续擦除命令，对建立在一块芯片30中的多个闪存34-i连续执行数据擦除操作，并且通过与其中建立单个非易失性存储器电路的情况相同的操作，可执行建立在芯片30中的所有闪存34-i中的数据擦除操作。

(2)不是通过单个的闪存，而是通过划分为建立在一块芯片中的多个闪存，可减小由布线和门造成的负载，并且可改善全局位线的时间常数，而且可避免数据读中的延迟。另外，由于用于读的数据线DATABn和用于重写的数据线DATAWm经由开关相连，因此用于读的数据线DATABn和用于重写的数据线DATAWm可分离，并可获得相同的效果。

(3)用于读的存储器单元部件和外围电路布置在每个闪存中，而与闪存相关联的其他外围电路作为公用电路被多个闪存共享，从而，即使当多个闪存建立在一块芯片中时，也可抑制芯片面积的增加。

而且，由于在一块芯片中建立了多个闪存而不是一个单个的闪存，所以可减少开发工时，并且通过简单的方法就可实现大的存储器容量和高速操作，该方法中不需改变单元结构和外围电路(电压产生电路、控制电路等)特性。

这里，当在垂直块单元中提供了多个小扇区(小于64KB)以用于高速读时，一个问题是增加了重写时间，但是通过一起擦除多个扇区，可避免这个问题。此外，通过在扇区单元中提供的扇区选择电路，Y方向(全局位线)在物理上变长了，但是，如图6所示，只在一侧布置了扇区选择，因此，该增加可以很小，此外还存在这样的优点，即可引入对称BL(位线)系统。这里，通过对称BL系统进行读操作是公知的，因此省略对其的描述。

另外，在上述实施例中，IO的数量是32的原因如下。当用32位CPU来实现一块芯片时，读操作中没有浪费，操作变得高效。此外，当64位读时，X译码器与32位读时是公用的，可避免电流消耗的增加，并且当在以32位为单位输出其中同时以64位读取的数据时，可实现伪突发(burst)功能，并可促进高速操作。

这里，上述实施例仅示出了执行本发明的一种示例，而本发明的技术并不限于该实施例。即，本发明可以各种方式执行，而不偏离本发明的技术精神或主要特征。

根据本发明，基于响应于输入的连续擦除命令而输出的连续擦除开始信号，用于给出指令以执行各自的数据擦除操作的控制信号被顺序输出到建立在一块芯片中的所有非易失性存储器电路，并且当所有非易失性存储器电路中的数据擦除操作都已经完成时，输出连续擦除完成信号。从而，仅基于一个连续擦除命令，就顺序执行了建立在一块芯片中的多个非易失性存储器中的数据擦除操作，并且仅通过与其中建立单个非易失性存储器电路的情形相同的一个操作，就可连续执行所有非易失性存储器电路中的数据擦除操作。另外，由于在一块芯片中建立了多个非易失性存储器电路而不是单个闪存，所以可减小由布线和门引起的负载，并且与信号线的充放电以及电压的上升和下降相关联的时间常数变小，并且可避免读操作中的延迟。

本申请基于2004年12月15日提交的在先日本专利申请No.2004-363259，并要求享受该申请的优先权，这里通过引用而包含了该申请的全部内容。

Claims

1.一种在一块芯片中具有多个非易失性存储器电路的半导体存储器设备，包括：

响应于被输入的连续擦除命令而输出连续擦除开始信号的连续擦除控制电路；以及

移位电路，所述移位电路基于从所述连续擦除控制电路输入的所述连续擦除开始信号，顺序地向所述多个非易失性存储器电路输出用于执行数据擦除操作的控制信号，并且当在全部所述多个非易失性存储器电路处的数据擦除操作都已经完成时，输出连续擦除完成信号。

2.根据权利要求1所述的半导体存储器设备，其中，所述移位电路向所述多个非易失性存储器电路中的一个输出所述控制信号，并且在表明数据擦除操作完成的信号已经从所述多个非易失性存储器电路中的一个被输入之后，向所述多个非易失性存储器电路中尚未执行数据擦除操作的一个输出所述控制信号。

3.根据权利要求1所述的半导体存储器设备，其中，所述移位电路包括级联的多个保持电路，所述多个保持电路中的每一个分别被布置为与所述非易失性存储器电路中的一个相关联，并且

所述保持电路向对应的非易失性存储器电路输出所述控制信号，并将表明数据擦除操作完成的信号从所述对应的非易失性存储器电路提供给连接到下一级的保持电路。

4.根据权利要求3所述的半导体存储器设备，其中，所述保持电路包括

输出所述控制信号的触发器，以及

逻辑运算电路，其中来自所述对应的非易失性存储器电路的所述表明数据擦除操作完成的信号和所述控制信号被输入到所述逻辑运算电路，并且所述逻辑运算电路的输出被提供给所述连接到下一级的保持电路的触发器。

5.根据权利要求1所述的半导体存储器设备，其中，所述控制信号是用于控制关于是否使所述非易失性存储器电路操作的信号。

6.根据权利要求1所述的半导体存储器设备，其中，所述控制信号是用于影响对在所述非易失性存储器电路中产生的操作时钟信号的振荡的控制的信号。

7.根据权利要求1所述的半导体存储器设备，还包括：

接收被输入的命令的接口电路，

其中，所述接口电路基于所述被输入的连续擦除命令，向所述连续擦除控制电路给出用于输出所述连续擦除开始信号的指令，并基于来自所述移位电路的所述连续擦除完成信号，停止所述连续擦除控制电路的操作。

8.根据权利要求1所述的半导体存储器设备，其中，每个所述非易失性存储器电路包括与存储数据有关的存储器单元部件，以及与从所述存储器单元部件的数据读取操作有关的用于读的外围电路。

9.根据权利要求8所述的半导体存储器设备，其中，所述用于读的外围电路布置在所述存储器单元部件附近。

10.根据权利要求8所述的半导体存储器设备，其中，每个所述非易失性存储器电路中的除了所述存储器单元部件和所述用于读的外围电路之外的外围电路被布置为公用电路，所述公用电路被所述多个非易失性存储器电路公用。

11.根据权利要求10所述的半导体存储器设备，其中，所述公用电路包括用于所述存储器单元部件的与数据重写操作有关的用于重写的外围电路和与数据擦除操作有关的用于擦除的外围电路中的至少一种。

12.根据权利要求8所述的半导体存储器设备，其中，所述存储器单元部件和所述用于读的外围电路包括：

存储器单元阵列，所述存储器单元阵列具有多条位线和多条字线，并且具有用于存储数据的存储器单元，所述存储器单元被分别布置在所述位线和所述字线的每个互连点处；

选择位线的位线译码器；

选择字线的字线译码器；

用于读的电压产生电路，在从所述存储器单元读取数据的情况中，所述用于读的电压产生电路产生提供给所述字线的电压；以及

放大从所述存储器单元读取的数据的读出放大器。

13.根据权利要求8所述的半导体存储器设备，其中，用于执行所述存储器单元部件中的数据重写的信号路径和用于执行从所述存储器单元部件的数据读取的信号路径可以在所述非易失性存储器电路中分离。

14.根据权利要求8所述的半导体存储器设备，其中，用于执行所述存储器单元部件中的数据重写的信号路径和用于执行从所述存储器单元部件的数据读取的信号路径经由开关电路而连接。

15.一种在一块芯片中具有多个非易失性存储器电路的半导体存储器设备，其中：

每个所述非易失性存储器电路只包括与存储数据有关的存储器单元部件和与从所述存储器单元部件的数据读取操作有关的用于读的外围电路，并且除了所述存储器单元部件和所述用于读的外围电路之外的外围电路被布置为公用电路，所述公用电路由所述多个非易失性存储器电路公用。

16.根据权利要求15所述的半导体存储器设备，其中，所述公用电路包括用于所述存储器单元部件的与数据重写操作有关的用于重写的外围电路和与数据擦除操作有关的用于擦除的外围电路中的至少一种。

17.根据权利要求15所述的半导体存储器设备，其中，用于执行所述存储器单元部件中的数据重写的信号路径和用于执行从所述存储器单元部件的数据读取的信号路径可以在所述非易失性存储器电路中分离。