CN1551226A - 具有脉冲串读出操作模式的闪速存储器装置 - Google Patents

Abstract

公开一种闪速存储器装置，其中包括多个列，每个列都同多个存储器单元相连。列选择器电路根据列地址选择一部分列，并且多个读出放大器组同由列选择器电路选中的列相连。该列选择器电路根据是否是按4N排列该列地址，以可变方式选择列，其中N的值为等于或大于1的整数。例如，当列地址按4N排列时，列选择器电路选择该列地址的列，而当列地址不按4N排列时，列选择器电路选择高位列地址的列。

Description

具有脉冲串读出操作模式的闪速存储器装置

本申请要求以2003年4月3日提交的韩国专利申请No.2003-21120为优先权，其内容在此结合全部作为参考。

技术领域

这里公开了一种半导体存储器装置，并且尤其是一种支持连续脉冲串读出(burst read)操作的闪速存储器装置。

背景技术

在电子工业中取得巨大商业成功的存储器装置一般是指闪速存储器。这种商业上的成功一部分是由于闪速存储器在不需要电源的情况下能够将电子数据保存很长一段时间。另外，闪速存储器装置还能够在被安装到一个电子装置中后由终端用户对其进行擦除以及编程。这种组合功能在电子装置应用中非常有用，例如蜂窝电话，个人数字助理，以及计算机BIOS存储器，还有其它电源是间歇的并且希望能够对其进行编程的应用。

闪速存储器装置由单个存储晶体管或单元的阵列构成，这与用在其它类型的存储器装置中的类似。可是，闪速存储器装置一般通过在晶体管的控制栅极和衬底区之间加入一个浮动栅极来实现非易失性存储器单元。同其它的存储器装置一样，该晶体管按照行和列排列，构成一个晶体管阵列。在存储器装置技术中很普遍的是，阵列的各个行中存储器单元的控制栅极都同多个字线相连，这样就形成了能够通过选择相应的字线来对其进行访问的各单元行。类似地，阵列的各个列中单元的漏极区都同多条位线相连，这样就形成了能够通过选择相应的位线来对其进行访问的各个单元列。最终，阵列中各个单元的源极区都同一个公共源极线相连。在一些闪速存储器装置中，晶体管阵列被分成单独的晶体管阵列的扇区(sector)，这样就提供了编程附加的灵活性以及进行擦除操作。

存储在各个存储器单元中的数据表示一个二进制的1或0，这是本领域内所公知的。为了在阵列中的一个特定单元上进行编程、读出或者擦除操作，要向存储器单元的控制栅极、漏极区以及源极区提供各种预定电压。通过将这些预定电压提供给特定位线列、特定字线行，以及公共源极线，可以选择出位线与字线的交点的单个单元，用于读出或者编程。

为了对一个单元进行编程，将单元的控制栅极和漏极区提升至预定编程电压，并将源极区接地。控制栅极和漏极区的电压会产生热电子，而这些热电子则会被注入到浮动栅极，并在这里被俘获，同时在浮动栅极上形成负电荷。该电子传送机构经常是指沟道热电子(CHE)注入。当去除掉编程电压时，负电荷还保持在浮动栅极上，因此增加了阈值电压。该阈值电压用于在进行读出操作期间确定该单元是否处于充电状态，也就是被编程，或者该单元是否处于非充电状态，也就是没有被编程。

通过将预定电压加到单元的控制栅极和漏极区并将源极区接地来对单元进行读出。接着由读出放大器读出位线中的电流。如果该单元被编程，则该阈值电压就会相对比较高并且位线电流会为零或者至少是相对比较低，这样就寄存一个二进制0。另一方面，如果单元被擦除，则该阈值电压就会是相对比较低并且位线电流会相对比较高，这样就寄存一个二进制1。

与编程过程相反，闪速存储器装置一般通过同时擦除存储器扇区中的所有单元来进行大量擦除。用于擦除整个存储器扇区的操作过程包括将预定电压加到该扇区的公共源极线以及所有字线上，同时将单元的漏极区仍于浮接状态。这就使得电子通过Fowler-Nordheim(F-N)隧道效应从浮动栅极穿透到源极区，这就从存储器扇区中各个单元的浮动栅极移走了负电荷。

一般地，该读出操作被作为随机存取功能来执行，其中用户在存储器阵列中指定一个具体的地址，用于存储器装置进行读出。可是，存储器装置中所能提供的功能是脉冲串读出模式。脉冲串读出模式是一种嵌入式功能，该功能顺序地从整个存储器阵列中读出数据并在随后的时钟周期内将所读出的数据输出给用户。在这种模式中，由于存储器装置中的状态机连续生成存储器阵列中的各个单元地址，因此用户不需要提供单元地址。一般地，当用户希望输出存储器装置中的所有数据时，这种功能是很有用的。

可是，在设计脉冲串读出模式时一定要考虑到多个重要的性能因数。例如，闪速存储器装置经常被使用在便携式装置中，而在该装置中只提供容量有限的电源。这样，在读出过程中功率损耗应该被最小化。另外，脉冲串读出模式的速度也应当相对比较快，以便于用户能够接收存储器装置的全部输出而不需要等待装置。另一个问题就是存储器装置中的一些电路只有在被提供的电压位于一个限定范围内时才能正常工作。这样，就必须对电压进行精确的调整以确保该装置的正常运作。

需要有与在脉冲串读出操作中被依次输出的数据字数量相应的读出放大器组。参照图11，其中示出了一个用于脉冲串读出操作的常用列选通器(gate)结构，需要有4个读出放大器组10、11、12和13以及4个列选通器电路20、21、22和23来发出4个数据字。列选通器电路20-23根据相应的列选择信号Yset00-Yset03、Yset10-Yset13、Yset20-Yset23和Yset30-Yset33来选择列(或者位线)。

为了增加在脉冲串操作模式下被读出的数据字的数量，从而改进脉冲串读出操作速度，需要有附加的读出放大器组和列选择电路—与增加的数据字数量成比例。随着选择电路的增加，也需要按比例的增加列选择信号组。这就意味着要按照与增加的数据字数量成比例增加用于传输列选择信号的信号线。例如，当以操作的脉冲串模式读出4个数据字时，由于每个列选择电路要施加4个列选择信号，因此需要有16条列选择信号线。类似地，当以操作的脉冲串模式读出8个数据字时，就需要有32条列选择信号线。为了增加能够被读出的数据字数量，必需要增加列选择结构的尺寸，例如图11所示，这就会增加芯片的尺寸。

发明内容

本发明的实施例提供了一种闪速存储器装置，该装置与常用的存储器装置相比降低了列选择线的数量。

根据本发明的一个方面，提供了一种NOR-型闪速存储器装置，该装置包括：多条位线，每条位线都同多个非易失性存储器单元相连；一个列选通器电路，用于根据第一选择信号和第二选择信号选择至少一条位线；至少一个读出放大器，其与通过列选通器电路选出的位线相连；一个解码器电路，用于根据第一个列地址生成第一选择信号；以及判断电路，用于根据第二个列地址来判断是否是按4N排列该列地址，并生成第二选择信号。该列选通器电路包括第一开关电路，用于在按4N排列该列地址时根据第一和第二选择信号来选择位线中的第一位线，以及第二开关电路，用于在不是按4N排列该列地址时根据第一和第二选择信号来选择位线中的第一位线。

在一些实施例中，位线包括第一至第四位线，第一选择信号包括4列选择信号，第二选择信号包括2列选择信号。

在一些实施例中，第一开关电路包括在第一位线和该读出放大器之间串联的第一和第二晶体管；在第二位线和该读出放大器之间串联的第三和第四晶体管；在第三位线和该读出放大器之间串联的第五和第六晶体管；在第四位线和该读出放大器之间串联的第七和第八晶体管。该第一、三、五和七晶体管分别由第一选择信号控制；并且第二、四、六和八晶体管由第二选择信号中的一个控制。

在一些实施例中，当按4N排列该列地址时，第二列选择信号中的一个被激活。

在一些实施例中，第二开关电路包括在第二位线和该读出放大器之间串联的第九和第十晶体管；在第三位线和该读出放大器之间串联的第十一和第十二晶体管；在第四位线和该读出放大器之间串联的第十三和第十四晶体管。该第九、十一和十三晶体管分别由第一选择信号中的第一、第二和第三个控制；并且第十、十二和十四晶体管由第二选择信号中的另一个控制。

在一些实施例中，当不是按4N排列该列地址时，第二列选择信号中的另一个被激活。

在一些实施例中，由一个开关电路选择出的位线对应于列地址，并且由第二开关电路选择出的位线对应于该列地址的一个高位(high)列地址。

附图说明

通过参照以下结合附图考虑的详细说明将会使得对于本发明的更完整的认识及其许多附加优点变得更加清晰和便于理解，在附图中相同的参考标记表示相同或类似地部件，其中：

图1为根据本发明的一个实施例的闪速存储器装置的方框图；

图2A-2D表示根据是否是按4N排列该列地址，读出放大器块的数据输出顺序；

图3为根据本发明实施例的图1中的典型列解码器电路的方框图；

图4为根据本发明实施例的图3中的典型解码器电路的电路图；

图5为根据本发明实施例的图3中的典型判断电路的电路图；

图6为根据本发明实施例的图1中的典型列选通器电路的电路图；

图7为根据本发明的另一个实施例的闪速存储器装置的方框图；

图8为与一个扇区相关的图7中典型列选通器电路和扇区选择器电路的电路图；

图9为根据本发明实施例的图7中的典型第三列解码器电路的方框图；

图10为根据本发明实施例的图7中的典型第二列选通器(gate)方块的电路图；

图11为常用的列选通器电路的电路图。

具体实施方式

参照附图对本发明的优选实施例进行更充分的说明。这里所描述的闪速存储器装置是一个能够执行连续脉冲串读出操作的NOR-型闪速存储器装置。可是，对于本领域内的技术人员来说，显然，本发明并不仅限于NOR-型闪速存储器装置。该闪速存储器装置将在假定脉冲串长度为4的情况下进行描述。

图1为根据本发明的一个实施例的闪速存储器装置的方框图。

参看图1，闪速存储器装置100包括用于存储数据信息的存储器单元阵列110，其具有多条位线BLi(i＝0-m)。虽然在图1中没有示出，但多个非易失性存储器单元都同各条位线BLi相连。各个非易失性存储器单元都包括浮动栅极晶体管。列解码器电路120接收列地址用以生成选择信号。列选通器电路130(在该图中，标记为“Y-Gate”)根据来自列解码器电路120的选择信号选出位线BL0-BLm中的一部分，并将被选中的位线同读出放大器电路140(在该图中，标记为“SA”)相连。该读出放大器电路140从与被选中的位线相连的存储器单元中读出并放大数据。该读出放大后的数据通过数据输出电路150(在该图中，标记为“Dout”)被输出到外部。

在该实施例中，列解码器电路120和列选通器电路130构成了列选择器电路，该电路根据列地址选择一部分位线。

本发明的闪速存储器装置可以执行一个连续的脉冲串操作，其中包括列地址的初始地址由外部提供。只根据列地址的一个输入就能连续的输出4个数据字，这可以按照以下的方式进行。例如，当脉冲串长度为4时，接收初始地址，接着在预定的时间内从存储器单元阵列110中读出4字数据(例如D1、D2、D3和D4)。这样读出的4个数据字就顺序地与时钟信号同步被输出到外部。为了每次读出4个数据字，可以使用每个都与数据字相当的读出放大器组。例如，当一个字为16并且脉冲串长度为4时，则需要有4个读出放大器组(例如SAG0-SAG3)并且每个读出放大器组都包括16个读出放大器(例如，SA0-SA15)。虽然只接收一个列地址(例如N)，可是在外部在外部只有从4个读出放大器组中分别输出的数据字被考虑，就像由不同的列地址(例如，第N、N+1、N+2和N+3列地址)来指定输出数据字一样。

由列地址的低位选择读出放大器组，并由其高位选择与读出放大器组相连的位线。例如，如图2A所示，当低位信号A1A0为“00”时(或者在按4N排列该列地址的情况下)，在进行读出操作之后，首先输出读出放大器组SAG0-SAG3中的第一个SAG0的数据字。依次输出来自其它读出放大器组SAG1-SAG3(指高读出放大器组)的数据字。在这种情况下，第一读出放大器组SAG0的数据对应于第N列地址，第二读出放大器组SAG1的数据对应于第(N+1)列地址，第三读出放大器组SAG2的数据对应于第(N+2)列地址，以及第四读出放大器组SAG3的数据对应于第(N+3)列地址。在这种情况下，通常输出4个数据字。

当低位信号A1A0为“01”时(或者在不是按4N排列该列地址的情况下)，首先输出读出放大器组SAG0-SAG3的第二个SAG1的数据字。接着，依次输出来自第三、第四和第一读出放大器组SAG2、SAG3和SAG0(SAG2和SAG3是指高读出放大器组并且SAG0是指低读出放大器组)的数据字。如图2B所示，第二读出放大器组SAG1的数据对应于第N列地址，第三读出放大器组SAG2的数据对应于第(N+1)列地址，以及第四读出放大器组SAG3的数据对应于第(N+2)列地址。可是，第一读出放大器组SAG0的数据并不对应于第(N+3)列地址，而是对应于第(N-1)列地址。由于通过用于选择其它组的位线的列地址来选择第一读出放大器组SAG0的位线，因此在外部第一读出放大器组的数据被考虑为由第(N-1)列地址输出数据。因此，为了使得第一读出放大器组能够读出第(N+3)列地址的数据，就需要选择在输入列地址N上加1的高地址N+1的位线。在这种情况下，由于异常地输出4个数据字，因此可以按照与上述方式不同的方法来控制选择位线。这将在下面作更充分的说明。

当低位信号A1A0为“10”时(或者在不是按4N排列该列地址的情况下)，首先输出第三读出放大器组SAG2的数据。接着，依次输出第四、第一和第二读出放大器组SAG3、SAG0和SAG1(SAG3是指高读出放大器组并且SAG0和SAG1是指低读出放大器组)的数据字。在这种情况下，如图2C所示，第三读出放大器组SAG2的数据对应于第N列地址，并且第四读出放大器组SAG3的数据对应于第(N+1)列地址。可是，由于与上述相同的原因，第一和第二读出放大器组的数据字并不对应于第(N+2)和(N+3)列地址，而是对应于第(N-1)列地址。因此，为了使得第一和第二读出放大器组能够读出第(N+2)和(N+3)列地址的数据，就需要选择在输入列地址N上加1的高地址N+1的位线。在这种情况下，可以按照与上述方式不同的方法来控制选择位线。这将在下面作更充分的说明。

当低位信号A1A0为“11”时，首先输出第四读出放大器组SAG3的数据。接着，依次输出第一、第二和第三读出放大器组SAG0、SAG1和SAG2(SAG0、SAG1和SAG2是指低读出放大器组)的数据字。在这种情况下，如图2D所示，第四读出放大器组SAG3的数据对应于第N列地址。可是，由于与上面相同的原因，第一、第二和第三读出放大器组的数据字并不对应于第(N+1)、(N+2)和(N+3)列地址，而是对应于第(N-1)列地址。因此，为了使得第一、第二和第三读出放大器组能够读出第(N+1)、(N+2)和(N+3)列地址的数据，就需要选择在输入列地址N上加1的高地址N+1的位线。在这种情况下，可以按照与上述方式不同的方法来控制选择位线。这将在下面作更充分的说明。

图3为示出图1中列解码器电路120的一个典型实施例的方框图。

参看图3，列解码器电路120包括一个解码器122和一个判断电路124。该解码器122对列地址信号An和An+1进行解码，以生成选择信号YA0-YA3。判断电路124接收列地址信号A0和A1并判断是否是按4N排列该列地址(N为等于或大于1的整数)。其原因是由于以可变方式选择与读出放大器组相连的位线，如图2A-2D中所述。

在该实施例中，列地址信号A0和A1为一个列地址的最低有效位。

如果是按4N排列(align)该列地址(也就是说，当第一读出放大器组SAG0的数据字第一个被输出时)，判断电路124激活(activate)选择信号YB0、YB1、YB2和YB3，并去激活(deactivate)选择信号YB0B、YB1B、YB2B和YB3B。当不是按4N排列该列地址并且第二读出放大器组SAG1的数据字第一个被输出时，则判断电路124激活选择信号YB0B和YB1-YB3，并去激活选择信号YB0和YB1B-YB3B。当不是按4N排列该列地址并且第三读出放大器组SAG2的数据字第一个被输出时，则判断电路124激活选择信号YB0B、YB1B、YB2和YB3，并去激活选择信号YB0、YB1、YB2B和YB3B。当不是按4N排列该列地址并且第四读出放大器组SAG3的数据字第一个被输出时，则判断电路124激活选择信号YB0B、YB1B、YB2B和YB3，并去激活选择信号YB0、YB1、YB2和YB3B。

图4为示出图3中解码器电路的典型实施例的电路图。

参看图4，解码器电路122对列地址信号An和An+1进行解码，以便于激活选择信号YA0、YA1、YA2和YA3中的一个。解码器电路122包括反相器INV1和INV2以及与(AND)门G1、G2、G3和G4。与门G1根据反相器INV1和INV2的输出来输出一个选择信号YA0。与门G2根据列地址信号An和反相器INV2的输出来输出一个选择信号YA1。与门G3根据列地址信号An+1和反相器INV1的输出来输出一个选择信号YA2。与门G4根据列地址信号An和An+1输出一个选择信号YA3。对于本领域内的技术人员来说显而易见的是，解码器电路122并不限于这一被公开的配置。

图5为示出图3中判断电路的典型实施例的电路图。

参看图5，判断电路124根据低地址信号A0和A1输出选择信号YB0、YB0B、YB1、YB1B、YB2、YB2B、YB3以及YB3B。判断电路124包括或非(NOR)门G5，与非(NAND)门G6，以及反相器INV3、INV4、INV5、INV6和INV7。或非门G5根据被求反的列地址信号A0和A1输出选择信号YB0，并且反相器INV4对选择信号YB0进行反相，以输出选择信号YB0B。反相器INV3对列地址信号A1进行反相，以输出选择信号YB1，并且反相器INV5对选择信号YB1进行反相，以输出反相后的信号作为选择信号YB1B。与非门G6根据列地址信号A0和A1输出选择信号YB2，并且反相器INV6对选择信号YB2进行反相，以输出反相后的信号作为选择信号YB2B。由于选择信号YB3同电源电压Vcc相连，因此选择信号YB3和YB3B一直分别具有高电平和低电平。

如上所述，列地址信号A0和A1会选择对应于脉冲串长度的读出放大器组。当列地址信号A1A0为“00”时，第一读出放大器组被选作为第一数据字的输出开始点。这就使得选择信号YB0-YB3被激活为高电平。当列地址信号A1A0为“10”时，第三读出放大器组被选作为第一数据字的输出开始点。这就使得选择信号YB2、YB3、YB0B和YB1B被激活为高电平。当列地址信号A1A0为“11”时，第四读出放大器组被选作为第一数据字的输出开始点。这就使得选择信号YB3、YB0B、YB1B和YB2B被激活为高电平。

选择信号YB0、YB1、YB2或YB3的激活表示一个输入列地址的位线被选中。在这种情况下，从第一读出放大器组到第四读出放大器组的数据字被顺序输出。按照这种顺序输出的数据字在外部被认为是第N、(N+1)、(N+2)和(N+3)列地址的数据字。选择信号YB0B、YB1B或YB2B的激活表示一个输入列地址的高地址的位线被选中。例如，当选择信号YB0B被激活时，与第一读出放大器组SAG0相连的位线对应于输入列地址的高地址，而与其它读出放大器组SAG1-SAG3相连的位线对应于输入列地址。当选择信号YB0B和YB1B被激活时，与第一和第二读出放大器组SAG0及SAG1相连的位线对应于输入列地址的高地址，而与其它读出放大器组SAG2及SAG3相连的位线对应于输入列地址。

图6为示出根据本发明图1中的实施例的典型列选通器电路的电路图。

假设图6中的列选通器电路130设计为脉冲串长度为4并且位结构为X16。可是，显而易见的是，本发明并不限于这种结构。当脉冲串长度为4时，需要有4个读出放大器组SAG0、SAG1、SAG2和SAG3，并且每个读出放大器组SAG0-SAG3都由16个读出放大器SA0-SA15构成。一种典型的读出放大器在美国专利US6362661和US6400606中公开，其名称分别为“SENSE AMPLIFIERFOR USE IN A SEMICONDUCTOR MEMORY DEVICE”和“SENSE AMPLIFIER FOR USEIN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”，在此将其结合作为参考。

接着参看图6，列选通器电路130包括分别对应于读出放大器组SAG0-SAG3的列选通器131、132、133以及134。每个列选通器131-134都包括多个分别与相应读出放大器组的读出放大器相连的列选通器单元。例如，列选通器131包括16个列选通器单元131_0至131_15。每个列选通器131-134都根据选择信号选择64条位线中的16条位线，并将被选中的位线与相应的读出放大器组的读出放大器相连。

例如，列选通器131根据选择信号YA0-YA3、YB0和YB0B选择位线BL0-BL63中的16条位线，并将被选中的位线分别与第一读出放大器组SAG0的相应读出放大器SA0-SA15相连。列选通器132根据选择信号YA0-YA3、YB1和YB1B选择位线BL64-BL127中的16条位线，并将被选中的位线分别与第二读出放大器组SAG1的相应读出放大器SA0-SA15相连。列选通器133根据选择信号YA0-YA3、YB2和YB2B选择位线BL128-BL191中的16条位线，并将被选中的位线分别与第三读出放大器组SAG2的相应读出放大器SA0-SA15相连。列选通器134根据选择信号YA0-YA3、YB3和YB3B选择位线BL192-BL255中的16条位线，并将选中的位线分别与第四读出放大器组SAG3的相应读出放大器SA0-SA15相连。

再来看图6，列选通器131中的第一列选通器单元131_0包括14个NMOS晶体管T1-T14。NMOS晶体管T1和T2连接在位线BL0和读出放大器SA0之间，并分别由选择信号YA0和YB0控制。NMOS晶体管T3和T4串联在位线BL1和读出放大器SA0之间，并分别由选择信号YA1和YB0控制。NMOS晶体管T5和T6串联在位线BL1和读出放大器SA0之间，并分别由选择信号YA0和YB0B控制。NMOS晶体管T7和T8连接在位线BL2和读出放大器SA1之间，并分别由选择信号YA2和YB0控制。NMOS晶体管T9和T10串联在位线BL2和读出放大器SA0之间，并分别由选择信号YA1和YB0B控制。NMOS晶体管T11和T12串联在位线BL3和读出放大器SA0之间，并分别由选择信号YA3和YB0控制。NMOS晶体管T13和T14串联在位线BL3和读出放大器SA0之间，并分别由选择信号YA2和YB0B控制。

其它列选通器单元131_2-131_15的配置同第一列选通器单元131_0相同，因此这里就省略了对其的描述。类似地，各个其它列选通器的列选通器单元的配置也同列选通器单元131_0相同，这里省略了对其的描述。在图6中，各个列选通器单元的组成部件用相同的标记标识。

从图中可以理解的是，选择信号YA0-YA3通常被提供给各个列选通器131-134的列选通器单元的NMOS晶体管T1、T3、T5、T7、T9、T11和T13。

在该实施例中，NMOS晶体管T1、T2、T3、T4、T7、T8、T11和T12构成了一条通道(或者一个开关电路)，用于当按4N排列该列地址时选择一条位线，该被选中的位线对应于当前的输入列地址。NMOS晶体管T5、T6、T9、T10、T13和T14构成了一条通道(或者一个开关电路)，用于当不是按4N排列该列地址时选择一条位线，该被选中的位线对应于当前输入列地址的一个高位列地址。如图6所示，在位线(例如BL1)和读出放大器(例如SA0)之间提供了两条电流通路(或者称为并行电流通路)。每条电流通路都包括两个NMOS晶体管(例如(T3，T4)和(T5，T6))。

下面将参照附图对根据本发明的一个实施例的闪速存储器装置的操作进行更充分的说明。

输入用于脉冲串读出操作的行和列地址时，首先，行选择器电路(未示出)根据行地址选择存储器单元阵列110的一条字线。同时，列解码器电路120根据列地址生成用于控制列选通器电路130的选择信号。

如图3所示，解码器122对列地址的一部分An和An+1进行解码，以激活选择信号YA0-YA3中的一个。例如，假设选择信号YA0被激活。当选择信号YA0被激活时，列选通器电路130的各个列选通器单元的NMOS晶体管T1和T5导通。同时，判断电路124响应接收到的列地址的低地址信号A0和A1，并判断接收到的列地址是否是按4N排列。如上所述，按4N排列该列地址就表示首先输出第一读出放大器组的数据字。判断电路124根据判断结果输出选择信号YB0-YB3以及YB0B-YB3B。

例如，当按4N排列输入列地址时，判断电路124将选择信号YB0、YB1、YB2和YB3激活为高电平。通过激活选择信号YB0、YB1、YB2和YB3接通了各个列选通器单元的NMOS晶体管T2、T4、T8和T12。因此，各个列选通器单元选择第一条对应的位线。也就是说，位线BL0，BL4，…，BL60通过列选通器131同对应的读出放大器SA0-SA15相连。其它的列选通器也通过与上述相同的方式选择位线。被选中的位线对应于当前接收到的列地址。

之后，各个读出放大器组SAG0-SAG3的读出放大器SA0-SA15通过公知的方式读出并放大数据。如果读出放大操作完成了，则由读出放大器组SAG0-SAG3读出的数据字按照该次序输出到外部。这时，输出的数据字在外部被认为是第N、(N+1)、(N+2)和(N+3)列地址的数据字。

如果接收到的列地址并不是按4N排列，判断电路124激活选择信号YB0、YB1、YB2和YB3中的一部分。这时，被去激活的选择信号的互补信号被激活。例如，当列地址信号A1A0为“01”时，选择信号YB0B、YB1、YB2和YB3被激活。由于选择信号YB0B、YB1、YB2和YB3被激活，第一列选通器131的各个列选通器单元的NMOS晶体管T6、T10和T14导通，同时其它列选通器132-134的各个列选通器单元的NMOS晶体管T2、T4、T8和T12也导通。因此，第二至第四列选通器132-134的各个列选通器单元选择第一条对应的位线，而第一列选通器131的各个列选通器单元选择第二位线。也就是说，第二列选通器132将位线BL64、BL68、…、BL124分别同对应的读出放大器SA0-SA15相连，第三列选通器133将位线BL128、BL132、…、BL188分别同对应的读出放大器SA0-SA15相连，并且第四列选通器134将位线BL192、BL196、…、BL252分别同对应的读出放大器SA0-SA15相连。另一方面，第一列选通器131将位线BL1、BL5、…、BL61分别同读出放大器SA0-SA15相连。

这里，第二至第四列选通器132-134选择当前接收到的列地址(例如N)的位线，而第一列选通器131选择当前接收到的列地址的高地址(例如N+1)的位线。

之后，各个读出放大器组SAG0-SAG3的读出放大器SA0-SA15通过公知的方式读出并放大数据。如果读出放大操作完成了，则由读出放大器组SAG1、SAG2、SAG3和SAG0读出的数据字按照该次序输出到外部。这时，输出的数据字在外部被认为是第N、(N+1)、(N+2)和(N+3)列地址的数据字。

当接收到的列地址并不是按4N排列时，例如，当列地址信号A1A0为“10”和“11”时，将按照与上述相同的方式进行列选择操作。选择当前输入列地址(例如N)的位线，而第一和第二列选通器则选择输入列地址的高地址(例如N+1)的位线。输出的数据字在外部被认为是第N、(N+1)、(N+2)和(N+3)列地址的数据字。类似地，当列地址信号A1A0为“11”时，则由读出放大器组SAG3、SAG0、SAG1和SAG2读出的数据字按照该次序输出到存储器装置的外部。因此，第四列选通器选择当前输入列地址(例如N)的位线，而第一、第二和第三列选通器则选择输入列地址的高地址(例如N+1)的位线。输出的数据字在外部被认为是第N、(N+1)、(N+2)和(N+3)列地址的数据字。

如上所述，选择信号YA0-YA3通常控制各个列选通器131-134的NMOS晶体管T1、T3、T5、T7、T9和T11，而由对应的选择信号YBi和YBiB(i＝0-3)控制各个列选通器131-134的NMOS晶体管T2、T4、T6、T8、T10、T12和T14。这就意味着需要有4条选择信号线YA0-YA3和8条选择信号线YBi和YBiB(i＝0-3)来将选择信号传输至列选通器电路130。也就是说，需要使用12条信号线。对于图11中的列选通器结构需要有16条信号线，而根据本发明的实施例只需要12条信号线。也就是说，少使用了4条信号线。当然，根据本发明的列选通器结构可以使用更多的传送晶体管(例如3倍)。可是，这可以使得当被连续读出的数据字的数量增加时，信号线的数量降低大约50％。

图7为根据本发明的另一个实施例的闪速存储器装置的方框图。

参看图7，闪速存储器装置1000包括一个由多个扇区1101-1104构成的存储器单元阵列。每个扇区1101-1104都包括多条局部位线。虽然图中没有示出，但是有多个非易失性存储器单元同各条局部位线相连。第一列解码器电路1200根据来自列预解码器电路1300的第一列地址信号生成用于选择局部位线的选择信号。第二列解码器电路1400根据来自列预解码器电路1300的第二列地址信号生成用于选择扇区的选择信号。

仍旧参照图7，第一列选通器块1500包括列选通器电路1501-1504，分别对应于扇区1101-1104。列选通器电路1501-1504根据来自第一列解码器电路1200的选择信号进行操作。例如，列选通器电路1501同相应的扇区1101中的局部位线BL0-BLm相连并且根据来自第一列解码器电路1200的选择信号选择局部位线BL0-BLm中的一部分。其它的列选通器电路1502-1504与列选通器电路1501的操作相同。扇区选择器块1600包括多个扇区选择器电路1601-1604，分别对应于扇区1101-1104(或者列选通器电路)。该扇区选择器电路1601-1604根据来自第二列解码器电路1400的选择信号进行操作。例如，扇区选择器电路1601将由对应的列选通器电路1501选择的局部位线分别同全局位线GBL0-GBLn相连。只有其中的一个扇区选择器电路被激活，以便于一个扇区1101-1104中的被选中的局部位线能够分别同相应的全局位线相连。

第三列解码器电路1700根据来自列预解码器电路1300的第三列地址信号生成选择信号。第二列选通器块1800根据来自第三列解码器电路1700的选择信号选择全局位线GBL0-GBLn中的一部分，并且被选中的全局位线通过第二列选通器块1800同读出放大器块1900相连。第二列选通器块1800包括列选通器电路，其数量对应于脉冲串长度。例如，当脉冲串长度为4时，第二列选通器块1800包括4个列选通器电路1801、1802、1803和1804。类似地，读出放大器块1900也由读出放大器组1901、1902、1903和1904构成，以便于同脉冲串长度相对应。每个读出放大器组都由其数量对应于位结构的读出放大器组成。

这里，第一列解码器电路1200，第二列解码器电路1400，列选通器块1500以及扇区选择器块1600构成了列选择器电路，该列选择器电路选择一个扇区，并将被选中扇区的局部位线中的一部分分别同全局位线相连。第三列解码器电路1700和列选通器块1800构成了列选择器电路，该列选择器电路能够根据是否按4N排列该列地址来将全局位线按照可变方式同读出放大器块相连。

图8为与一个扇区相关的图7中列选通器电路和扇区选择器电路的电路图。假设一个扇区1101包括1024条局部位线BL0-BL1023。

列选通器电路1501根据来自第一列解码器电路1200的选择信号YA0-YA3选择局部位线BL0-BL1023中的一部分。该列选通器电路1501包括多个列选通器单元CGU0-CGU255，各自对应于全局位线GBL0-GBL255。每个列选通器单元都包括4个NMOS晶体管T10、T11、T12和T13，它们按照图8所示的方式相连。各个列选通器单元根据选择信号YA0-YA3选择4条局部位线中的一条。例如，列选通器单元CGU0根据选择信号YA0-YA3选择局部位线BL0-BL3中的一条。

扇区选择器电路1601包括多个NMOS晶体管T14，各自对应于全局位线GBL0-GBL255(或列选通器单元)，并且通常都由一个选择信号YB0来控制NMOS晶体管T14。因此，由列选通器电路1501选择的局部位线通过扇区选择器电路1601分别同全局位线GBL0-GBL255相连。

对应于其它各个扇区1102-1104的列选通器电路和扇区选择器电路具有同图8所示相同的结构，因此省略掉对其的描述。扇区选择器电路被设置为分别通过对应的选择信号来激活，以便只有一个扇区被选中。在该实施例中，通常由选择信号YA0-YA3来控制列选通器电路，但对于本领域内的技术人员来说显而易见的是，可以按照与这里所述方法不同的方法来控制列选通器电路。

图9示出了图7中第三列解码器电路1700的典型实施例。

参照图9，根据本发明的列解码器电路1700包括解码器1710和判断电路1720。该解码器1710对来自列预解码器电路1300的列地址信号An和An+1进行解码，以生成选择信号YC0-YC3。判断电路1720从列预解码器电路1300中接收列地址信号A0和A1并判断是否按4N排列该列地址(N为等于或大于1的整数)。这里，列地址信号A0和A1为列地址的最低有效位。

如果按4N排列该列地址(也就是，图10中第一读出放大器组1901的数据字被首先输出)，则判断电路1720激活选择信号YD0、YD1、YD2和YD3，并去激活选择信号YD0B、YD1B、YD2B和YD3B。当不是按4N排列该列地址并且第二读出放大器组1902的数据字被首先输出时，则判断电路1720激活选择信号YD0B以及YD1-YD3，并去激活选择信号YD0以及YD1B-YD3B。当不是按4N排列该列地址并且第三读出放大器组1903的数据字被首先输出，则判断电路1720激活选择信号YD0B、YD1B、YD2和YD3，并去激活选择信号YD0、YD1、YD2B和YD3B。当不是按4N排列该列地址并且第四读出放大器组1904的数据字被首先输出时，则判断电路1720激活选择信号YD0B、YD1B、YD2B和YD3，并去激活选择信号YD0、YD1、YD2和YD3B。

图9中的解码器1710和判断电路1720具有同图4、5中的相同的结构，因此这里省略掉了对其的描述。

图10为示出图7中第二列选通器块的典型实施例的电路图。在该实施例中，当脉冲串长度为4并且位结构为X16时，需要有4个读出放大器组1901、1902、1903和1904，并且每个读出放大器组1901-1904都由16个读出放大器SA0-SA15构成。

当前的列块1800包括分别对应于读出放大器组1901-1904的列选通器电路1801、1802、1803和1804。每个列选通器电路1801-1804都包括多个分别同对应读出放大器组的读出放大器相连的列选通器单元。例如，列选通器电路1801包括16个列选通器单元1801_0-1801_5。每个列选通器单元1801_0-1801_5都会根据选择信号从64条全局位线中选出16条全局位线，并将被选中的全局位线分别同对应的读出放大器组的读出放大器相连。

例如，列选通器电路1801根据选择信号YC0-YC3，YD0以及YD0B从全局位线GBL0-GBL63中选择16条全局位线，并将被选中的全局位线同第一读出放大器组1901的对应读出放大器SA0-SA15相连。列选通器电路1802根据选择信号YC0-YC3，YD1以及YD1B从全局位线GBL64-GBL127中选择16条全局位线，并将被选中的全局位线同第二读出放大器组1902的对应读出放大器SA0-SA15相连。列选通器电路1803根据选择信号YC0-YC3，YD2以及YD2B从全局位线GBL128-GBL191中选择16条全局位线，并将被选中的全局位线同第三读出放大器组1903的对应读出放大器SA0-SA15相连。列选通器电路1804根据选择信号YC0-YC3，YD3以及YD3B从全局位线GBL192-GBL255中选择16条全局位线，并将被选中的全局位线同第四读出放大器组1904的对应读出放大器SA0-SA15相连。

仍旧参照图10，列选通器电路1801中的第一列选通器单元1801_0包括14个NMOS晶体管T15-T28。NMOS晶体管T15和T16连接在全局位线GBL0和读出放大器SA0之间，并分别由选择信号YC0和YD0控制。NMOS晶体管T17和T18串联在全局位线GBL1和读出放大器SA0之间，并分别由选择信号YC1和YD0控制。NMOS晶体管T19和T20串联在全局位线GBL1和读出放大器SA0之间，并分别由选择信号YC0和YD0B控制。NMOS晶体管T21和T22串联在全局位线GBL2和读出放大器SA0之间，并分别由选择信号YC2和YD0控制。NMOS晶体管T23和T24串联在全局位线GBL2和读出放大器SA0之间，并分别由选择信号YC1和YD0B控制。NMOS晶体管T25和T26串联在全局位线GBL3和读出放大器SA0之间，并分别由选择信号YC3和YD0控制。NMOS晶体管T27和T28串联在全局位线GBL3和读出放大器SA0之间，并分别由选择信号YC2和YD0B控制。

其它列选通器单元1801_1-1801_15的结构同第一列选通器单元1801_0相同，因此这里就省略了对其的描述。类似地，各个其它列选通器电路1802-1804的列选通器单元的结构也同列选通器单元1801_0相同，这里省略了对其的描述。在图10中，各个列选通器单元的组成部件用相同的标记标识。

从图中可以理解的是，选择信号YC0-YC3通常被提供给各个列选通器电路1801-1804的列选通器单元的NMOS晶体管T15、T17、T19、T21、T23、T25和T27。

在该实施例中，NMOS晶体管T15、T16、T17、T18、T21、T22、T24和T26构成了一条通道(或者一个开关电路)，用于当按4N排列该列地址时选择一条全局位线，该被选中的位线对应于当前的输入列地址。NMOS晶体管T19、T20、T23、T24、T27和T28构成了一条通道(或者一个开关电路)，用于当不是按4N排列该列地址时选择一条全局位线，该被选中的位线对应于当前输入列地址的一个高位列地址。

下面将参照附图对根据本发明的这个实施例的闪速存储器装置的操作进行更充分的说明。

输入用于脉冲串读出操作的行和列地址时，首先，行选择器电路(未示出)根据行地址选择存储器单元阵列1100中的一个扇区(例如1101)，并激活被选中的扇区的字线。同时，第一列解码器电路1200根据来自列预解码器电路1300的列地址生成用于控制第一列选通器块1500的选择信号。第二列解码器电路1400根据来自列预解码器电路1300的列地址生成用于控制扇区选择器电路1600的选择信号。第三列解码器电路1700根据来自列预解码器电路1300的列地址生成用于控制第二列选通器块1800的选择信号。

被选中的扇区1101的列选通器电路151根据来自第一列解码器电路1200的选择信号YA0-YA3选择局部位线BL0-BLm中的一部分。被选中扇区1101的扇区选择器电路1601根据选择信号YB0将被选中的局部位线分别同对应的全局位线GBL0-GBLn相连。同时，如图9所示，解码器1710对列地址的An和An+1部分进行解码，以激活选择信号YC0-YC3中的一个。例如，假设选择信号YC0被激活。随着选择信号YC0被激活，第二列选通器块1800的各个列选通器电路的NMOS晶体管T15和T19导通。同时，判断电路1720响应接收到的列地址的低地址信号A0和A1，并判断接收到的列地址是否是按4N排列。如上所述，按4N排列该列地址就表示首先输出第一读出放大器组的数据字。判断电路1720根据判断结果输出选择信号YD0-YD3以及YD0B-YD3B。

例如，当输入列地址是按4N排列时，判断电路1720激活高电平选择信号YD0、YD1、YD2和YD3。通过激活选择信号YD0、YD1、YD2和YD3接通了各个列选通器单元的NMOS晶体管T16、T18、T22和T26。因此，各个列选通器单元选择第一条对应的全局位线。也就是说，全局位线GBL0，GBL4，…，GBL60通过列选通器电路1801同对应的读出放大器SA0-SA15相连。其它的列选通器电路也通过与上述相同的方式选择全局位线。被选中的全局位线对应于当前接收到的列地址。

之后，各个读出放大器组1901-1904的读出放大器SA0-SA15通过公知的方式读出并放大数据。如果读出放大操作完成了，则由读出放大器组1901-1904读出的数据字按照该次序输出到该存储器装置的外部。这时，输出的数据字在外部被认为是第N、(N+1)、(N+2)和(N+3)列地址的数据字。

如果接收到的列地址并不是按4N排列，则判断电路1720激活选择信号YD0、YD1、YD2和YD3中的一部分。这时，被去激活选择信号的互补信号被激活。例如，当列地址信号A1A0为“01”时，选择信号YD0B、YD1、YD2和YD3被激活。随着选择信号YD0B、YD1、YD2和YD3被激活，第一列选通器电路1801的各个列选通器单元的NMOS晶体管T20、T24和T28导通，同时其它列选通器电路1802-1804的各个列选通器单元的NMOS晶体管T16、T18、T22和T26也导通。因此，第二至第四列选通器1802-1804的各个列选通器单元选择第一条对应的全局位线，而第一列选通器电路1801的各个列选通器单元选择第二全局位线。也就是说，第二列选通器电路1802将全局位线GBL64、GBL68、…、GBL124分别同对应的读出放大器SA0-SA15相连，第三列选通器电路1803将全局位线GBL128、GBL132、…、GBL188分别同对应的读出放大器SA0-SA15相连，并且第四列选通器电路1804将全局位线GBL192、GBL196、…、GBL252分别同对应的读出放大器SA0-SA15相连。另一方面，第一列选通器电路1801将全局位线GBL1、GBL5、…、GBL61分别同读出放大器SA0-SA15相连。

这里，第二至第四列选通器电路1802-1804选择当前接收到的列地址(例如N)的全局位线，而第一列选通器电路1801选择当前接收到的列地址的高地址(例如N+1)的全局位线。

之后，各个读出放大器组1901-1904的读出放大器SA0-SA15通过公知的方式读出并放大数据。如果读出放大操作完成了，则由读出放大器组1902、1903、1904和1901读出的数据字按照该次序输出到存储器电路的外部。这时，输出的数据字在外部被认为是第N、(N+1)、(N+2)和(N+3)列地址的数据字。

当接收到的列地址并不是按4N排列时，例如，当列地址信号A1A0为“10”和“11”时，将按照与上述相同的方式进行列选择操作。例如，当列地址信号A1A0为“10”时，则由读出放大器组1903、1904、1901和1902读出的数据字按照该次序输出到存储器装置的外部。因此，第三和第四列选通器电路选择当前输入列地址(例如N)的全局位线，而第一和第二列选通器电路则选择输入列地址的高地址(例如N+1)的全局位线。输出的数据字在外部被认为是第N、(N+1)、(N+2)和(N+3)列地址的数据字。类似地，当列地址信号A1A0为“11”时，则由读出放大器组1904、1901、1902和1903读出的数据字按照该次序输出到外部。因此，第四列选通器电路选择当前输入列地址(例如N)的全局位线，而第一、第二和第三列选通器电路则选择输入列地址的高地址(例如N+1)的全局位线。输出的数据字在外部被认为是第N、(N+1)、(N+2)和(N+3)列地址的数据字。

根据本发明的实施例，可以防止列选择信号线的数量按与脉冲串长度增长的比例增长。已经使用了典型实施例对本发明进行了说明。但是，可以理解的是本发明的范围并不仅限于公开的实施例。相反，它还覆盖了各种修改以及类似地结构。因此，权利要求的范围应该被予以最广阔的解释，使得其能够包含所有的修改以及类似结构。

Claims (39)

1.一种非易失性半导体存储器装置，包括：

多个列，每个列都同多个存储器单元相连；

一个列选择电路，用以根据列地址选择多个列中的一部分；以及

多个读出放大器组，同由列选择电路选出的列相连，

其中列选择电路被设置成能够选择列，该列是通过该列地址是否是按4N排列(N为等于或大于1的正整数)确定的。

2.根据权利要求1的存储器装置，其中当按4N排列该列地址时，列选择电路选择该列地址的列，而当不是按4N排列该列地址时，选择高位列地址的列。

3.根据权利要求1的存储器装置，其中所述列选择电路包括：

一个选通器电路，用于根据第一列选择信号和第二列选择信号选择部分列；

一个解码器，用于根据该列地址的第一部分生成第一列选择信号；以及

一个判断电路，用于根据该列地址的第二部分来确定该列地址是否是按4N排列，其中该判断电路被构建成能够生成第二列选择信号，以便选通器电路能够选择列地址的列或者高位列地址的列。

4.根据权利要求3的存储器装置，其中第二列地址包括列地址的至少两个最低有效位。

5.根据权利要求3的存储器装置，其中该列被分成多个列组，每个都对应于多个读出放大器组，并且该选通器电路包括多个列选通器单元，每个列选通器单元都对应于多个列组。

6.根据权利要求5的存储器装置，其中各个列选通器单元都包括：

一个选择电路，设置为用于在按4N排列该列地址时，根据第一和第二列选择信号选择出对应列组中的第一列；以及

一个第二选择电路，设置为用于在不是按4N排列该列地址时，根据第一和第二列选择信号选择出对应列组中的第二列，

其中第一位线对应于列地址，而第二位线对应于该列地址的高地址。

7.根据权利要求5的存储器装置，其中多个列组中的每一个都包括第一、第二、第三以及第四列，第一列选择信号包括4个列选择信号，并且第二列选择信号包括2个列选择信号。

8.根据权利要求7的存储器装置，其中多个列选通器单元中的每一个都包括：

在第一列和相应读出放大器组的读出放大器之间串联的第一和第二晶体管；在第二列和该读出放大器之间串联的第三和第四晶体管；在第三列和该读出放大器之间串联的第五和第六晶体管；在第四列和该读出放大器之间串联的第七和第八晶体管；在第二列和该读出放大器之间串联的第九和第十晶体管；在第三列和该读出放大器之间串联的第十一和第十二晶体管；以及在第四列和该读出放大器之间串联的第十三和第十四晶体管。

9.根据权利要求8的存储器装置，其中由第一列选择信号中的第一个控制第一和第九晶体管，由其第二个控制第三和第十一晶体管，由其第三个控制第五和第十三晶体管，由其第四个控制第七晶体管，由第二列选择信号中的一个控制第二、第四、第六和第八晶体管，并且由第二列选择信号中的另一个控制第十、第十二和第十四晶体管。

10.根据权利要求9的存储器装置，其中当按4N排列该列地址时，第二列选择信号中的一个被激活。

11.根据权利要求9的存储器装置，其中当不是按4N排列该列地址时，第二列选择信号中的另一个被激活。

12.一种非易失性半导体存储器装置，用于进行预定脉冲串长度的脉冲串读出操作，包括：

多个扇区，每个扇区都包括多条局部位线；

多条全局位线；

第一列选择电路，用于根据列地址的第一部分选择一个扇区，并将被选中扇区的部分局部位线分别同多条全局位线相连；

多个读出放大器组，每组都包括多个读出放大器，读出放大器组的数量对应于脉冲串长度；

第二列选择电路，用于根据用来选择多个读出放大器组的列地址中的第二个是否是按4N排列来以可变方式选择多条全局位线，

其中，当按4N排列该列地址时，第二列选择电路将第二列地址的读出放大器组以及一或多个高读出放大器组同列地址的全局位线相连，并将其余低读出放大器组同高位列地址的全局位线相连。

13.根据权利要求12的存储器装置，其中当按4N排列该列地址时，第二列选择电路将多个读出放大器组同列地址的全局位线相连。

14.根据权利要求12的存储器装置，其中第二列地址包括列地址的至少两个最低有效位。

15.根据权利要求12的存储器装置，其中第一列选择电路包括：

第一解码器，用于根据第一列地址的一部分生成列选择信号；

多个第一列选通器单元，每个都对应于扇区，并根据列选择信号选择对应扇区的一部分局部位线；

第二解码器，用于根据第一列地址的另一部分生成扇区选择信号；以及

多个扇区选择器，每个都对应于扇区，并将全局位线分别同由对应的第一列选通器单元选中的局部位线相连。

16.根据权利要求12的存储器装置，其中第二列选择电路包括：

一个列选通器电路，用于根据第一列选择信号和第二列选择信号选择一部分全局位线；

一个解码器，用于根据第二列地址的第一部分生成第一列选择信号；以及

一个判断电路，用于根据该列地址的第二部分来确定该列地址是否是按4N排列，其中该判断电路生成第二列选择信号，以便第二列选通器电路能够选择列地址的全局位线或者高位列地址的全局位线。

17.根据权利要求16的存储器装置，其中全局位线被分成多个组，每个组都对应于多个读出放大器组，并且第二列选通器电路包括多个对应于多条全局位线组的列选通器单元。

18.根据权利要求17的存储器装置，其中多个列选通器单元中的每一个都包括：

一个选择电路，用于在按4N排列该列地址时，根据第一和第二列选择信号选择出对应组中的第一全局位线；以及

一个第二选择电路，用于在不是按4N排列该列地址时，根据第一和第二列选择信号选择出对应组中的第二全局位线。

19.根据权利要求18的存储器装置，其中多个全局位线组中的每一个都包括第一、第二、第三和第四全局位线，第一列选择信号包括4个列选择信号，并且第二列选择信号包括2个列选择信号。

20.根据权利要求19的存储器装置，其中该选择电路包括：

在第一全局位线和相应读出放大器组的读出放大器之间串联的第一和第二晶体管；在第二全局位线和该读出放大器之间串联的第三和第四晶体管；在第三全局位线和该读出放大器之间串联的第五和第六晶体管；以及在第四全局位线和该读出放大器之间串联的第七和第八晶体管，

该第一、三、五和七晶体管分别由第一列选择信号控制；并且第二、四、六和八晶体管由第二列选择信号中的一个控制。

21.根据权利要求20的存储器装置，其中当按4N排列该列地址时，第二列选择信号中的一个被激活。

22.根据权利要求20的存储器装置，其中第二选择电路包括：

在第二全局位线和该读出放大器之间串联的第九和第十晶体管；在第三全局位线和该读出放大器之间串联的第十一和第十二晶体管；以及在第四全局位线和该读出放大器之间串联的第十三和第十四晶体管，

该第九、第十一和第十三晶体管分别由第一列选择信号中的第一、第二和第三个进行控制；并且第十、第十二和第十四晶体管由列选择信号中的另一个控制。

23.根据权利要求22的存储器装置，其中当不是按4N排列该列地址时，第二列选择信号中的另一个被激活。

24.一种NOR-型闪速存储器装置，包括：

多条位线，每条位线都同多个非易失性存储器单元相连；

一个列选通器电路，用于根据第一选择信号和第二选择信号选择至少一条位线；

至少一个读出放大器，其与通过列选通器电路选出的位线相连；

一个解码电路，用于根据列地址中的第一部分生成第一选择信号；以及

判断装置，用于根据列地址中的第二部分来判断该列地址是否是按4N排列，并生成第二选择信号，

该列选通器电路包括第一开关电路，用于在按4N排列该列地址时根据第一和第二选择信号来选择第一位线，以及第二开关电路，用于在不是按4N排列该列地址时根据第一和第二选择信号来选择第二位线。

25.根据权利要求24的存储器装置，其中位线包括第一、第二、第三和第四位线，第一选择信号包括4个列选择信号，以及第二选择信号包括2个列选择信号。

26.根据权利要求25的存储器装置，其中第一开关电路包括：

在第一位线和该读出放大器之间串联的第一和第二晶体管；在第二位线和该读出放大器之间串联的第三和第四晶体管；在第三位线和该读出放大器之间串联的第五和第六晶体管；在第四位线和该读出放大器之间串联的第七和第八晶体管，

该第一、三、五和七晶体管分别由第一选择信号控制；并且第二、四、六和八晶体管由第二选择信号中的一个控制。

27.根据权利要求26的存储器装置，其中当按4N排列该列地址时，第二列选择信号中的一个被激活。

28.根据权利要求26的存储器装置，其中第二开关电路包括：

在第二位线和该读出放大器之间串联的第九和第十晶体管；在第三位线和该读出放大器之间串联的第十一和第十二晶体管；在第四位线和该读出放大器之间串联的第十三和第十四晶体管，

该第九、十一和十三晶体管分别由第一选择信号中的第一、第二和第三个控制；并且第十、十二和十四晶体管由第二选择信号中的另一个控制。

29.根据权利要求28的存储器装置，其中当不是按4N排列该列地址时，第二列选择信号中的另一个被激活。

30.根据权利要求24的存储器装置，其中由第一开关电路选择出的位线对应于列地址，并且由第二开关电路选择出的位线对应于该列地址的一个高位列地址。

31.一种NOR-型闪速存储器装置，包括：

第一、第二、第三和第四位线；

至少一个读出放大器；以及

一个列选通器电路，用于将一条位线同至少一个读出放大器相连，

其中该列选通器电路包括：

在第一位线和该读出放大器之间串联的第一和第二晶体管，并分别由第一和第二控制信号进行控制；

在第二位线和该读出放大器之间串联的第三和第四晶体管，并分别由第三控制信号和第二控制信号进行控制；

在第三位线和该读出放大器之间串联的第五和第六晶体管，并分别由第四控制信号和第二控制信号进行控制；

在第四位线和该读出放大器之间串联的第七和第八晶体管，并分别由第五控制信号和第二控制信号进行控制；

在第二位线和该读出放大器之间串联的第九和第十晶体管，并分别由第一控制信号和第六控制信号进行控制；

在第三位线和该读出放大器之间串联的第十一和第十二晶体管，并分别由第三和第六控制信号进行控制；以及

在第四位线和该读出放大器之间串联的第十三和第十四晶体管，并分别由第四和第六控制信号进行控制。

32.根据权利要求31的存储器装置，其中当用于选择位线的列地址是按4N排列时，第二控制信号被激活，并且当不是按4N排列该列地址时，第六控制信号被激活。

33.一种闪速存储器装置，包括：

一个扇区，具有同多条位线相连的存储器单元；

多个选通器电路，同多条位线相连并接收第一列选择信号和第二列选择信号；以及

多个读出放大器组，每个都同选通器电路相连并具有多个单元读出放大器，

其中如此设置该选通器电路，以便共同对第一列选择信号进行控制，并且单独对第二列选择信号进行控制。

34.根据权利要求33的闪速存储器装置，其中各个选通器电路都包括多个选通器单元。

35.根据权利要求34的闪速存储器装置，其中每个选通器单元都包括一个第一开关，用于接收第一列选择信号，以及一个第二开关，用于接收第二列选择信号，第一和第二开关相互串联。

36.根据权利要求34的闪速存储器装置，其中每个选通器单元都包括在对应的位线和对应的单元读出放大器之间形成的第一电流通路和第二电流通路，该第一和第二电流通路并联。

37.根据权利要求34的闪速存储器装置，其中每个选通器单元在对应的位线和对应的单元读出放大器之间至少包括一个并联的电流通路。

38.根据权利要求33的闪速存储器装置，还包括：

一个解码器，用于对列地址进行解码，以生成第一列选择信号；以及

一个判断电路，用于确定是否是按4N排列该列地址，用以生成第二列选择信号。

39.根据权利要求36的闪速存储器装置，其中第一和第二电流通路中的每一个都包括第一和第二NMOS晶体管，由对应的第一列选择信号控制第一NMOS晶体管，并由对应的第二列选择信号控制第二NMOS晶体管。

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